JP2810821B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【０００１】
【産業上の利用分野】この発明は、制御電極の電圧によ
って動作する半導体装置に関し、特にその半導体装置の
動作特性を改善するための技術に関するものである。
って動作する半導体装置に関し、特にその半導体装置の
動作特性を改善するための技術に関するものである。
【０００２】
【従来の技術】図３０は従来の半導体装置の構造を示す
平面図、図３１は従来の半導体装置の構造を示す斜視断
面図である。図３１は図３０におけるＸ−Ｘ斜視断面図
であり、断面構造を分かりやすくするため制御電極等の
一部を省いている。図３０及び図３１において、１はｎ
- エピタキシャル層、２はｐ+ 基板、３はｎ- エピタキ
シャル層１の表面に形成された凸部、４はｎ- エピタキ
シャル層１の表面に形成された凸部３の上面に形成され
たｎ+ 拡散領域、５は凸部３及びｎ+ 拡散領域４の側面
に形成された絶縁膜、６は凸部３及びｎ+ 拡散領域４を
挟んで絶縁膜５の上に形成された一対の制御電極、７は
ｎ+ 拡散領域４の終端部のｎ- エピタキシャル層１に形
成されたｐ+ 拡散領域、８はｐ+ 拡散領域７の一部、ｎ
+ 拡散領域４の一部及び制御電極６の上に形成された絶
縁膜、９はｎ+ 拡散領域４及びｐ+拡散領域７にコンタ
クトするように形成され他の部分とは絶縁膜８で分離さ
れているＡｌ−Ｓｉ電極、１０はｐ+ 基板２にコンタク
トしている金属電極である。
平面図、図３１は従来の半導体装置の構造を示す斜視断
面図である。図３１は図３０におけるＸ−Ｘ斜視断面図
であり、断面構造を分かりやすくするため制御電極等の
一部を省いている。図３０及び図３１において、１はｎ
- エピタキシャル層、２はｐ+ 基板、３はｎ- エピタキ
シャル層１の表面に形成された凸部、４はｎ- エピタキ
シャル層１の表面に形成された凸部３の上面に形成され
たｎ+ 拡散領域、５は凸部３及びｎ+ 拡散領域４の側面
に形成された絶縁膜、６は凸部３及びｎ+ 拡散領域４を
挟んで絶縁膜５の上に形成された一対の制御電極、７は
ｎ+ 拡散領域４の終端部のｎ- エピタキシャル層１に形
成されたｐ+ 拡散領域、８はｐ+ 拡散領域７の一部、ｎ
+ 拡散領域４の一部及び制御電極６の上に形成された絶
縁膜、９はｎ+ 拡散領域４及びｐ+拡散領域７にコンタ
クトするように形成され他の部分とは絶縁膜８で分離さ
れているＡｌ−Ｓｉ電極、１０はｐ+ 基板２にコンタク
トしている金属電極である。
【０００３】次に、この半導体装置の動作を図３２乃至
図３４を用いて説明する。図３２において、電極９に対
する電極１０の電位を上げた状態で電極９に対する制御
電極６の電位を下げていくと、制御電極６の間にあるｎ
- エピタキシャル層１の凸部３に、制御電極６から伸び
る空乏層が互いに接することによりポテンシャルバリア
ーが生じる。そのため、電極９から電極１０に向かって
電子が流れなくなる。このようにして、電流阻止状態に
することができる。
図３４を用いて説明する。図３２において、電極９に対
する電極１０の電位を上げた状態で電極９に対する制御
電極６の電位を下げていくと、制御電極６の間にあるｎ
- エピタキシャル層１の凸部３に、制御電極６から伸び
る空乏層が互いに接することによりポテンシャルバリア
ーが生じる。そのため、電極９から電極１０に向かって
電子が流れなくなる。このようにして、電流阻止状態に
することができる。
【０００４】次に、電極９に対する制御電極６の電位を
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子１２が流れ始める。こ
れと同時にｐ+ 基板２からホール１１が注入され、ｎ-
エピタキシャル層１で伝導度変調を起こす。図３３に示
すように、注入されたホール１１は、ｎ- エピタキシャ
ル層１もしくはｎ+ 拡散領域４で再結合するか、または
ｐ+ 拡散領域７に吸収される。このようにして、半導体
装置がターンオンすることができる。
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子１２が流れ始める。こ
れと同時にｐ+ 基板２からホール１１が注入され、ｎ-
エピタキシャル層１で伝導度変調を起こす。図３３に示
すように、注入されたホール１１は、ｎ- エピタキシャ
ル層１もしくはｎ+ 拡散領域４で再結合するか、または
ｐ+ 拡散領域７に吸収される。このようにして、半導体
装置がターンオンすることができる。
【０００５】次に、電極９に対する制御電極６の電位を
再び下げていくと、制御電極６の間の凸部３に再びポテ
ンシャルバリアーが生じ、電子電流が電極９から電極１
０に向かって流れなくなってくる。そして、図３４に示
すように、この時同時に、注入されたホール１１は絶縁
膜５の表面に蓄積するようにして表面部分を伝い、ｐ+
拡散領域７に転流される。このようにして半導体装置は
ターンオフすることができる。
再び下げていくと、制御電極６の間の凸部３に再びポテ
ンシャルバリアーが生じ、電子電流が電極９から電極１
０に向かって流れなくなってくる。そして、図３４に示
すように、この時同時に、注入されたホール１１は絶縁
膜５の表面に蓄積するようにして表面部分を伝い、ｐ+
拡散領域７に転流される。このようにして半導体装置は
ターンオフすることができる。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているため、オン電圧を減少させよ
うとして、ｐ+ 拡散領域７に対するｎ+ 拡散領域４の面
積を大きくすると、ターンオフ時のホール１１の転流に
時間がかかり、スイッチングスピードの低下やスイッチ
ングロスの増大をもたらす。
上のように構成されているため、オン電圧を減少させよ
うとして、ｐ+ 拡散領域７に対するｎ+ 拡散領域４の面
積を大きくすると、ターンオフ時のホール１１の転流に
時間がかかり、スイッチングスピードの低下やスイッチ
ングロスの増大をもたらす。
【０００７】逆に、ｐ+ 拡散領域７に対するｎ+ 拡散領
域４の面積を小さくするとスイッチングスピードとスイ
ッチングロスは改善されるが、オン状態で注入されたホ
ールの多くがｐ+ 拡散領域７に転流してしまうため、ｎ
+ 拡散領域４近傍のｎ- エピタキシャル層１が十分な伝
導度変調を受けなくなりオン電圧の上昇をもたらす。
域４の面積を小さくするとスイッチングスピードとスイ
ッチングロスは改善されるが、オン状態で注入されたホ
ールの多くがｐ+ 拡散領域７に転流してしまうため、ｎ
+ 拡散領域４近傍のｎ- エピタキシャル層１が十分な伝
導度変調を受けなくなりオン電圧の上昇をもたらす。
【０００８】このように、従来の半導体装置ではオン電
圧とスイッチングスピード、スイッチングロスがトレー
ドオフの関係にあり、両者を同時に改善することが難し
いという問題点があった。
圧とスイッチングスピード、スイッチングロスがトレー
ドオフの関係にあり、両者を同時に改善することが難し
いという問題点があった。
【０００９】この発明は上記のような問題点を解決する
ためになされたもので、オン電圧が低く、スイッチング
スピードが速く、スイッチングロスが小さい半導体装置
を得ることを目的とする。
ためになされたもので、オン電圧が低く、スイッチング
スピードが速く、スイッチングロスが小さい半導体装置
を得ることを目的とする。
【００１０】
【課題を解決するための手段】第１の発明に係る半導体
装置は、第１主面と第２主面とを有する第１導電型の第
１の半導体層と、前記第１の半導体層の前記第１主面上
に形成された第２導電型の第２の半導体層とを備え、前
記第１の半導体層は前記第２主面上に選択的に形成され
た凸部を有し、前記凸部の上面に形成された前記第１の
半導体層より低抵抗の第１導電型の第１の半導体領域
と、前記第１の半導体層の前記凸部及び前記第１の半導
体領域の一方側面に形成された第１の絶縁膜と、前記第
１の絶縁膜上に形成された第１の制御電極と、前記一方
側面に対向する前記凸部及び前記第１の半導体領域の他
方側面に形成された第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の制御電極と、前記第１の半導体領
域の表面に前記第１の絶縁膜に接して選択的に形成され
た第２導電型の第２の半導体領域と、前記第１の半導体
領域の表面に前記第２の絶縁膜に接して選択的に形成さ
れた第２導電型の第３の半導体領域と、前記第１及び第
２の制御電極とは独立し、前記第１、第２及び第３の半
導体領域に接して形成された第１の主電極と、前記第２
の半導体層に接して形成された第２の主電極とをさらに
備え、前記第１の半導体層と前記第１の半導体領域は直
接接しており、前記第１導電型の第１の半導体層のみを
通って前記第１の半導体領域から前記第２の半導体層に
至る電流経路が形成されることを特徴とする。
装置は、第１主面と第２主面とを有する第１導電型の第
１の半導体層と、前記第１の半導体層の前記第１主面上
に形成された第２導電型の第２の半導体層とを備え、前
記第１の半導体層は前記第２主面上に選択的に形成され
た凸部を有し、前記凸部の上面に形成された前記第１の
半導体層より低抵抗の第１導電型の第１の半導体領域
と、前記第１の半導体層の前記凸部及び前記第１の半導
体領域の一方側面に形成された第１の絶縁膜と、前記第
１の絶縁膜上に形成された第１の制御電極と、前記一方
側面に対向する前記凸部及び前記第１の半導体領域の他
方側面に形成された第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の制御電極と、前記第１の半導体領
域の表面に前記第１の絶縁膜に接して選択的に形成され
た第２導電型の第２の半導体領域と、前記第１の半導体
領域の表面に前記第２の絶縁膜に接して選択的に形成さ
れた第２導電型の第３の半導体領域と、前記第１及び第
２の制御電極とは独立し、前記第１、第２及び第３の半
導体領域に接して形成された第１の主電極と、前記第２
の半導体層に接して形成された第２の主電極とをさらに
備え、前記第１の半導体層と前記第１の半導体領域は直
接接しており、前記第１導電型の第１の半導体層のみを
通って前記第１の半導体領域から前記第２の半導体層に
至る電流経路が形成されることを特徴とする。
【００１１】また、第２の発明に係る半導体装置は、第
１主面と第２主面とを有する第１導電型の第１の半導体
層と、前記第１の半導体層の前記第１主面上に形成され
た第２導電型の第２の半導体層とを備え、前記第１の半
導体層の前記第２主面上に選択的に形成された凸部を有
し、前記凸部の上面に形成された前記第１の半導体層よ
り低抵抗の第１導電型の第１の半導体領域と、前記第１
の半導体層の前記凸部及び前記第１の半導体領域の一方
側面に形成された第１の絶縁膜と、前記第１の絶縁膜上
に形成された第１の制御電極と、前記一方側面に対向す
る前記凸部及び前記第１の半導体領域の他方側面に形成
された第２の絶縁膜と、前記第２の絶縁膜上に形成され
た第２の制御電極と、前記第１及び第２の絶縁膜に共に
接するように、前記第１の半導体領域表面に選択的に形
成され、該第１及び第２の絶縁膜に沿って並んだ複数の
独立した離散的な領域よりなる第２導電型の第２の半導
体領域と、前記第１及び第２の制御電極とは独立し、前
記第１及び第２の半導体領域に接して形成された第１の
主電極と、前記第２の半導体層に接して形成された第２
の主電極とをさらに備え、前記第１の半導体層と前記第
１の半導体領域は直接接しており、前記第１導電型の第
１の半導体層のみを通って前記第１の半導体領域から前
記第２の半導体層に至る電流経路が形成されることを特
徴とする。
１主面と第２主面とを有する第１導電型の第１の半導体
層と、前記第１の半導体層の前記第１主面上に形成され
た第２導電型の第２の半導体層とを備え、前記第１の半
導体層の前記第２主面上に選択的に形成された凸部を有
し、前記凸部の上面に形成された前記第１の半導体層よ
り低抵抗の第１導電型の第１の半導体領域と、前記第１
の半導体層の前記凸部及び前記第１の半導体領域の一方
側面に形成された第１の絶縁膜と、前記第１の絶縁膜上
に形成された第１の制御電極と、前記一方側面に対向す
る前記凸部及び前記第１の半導体領域の他方側面に形成
された第２の絶縁膜と、前記第２の絶縁膜上に形成され
た第２の制御電極と、前記第１及び第２の絶縁膜に共に
接するように、前記第１の半導体領域表面に選択的に形
成され、該第１及び第２の絶縁膜に沿って並んだ複数の
独立した離散的な領域よりなる第２導電型の第２の半導
体領域と、前記第１及び第２の制御電極とは独立し、前
記第１及び第２の半導体領域に接して形成された第１の
主電極と、前記第２の半導体層に接して形成された第２
の主電極とをさらに備え、前記第１の半導体層と前記第
１の半導体領域は直接接しており、前記第１導電型の第
１の半導体層のみを通って前記第１の半導体領域から前
記第２の半導体層に至る電流経路が形成されることを特
徴とする。
【００１２】また、第３の発明に係る半導体装置は、第
１または第２の発明の半導体装置において、前記第１の
半導体層の一部が前記第２の主電極に直接接続されてい
ることを特徴とする。また、第４の発明に係る半導体装
置は、第１または第２の発明の半導体装置において、前
記第１の半導体層は、前記第２の半導体層に接する部分
の不純物濃度が他の部分よりも高くなるように構成さ
れ、前記第２の半導体層と前記第２の電極との間に離散
的に第１導電型の第４の半導体領域をさらに備えて構成
される。
１または第２の発明の半導体装置において、前記第１の
半導体層の一部が前記第２の主電極に直接接続されてい
ることを特徴とする。また、第４の発明に係る半導体装
置は、第１または第２の発明の半導体装置において、前
記第１の半導体層は、前記第２の半導体層に接する部分
の不純物濃度が他の部分よりも高くなるように構成さ
れ、前記第２の半導体層と前記第２の電極との間に離散
的に第１導電型の第４の半導体領域をさらに備えて構成
される。
【００１３】また、第５の発明に係る半導体装置は、第
１または第２の発明の半導体装置において、前記第１お
よび第２の絶縁膜と前記第１の半導体層との境界に配置
された第２導電型の第４の半導体領域をさらに備えて構
成される。また、第６の発明に係る半導体装置は、第１
または第２の発明の半導体装置において、前記第２の半
導体領域が前記第１の半導体層に接していることを特徴
とする。
１または第２の発明の半導体装置において、前記第１お
よび第２の絶縁膜と前記第１の半導体層との境界に配置
された第２導電型の第４の半導体領域をさらに備えて構
成される。また、第６の発明に係る半導体装置は、第１
または第２の発明の半導体装置において、前記第２の半
導体領域が前記第１の半導体層に接していることを特徴
とする。
【００１４】また、第７の発明に係る半導体装置の製造
方法は、（ａ）第１主面と第２主面とを有する第１導電
型の第１の半導体層の前記第１の主面上に第２導電型の
第２の半導体層を形成するとともに前記第２の主面上に
当該第１の半導体層よりも低抵抗の第１導電型の第３の
半導体層を形成する工程と、（ｂ）前記第３の半導体層
の表面から前記第１の半導体層の内部に達するところま
で前記第１および第３の半導体層の一部を除去して凸部
を形成するとともに、前記凸部の上面に離散的に第２導
電型の第１の半導体領域を形成する工程と、（ｃ）前記
凸部の両側に絶縁型の制御電極を形成するとともに、前
記凸部の上面において、前記第３の半導体層の表面およ
び前記第１の半導体領域に接続された第１の主電極を形
成する工程と、（ｄ）前記第２の半導体層の表面に第２
の主電極を形成する工程とを備えて構成される。
方法は、（ａ）第１主面と第２主面とを有する第１導電
型の第１の半導体層の前記第１の主面上に第２導電型の
第２の半導体層を形成するとともに前記第２の主面上に
当該第１の半導体層よりも低抵抗の第１導電型の第３の
半導体層を形成する工程と、（ｂ）前記第３の半導体層
の表面から前記第１の半導体層の内部に達するところま
で前記第１および第３の半導体層の一部を除去して凸部
を形成するとともに、前記凸部の上面に離散的に第２導
電型の第１の半導体領域を形成する工程と、（ｃ）前記
凸部の両側に絶縁型の制御電極を形成するとともに、前
記凸部の上面において、前記第３の半導体層の表面およ
び前記第１の半導体領域に接続された第１の主電極を形
成する工程と、（ｄ）前記第２の半導体層の表面に第２
の主電極を形成する工程とを備えて構成される。
【００１５】また、第８の発明に係る半導体装置の製造
方法は、第７の発明の半導体装置の製造方法において、
前記工程（ｂ）は、（ｅ）前記第３の半導体層の表面に
互いに離散的に第２導電型の第１の半導体領域を形成す
る工程と、（ｆ）前記第１の半導体領域の一部および前
記第３の半導体層の一部を除去することによって、前記
第１の半導体領域が側面に露出するように前記凸部を形
成する工程とを備えて構成される。また、第９の発明に
係る半導体装置の製造方法は、第７または第８の発明の
半導体装置の製造方法において、前記工程（ｃ）は、
（ｇ）前記凸部および前記第１の半導体層の表面に絶縁
膜を形成する工程と、（ｈ）前記凸部の両側に、前記絶
縁膜を介して前記凸部に対向するように導電体を形成す
る工程と、（ｉ）前記凸部の上面のうち、前記第１の半
導体領域の上および前記第３の半導体層の上にある絶縁
膜を除去する工程と、（ｊ）前記工程（ｉ）により除去
された部分によって前記第１の半導体領域および前記第
３の半導体層に接続された第１の主電極を形成する工程
とを備えて構成される。
方法は、第７の発明の半導体装置の製造方法において、
前記工程（ｂ）は、（ｅ）前記第３の半導体層の表面に
互いに離散的に第２導電型の第１の半導体領域を形成す
る工程と、（ｆ）前記第１の半導体領域の一部および前
記第３の半導体層の一部を除去することによって、前記
第１の半導体領域が側面に露出するように前記凸部を形
成する工程とを備えて構成される。また、第９の発明に
係る半導体装置の製造方法は、第７または第８の発明の
半導体装置の製造方法において、前記工程（ｃ）は、
（ｇ）前記凸部および前記第１の半導体層の表面に絶縁
膜を形成する工程と、（ｈ）前記凸部の両側に、前記絶
縁膜を介して前記凸部に対向するように導電体を形成す
る工程と、（ｉ）前記凸部の上面のうち、前記第１の半
導体領域の上および前記第３の半導体層の上にある絶縁
膜を除去する工程と、（ｊ）前記工程（ｉ）により除去
された部分によって前記第１の半導体領域および前記第
３の半導体層に接続された第１の主電極を形成する工程
とを備えて構成される。
【００１６】
【作用】第１の発明における第２導電型の第２の半導体
領域と第２導電型の第３の半導体領域とは、第１及び第
２の制御電極を第１の主電極に対して適当にバイアスす
ることにより半導体装置をターンオフするとき、第１及
び第２の制御電極に対面する第１の半導体領域に形成さ
れる反転層を通して注入されたキャリアを引き抜く役割
を果たす。従って、キャリアが引き抜かれるときの抵抗
が小さく、引き抜かれるキャリアが移動する距離が短く
なるので、スイッチングロスが小さく、かつスイッチン
グスピードも速くなる。そして、第１の半導体領域の全
体がターンオンとターンオフに使われるため、キャリア
の転流が少なく、伝導度変調を起こさせる第１の半導体
領域の面積効率がよいので、オン電圧の上昇を防ぐこと
ができる。
領域と第２導電型の第３の半導体領域とは、第１及び第
２の制御電極を第１の主電極に対して適当にバイアスす
ることにより半導体装置をターンオフするとき、第１及
び第２の制御電極に対面する第１の半導体領域に形成さ
れる反転層を通して注入されたキャリアを引き抜く役割
を果たす。従って、キャリアが引き抜かれるときの抵抗
が小さく、引き抜かれるキャリアが移動する距離が短く
なるので、スイッチングロスが小さく、かつスイッチン
グスピードも速くなる。そして、第１の半導体領域の全
体がターンオンとターンオフに使われるため、キャリア
の転流が少なく、伝導度変調を起こさせる第１の半導体
領域の面積効率がよいので、オン電圧の上昇を防ぐこと
ができる。
【００１７】また、第２の発明における第２導電型の第
２の半導体領域は、第１及び第２の制御電極を第１の主
電極に対して適当にバイアスすることにより半導体装置
をターンオフするとき、第１及び第２の制御電極に対面
する第１の半導体領域に形成される反転層を通して注入
されたキャリアを引き抜く役割を果たす。従って、キャ
リアが引き抜かれるときの抵抗が小さく、引き抜かれる
キャリアが移動する距離が短くなるので、スイッチング
ロスが小さく、かつスイッチングスピードも速くなる。
そして、第１の半導体領域の全体がターンオンとターン
オフに使われるため、キャリアの転流が少なく、伝導度
変調を起こさせる第１の半導体領域の面積効率がよいの
で、オン電圧の上昇を防ぐことができる。
２の半導体領域は、第１及び第２の制御電極を第１の主
電極に対して適当にバイアスすることにより半導体装置
をターンオフするとき、第１及び第２の制御電極に対面
する第１の半導体領域に形成される反転層を通して注入
されたキャリアを引き抜く役割を果たす。従って、キャ
リアが引き抜かれるときの抵抗が小さく、引き抜かれる
キャリアが移動する距離が短くなるので、スイッチング
ロスが小さく、かつスイッチングスピードも速くなる。
そして、第１の半導体領域の全体がターンオンとターン
オフに使われるため、キャリアの転流が少なく、伝導度
変調を起こさせる第１の半導体領域の面積効率がよいの
で、オン電圧の上昇を防ぐことができる。
【００１８】また、第３の発明における第２の主電極に
接している第１の半導体層の一部を主として流れるキャ
リアが存在する。
接している第１の半導体層の一部を主として流れるキャ
リアが存在する。
【００１９】また、第４の発明における第１の半導体層
のうちの第２の半導体層と接する部分の不純物濃度が高
くするとともに、第４の半導体領域を備えているので、
定格電流以下ではより電流が流れやすく、定格電流以上
は流れ難くなる。
のうちの第２の半導体層と接する部分の不純物濃度が高
くするとともに、第４の半導体領域を備えているので、
定格電流以下ではより電流が流れやすく、定格電流以上
は流れ難くなる。
【００２０】また、第５の発明における第４の半導体領
域は、キャリアの引き抜きにおける抵抗を下げる。
域は、キャリアの引き抜きにおける抵抗を下げる。
【００２１】また、第６の発明における第２の半導体領
域を介して直接キャリアの引き抜きを行うことができ
る。
域を介して直接キャリアの引き抜きを行うことができ
る。
【００２２】第７、第８または第９の発明の半導体装置
の製造方法においては、工程（ｂ）で、第１および第３
の半導体層の一部を含む凸部が形成できるとともに、凸
部の上面に離散的に第２導電型の第１の半導体領域が形
成でき、工程（ｃ）で凸部の両側に絶縁型の制御電極が
形成できるとともに、第１の主電極を凸部の上面に形成
でき、工程（ｄ）で第２の半導体層に接続された第２の
主電極が形成できる。
の製造方法においては、工程（ｂ）で、第１および第３
の半導体層の一部を含む凸部が形成できるとともに、凸
部の上面に離散的に第２導電型の第１の半導体領域が形
成でき、工程（ｃ）で凸部の両側に絶縁型の制御電極が
形成できるとともに、第１の主電極を凸部の上面に形成
でき、工程（ｄ）で第２の半導体層に接続された第２の
主電極が形成できる。
【００２３】
【００２４】
【実施例】以下、この発明の第１実施例について図１乃
至図５を用いて説明する。図１及び図２はこの発明の第
１実施例による半導体装置の構造を示す平面図及び断面
図である。図において、１はｎ- エピタキシャル層、２
はｐ+ 基板、３はｎ- エピタキシャル層１の表面に形成
された凸部、４は凸部３の上面に形成されたｎ+ 拡散領
域、５はｎ- エピタキシャル層１の凸部３の下面と左右
の側面及びｎ+ 拡散領域４の左右の側面に形成された絶
縁膜、６は凸部３の左右にある２つのゲート電極、８は
絶縁膜、７はｎ+ 拡散領域４の終端部に設けられたｐ+
拡散領域、１３はｎ+ 拡散領域４の表面に絶縁膜５に接
するように形成されたｐ+ 拡散領域、９はｎ+ 拡散領域
４及びｐ+ 拡散領域１３にコンタクトするように形成さ
れたＡｌ−Ｓｉ電極、１０はｐ+ 基板２にコンタクトし
ている金属電極である。なお、図１には、この発明の構
造を分かりやすくするために電極９及び絶縁膜８を除い
た平面図を示し、図２には、図１のＹ−Ｙ断面図を、図
１で省かれていた電極等も記載して示してある。
至図５を用いて説明する。図１及び図２はこの発明の第
１実施例による半導体装置の構造を示す平面図及び断面
図である。図において、１はｎ- エピタキシャル層、２
はｐ+ 基板、３はｎ- エピタキシャル層１の表面に形成
された凸部、４は凸部３の上面に形成されたｎ+ 拡散領
域、５はｎ- エピタキシャル層１の凸部３の下面と左右
の側面及びｎ+ 拡散領域４の左右の側面に形成された絶
縁膜、６は凸部３の左右にある２つのゲート電極、８は
絶縁膜、７はｎ+ 拡散領域４の終端部に設けられたｐ+
拡散領域、１３はｎ+ 拡散領域４の表面に絶縁膜５に接
するように形成されたｐ+ 拡散領域、９はｎ+ 拡散領域
４及びｐ+ 拡散領域１３にコンタクトするように形成さ
れたＡｌ−Ｓｉ電極、１０はｐ+ 基板２にコンタクトし
ている金属電極である。なお、図１には、この発明の構
造を分かりやすくするために電極９及び絶縁膜８を除い
た平面図を示し、図２には、図１のＹ−Ｙ断面図を、図
１で省かれていた電極等も記載して示してある。
【００２５】次に、この半導体装置の動作を図３乃至図
５を用いて説明する。図３において、電極９に対する電
極１０の電位を上げた状態で電極９に対する制御電極６
の電位を下げていくと、制御電極６の間にあるｎ- エピ
タキシャル層１の凸部３に、制御電極６から伸びる空乏
層が互いに接することによりポテンシャルバリアーが生
じる。そのため、電極９から電極１０に向かって電子が
流れなくなる。このようにして、電流阻止状態にするこ
とができる。
５を用いて説明する。図３において、電極９に対する電
極１０の電位を上げた状態で電極９に対する制御電極６
の電位を下げていくと、制御電極６の間にあるｎ- エピ
タキシャル層１の凸部３に、制御電極６から伸びる空乏
層が互いに接することによりポテンシャルバリアーが生
じる。そのため、電極９から電極１０に向かって電子が
流れなくなる。このようにして、電流阻止状態にするこ
とができる。
【００２６】次に、電極９に対する制御電極６の電位を
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子１２が流れ始める。こ
れと同時にｐ+ 基板２からホール１１が注入され、ｎ-
エピタキシャル層１で伝導度変調を起こす。図４に示す
ように、注入されたホール１１は、ｎ- エピタキシャル
層１もしくはｎ+ 拡散領域４で再接合するので、十分に
伝導度変調を起こすことができる。このようにして、半
導体装置をターンオンすることができる。この時ｎ+ 拡
散領域４のｎ- エピタキシャル層１に接する面が全て使
われており、従来に比べてオン電圧の上昇はない。
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子１２が流れ始める。こ
れと同時にｐ+ 基板２からホール１１が注入され、ｎ-
エピタキシャル層１で伝導度変調を起こす。図４に示す
ように、注入されたホール１１は、ｎ- エピタキシャル
層１もしくはｎ+ 拡散領域４で再接合するので、十分に
伝導度変調を起こすことができる。このようにして、半
導体装置をターンオンすることができる。この時ｎ+ 拡
散領域４のｎ- エピタキシャル層１に接する面が全て使
われており、従来に比べてオン電圧の上昇はない。
【００２７】次に、電極９に対する制御電極６の電位を
再び下げていくと、制御電極６の間の凸部３に再びポテ
ンシャルバリアーが生じ、電子電流が電極９から電極１
０に向かって流れなくなってくる。そして、図５に示す
ように、この時同時に、注入されたホール１１は絶縁膜
５の表面に蓄積するようにして表面を伝い、電極６と対
面するｎ+ 拡散領域４の側面に形成されたｐ反転層を通
って、ｐ+ 拡散領域１３から電極９へと引き抜かれる。
このようにして半導体装置はターンオフすることができ
る。従って、ホール１１が引き抜かれるときの抵抗が小
さく、引き抜かれるホール１１が移動する距離が短くな
るので、スイッチングロスが小さく、かつスイッチング
スピードも速くなる。
再び下げていくと、制御電極６の間の凸部３に再びポテ
ンシャルバリアーが生じ、電子電流が電極９から電極１
０に向かって流れなくなってくる。そして、図５に示す
ように、この時同時に、注入されたホール１１は絶縁膜
５の表面に蓄積するようにして表面を伝い、電極６と対
面するｎ+ 拡散領域４の側面に形成されたｐ反転層を通
って、ｐ+ 拡散領域１３から電極９へと引き抜かれる。
このようにして半導体装置はターンオフすることができ
る。従って、ホール１１が引き抜かれるときの抵抗が小
さく、引き抜かれるホール１１が移動する距離が短くな
るので、スイッチングロスが小さく、かつスイッチング
スピードも速くなる。
【００２８】このような構造を有する半導体装置では、
ｎ+ 拡散領域４を大きくしてオン電圧を下げても、ｐ+
拡散領域１３を適当に形成すれば、ホール１１を引き抜
くときの抵抗及び距離にはあまり影響せず、スイッチン
グロスが小さく、スイッチングスピードも速く、かつオ
ン電圧の低い半導体装置を形成することが可能となる。
なお、図において点線は等電位線を示している。また、
従来ホール１１の引き抜きに用いられていたｐ+ 拡散領
域７は、終端部分の電界集中の緩和に寄与し、ホール１
１の引き抜きの役目は殆ど果たさしていない。
ｎ+ 拡散領域４を大きくしてオン電圧を下げても、ｐ+
拡散領域１３を適当に形成すれば、ホール１１を引き抜
くときの抵抗及び距離にはあまり影響せず、スイッチン
グロスが小さく、スイッチングスピードも速く、かつオ
ン電圧の低い半導体装置を形成することが可能となる。
なお、図において点線は等電位線を示している。また、
従来ホール１１の引き抜きに用いられていたｐ+ 拡散領
域７は、終端部分の電界集中の緩和に寄与し、ホール１
１の引き抜きの役目は殆ど果たさしていない。
【００２９】次に、この発明の第２実施例について図６
乃至図８を用いて説明する。図６は第２実施例による半
導体装置の断面図である。図において、１４はｎ- エピ
タキシャル層１の一方主面に形成されたｐ+ 拡散領域
で、金属電極１０にコンタクトしている。また、金属電
極１０はｎ- エピタキシャル層１にもコンタクトしてい
る。そして、他の第１実施例と同一符号の部分は第１実
施例と同一もしくは相当部分を示す。
乃至図８を用いて説明する。図６は第２実施例による半
導体装置の断面図である。図において、１４はｎ- エピ
タキシャル層１の一方主面に形成されたｐ+ 拡散領域
で、金属電極１０にコンタクトしている。また、金属電
極１０はｎ- エピタキシャル層１にもコンタクトしてい
る。そして、他の第１実施例と同一符号の部分は第１実
施例と同一もしくは相当部分を示す。
【００３０】まず、電流阻止状態における動作が第１実
施例の半導体装置と同様である。そして、電流阻止状態
から電極９に対する制御電極６の電位を上げていくと、
ポテンシャルバリアーは消失し、電極１０に向かって電
子が流れはじめる。この電子電流による電圧降下でｐ+
拡散領域１４とｎ- エピタキシャル層１の間に順バイア
スが加わり、ｐ+ 拡散領域１４からホール１１が注入さ
れ、ｎ- エピタキシャル層１で伝導度変調を起こす。図
７に示すように、注入されたホール１１は、ほとんど全
てｎ- エピタキシャル層１若しくはｎ+ 拡散領域４で再
結合するので、十分に伝導度変調を起こすことができ
る。このようにして、半導体装置はターンオンすること
ができる。
施例の半導体装置と同様である。そして、電流阻止状態
から電極９に対する制御電極６の電位を上げていくと、
ポテンシャルバリアーは消失し、電極１０に向かって電
子が流れはじめる。この電子電流による電圧降下でｐ+
拡散領域１４とｎ- エピタキシャル層１の間に順バイア
スが加わり、ｐ+ 拡散領域１４からホール１１が注入さ
れ、ｎ- エピタキシャル層１で伝導度変調を起こす。図
７に示すように、注入されたホール１１は、ほとんど全
てｎ- エピタキシャル層１若しくはｎ+ 拡散領域４で再
結合するので、十分に伝導度変調を起こすことができ
る。このようにして、半導体装置はターンオンすること
ができる。
【００３１】次に、電極９に対する制御電極６の電位を
再び下げていくと、電極６の間の凸部３に再びポテンシ
ャルバリアーが生じ、電子電流が電極９から電極１０に
向かって流れなくなってくる。同時に、図８に示すよう
に、注入されたホール１１は絶縁膜５の表面に蓄積する
ようにして表面を伝い、制御電極６と対面するｎ+ 拡散
領域４の側面に形成されたｐ反転層を通って、ｐ+ 拡散
領域１３から電極９へと引き抜かれる。このようにして
ターンオフすることができる。
再び下げていくと、電極６の間の凸部３に再びポテンシ
ャルバリアーが生じ、電子電流が電極９から電極１０に
向かって流れなくなってくる。同時に、図８に示すよう
に、注入されたホール１１は絶縁膜５の表面に蓄積する
ようにして表面を伝い、制御電極６と対面するｎ+ 拡散
領域４の側面に形成されたｐ反転層を通って、ｐ+ 拡散
領域１３から電極９へと引き抜かれる。このようにして
ターンオフすることができる。
【００３２】また、ターンオフ時においてｐ+ 拡散領域
１４からの注入が速い時点で止まることと、ｎ- エピタ
キシャル層１内の電子電流は電極１０とｎ- エピタキシ
ャル層１が接している部分を主として流れることとによ
り、ターンオフスピードを速くし、ターンオフロスを少
なくすることができる。
１４からの注入が速い時点で止まることと、ｎ- エピタ
キシャル層１内の電子電流は電極１０とｎ- エピタキシ
ャル層１が接している部分を主として流れることとによ
り、ターンオフスピードを速くし、ターンオフロスを少
なくすることができる。
【００３３】次に、この発明の第３実施例について図９
を用いて説明する。図９はこの発明の第３実施例による
半導体装置の断面図である。図において、１５はｐ+ 基
板２の表面に形成されたｎ+ 領域、１６はｐ+ 基板２上
に形成されたｎ+ 半導体層である。そして、金属電極１
０は、ｐ+ 基板２とｎ+ 領域１５の両方にコンタクトし
ている。なお、他の第１実施例と同一符号は第１実施例
と同一もしくは相当部分を示す。
を用いて説明する。図９はこの発明の第３実施例による
半導体装置の断面図である。図において、１５はｐ+ 基
板２の表面に形成されたｎ+ 領域、１６はｐ+ 基板２上
に形成されたｎ+ 半導体層である。そして、金属電極１
０は、ｐ+ 基板２とｎ+ 領域１５の両方にコンタクトし
ている。なお、他の第１実施例と同一符号は第１実施例
と同一もしくは相当部分を示す。
【００３４】図９に示した半導体装置の電極９に対する
電極１０の電位を上げた状態で、電極９に対する制御電
極６の電位を下げていくと、電極６の間のｎ- エピタキ
シャル層１の凸部３に、空乏化により電子のエネルギー
に対してポテンシャルバリアーが生じるため、電極９か
ら電極１０に向かって電子が流れなくなる。空乏層がｎ
+ 半導体層１６に達している場合には、ｎ+ 半導体層１
６は空乏層がｐ+ 基板２に達するのを防ぐ機能を持つ。
そして、他の実施例にｎ+ 半導体層１６を用いても同様
の効果を奏する。このようにして電流阻止状態にするこ
とができる。
電極１０の電位を上げた状態で、電極９に対する制御電
極６の電位を下げていくと、電極６の間のｎ- エピタキ
シャル層１の凸部３に、空乏化により電子のエネルギー
に対してポテンシャルバリアーが生じるため、電極９か
ら電極１０に向かって電子が流れなくなる。空乏層がｎ
+ 半導体層１６に達している場合には、ｎ+ 半導体層１
６は空乏層がｐ+ 基板２に達するのを防ぐ機能を持つ。
そして、他の実施例にｎ+ 半導体層１６を用いても同様
の効果を奏する。このようにして電流阻止状態にするこ
とができる。
【００３５】次に、電極９に対する制御電極６の電位を
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子が流れはじめる。これ
と同時に、ｐ+ 基板２からホール１１が注入され、ｎ-
エピタキシャル層１で伝導度変調を起こす。注入された
ホール１１は、ほとんど全てｎ- エピタキシャル層１も
しくはｎ+ 半導体領域４で再結合するので、十分に伝導
度変調を起こすことができる。このようにして、半導体
装置をターンオンすることができる。
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子が流れはじめる。これ
と同時に、ｐ+ 基板２からホール１１が注入され、ｎ-
エピタキシャル層１で伝導度変調を起こす。注入された
ホール１１は、ほとんど全てｎ- エピタキシャル層１も
しくはｎ+ 半導体領域４で再結合するので、十分に伝導
度変調を起こすことができる。このようにして、半導体
装置をターンオンすることができる。
【００３６】ここで、ｎ+ 半導体層１６はホール１１の
注入を抑える働きがあり、一般にはこの部分の構造で、
ホール１１の注入量の最適化を行っている。一方、ｎ+
領域１５は高電流密度においてホール１１の注入を抑え
る働きがある。従って、ｎ+領域１５とｎ+ 半導体層１
６を組み合わせることにより、定格電流以下ではより電
流が流れやすく、定格電流以上は流れにくくて半導体装
置が破壊しにくい特性が得られる。
注入を抑える働きがあり、一般にはこの部分の構造で、
ホール１１の注入量の最適化を行っている。一方、ｎ+
領域１５は高電流密度においてホール１１の注入を抑え
る働きがある。従って、ｎ+領域１５とｎ+ 半導体層１
６を組み合わせることにより、定格電流以下ではより電
流が流れやすく、定格電流以上は流れにくくて半導体装
置が破壊しにくい特性が得られる。
【００３７】次に、電極９に対する制御電極６の電位を
再び下げていくと、制御電極６の間のｎ- エピタキシャ
ル層１の凸部３にポテンシャルバリアーが生じ、電子電
流が電極９から電極１０に向かって流れなくなってく
る。同時に、注入されたホール１１は、絶縁膜５の表面
に蓄積するようにして表面を伝い、制御電極６と対面す
るｎ+ 拡散領域４の側面に形成されたｐ反転層を通っ
て、ｐ+ 拡散領域１３から電極９へと引き抜かれる。こ
のようにして半導体装置はターンオフすることができ
る。
再び下げていくと、制御電極６の間のｎ- エピタキシャ
ル層１の凸部３にポテンシャルバリアーが生じ、電子電
流が電極９から電極１０に向かって流れなくなってく
る。同時に、注入されたホール１１は、絶縁膜５の表面
に蓄積するようにして表面を伝い、制御電極６と対面す
るｎ+ 拡散領域４の側面に形成されたｐ反転層を通っ
て、ｐ+ 拡散領域１３から電極９へと引き抜かれる。こ
のようにして半導体装置はターンオフすることができ
る。
【００３８】次に、この発明の第４実施例について図１
０を用いて説明する。図１０はこの発明の第４実施例に
よる半導体装置の断面図である。図において、１７は絶
縁膜５とｎ- エピタキシャル層１との間に形成されたｐ
拡散領域である。なお、他の第１実施例と同一符号は第
１実施例と同一もしくは相当部分を示す。
０を用いて説明する。図１０はこの発明の第４実施例に
よる半導体装置の断面図である。図において、１７は絶
縁膜５とｎ- エピタキシャル層１との間に形成されたｐ
拡散領域である。なお、他の第１実施例と同一符号は第
１実施例と同一もしくは相当部分を示す。
【００３９】図１０に示した半導体装置の電極９に対す
る電極１０の電位を上げた状態で、電極９に対する制御
電極６の電位を下げていくと、電極６の間のｎ- エピタ
キシャル層１の凸部３に、空乏化により電子のエネルギ
ーに対してポテンシャルバリアーが生じるため、電極９
から電極１０に向かって電子が流れなくなる。このよう
にして電流阻止状態にすることができる。このときｐ拡
散領域１７は絶縁膜５とｎ- エピタキシャル層１の間の
電界を緩和するので半導体装置がターンオフしたときの
耐圧がより出やすくなる。この様子を図１１に示す。図
１１（ａ）がｐ拡散層１７がない場合の制御電極６付近
の等電位線、図１１（ｂ）がｐ拡散層１７がある場合の
制御電極６付近の等電位線、図１１（ｃ）がｐ拡散層１
７がない場合のＡ−Ａ′に沿った電界の分布を示す図、
図１１（ｄ）がｐ拡散層１７がある場合のＢ−Ｂ′に沿
った電界の分布を示す図である。この図は理解を助ける
ための概略図である。そして、この図から分かるように
制御電極６の深さを浅くしても耐圧が確保できるように
なる。
る電極１０の電位を上げた状態で、電極９に対する制御
電極６の電位を下げていくと、電極６の間のｎ- エピタ
キシャル層１の凸部３に、空乏化により電子のエネルギ
ーに対してポテンシャルバリアーが生じるため、電極９
から電極１０に向かって電子が流れなくなる。このよう
にして電流阻止状態にすることができる。このときｐ拡
散領域１７は絶縁膜５とｎ- エピタキシャル層１の間の
電界を緩和するので半導体装置がターンオフしたときの
耐圧がより出やすくなる。この様子を図１１に示す。図
１１（ａ）がｐ拡散層１７がない場合の制御電極６付近
の等電位線、図１１（ｂ）がｐ拡散層１７がある場合の
制御電極６付近の等電位線、図１１（ｃ）がｐ拡散層１
７がない場合のＡ−Ａ′に沿った電界の分布を示す図、
図１１（ｄ）がｐ拡散層１７がある場合のＢ−Ｂ′に沿
った電界の分布を示す図である。この図は理解を助ける
ための概略図である。そして、この図から分かるように
制御電極６の深さを浅くしても耐圧が確保できるように
なる。
【００４０】次に、電極９に対する制御電極６の電位を
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子が流れはじめる。これ
と同時に、ｐ+ 基板２から図４に示すと同様にホール１
１が注入され、ｎ- エピタキシャル層１で伝導度変調を
起こす。注入されたホール１１は、ほとんど全てｎ-エ
ピタキシャル層１もしくはｎ+ 半導体領域４で再結合す
るので、十分に伝導度変調を起こすことができる。この
ようにして、半導体装置をターンオンすることができ
る。
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子が流れはじめる。これ
と同時に、ｐ+ 基板２から図４に示すと同様にホール１
１が注入され、ｎ- エピタキシャル層１で伝導度変調を
起こす。注入されたホール１１は、ほとんど全てｎ-エ
ピタキシャル層１もしくはｎ+ 半導体領域４で再結合す
るので、十分に伝導度変調を起こすことができる。この
ようにして、半導体装置をターンオンすることができ
る。
【００４１】次に、電極９に対する制御電極６の電位を
再び下げていくと、制御電極６の間のｎ- エピタキシャ
ル層１の凸部３に、再びポテンシャルバリアーが生じ、
電子電流が電極９から電極１０に向かって流れなくなっ
てくる。図５に示すと同様に同時に、注入されたホール
１１は絶縁膜５の表面のｐ拡散領域１７に流れこみ、制
御電極６と対面するｎ+ 拡散領域４の側面に形成された
ｐ反転層を通って、ｐ+ 拡散領域１３から電極９へと引
き抜かれる。このようにして半導体装置はターンオフす
ることができる。ここでｐ拡散領域１７はホール１１の
引き抜きにおける抵抗を下げるのでターンオフスピード
を速くし、ターンオフロスを少なくする効果がある。
再び下げていくと、制御電極６の間のｎ- エピタキシャ
ル層１の凸部３に、再びポテンシャルバリアーが生じ、
電子電流が電極９から電極１０に向かって流れなくなっ
てくる。図５に示すと同様に同時に、注入されたホール
１１は絶縁膜５の表面のｐ拡散領域１７に流れこみ、制
御電極６と対面するｎ+ 拡散領域４の側面に形成された
ｐ反転層を通って、ｐ+ 拡散領域１３から電極９へと引
き抜かれる。このようにして半導体装置はターンオフす
ることができる。ここでｐ拡散領域１７はホール１１の
引き抜きにおける抵抗を下げるのでターンオフスピード
を速くし、ターンオフロスを少なくする効果がある。
【００４２】次に、この発明の第５実施例について図１
２を用いて説明する。図１２はこの発明の第５実施例に
よる半導体装置の断面図である。図において、１８はｎ
+ 拡散領域４とｎ- エピタキシャル層１の凸部３の上面
の間に形成されたｐ- 領域である。なお、第１実施例と
同一符号は第１実施例と同一もしくは相当部分を示す。
２を用いて説明する。図１２はこの発明の第５実施例に
よる半導体装置の断面図である。図において、１８はｎ
+ 拡散領域４とｎ- エピタキシャル層１の凸部３の上面
の間に形成されたｐ- 領域である。なお、第１実施例と
同一符号は第１実施例と同一もしくは相当部分を示す。
【００４３】図１２に示した半導体装置の電極９に対す
る電極１０の電位を上げた状態で、電極９に対する制御
電極６の電位を下げていくと、電極６の間のｎ- エピタ
キシャル層１の凸部３に、空乏化により電子のエネルギ
ーに対してポテンシャルバリアーが生じるため、電極９
から電極１０に向かって電子が流れなくなる。このよう
にして電流阻止状態にすることができる。このときｐ-
領域１８は空乏層がｎ+ 拡散領域４に達するのを防ぐ効
果があるので、制御電極６の電圧をあまり下げる必要が
なくなり、ノーマリーオフも可能である。つまりｐ- 領
域１８の不純物濃度を上げた場合に、ｐ- 領域１８とｎ
- エピタキシャル層１の間で直接耐圧が保持できるこ
と、すなわちポテンシャルバリアーをつくらずに電流阻
止状態にすることが可能となる。そして、ｎ- エピタキ
シャル層１の表面に形成された凸部３をなくした例を図
１３に示す。このように半導体装置を薄く構成すること
ができる。
る電極１０の電位を上げた状態で、電極９に対する制御
電極６の電位を下げていくと、電極６の間のｎ- エピタ
キシャル層１の凸部３に、空乏化により電子のエネルギ
ーに対してポテンシャルバリアーが生じるため、電極９
から電極１０に向かって電子が流れなくなる。このよう
にして電流阻止状態にすることができる。このときｐ-
領域１８は空乏層がｎ+ 拡散領域４に達するのを防ぐ効
果があるので、制御電極６の電圧をあまり下げる必要が
なくなり、ノーマリーオフも可能である。つまりｐ- 領
域１８の不純物濃度を上げた場合に、ｐ- 領域１８とｎ
- エピタキシャル層１の間で直接耐圧が保持できるこ
と、すなわちポテンシャルバリアーをつくらずに電流阻
止状態にすることが可能となる。そして、ｎ- エピタキ
シャル層１の表面に形成された凸部３をなくした例を図
１３に示す。このように半導体装置を薄く構成すること
ができる。
【００４４】次に、電極９に対する制御電極６の電位を
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子が流れはじめる。この
時、ｐ- 領域１８が完全に空乏化している場合はｎ+ 拡
散領域４とｐ- 領域１８の接合全体から電子の注入が起
こる。一方、ｐ- 領域１８が完全に空乏化していない場
合でもｐ- 領域１８の制御電極６に対面した部分がｎ反
転して、電子電流がこのｎ反転層を通ってながれること
も可能である。これと同時に、ｐ+ 基板２からホール１
１が注入され、ｎ- エピタキシャル層１で伝導度変調を
起こす。注入されたホール１１は、ほとんど全てｎ- エ
ピタキシャル層１、ｐ- 領域１８もしくはｎ+ 半導体領
域４で再結合するので、十分に伝導度変調を起こすこと
ができる。この構造の場合は、ｎｐｎｐのサイリスタ構
造になっているのでラッチ特性を示すことも考えられ
る。このようにして、半導体装置をターンオンすること
ができる。
上げていくと、前記ポテンシャルバリアーは消失し、電
極９から電極１０に向かって電子が流れはじめる。この
時、ｐ- 領域１８が完全に空乏化している場合はｎ+ 拡
散領域４とｐ- 領域１８の接合全体から電子の注入が起
こる。一方、ｐ- 領域１８が完全に空乏化していない場
合でもｐ- 領域１８の制御電極６に対面した部分がｎ反
転して、電子電流がこのｎ反転層を通ってながれること
も可能である。これと同時に、ｐ+ 基板２からホール１
１が注入され、ｎ- エピタキシャル層１で伝導度変調を
起こす。注入されたホール１１は、ほとんど全てｎ- エ
ピタキシャル層１、ｐ- 領域１８もしくはｎ+ 半導体領
域４で再結合するので、十分に伝導度変調を起こすこと
ができる。この構造の場合は、ｎｐｎｐのサイリスタ構
造になっているのでラッチ特性を示すことも考えられ
る。このようにして、半導体装置をターンオンすること
ができる。
【００４５】次に、電極９に対する制御電極６の電位を
再び下げていくと、制御電極６の間のｎ- エピタキシャ
ル層１の凸部３に再びポテンシャルバリアーが生じ、電
子電流が電極９から電極１０に向かって流れなくなって
くる。同時に、注入されたホール１１は、絶縁膜５の表
面に蓄積するようにして表面を伝い、制御電極６と対面
するｎ+ 拡散領域４の側面に形成されたｐ反転層を通っ
て、ｐ+ 拡散領域１３から電極９へと引き抜かれる。こ
のようにして半導体装置はターンオフすることができ
る。
再び下げていくと、制御電極６の間のｎ- エピタキシャ
ル層１の凸部３に再びポテンシャルバリアーが生じ、電
子電流が電極９から電極１０に向かって流れなくなって
くる。同時に、注入されたホール１１は、絶縁膜５の表
面に蓄積するようにして表面を伝い、制御電極６と対面
するｎ+ 拡散領域４の側面に形成されたｐ反転層を通っ
て、ｐ+ 拡散領域１３から電極９へと引き抜かれる。こ
のようにして半導体装置はターンオフすることができ
る。
【００４６】なお、上記第１から第５実施例ではｐ+ 拡
散領域１３がｎ- エピタキシャル層１に接していない場
合を示したが、例えば、第１実施例のような構造の場
合、図１４に示すように、ｐ+ 拡散領域１３がｎ- エピ
タキシャル層１に接していても良く、上記各実施例と同
様の効果を奏する。ただしこの場合、ターンオフする際
のホール１１の引き抜きは、ｎ+ 拡散領域４に形成され
たｐ反転層を通るだけでなく、直接ｐ+ 拡散領域１３を
通って引き抜かれる。また、第４及び第５実施例では、
ｐ+ 拡散領域１３が直接ｐ拡散領域１７やｐ- 領域１８
と接しないようにすることが必要である。
散領域１３がｎ- エピタキシャル層１に接していない場
合を示したが、例えば、第１実施例のような構造の場
合、図１４に示すように、ｐ+ 拡散領域１３がｎ- エピ
タキシャル層１に接していても良く、上記各実施例と同
様の効果を奏する。ただしこの場合、ターンオフする際
のホール１１の引き抜きは、ｎ+ 拡散領域４に形成され
たｐ反転層を通るだけでなく、直接ｐ+ 拡散領域１３を
通って引き抜かれる。また、第４及び第５実施例では、
ｐ+ 拡散領域１３が直接ｐ拡散領域１７やｐ- 領域１８
と接しないようにすることが必要である。
【００４７】次に、第６の実施例について図１５乃至図
１６を用いて説明する。図１５及び図１６はこの発明の
第６実施例による半導体装置の構造を示す平面図及び断
面図である。図において、１はｎ- エピタキシャル層、
２はｐ+ 基板、３はｎ- エピタキシャル層１の表面に形
成された凸部、４は凸部３の上面に形成されたｎ+ 拡散
領域、５はｎ- エピタキシャル層１の凸部３の下面と左
右の側面及びｎ+ 拡散領域４の左右の側面に形成された
絶縁膜、６は凸部３の左右にある２つのゲート電極、８
は絶縁膜、７はｎ+ 拡散領域４の終端部に設けられたｐ
+ 拡散領域、２０はｎ+ 拡散領域４の表面に左右の絶縁
膜５に接するように形成された複数のｐ+ 拡散領域であ
る。このｐ+ 拡散領域２０は図に示すようにｎ+ 拡散領
域４にそれぞれ独立して離散的に形成されている。そし
て、９はｎ+ 拡散領域４及びｐ+拡散領域２０にコンタ
クトするように形成されたＡｌ−Ｓｉ電極、１０はｐ+
基板２コンタクトしている金属電極である。なお、図１
５には、この発明の構造を分かりやすくするために電極
９及び絶縁膜８を除いた平面図を示し、図１６には、図
１５のＺ−Ｚ断面図を、図１５で描かれていた制御電極
６の一部と絶縁膜５を省き、図１５で省かれていた電極
等も一部記載して示してある。
１６を用いて説明する。図１５及び図１６はこの発明の
第６実施例による半導体装置の構造を示す平面図及び断
面図である。図において、１はｎ- エピタキシャル層、
２はｐ+ 基板、３はｎ- エピタキシャル層１の表面に形
成された凸部、４は凸部３の上面に形成されたｎ+ 拡散
領域、５はｎ- エピタキシャル層１の凸部３の下面と左
右の側面及びｎ+ 拡散領域４の左右の側面に形成された
絶縁膜、６は凸部３の左右にある２つのゲート電極、８
は絶縁膜、７はｎ+ 拡散領域４の終端部に設けられたｐ
+ 拡散領域、２０はｎ+ 拡散領域４の表面に左右の絶縁
膜５に接するように形成された複数のｐ+ 拡散領域であ
る。このｐ+ 拡散領域２０は図に示すようにｎ+ 拡散領
域４にそれぞれ独立して離散的に形成されている。そし
て、９はｎ+ 拡散領域４及びｐ+拡散領域２０にコンタ
クトするように形成されたＡｌ−Ｓｉ電極、１０はｐ+
基板２コンタクトしている金属電極である。なお、図１
５には、この発明の構造を分かりやすくするために電極
９及び絶縁膜８を除いた平面図を示し、図１６には、図
１５のＺ−Ｚ断面図を、図１５で描かれていた制御電極
６の一部と絶縁膜５を省き、図１５で省かれていた電極
等も一部記載して示してある。
【００４８】このように、第１実施例の半導体装置と
は、ｎ- 拡散領域４に形成されたｐ+拡散領域が異なっ
ている。すなわち、第１実施例では、断面図（図２）の
凸部３の左右に形成されている絶縁膜５に沿って形成さ
れたｐ+ 拡散領域１３であり、第６実施例では、断面図
（図１６）の凸部３の左右に形成されている絶縁膜５に
共に接して形成されたｐ + 拡散領域２０である。しか
し、動作及び効果については、第１実施例と基本的に同
様であるが、第１実施例では凸部３の幅が電極９とｐ+
拡散領域１３とのコンタクトの余裕によって制限される
が、第６実施例ではコンタクトの余裕をみる必要がない
ので、凸部３をより細かく形成することが可能となる。
このことによって、ターンオフ時のポテンシャルバリア
の形成が容易になり、ターンオフスピードをさらに速く
し、ターンオフロスをさらに少なくすることができる。
は、ｎ- 拡散領域４に形成されたｐ+拡散領域が異なっ
ている。すなわち、第１実施例では、断面図（図２）の
凸部３の左右に形成されている絶縁膜５に沿って形成さ
れたｐ+ 拡散領域１３であり、第６実施例では、断面図
（図１６）の凸部３の左右に形成されている絶縁膜５に
共に接して形成されたｐ + 拡散領域２０である。しか
し、動作及び効果については、第１実施例と基本的に同
様であるが、第１実施例では凸部３の幅が電極９とｐ+
拡散領域１３とのコンタクトの余裕によって制限される
が、第６実施例ではコンタクトの余裕をみる必要がない
ので、凸部３をより細かく形成することが可能となる。
このことによって、ターンオフ時のポテンシャルバリア
の形成が容易になり、ターンオフスピードをさらに速く
し、ターンオフロスをさらに少なくすることができる。
【００４９】そのため、第６実施例と第２実施例から第
５実施例との組み合わせも可能であり、動作及び効果も
それぞれの実施例と同様である。まず、第６実施例と第
２実施例とを組み合わせた場合の断面図を図１７に示
す。次に、第６実施例と第３実施例とを組み合わせた場
合の断面図を図１８に示す。次に、第６実施例と第４実
施例とを組み合わせた場合の断面図を図１９に示す。次
に、第６実施例と第５実施例とを組み合わせた場合の断
面図を図２０及び図２１に示す。
５実施例との組み合わせも可能であり、動作及び効果も
それぞれの実施例と同様である。まず、第６実施例と第
２実施例とを組み合わせた場合の断面図を図１７に示
す。次に、第６実施例と第３実施例とを組み合わせた場
合の断面図を図１８に示す。次に、第６実施例と第４実
施例とを組み合わせた場合の断面図を図１９に示す。次
に、第６実施例と第５実施例とを組み合わせた場合の断
面図を図２０及び図２１に示す。
【００５０】また、第６実施例についても、ｐ+ 拡散領
域２０がｎ- エピタキシャル層１に接していない場合を
示したが、例えば、第１実施例のような構造の場合、図
２２に示すように、ｐ+ 拡散領域２０がｎ- エピタキシ
ャル層１に接していても良く、上記各実施例と同様の効
果を奏する。ただしこの場合、ターンオフする際のホー
ル１１の引き抜きは、ｎ+ 拡散領域４に形成されたｐ反
転層を通るだけでなく、直接ｐ+ 拡散領域２０を通って
引き抜くことも可能である。また、第２から第５実施例
との組み合わせについても同様であるが、第４及び第５
実施例では、ｐ+ 拡散領域２０が直接ｐ拡散領域１７や
ｐ- 領域１８と接しないようにすることが必要である。
域２０がｎ- エピタキシャル層１に接していない場合を
示したが、例えば、第１実施例のような構造の場合、図
２２に示すように、ｐ+ 拡散領域２０がｎ- エピタキシ
ャル層１に接していても良く、上記各実施例と同様の効
果を奏する。ただしこの場合、ターンオフする際のホー
ル１１の引き抜きは、ｎ+ 拡散領域４に形成されたｐ反
転層を通るだけでなく、直接ｐ+ 拡散領域２０を通って
引き抜くことも可能である。また、第２から第５実施例
との組み合わせについても同様であるが、第４及び第５
実施例では、ｐ+ 拡散領域２０が直接ｐ拡散領域１７や
ｐ- 領域１８と接しないようにすることが必要である。
【００５１】次に、図１及び図２に示した半導体装置の
製造方法について、図２３乃至図２９を用いて説明す
る。まず、ｐ+ 基板３１上にエピタキシャル成長法によ
りｎ-エピタキシャル層３２を形成する。
製造方法について、図２３乃至図２９を用いて説明す
る。まず、ｐ+ 基板３１上にエピタキシャル成長法によ
りｎ-エピタキシャル層３２を形成する。
【００５２】次に、図２３に示すように、ｎ- エピタキ
シャル層３２上にレジストを形成したのち、レジストを
マスクとしてｎ型の不純物を注入し、レジスト除去後、
アニールを行って、ｎ+ 拡散領域３３を形成する。
シャル層３２上にレジストを形成したのち、レジストを
マスクとしてｎ型の不純物を注入し、レジスト除去後、
アニールを行って、ｎ+ 拡散領域３３を形成する。
【００５３】次に、図２４に示すように、ｎ+ 拡散領域
３３上の全面に下敷き酸化膜３４を形成し、下敷き酸化
膜３４の上にレジスト３５を形成する。その後、レジス
ト３５をパターニングして不純物注入用の窓を開ける。
３３上の全面に下敷き酸化膜３４を形成し、下敷き酸化
膜３４の上にレジスト３５を形成する。その後、レジス
ト３５をパターニングして不純物注入用の窓を開ける。
【００５４】次に、図２５に示すように、レジスト３５
に開けた窓からｐ型の不純物を注入し、アニールを行い
ｐ+ 拡散領域３６を形成する。
に開けた窓からｐ型の不純物を注入し、アニールを行い
ｐ+ 拡散領域３６を形成する。
【００５５】次に、図２６に示すように、下敷き酸化膜
３４及びレジスト３５を除去し、改めて下敷き酸化膜３
７及び窒化膜３８を形成する。その後、下敷き酸化膜３
７及び窒化膜３８のパターニングを行う。
３４及びレジスト３５を除去し、改めて下敷き酸化膜３
７及び窒化膜３８を形成する。その後、下敷き酸化膜３
７及び窒化膜３８のパターニングを行う。
【００５６】次に、図２７に示すように、パターニング
された下敷き酸化膜３７及び窒化膜３８をマスクとし
て、ｎ- エピタキシャル層３２の途中まで深くエッチン
グして、溝４１を選択的に形成する。このエッチングは
ドライエッチングでも他の異方性エッチングでもよい。
された下敷き酸化膜３７及び窒化膜３８をマスクとし
て、ｎ- エピタキシャル層３２の途中まで深くエッチン
グして、溝４１を選択的に形成する。このエッチングは
ドライエッチングでも他の異方性エッチングでもよい。
【００５７】次に、図２８に示すように、溝４１の内面
に酸化膜３９を薄く形成した後、溝４１の内部を含む全
面にポリシリコンを堆積し、エッチバックを行って溝４
１の内部のみにポリシリコンを残すことにより、ゲート
電極４０を形成する。その後、全面に熱酸化法により酸
化膜４２を形成する。
に酸化膜３９を薄く形成した後、溝４１の内部を含む全
面にポリシリコンを堆積し、エッチバックを行って溝４
１の内部のみにポリシリコンを残すことにより、ゲート
電極４０を形成する。その後、全面に熱酸化法により酸
化膜４２を形成する。
【００５８】次に、図２９に示すように、窒化膜３８上
の酸化膜４２の膜厚の薄さを利用して、酸化膜エッチン
グを行い、窒化膜３８だけ露出させ、さらに、窒化膜エ
ッチングを行って窒化膜３８を除去する。そして、下敷
き酸化膜３７をパターニングし、全面にアルミーシリコ
ンをスパッタ堆積して電極４３を形成する。その後、さ
らに電極４４を形成する。
の酸化膜４２の膜厚の薄さを利用して、酸化膜エッチン
グを行い、窒化膜３８だけ露出させ、さらに、窒化膜エ
ッチングを行って窒化膜３８を除去する。そして、下敷
き酸化膜３７をパターニングし、全面にアルミーシリコ
ンをスパッタ堆積して電極４３を形成する。その後、さ
らに電極４４を形成する。
【００５９】なお、図２７に示す溝４１を形成した後、
図３５に示すようにｎ- エピタキシャル層３２の表面に
ｐ型不純物を拡散することにより、ｐ拡散層４５を形成
する。このように、図１０に示すｐ拡散領域１７を容易
に形成でき、その後は、前記実施例と同様の工程を経て
図１０に示した第４実施例による半導体装置を容易に形
成することができる。このとき、ｎ+ 拡散領域３３中で
はｎ型不純物の濃度が高いためｐ型の領域は形成されな
い。
図３５に示すようにｎ- エピタキシャル層３２の表面に
ｐ型不純物を拡散することにより、ｐ拡散層４５を形成
する。このように、図１０に示すｐ拡散領域１７を容易
に形成でき、その後は、前記実施例と同様の工程を経て
図１０に示した第４実施例による半導体装置を容易に形
成することができる。このとき、ｎ+ 拡散領域３３中で
はｎ型不純物の濃度が高いためｐ型の領域は形成されな
い。
【００６０】
【発明の効果】以上のように、請求項１記載の発明によ
れば、半導体装置が第２導電型の第２の半導体領域と第
２導電型の第３の半導体領域とを備えて構成されてお
り、前記第２の半導体領域及び第３の半導体領域は、半
導体装置をターンオフするとき、第１の半導体領域に形
成される反転層を通して注入されたキャリアを引き抜く
役割を果たすので、キャリアが引き抜かれるときの抵抗
が小さく、引き抜かれるキャリアが移動する距離が短く
なり、スイッチングロスが小さく、かつスイッチングス
ピードも速くなる。そして、第１の半導体領域の全体が
ターンオンとターンオフに使われるため、オン電圧の上
昇を防ぐことができる。従って、従来トレードオフの関
係にあったスイッチングロスの逓減及びスイッチングス
ピードの高速化とオン電圧の低下を同時に実現すること
ができるという効果がある。
れば、半導体装置が第２導電型の第２の半導体領域と第
２導電型の第３の半導体領域とを備えて構成されてお
り、前記第２の半導体領域及び第３の半導体領域は、半
導体装置をターンオフするとき、第１の半導体領域に形
成される反転層を通して注入されたキャリアを引き抜く
役割を果たすので、キャリアが引き抜かれるときの抵抗
が小さく、引き抜かれるキャリアが移動する距離が短く
なり、スイッチングロスが小さく、かつスイッチングス
ピードも速くなる。そして、第１の半導体領域の全体が
ターンオンとターンオフに使われるため、オン電圧の上
昇を防ぐことができる。従って、従来トレードオフの関
係にあったスイッチングロスの逓減及びスイッチングス
ピードの高速化とオン電圧の低下を同時に実現すること
ができるという効果がある。
【００６１】また、請求項２記載の発明によれば、半導
体装置が第２導電型の第２の半導体領域を備えて構成さ
れており、前記第２の半導体領域は、半導体装置をター
ンオフするとき、第１の半導体領域に形成される反転層
を通して注入されたキャリアを引き抜く役割を果たすの
で、キャリアが引き抜かれるときの抵抗が小さく、引き
抜かれるキャリアが移動する距離が短くなるので、スイ
ッチングロスが小さく、かつスイッチングスピードも速
くなる。そして、第１の半導体領域の全体がターンオン
とターンオフに使われるため、オン電圧の上昇を防ぐこ
とができる。従って、従来トレードオフの関係にあった
スイッチングロスの逓減及びスイッチングスピードの高
速化とオン電圧の低下を同時に実現することができると
いう効果がある。さらに、凸部をより細く形成すること
ができ、ターンオフスピードをさらに速くし、ターンオ
フロスをさらに少なくすることができるという効果があ
る。
体装置が第２導電型の第２の半導体領域を備えて構成さ
れており、前記第２の半導体領域は、半導体装置をター
ンオフするとき、第１の半導体領域に形成される反転層
を通して注入されたキャリアを引き抜く役割を果たすの
で、キャリアが引き抜かれるときの抵抗が小さく、引き
抜かれるキャリアが移動する距離が短くなるので、スイ
ッチングロスが小さく、かつスイッチングスピードも速
くなる。そして、第１の半導体領域の全体がターンオン
とターンオフに使われるため、オン電圧の上昇を防ぐこ
とができる。従って、従来トレードオフの関係にあった
スイッチングロスの逓減及びスイッチングスピードの高
速化とオン電圧の低下を同時に実現することができると
いう効果がある。さらに、凸部をより細く形成すること
ができ、ターンオフスピードをさらに速くし、ターンオ
フロスをさらに少なくすることができるという効果があ
る。
【００６２】請求項３記載の発明によれば、ターンオフ
スピードを速くし、ターンオフロスを少なくすることが
できるという効果がある。
スピードを速くし、ターンオフロスを少なくすることが
できるという効果がある。
【００６３】請求項４記載の発明によれば、定格電流以
下ではより電流が流れやすく、定格電流以上は流れ難く
して、破壊しにくい特性の半導体装置を得ることができ
るという効果がある。
下ではより電流が流れやすく、定格電流以上は流れ難く
して、破壊しにくい特性の半導体装置を得ることができ
るという効果がある。
【００６４】請求項５記載の発明によれは、第４の半導
体領域の存在により、ターンオフスピードを速くし、タ
ーンオフロスを少なくすることができるという効果があ
る。
体領域の存在により、ターンオフスピードを速くし、タ
ーンオフロスを少なくすることができるという効果があ
る。
【００６５】請求項６記載の発明によれば、第２の半導
体領域が第１の半導体層に接することによりターンオフ
する際のキャリアの引き抜きを容易にするという効果が
ある。
体領域が第１の半導体層に接することによりターンオフ
する際のキャリアの引き抜きを容易にするという効果が
ある。
【００６６】また、請求項７記載の半導体装置の製造方
法によれば、第１の主電極と接続された第１の半導体領
域を凸部の上面に離散的に有し、第１の主電極と接続さ
れた第３の半導体層を凸部上面の他の領域に有し、凸部
両側に絶縁膜型の制御電極を有し、かつ第２の主電極に
接続された第２の半導体層を第１の半導体層の第１の主
面に有する半導体装置を製造することができるという効
果がある。
法によれば、第１の主電極と接続された第１の半導体領
域を凸部の上面に離散的に有し、第１の主電極と接続さ
れた第３の半導体層を凸部上面の他の領域に有し、凸部
両側に絶縁膜型の制御電極を有し、かつ第２の主電極に
接続された第２の半導体層を第１の半導体層の第１の主
面に有する半導体装置を製造することができるという効
果がある。
【００６７】請求項８記載の半導体装置の製造方法によ
れば、凸部を容易に形成できるという効果がある。 請求
項９記載の半導体装置の製造方法によれば、凸部の両側
に絶縁膜及び制御電極を容易に形成することができると
いう効果がある。
れば、凸部を容易に形成できるという効果がある。 請求
項９記載の半導体装置の製造方法によれば、凸部の両側
に絶縁膜及び制御電極を容易に形成することができると
いう効果がある。
【図１】この発明の第１実施例による半導体装置の平面
図である。
図である。
【図２】図１に示した半導体装置のＹ−Ｙ断面図であ
る。
る。
【図３】この発明の第１実施例による半導体装置の電流
阻止状態を示す断面図である。
阻止状態を示す断面図である。
【図４】この発明の第１実施例による半導体装置のター
ンオンの状態を示す断面図である。
ンオンの状態を示す断面図である。
【図５】この発明の第１実施例による半導体装置のター
ンオフの状態を示す断面図である。
ンオフの状態を示す断面図である。
【図６】この発明の第２実施例による半導体装置の断面
図である。
図である。
【図７】この発明の第２実施例による半導体装置のター
ンオンの状態を示す断面図である。
ンオンの状態を示す断面図である。
【図８】この発明の第２実施例による半導体装置のター
ンオフの状態を示す断面図である。
ンオフの状態を示す断面図である。
【図９】この発明の第３実施例による半導体装置の断面
図である。
図である。
【図１０】この発明の第４実施例による半導体装置の断
面図である。
面図である。
【図１１】図１０及び図１に示した半導体装置の電界の
様子を示す図である。
様子を示す図である。
【図１２】この発明の第５実施例による半導体装置の断
面図である。
面図である。
【図１３】この発明の第５実施例による他の半導体装置
の断面図である。
の断面図である。
【図１４】この発明の第１実施例による他の半導体装置
の平面図である。
の平面図である。
【図１５】この発明の第６実施例による半導体装置の平
面図である。
面図である。
【図１６】図１５に示した半導体装置のＺ−Ｚ斜視断面
図である。
図である。
【図１７】この発明の第６実施例と第２実施例の組み合
わせによる半導体装置の断面図である。
わせによる半導体装置の断面図である。
【図１８】この発明の第６実施例と第３実施例の組み合
わせによる半導体装置の断面図である。
わせによる半導体装置の断面図である。
【図１９】この発明の第６実施例と第４実施例の組み合
わせによる半導体装置の断面図である。
わせによる半導体装置の断面図である。
【図２０】この発明の第６実施例と第５実施例の組み合
わせによる半導体装置の断面図である。
わせによる半導体装置の断面図である。
【図２１】この発明の第６実施例と第５実施例の組み合
わせによる他の半導体装置の断面図である。
わせによる他の半導体装置の断面図である。
【図２２】この発明の第６実施例による他の半導体装置
の平面図である。
の平面図である。
【図２３】この発明の半導体装置の製造工程を示す断面
図である。
図である。
【図２４】この発明の半導体装置の製造工程を示す断面
図である。
図である。
【図２５】この発明の半導体装置の製造工程を示す断面
図である。
図である。
【図２６】この発明の半導体装置の製造工程を示す断面
図である。
図である。
【図２７】この発明の半導体装置の製造工程を示す断面
図である。
図である。
【図２８】この発明の半導体装置の製造工程を示す断面
図である。
図である。
【図２９】この発明の半導体装置の製造工程を示す断面
図である。
図である。
【図３０】従来の半導体装置の平面図である。
【図３１】図３０に示した半導体装置のＸ−Ｘ斜視断面
図である。
図である。
【図３２】従来の半導体装置の電流阻止状態を示す斜視
断面図である。
断面図である。
【図３３】従来の半導体装置のターンオンの状態を示す
斜視断面図である。
斜視断面図である。
【図３４】従来の半導体装置のターンオフの状態を示す
斜視断面図である。
斜視断面図である。
【図３５】この発明の半導体装置の他の製造工程を示す
断面図である。
断面図である。
１ ｎ- エピタキシャル層 ２ ｐ+ 基板 ３ 凸部 ４ ｎ+ 拡散領域 ５ 絶縁膜 ６ ゲート電極 ７ ｐ+ 拡散領域 ８ 絶縁膜 ９ Ａｌ−Ｓｉ電極 １０ 金属電極 １３ ｐ+ 拡散領域 １４ ｐ+ 拡散領域 １５ ｎ+ 拡散領域 １６ ｎ+ 層 １７ ｐ拡散領域 １８ ｐ- 領域
Claims (9)
- 【請求項１】 第１主面と第２主面とを有する第１導電
型の第１の半導体層と、 前記第１の半導体層の前記第１主面上に形成された第２
導電型の第２の半導体層とを備え、 前記第１の半導体層は前記第２主面上に選択的に形成さ
れた凸部を有し、 前記凸部の上面に形成された前記第１の半導体層より低
抵抗の第１導電型の第１の半導体領域と、 前記第１の半導体層の前記凸部及び前記第１の半導体領
域の一方側面に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の制御電極と、 前記一方側面に対向する前記凸部及び前記第１の半導体
領域の他方側面に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２の制御電極と、 前記第１の半導体領域の表面に前記第１の絶縁膜に接し
て選択的に形成された第２導電型の第２の半導体領域
と、 前記第１の半導体領域の表面に前記第２の絶縁膜に接し
て選択的に形成された第２導電型の第３の半導体領域
と、 前記第１及び第２の制御電極とは独立し、前記第１、第
２及び第３の半導体領域に接して形成された第１の主電
極と、 前記第２の半導体層に接して形成された第２の主電極と
をさらに備え、 前記第１の半導体層と前記第１の半導体領域は直接接し
ており、前記第１導電型の第１の半導体層のみを通って
前記第１の半導体領域から前記第２の半導体層に至る電
流経路が形成されることを特徴とする 半導体装置。 - 【請求項２】 第１主面と第２主面とを有する第１導電
型の第１の半導体層と、 前記第１の半導体層の前記第１主面上に形成された第２
導電型の第２の半導体層とを備え、 前記第１の半導体層の前記第２主面上に選択的に形成さ
れた凸部を有し、 前記凸部の上面に形成された前記第１の半導体層より低
抵抗の第１導電型の第１の半導体領域と、 前記第１の半導体層の前記凸部及び前記第１の半導体領
域の一方側面に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の制御電極と、 前記一方側面に対向する前記凸部及び前記第１の半導体
領域の他方側面に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２の制御電極と、 前記第１及び第２の絶縁膜に共に接するように、前記第
１の半導体領域表面に選択的に形成され、該第１及び第
２の絶縁膜に沿って並んだ複数の独立した離散的な領域
よりなる第２導電型の第２の半導体領域と、 前記第１及び第２の制御電極とは独立し、前記第１及び
第２の半導体領域に接して形成された第１の主電極と、 前記第２の半導体層に接して形成された第２の主電極と
をさらに備え、 前記第１の半導体層と前記第１の半導体領域は直接接し
ており、前記第１導電型の第１の半導体層のみを通って
前記第１の半導体領域から前記第２の半導体層に至る電
流経路が形成されることを特徴とする 半導体装置。 - 【請求項３】 前記第１の半導体層の一部が前記第２の
主電極に直接接続されていることを特徴とする、請求項
１または請求項２記載の半導体装置。 - 【請求項４】 前記第１の半導体層は、前記第２の半導
体層に接する部分の不純物濃度が他の部分よりも高くな
るように構成され、 前記第２の半導体層と前記第２の電極との間に離散的に
第１導電型の第４の半導体領域をさらに備える、請求項
１または請求項２記載の半導体装置。 - 【請求項５】 前記第１および第２の絶縁膜と前記第１
の半導体層との境界に配置された第２導電型の第４の半
導体領域をさらに備える、請求項１または請求項２記載
の半導体装置。 - 【請求項６】 前記第２の半導体領域が前記第１の半導
体層に接していることを特徴とする、請求項１または請
求項２記載の半導体装置。 - 【請求項７】 （ａ）第１主面と第２主面とを有する第
１導電型の第１の半導体層の前記第１の主面上に第２導
電型の第２の半導体層を形成するとともに前記第２の主
面上に当該第１の半導体層よりも低抵抗の第１導電型の
第３の半導体層を形成する工程と、 （ｂ）前記第３の半導体層の表面から前記第１の半導体
層の内部に達するところまで前記第１および第３の半導
体層の一部を除去して凸部を形成するとともに、前記凸
部の上面に離散的に第２導電型の第１の半導体領域を形
成する工程と、（ｃ）前記凸部の両側に絶縁型の制御電
極を形成するとともに、前記凸部の上面において、前記
第３の半導体層の表面および前記第１の半導体領域に接
続された第１の主電極を形成する工程と、 （ｄ）前記第２の半導体層の表面に第２の主電極を形成
する工程とを備える、半導体装置の製造方法。 - 【請求項８】 前記工程（ｂ）は、 （ｅ）前記第３の半導体層の表面に互いに離散的に第２
導電型の第１の半導体領域を形成する工程と、 （ｆ）前記第１の半導体領域の一部および前記第３の半
導体層の一部を除去することによって、前記第１の半導
体領域が側面に露出するように前記凸部を形成する工程
とを備える、請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記工程（ｃ）は、 （ｇ）前記凸部および前記第１の半導体層の表面に絶縁
膜を形成する工程と、（ｈ）前記凸部の両側に、前記絶
縁膜を介して前記凸部に対向するように導電体を形成す
る工程と、 （ｉ）前記凸部の上面のうち、前記第１の半導体領域の
上および前記第３の半導体層の上にある絶縁膜を除去す
る工程と、 （ｊ）前記工程（ｉ）により除去された部分によって前
記第１の半導体領域および前記第３の半導体層に接続さ
れた第１の主電極を形成する工程とを備える、請求項７
または請求項８記載の半導体装置の製造方法。
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