KR102374125B1 - 수직 dmos 반도체 소자 및 그 제조방법 - Google Patents

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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract

본 발명은 수직 DMOS 반도체 소자 및 그 제조방법을 제안한다. 본 발명의 반도체 소자는, 기판에 형성된 매립 도핑 층, 상기 매립 도핑 층 위에 형성된 트렌치 게이트, 상기 트렌치 게이트 근처에 형성된 소스 영역, 상기 트렌치 게이트 및 소스 영역 위에 형성된 층간 절연막, 상기 소스 영역과 연결된 형성된 소스 컨택 플러그 및 상기 매립 도핑층과 연결되고, 상기 소스 컨택 플러그보다 더 깊게 형성된 드레인 컨택 플러그를 포함하여 구성된다.

Description

수직 DMOS 반도체 소자 및 그 제조방법{Semiconductor Device having Vertical DMOS and Manufacturing Method Thereof}
본 발명은 반도체 소자에 관한 것으로, 특히 수직(Vertical) DMOS 구조 및 DMOS 드레인 컨택 플러그 구조가 형성되는 반도체 소자에 관한 것이다.
하나의 반도체 기판에 여러 개의 반도체 소자를 한꺼번에 제조하는 공정은 적지 않은 비용이 소요된다. 각 소자를 만들 때 마다 수십 장의 마스크가 투입되고, 그에 따라 수십 번의 리소그래피(lithography) 공정 및 에칭 공정이 수반되기 때문이다. 보다 값싼 반도체 소자 또는 칩을 생산하기 위해서 이러한 공정들을 줄이는 것이 관건이다. 하나의 반도체 기판에 여러 개의 반도체 소자를 한꺼번에 제조하는 공정 중에서 BCD 기술이 이에 해당된다.
최근에는 BCD 기술의 발전에 의하여 고전압 전력 MOS 트랜지스터 소자인 DMOS 트랜지스터와 CMOS 트랜지스터가 단일의 IC 칩에 함께 구성하고 있다. DMOS 트랜지스터와 CMOS 트랜지스터를 결합하여 단일의 IC 칩으로 집적하면 설계의 다양성 및 향상된 성능, 신뢰성을 제공할 수 있고, 전체 시스템 제조 비용을 절감할 수 있다.
종래에 BCD 기술을 이용한 반도체 소자에서 DMOS 소자는 아직까지 수평형(lateral type) 구조로 제조되고 있다. 그러나 DMOS 소자를 lateral 타입으로 제조하면, 반도체 소자의 측면 확산으로 인해 집적도가 불리하게 되는 문제가 있다. 또 전류(current)가 수평방향으로 흐르기 때문에 채널 밀도를 높이는 것에 한계가 따른다.
본 발명의 목적은 기존보다 반도체 소자에서 차지하는 면적이 감소된 DMOS 소자를 가지는 반도체 소자를 제공하는 것이다
본 발명의 다른 목적은 채널 밀도를 극대화할 수 있는 반도체 소자를 제공하는 것이다.
그리고 이러한 목적들을 위해 반도체 소자의 제조공정이 변경되나, 본 발명은 일부 공정을 제외한 나머지 공정들은 이미 알려진 BCD 공정에 그대로 적용될 수 있도록 하여 최소한의 공정 개선만으로 상기한 목적들을 달성할 수 있는 반도체 소자의 제조방법을 제안한다.
이와 같은 목적을 달성하기 위한 본 발명은, 기판; 상기 기판에 형성된 매립 도핑 층; 상기 매립 도핑 층 위에 형성된 트렌치 게이트; 상기 트렌치 게이트 근처에 형성된 소스 영역; 상기 트렌치 게이트 및 소스 영역 위에 형성된 층간 절연막; 상기 소스 영역과 연결된 형성된 소스 컨택 플러그; 및 상기 매립 도핑층과 연결되고, 상기 소스 컨택 플러그보다 더 깊게 형성된 드레인 컨택 플러그를 포함하는 반도체 소자를 제공한다.
상기 드레인 컨택 플러그는 상기 트렌치 게이트의 저면보다 깊은 것을 특징으로 한다.
상기 드레인 컨택 플러그는, 상기 층간 절연막에서 시작하여 상기 매립 도핑 층까지 연장되어 형성되는 것을 특징으로 한다.
상기 드레인 컨택 플러그의 폭은 상기 트렌치 게이트의 폭보다 큰 것을 특징으로 한다.
상기 드레인 컨택 플러그의 폭은 상기 소스 컨택 플러그의 폭보다 큰 것을 특징으로 한다.
상기 매립 도핑 층 상에 형성된 드리프트 영역; 상기 드리프트 영역에 형성된 바디 영역; 및 상기 바디 영역에 형성된 바디 컨택 영역; 상기 소스 컨택 플러그와 연결된 소스 금속 배선; 및 상기 드레인 컨택 플러그와 연결된 드레인 금속 배선을 더 포함하고, 상기 드레인 컨택 플러그는 상기 바디 영역과 상기 드리프트 영역을 관통하고 상기 매립 도핑 층까지 연장되어 형성된다.
상기 드레인 컨택 플러그는 드레인 컨택 홀 안에 형성된다.
상기 드레인 컨택 플러그를 감싸는 중간 트렌치를 더 포함하고, 상기 중간 트렌치 내부는 갭필 절연막으로 채워지고, 상기 매립 도핑 층과 직접 접촉하는 것을 특징으로 한다.
상기 중간 트렌치 보다 더 얕은 깊이를 갖는 얕은 트렌치; 및 상기 중간 트렌치 보다 더 깊은 깊이를 갖는 깊은 트렌치를 더 포함하고, 상기 얕은 트렌치는 갭필 절연막으로 채워지고, 상기 깊은 트렌치는 상기 층간 절연막으로 채워진다.
상기 깊은 트렌치는 상기 매립 도핑 층 보다 더 깊게 형성되고, 상기 깊은 트렌치 내에 에어-갭이 형성된다.
상기 매립 도핑 층이 드레인 영역으로 사용되고, 상기 반도체 소자는 수직형 DMOS 소자이고, 상기 기판 표면과 수직 방향으로 전자의 이동 경로가 형성된다.
상기 트렌치 게이트는 상기 드레인 컨택 플로그 주변을 감싸고 있는 것을 특징으로 한다.
상기 소스 컨택 플러그는 복수의 소스 컨택 플러그를 포함하고, 평면도 관점에서, 상기 복수의 소스 컨택 플러그가 상기 드레인 컨택 플러그 주변을 둘러싸고, 상기 드레인 컨택 플러그는 상기 복수의 소스 컨택 플러그의 중심에 위치하는 것을 특징으로 한다.
상기 기판에 CMOS 소자, EDMOS 소자, BJT 소자를 더 포함한다.
본 발명의 다른 특징에 따르면, 기판에 형성된 트렌치 게이트를 형성하는 단계; 상기 트렌치 게이트 근처에 소스 영역을 형성하는 단계; 상기 트렌치 게이트 및 소스 영역 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 및 기판을 식각하여 드레인 컨택 플러그를 형성하는 단계; 상기 층간 절연막을 식각하여 상기 소스 영역과 연결된 소스 컨택 플러그를 형성하는 단계를 포함하고, 상기 드레인 컨택 플러그는 상기 소스 컨택 플러그보다 더 깊게 형성되는 반도체 소자의 제조 방법을 제공한다.
상기 기판에 중간 트렌치를 형성하는 단계; 및 상기 중간 트렌치 안에 갭필 절연막을 형성하는 단계를 더 포함하고, 상기 드레인 컨택 플러그는 상기 갭필 절연막 안에 형성한다.
상기 층간 절연막을 식각하여 드레인 컨택 플러그를 형성하는 단계는, 상기 층간 절연막에 드레인 컨택 마스크 패턴을 형성하는 단계; 상기 드레인 컨택 마스크 패턴을 이용해서 상기 층간 절연막을 식각하는 단계; 상기 중간 트렌치 안에 갭필 절연막을 식각하여 드레인 컨택 홀을 형성하는 단계; 및 상기 드레인 컨택 홀에 금속 물질을 채우는 단계를 포함한다.
상기 기판에 매립 도핑 층을 형성하는 단계를 더 포함하고, 상기 드레인 컨택 플러그는, 상기 층간 절연막에서 시작하여 상기 매립 도핑 층까지 연장되어 형성된다.
상기 매립 도핑 층 상에 드리프트 영역을 형성하는 단계; 상기 드리프트 영역에 바디 영역을 형성하는 단계; 상기 바디 영역에 바디 컨택 영역을 형성하는 단계; 및 상기 소스 컨택 플러그와 연결된 소스 금속 배선과, 상기 드레인 컨택 플러그와 연결된 드레인 금속 배선을 형성하는 하는 단계를 더 포함한다.
상기 기판에 얕은 트렌치를 형성하는 단계; 및 상기 기판에 깊은 트렌치 형성하는 단계를 더 포함하고, 상기 드레인 컨택 플러그 저면은 상기 얕은 트렌치의 저면과 상기 깊은 트렌치의 저면 사이에 위치한다.
상기 깊은 트렌치는 상기 층간 절연막으로 채워지고, 상기 깊은 트렌치 내에 에어-갭이 형성된다.
상기 기판에 CMOS 소자, EDMOS 소자, BJT 소자를 형성하는 단계를 더 포함한다.
상기 드레인 컨택 플러그는 상기 바디 영역과 상기 드리프트 영역을 관통하고 상기 매립 도핑 층까지 연장되어 형성된다.
본 발명의 또 다른 특징에 따르면, 기판에 형성된 매립 도핑 층; 상기 매립 도핑 층 상에 형성된 드리프트 영역 및 트렌치 게이트; 상기 드리프트 영역에 형성된 바디 영역; 및 상기 바디 영역과 상기 드리프트 영역을 관통하고 상기 매립 도핑 층까지 연장되어 형성되는 드레인 컨택 플러그를 포함하는 반도체 소자를 제공한다.
상기 바디 영역에 형성된 소스 영역 및 바디 컨택 영역; 상기 트렌치 게이트 상에 형성된 층간 절연막; 상기 소스 영역과 연결된 형성된 소스 컨택 플러그; 및 상기 드레인 컨택 플러그의 길이는 상기 소스 컨택 플러그의 길이보다 더 길게 형성된다.
상기 층간 절연막에 형성되고, 상기 소스 컨택 플러그와 연결된 소스 금속 배선; 및 상기 층간 절연막에 형성되고, 상기 드레인 컨택 플러그와 연결된 드레인 금속 배선을 더 포함한다.
상기 드레인 컨택 플러그는 상기 층간 절연막에서 시작하여 상기 매립 도핑 층까지 연장되어 형성된다.
이상과 같은 본 발명의 수직 DMOS를 가지는 반도체 소자 및 그 제조방법에 따르면, BCD 기술을 이용한 반도체 소자에서 DMOS 소자를 트렌치 게이트로 형성하고, 층간 절연막에서 시작하여 기판까지 연장되어 형성하는 드레인 컨택 플러그 구조로 하였다. 따라서 칩의 면적을 최소화하면서 채널 밀도(channel density)를 향상시킬 수 있는 효과가 있다.
도 1a는 본 발명의 실시 예에 따른 수직 DMOS 반도체 소자의 단면을 도시한 도면이다.
도 1b는 본 발명의 실시 예에 따른 수직 DMOS 반도체 소자의 드레인 컨택 플러그 및 그 주변을 확대한 도면이다.
도 2는 본 발명의 실시 예에 따른 DMOS 반도체 소자의 복수의 단위 셀을 나타낸 평면 레이아웃이다.
도 3a 및 3b는 본 발명의 실시 예에 따른 소스 컨택 플러그 및 드레인 컨택 플러그를 나타낸 평면 레이아웃이다.
도 4는 본 발명의 실시 예에 따른 수직 DMOS 반도체를 포함한 반도체 소자들의 단면을 도시한 도면이다.
도 5 내지 도 13은 본 발명의 실시 예에 따른 수직 DMOS 소자를 가지는 반도체 소자의 제조방법을 나타낸 공정도면이다.
도 14a, 14b, 14c, 14d는 DMOS 드레인 컨택 플러그를 형성하는 단계를 나타낸다.
도 15는 본 발명의 실시 예에 따른 수직 DMOS 소자를 가지는 반도체 소자의 제조방법을 나타낸 공정도면이다.
도 16는 본 발명의 반도체 소자의 ID-VG 그래프이다.
도 17은 본 발명의 반도체 소자의 동작에 따른 항복 전압 그래프이다.
도 18은 본 발명의 반도체 소자의 ID-VD 그래프이다.
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1a 본 발명의 실시 예에 따른 수직 DMOS 반도체 소자의 단면을 도시한 도면이다.
수직 DMOS 소자(10)은 기판(100); 상기 기판(100)에 형성된 N형 매립 도핑 층(102); 매립 도핑 층(102) 상에 형성된 드리프트 영역(103); 기판 표면에서 매립 도핑 층(102)까지 연장되어 형성된 중간 트렌치(110); 중간 트렌치(110)를 채우는 갭필 절연막(115); 기판 표면에 형성되고, 중간 트렌치(110)와 중첩되어 형성된 얕은 트렌치(120); 드리프트 영역에 형성된 트렌치 게이트(200); 드리프트 영역(103)에 형성된 바디 영역(220); 바디 영역(220)에 형성된 소스 영역(410) 및 바디 컨택 영역(420); 트렌치 게이트 상에 형성된 층간 절연막(400); 중간 트렌치(110)보다 더 깊은 깊이를 갖는 깊은 트렌치(500); 드레인 컨택 홀(hole)(540)에 형성된 드레인 컨택 플러그(600); 소스 영역(410)과 연결된 형성된 소스 컨택 플러그(710)을 포함한다. 그리고 수직 DMOS 소자(10)은 소스 컨택 플러그(710)와 연결된 소스 금속 배선(810); 및 드레인 컨택 플러그(600)와 연결된 드레인 금속 배선(820)을 더 포함한다.
여기서 상기 매립 도핑 층(102)이 드레인 영역으로 사용되고, 상기 기판 표면과 수직 방향으로 전자의 이동 경로(230)가 형성된다. N형 드리프트 영역(103)은 전자의 이동 경로에 사용된다. 즉, 여기서 상기 매립 도핑 층(102)이 드레인 영역으로 사용되고, 드레인 전류의 통로 역할을 한다. N형 소스 영역(410)에서 발생한 전자가 P형 바디 영역(220)을 거쳐 N형 드리프트 영역(103)을 통과한다. 그리고 N형 매립 도핑 층(102)에 도착한다. N형 매립 도핑 층(102)은 고농도 N형 도펀트로 도핑된 영역이기 때문에 저항이 매우 낮다. 그래서 다시 전자가 드레인 컨택 플러그(600)을 통해서 빠져 나갈 수 있도록 한다. 즉, 전자의 이동 경로는 소스 금속 배선(810)과 연결된 소스 컨택 영역에서 P형 바디 영역(220), N형 드리프트 영역(103) 및 매립 도핑 층(102)을 거쳐 드레인 컨택 플러그(600)로 흘러가게 된다.
본 발명의 반도체 소자의 수직 타입의 DMOS 소자(10)를 사용해서 lateral type의 DMOS 소자보다 칩 면적을 획기적으로 줄일 수 있다. 칩 소자의 설계의 다양성을 확보할 수 있다. 또 채널 밀도를 향상시킬 수도 있다.
여기서, 중간 트렌치(110)은 드레인 컨택 플러그(600)를 감싸면서 형성된다. 그래서 중간 트렌치(110)의 폭은 상기 드레인 컨택 플러그(600)의 폭보다 크다. 그리고 중간 트렌치(110)의 깊이는 트렌치 게이트(200)의 저면보다 더 깊다. 중간 트렌치(110)도 매립 도핑 층(102)과 직접 접촉할 수 있다. 중간 트렌치(110)은 얕은 트렌치(120)보다는 깊고, 깊은 트렌치(500)보다는 얕은 깊이를 갖는다. 즉, 중간 트렌치(110)은 얕은 트렌치(120)와 깊은 트렌치(500)의 사이의 깊이를 갖는다.
그리고 얕은 트렌치(120)는 갭필 절연막(115)으로 채워지고, 깊은 트렌치(500)는 층간 절연막(400)으로 채워질 수 있다. 깊은 트렌치(500)는 상기 매립 도핑 층(102) 보다 더 깊게 형성되고, 상기 깊은 트렌치 내(500)에 에어-갭(520)이 형성될 수 있다.
드레인 컨택 플러그(600)은 트렌치 게이트(200)의 저면보다 깊게 할 수 있다. 그리고 드레인 컨택 플러그(600)의 폭은 소스 컨택 플러그(710)의 폭보다 크게 할 수 있다. 그리고 상기 드레인 컨택 플러그(600)의 폭은 상기 트렌치 게이트(200)의 폭보다 크게 할 수 있다.
도 1b는 본 발명의 실시 예에 따른 수직 DMOS 반도체 소자의 드레인 컨택 플러그 및 그 주변을 확대한 도면이다.
수직 DMOS 반도체 소자(10)은 기판(100)상에 드레인 영역으로 사용되는 N형 매립 도핑 층(102)이 형성된다. 그리고 그 N형 매립 도핑 층(102) 위에 N형 드리프트 영역(103)이 형성된다. 그리고 반도체 기판(100)에 형성된 중간 트렌치(110)가 형성되고 중간 트렌치(110) 내부는 갭필 절연막(115)로 채워진다. 그리고 중간 트렌치(110) 내에 드레인 컨택 홀(540)이 형성된다. 그리고 드레인 컨택 홀(540) 내부에 금속 배선을 형성하여, 드레인 컨택 플러그(600)를 형성한다. 중간 트렌치(110), 갭필 절연막(115), 드레인 컨택 홀(540) 및 드레인 컨택 플러그(600)은 모두 N형 매립 도핑 층(102)과 직접 접하여 형성된다. 여기서 드레인 컨택 홀(540) 및 드레인 컨택 플러그(600)은 N형 매립 도핑 층(102) 안으로 트렌치(110)보다 더 깊게 들어갈 수 있다. 드레인 컨택 홀(540) 및 드레인 컨택 플러그(600)의 깊이가 중간 트렌치(110) 또는 갭필 절연막(115)의 깊이보다 더 깊을 수 있다는 것이다. 그 깊이 차이는 드레인 컨택 홀(540) 및 드레인 컨택 플러그(600) 형성을 위한 식각 과정에 기인한다(도 14b 참조). 드레인 컨택 플러그(600)은 트렌치(110) 내부를 식각하여 식각된 트렌치, 즉, 드레인 컨택 홀(540) 내부에 도전성 물질을 채워서 형성될 수 있다. 도전성 물질로 텅스텐, Al, Cu 등의 금속 물질을 사용할 수 있다. 또는 도핑된 폴리 실리콘 물질을 사용할 수 있다. 본 발명의 실시 예에서는 텅스텐(W)을 충진 하여 드레인 컨택 플러그(600)를 형성한다.
그리고 드레인 컨택 플러그(600)은 바디 영역(220)과 상기 드리프트 영역(1030을 관통하고 매립 도핑 층(102)까지 연장되어 형성되는 것이 특징이다. 드레인 컨택 홀(540) 또는 드레인 컨택 플러그(600)의 외면은 갭필 절연막(115)과 층간 절연막(400)으로 둘러싸고 있다. 즉 기판에서는 갭필 절연막(115)으로 둘러싸이고, 기판(100) 상에서 층간 절연막(400)으로 둘러 싸여 있다. 그리고 아래로 갈수록 폭이 좁아질 수 있다. 그리고 DMOS 드레인 컨택 플러그(600)은 상기 중간 트렌치(110)의 깊이와 상기 층간 절연막(400)의 두께를 합한 길이를 갖는다. 통상 기판(100)에서 중간 트렌치(110)는 1 ~ 10㎛로 형성되기 때문에, 상기 1~10㎛에 층간 절연막(400)의 두께가 더해진 값이 DMOS 드레인 컨택 플러그(600)의 전체 길이가 2 ~ 15㎛가 될 수 있다.
드레인 컨택 플러그(600) 주변에는 트렌치 게이트(200)이 형성된다. 여기서 트렌치 게이트는 트렌치 안에 형성된 게이트 전극(200)을 말한다. 게이트 전극(200) 형성하기 전에 트렌치 측벽에 게이트 절연막(미 도시)이 형성될 수 있다. 또한 P형 바디 영역(220)안에 N형 소스 영역(410)과 P형 바디 컨택 영역(420)이 형성된다. 그리고 N형 소스 영역(410)과 P형 바디 컨택 영역(420)과 전기적으로 연결되는 DMOS 소스 컨택 플러그(710)이 형성된다. DMOS 소스 컨택 플러그(710)와 연결된 소스 금속 배선(810)이 형성된다. 드레인 컨택 플러그(600)과 연결되는 드레인 금속 배선(820)이 형성된다.
도 2는 본 발명의 실시 예에 따른 DMOS 반도체 소자의 복수의 단위 셀을 나타낸 평면 레이아웃이다.
도 2에서 보듯이 DMOS 소자(10)는 기본단위는 1개의 단위 셀(unit cell)로 정의할 수 있다. 단위 셀(unit cell, 50)이 모여 DMOS 소자를 이룬다.
하나의 단위 셀(50)은 하나의 DMOS 드레인 컨택 플러그(600)과 다수 개의 DMOS 소스 컨택(710)을 포함한다. 여기서 단위 셀(50)의 중심에 하나의 DMOS 드레인 컨택 플러그(600)만 도시하였지만, 다른 실시 예에서는 적어도 2개 이상의 하나의 DMOS 드레인 컨택 플러그(600)을 배치할 수도 있다. DMOS 소자(10)는 이러한 단위 셀(50)들이 여러 개가 모여 만들어진다. 단위 셀의 개수는 DMOS 소자(10)의 크기 및 성능 등에 따라 달라질 수 있을 것이다. 하나의 DMOS 드레인 컨택 플러그(600)은 단위 셀(50)의 중심에 위치한다. 다수 개의 DMOS 소스 컨택(710)은 하나의 DMOS 드레인 컨택 플러그(600)을 둘러싸고 있다. 그리고 DMOS 드레인 컨택 플러그(600)가 DMOS 소스 컨택(710)보다 큰 면적을 차지하고 있다. DMOS 드레인 컨택 플러그(600)의 지름이 DMOS 소스 컨택(710)의 지름보다 수배 크기 때문이다. DMOS 드레인 컨택 플러그(600)과 DMOS 소스 컨택(710) 사이에 트렌치 게이트(200)가 형성된다. 또한 DMOS 소스 컨택(710)과 옆에 배치된 DMOS 소스 컨택(710) 사이에도 트렌치 게이트(200)가 형성된다. 상기 트렌치 게이트(200)는 상기 드레인 컨택 플러그(600)를 둘러싸고 있다. 상기 소스 컨택 플러그(710)는 복수의 소스 컨택 플러그를 포함하고, 평면도 관점에서, 상기 복수의 소스 컨택 플러그(710)가 상기 드레인 컨택 플러그(600) 주변을 둘러싸고, 상기 드레인 컨택 플러그(600)은 상기 복수의 소스 컨택 플러그(710)의 중심에 위치할 수 있다.
도 3a 및 3b는 본 발명의 실시 예에 따른 소스 컨택 플러그 및 드레인 컨택 플러그를 나타낸 평면 레이아웃이다.
먼저 도 3a에 도시한 바와 같이 W2의 폭을 갖는 트렌치 게이트(200) 안에 제1 고농도 N+ 도핑 영역(410)과 제2 고농도 P+ 도핑 영역(420)가 형성된다. 여기서 트렌치 게이트(200)는 하나의 트렌치로 그물망처럼 서로 연결되어 있는 구조이다. 여기서 제1 고농도 N+ 도핑 영역(410)은 소스 영역이고, 제2 고농도 P+ 도핑 영역(420)은 바디 컨택 영역(420)이다. 여기서 제1 고농도 N+ 도핑 영역(410)가 제2 고농도 P+ 도핑 영역(420)를 둘러싸고 있다. 제1 고농도 N+ 도핑 영역(410)과 제2 고농도 P+ 도핑 영역(410)를 동시에 컨택하고 있는 DMOS 소스 컨택 플러그(710)가 형성된다. 도 3a에서 점선의 대각선으로 표시한 영역이 DMOS 소스 컨택 플러그(710)이다. DMOS 소스 컨택 플러그(710)은 P+ 도핑 영역(420)을 완전히 덮고, N+ 도핑 영역(410)과 일부 중첩되도록 형성되는 것이다. 제1 고농도 N+ 도핑 영역(410)과 제2 고농도 P+ 도핑 영역(420)의 경계 면을 DMOS 소스 컨택 플러그(710)가 컨택 하고 있는 형태이다. 여기서 소스 컨택 플러그(710)는 폭 W1을 갖는다. 그래서 DMOS 소스 컨택 플러그(710)는 N+ 소스 영역의 폭보다는 작고, P+ 바디 컨택 영역(420)의 폭 보다는 큰 폭을 갖는다.
그리고 도 3b에 도시된 바와 같이 드레인 컨택 플러그(600)가 중앙에 위치한다. 그리고 중간 트렌치(110)가 드레인 컨택 플러그(600)를 둘러싸고 있다. 중간 트렌치(110)에는 갭필 절연막(115)로 채워져 있다. 그래서 드레인 컨택 플러그(600)는 드레인 컨택 홀(540)안에 형성되며, 갭필 절연막(115)으로 둘러 싸여 있다. 그래서 기판(100) 또는 바디 컨택 영역(220)과 전기적으로 절연될 수 있다. 중간 트렌치(110)은 W4의 폭을 가진다, 그리고 드레인 컨택 플러그(600)은 W3의 폭을 가진다. 드레인 컨택 플러그(600)의 폭 W3는 소스 컨택 플러그(710)의 폭 W1보다 최소한 같거나 크다. 또한 DMOS 드레인 컨택 플러그(600) 및 DMOS 소스 컨택(710) 폭은 하나의 트렌치 게이트(200)의 폭(W2)보다 크다는 것을 알 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 단면을 도시한 도면이다. 본 발명은 BCD 기술을 이용한 반도체 소자로서, 하나의 반도체 기판에 복수 개의 반도체 소자들이 포함된다. 도면과 같이 DMOS 소자(10), CMOS 소자(20), EDMOS 소자(30) 및 BJT 소자(40)이다. 상기 소자(10, 20, 30, 40)들은 수평방향으로 나란하게 형성될 수 있다.
도 4를 참조하면 DMOS 소자(10)는 반도체 기판(100)을 포함한다. DMOS 소자(10)에 대해서는 앞에서 자세히 설명하였으므로, 생략하고자 한다.
도 4를 보면 반도체 소자는 DMOS 소자(10)의 측면으로 CMOS 소자(20), EDMOS 소자(30), BJT 소자(40)가 나란하게 형성되어 있다. 각 소자들(10, 20, 30, 40) 사이는 깊은 트렌치(500)에 의해 서로 격리된다. 즉 DMOS 소자(10), CMOS 소자(20), EDMOS 소자(30) 및 BJT 소자(40)가 형성되는 영역인 활성 영역을 구획하게 된다. 깊은 트렌치(500)은 10-30um 깊이로 형성될 수 있다. 소자 분리 막들(500)의 깊이는 모두 동일하다. 이러한 상기 깊은 트렌치(500)의 깊이는 5 - 20 um 깊이로 형성될 수 있다.
도 4를 보면, 반도체 기판(100)에 CMOS 소자(20), EDMOS 소자(30) 및 BJT 소자(40)들을 형성한다. 여기서 반도체 기판(100)은 P형 또는 N형 실리콘 기판 일 수 있다. 또는 P형 또는 N형 실리콘 기판에 에피층이 형성된 기판을 사용할 수 있다. 또는 매립 절연막(buried oxide layer, BOX)이 포함된 SOI 기판을 사용할 수 있다.
CMOS 소자(20)는 반도체 기판(100) 내에 고농도 도핑 영역인 N형 매립 도핑 층(102) 상에 형성될 수 있다. N형 매립 도핑 층(102) 위에는 P형 에피층(101)이 형성되고, P형 에피층(101)에 P형 웰 영역(PW)(130) 및 N형 웰 영역(NW)(132)이 형성된다. 상기 P형 웰 영역(130) 및 N형 웰 영역(132)은 반도체 기판(100) 내에서 차지하는 면적이 같거나, 또는 어느 일 측의 영역이 더 크거나 작을 수 있다. CMOS 소자(20)는 도면부호 300으로 표기한 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 제1 게이트 전극 및 제2 게이트 전극(300)은 P형 웰 영역(130) 및 N형 웰 영역(132) 상에 각각 위치한다. 제1 게이트 전극 및 제2 게이트 전극은 하부에 마련된 게이트 절연막에 의해 각각 P형 웰 영역(130) 및 N형 웰 영역(132)과 이격된다. 제1 게이트 전극 및 제2 게이트 전극(300)의 좌우 측벽에는 스페이서가 형성된다. 제1 게이트 전극 및 제2 게이트 전극(300) 사이를 분리하기 위하여 얕은 트렌치(120)이 형성된다. 그리고 각 게이트 전극 측면에는 고농도 소스/드레인 도핑 영역이 형성된다. 각각의 고농도 도핑 영역에는 CMOS 소스/드레인 컨택 플러그가 각각 형성되고, CMOS 소스/드레인 컨택 플러그는 그 위의 금속 배선과 연결된다. CMOS 소스/드레인 컨택 플러그와 DMOS 소스 컨택 플러그(710)는 동시에 같은 스텝에서 형성된다.
도 4에서 보듯이 EDMOS 소자(30)는 반도체 기판(100)과, 반도체 기판(100) 내에 고농도 도핑 영역인 N형 매립 도핑 층(NBL)(102)을 포함한다. N형 매립 도핑 층(102) 위에는 2개의 웰 영역이 형성된다. 2개의 웰 영역은 P형 저농도 웰(DPW) 영역(104)과 N형 드리프트 영역(103)이다. 각 영역(104)(103)은 반도체 기판(100) 내에서 차지하는 면적은 어느 일 측의 영역이 더 크거나 작을 수 있다. 상기 DPW 영역(104)에는 얕은 소자 분리막을 사이에 두고 N+ 소스 영역과 P+ 컨택 영역이 형성된다. 상기 N형 드리프트 영역(103)에는 N형의 웰(NW) 영역(132)이 형성된다. N형 드리프트 영역(103)의 농도는 NW 영역(132)의 농도보다 낮다. NW 영역(132)에는 고농도 N+ 드레인 영역이 형성된다. 고농도 N+ 드레인 영역은 항복 전압을 증가시키기 위해서 게이트 전극(350)의 스페이서에서 일정 거리 떨어져 생성된다. 상기 고농도 N+ 드레인 영역의 농도가 가장 높고, NW 영역(132)이 N형 드리프트 영역(103)보다 농도가 높기 때문에 수평 및 수직 방향으로 모두 전계가 완화되는 특징을 가진다. 상기 NW 영역(132)과 게이트 전극(350) 사이에는 소자 분리막이 위치한다. 소자 분리막은 게이트 전극(350)의 아래에서부터 NW 영역(132)까지 형성되고, 고농도 N+ 드레인 영역과 접촉한다. 게이트 전극(300)의 좌우 측벽에 스페이서가 형성되고, DPW 영역(104)에 위치한 스페이서는 N+ 소스 영역과 접촉하고, N형 드리프트 영역(103)에 위치한 스페이서는 소자 분리막과 중첩된다.
도 4에서 BJT 소자(40)는 반도체 기판(100)과 반도체 기판(100) 내에 고농도 도핑 영역인 N형 매립 도핑 층(NBL)(102)을 포함한다. N형 매립 도핑 층(102) 위에는 3개의 웰 영역이 형성된다. 3개의 웰 영역은 P형 저농도 웰(DPW) 영역(104)과, DPW 영역(104)의 좌/우측에 위치한 N형 저농도 웰 영역(103)이다. 각 영역(103)(104)은 반도체 기판(100) 내에서 차지하는 면적은 서로 다르거나 동일할 수 있다. DPW 영역(104)에는 P형의 웰(PW) 영역(130)이 형성된다. DPW 영역(104)의 농도보다 PW 영역(130)의 농도가 더 높다. 그리고 N형 저농도 웰 영역(103)에는 N형의 웰(NW) 영역(132)이 형성된다. 상기 PW 영역(130)과 NW 영역(132) 사이에는 소자 분리 막이 형성된다. BJT소자(40)의 N형 저농도 웰(103) 영여과 EDMOS 소자(30)의 N형 드리프트 영역(1030은 같은 스텝에서 같은 농도로 형성된다.
도 5 내지 도 15는 본 발명의 실시 예에 따른 트렌치 게이트 형 DMOS 소자를 포함한 BCD 반도체 소자의 제조방법을 나타낸 공정도면이다.
도 5를 참조하면, 반도체 기판(100)에 매립 도핑 층(102) 및 P형 에피 층(101)을 형성한다. 기판(100)과 에피 층(101)은 같은 도전형이고, 매립 도핑 층(102)은 다른 도전 형이다. 기판(100)이 에피 층(epi-layer)(101) 또는 실리콘 기판일 수 있다. 예를 들어 기판(100)은 P형 실리콘 기판이고 매립 도핑 층(102)은 N형 불순물로 도핑된 층일 수 있다. 상기 매립 도핑 층(102)은 기판(100)의 중간부분에 가로방향으로 길게 형성되며, 연속해서 형성되지 않고 반도체 소자에 형성하고자 할 단위 소자들(10, 20, 30, 40)을 기준으로 일정 간격 이격 된다. 즉 제1 단위 소자 내지 제4 단위 소자(10, 20, 30, 40)는 DMOS 소자, CMOS 소자, EDMOS 소자 및 BJT 소자이고, 상기 소자들(10, 20, 30, 40)은 전기적인 절연을 위해 소자 분리 막으로 이격 되어 설치되는데, 매립 도핑 층(102)도 소자들(10, 20, 30, 40)과 마찬가지로 이격 형성된다. 매립 도핑 층(102)을 형성할 때 매립 도핑 층 형성 용 마스크 패턴(미 도시)을 이용하여 정해진 영역에만 형성되게 한다.
도 6을 참조하면 P형 에피 층(101)의 일부 영역에 저농도 웰 영역을 형성한다. 저농도 웰 영역은 단위 소자들(10, 30, 40) 특성에 맞게 서로 다른 농도로 형성할 수 있다. 도 6에서 보듯이 DMOS 소자(10)가 형성될 영역에 N형 드리프트 영역(103)을 형성한다. N형 드리프트 영역(103)은 매립 도핑 층(102)과 접하면서 형성된다. EDMOS 소자(30)에는 2개의 웰 영역을 형성한다. 2개의 웰 영역은 N형 드리프트 영역(103)과 P형 저농도 웰(DPW) 영역(104)이고, 각각의 웰 영역(103)(104)은 반도체 기판(100) 내에서 차지하는 면적은 어느 일 측의 영역이 더 크거나 작게 형성할 수 있다. BJT 소자(40)에는 중앙에 P형 저농도 웰(DPW) 영역(104)을 형성하고 그 좌/우측에 N형 드리프트 영역(103)을 형성한다. N형 저농도 웰 영역(103)을 형성하고, P형 저농도 웰(DPW) 영역(104)을 형성할 수 있다. 또는 반대의 순서로 형성할 수 있다.
도 7a 내지 7e는 아이솔레이션을 형성하는 공정을 나타낸다. 도 6과 같이 웰 영역이 형성된 기판에 복수 개의 분리 영역을 형성한다. 분리 영역은 소자 분리를 위해서 원하는 깊이를 갖도록 형성할 수 있고, STI 또는 MTI(medium trench isolation) DTI(deep trench isolation)를 사용할 수 있다. 분리영역으로 STI는 소자 및 웰 영역들을 분리하기 위하여 기판 표면에서 얇게 형성한 트렌치이다. MTI는 드레인 컨택 영역을 형성하기 위한 상대적으로 더 깊게 형성한 트렌치(즉 중간 트렌치를 말함)를 말한다. 기판에 다수의 분리 영역을 형성하는 공정을 살펴본다.
도 7a와 같이 제1 마스크 패턴(105)을 이용하여 얕은 트렌치(120)를 형성한다. 기판(100)에 형성되는 분리 영역은 사이즈(폭)가 상이할 수 있기 때문에, 이와 대응하는 형상을 가지는 마스크 패턴이 제공되어야 한다.
도 7b와 같이 기판(100)의 전면적에 대하여 제2 마스크 패턴(106)을 형성한다. 제2 마스크 패턴(106)은 얕은 트렌치(120) 영역을 채울 수 있다. 그리고 제2 마스크 패턴(106)은 DMOS 중간 트렌치(110)가 형성될 영역(107)은 제거된다. 제거된 부분을 통해 기판(100) 상면은 외부에 노출된 상태가 된다.
도 7c와 같이 DMOS 드레인 컨택이 형성될 영역에 중간 트렌치(110)을 형성한다. 중간 트렌치(110)은 기판(100) 표면에서부터 N형 드리프트 영역(103)을 관통하여 매립 도핑 층(102)과 접하거나 매립 도핑 층(102)보다 약간 더 아래까지 연장되게 형성한다. 중간 트렌치(110)는 습식 식각(wet etching) 또는 건식 식각(dry etching) 등의 여러 방법에 의해 기판을 제거할 수 있다. 제거되는 깊이에 따라 식각 정도가 약해지기 때문에 중간 트렌치(110)는 아래로 갈수록 폭이 좁아지게 형성된다. 그리고 도 7b와 비교하면, 제2 마스크(106)의 상부 일부가 'd' 만큼 제거되어 일부(106')만 남아있음을 확인할 수 있다. 마스크 패턴의 두께가 식각 공정에 의해 더 얇아졌다. 중간 트렌치(110)가 형성된 다음에는 상기 마스크들은 제거된다.
도 7d는 중간 트렌치를 포함하여 기판 전면적에 갭필 절연막(115)을 증착한 상태이다. 얕은 트렌치(120) 및 중간 트렌치(110)을 갭필 절연막(115)에 의해 채워진다. 갭필 절연막(115)은 다양한 방법에 의해 증착 할 수 있으나, 예를 들면 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해 증착될 수 있다. 보다 특징적으로는 HDP CVD(High Density Plasma CVD) 공정에 의해 증착 될 수 있다. 그래서 갭필 절연막(115)은 HDP CVD(High Density Plasma CVD) 공정에 의해 증착된 실리콘 산화막일 수 있다. 층간 절연막(400)을 형성할 때 사용하는 물질도 TEOS 물질을 이용한 실리콘 산화막일 수 있다. 그래서 갭필 절연막(115)과 층간 절연막(400)이 서로 구별이 되지 않을 수 있다. 모두 산화막으로 이루어져 있기 때문이다.
도 7e를 참조하면, CMP(Chemical Mechanical Planarization) 공정에 의해 갭필 절연막(115)의 상면을 평탄화 한다. 이로써 반도체 기판에 분리 영역인 중간 트렌치 (110) 아이솔레이션 및 얕은 트렌치(120) 아이솔레이션이 형성된다.
도 8은 기판(100)의 일부 영역에 제2 웰 영역인 저전압(low voltage, LV) 웰 영역을 형성하는 과정이다. 도 8을 참조하면, CMOS 소자(20)의 P형에피 층(200)에 PW 영역(130) 및 NW 영역(132)을 형성한다. 또 EDMOS 소자(30)의 N형 드리프트 영역(103)에 NW 영역(132)을 형성하고, BJT 소자(40)는 DPW 영역(104)에 PW(130)을 형성하며 N형 저농도 웰 영역(103)에 NW(132)을 형성한다. 상기 제2 웰 영역(130, 132)이 제1 웰 영역(103,104)보다 더 고농도 도핑 영역이며, 기판(100) 표면에서 상대적으로 얇게 형성된다.
도 9는 본 발명의 트렌치 게이트 전극 형성을 위한 트렌치를 형성하는 공정을 나타냈다. 도 9에서 보듯이 DMOS 소자(10)의 N형 드리프트 영역(103)에, 트렌치 게이트 전극 형성을 위한, 복수 개의 트렌치(205)를 형성한다. 트렌치(205)는 기판(100) 표면에서 소정 깊이로 모두 동일하게 형성되며, 일정하게 이격 되어 배치된다. 트렌치(205)는 주변의 분리 영역인 얕은 트렌치(120)보다는 깊고 DMOS 드레인 컨택을 위한 중간 트렌치(110)보다는 얇게 형성된다. 모두 N형 드리프트 영역(103) 내에 위치하고 있다.
도 10은 본 발명의 P형 바디 영역, 트렌치 게이트 및 게이트 전극을 형성하는 공정을 나타냈다.
도 10을 참조하면 게이트 전극용 트렌치(205)를 포함하여 기판(100)의 전면적에 게이트 절연 막과 도전 막(미도시)을 증착한다. 여기서 도전 막(210)으로는 폴리 실리콘, Al, Cu, W 등의 금속 물질을 사용할 수 있다. 그리고 이미 증착된 도전막(210) 표면에 바디 영역 용 마스크 패턴(미도시)을 형성한다. 그리고 기판을 향하여 도전막을 통과하도록, 이온 주입을 실시한다. 그래서 기판에 P형 바디 영역(220)을 소정 깊이로 형성할 수 있다. P형 바디 영역(220)은 채널 영역이 된다. P형 바디 영역(220)의 깊이는 상기 얕은 트렌치(120)보다는 깊고 트렌치 게이트(200)보다는 얇게 형성된다. 증착된 도전 막을 식각하여 트렌치(205) 내에 게이트 절연막(미도시) 및 게이트 전극(200)이 형성된다. 또한 기판 표면에도 증착된 도전 막을 패터닝하여 게이트 전극(300, 350)을 형성한다. 그래서 수직 DMOS 소자(10)에는 트렌치 게이트 전극(200)을 형성한다. 또한 CMOS 소자(20) 및 EDMOS 소자(30) 영역에 각각 CMOS 게이트 전극(300) 및 EDMOS 게이트 전극(350)이 형성된다. CMOS 소자(20)에서 게이트 전극(300)은 PW 영역(130)과 NW 영역(132) 상에 각각 형성된다. 게이트 전극(300)은 하부의 게이트 절연 막에 의해 PW 영역(130) 및 NW 영역(132)과 절연된다. 또 EDMOS 소자(30)의 게이트 전극(350)은 DPW 영역(104)과 N형 드리프트 영역(103)에 걸쳐 형성된다.
도 11을 참조하면, 기판에 LDD 영역(미 도시)을 형성하고 게이트 전극(300)의 양 측벽에 스페이서(310)를 형성한다. 그리고 DMOS(10), CMOS(20), EDMOS(30)에 각각 N+ 도핑 영역(410)과 P+ 도핑 영역(420)이 형성된다. 그리고 웰 픽업 영역 등이 형성될 수 있다. DMOS(10), CMOS(20), EDMOS(30)에 각각 N+ 도핑 영역(410)을 형성할 때 같은 스텝에서 같은 이온 주입 조건으로 동시에 실시하여 형성한다. P+ 도핑 영역(420)도 마찬가지로, 같은 스텝에서 같은 이온 주입 조건으로 실시하여 형성한다.
도 12는 깊은 트렌치(500) 형성 공정을 나타낸다. 도시된 바와 같이 기판(100)에 형성된 DMOS 소자(10), CMOS 소자(20), EDMOS 소자(30) 및 BJT 소자(40)들 사이를 분리하기 위하여 기판에 깊은 트렌치(500)를 형성한다. 그리고 깊은 트렌치(500) 구조는 얕은 트렌치(120) 구조와 중첩되도록 형성할 수 있다. 즉, 얕은 트렌치(120)가 형성된 영역을 식각하고 기판(100)을 추가로 식각하여 깊은 트렌치(500) 구조를 형성할 수 있다. 깊은 트렌치(500)는 게이트 전극 및 소스/드레인 영역이 형성된 이후에 형성하는 것이다. 깊은 트렌치(500)의 깊이는 트렌치 게이트(200)과 중간 트렌치(110)보다 깊다. 깊은 트렌치(500)의 깊이는 약 5 -20 um 깊이를 갖는다. 그래서 깊은 트렌치(500)는 기판(100) 상면에서부터 하부 영역까지 형성되어 소자들(10, 20, 30,40) 사이를 완전하게 구분한다. 또한 깊은 트렌치(500)는 매립 도핑층(102)의 저면보다 깊게 형성된다. 그래서 깊은 트렌치(500)는 매립 도핑층(102)과 이웃하는 매립 도핑층(102)를 전기적으로 분리할 수 있다.
도 13은 깊은 트렌치(500)에 층간 절연막을 증착하는 공정을 나타낸다. 도시된 바와 같이, 층간 절연막(400)이 깊은 트렌치(500) 내부를 채운다. 그리고 깊은 층간 절연막(400)은 게이트 전극(300, 350) 상에도 형성되고, 깊은 트렌치(500) 내부에도 형성되는 것이다. 깊은 트렌치(500) 내부에는 에어-갭(air-gap) 또는 보이드(void)(520)이 형성될 수 있다. 층간 절연막이 충진하면서 모두 충진되지 않아 빈 공간(520)이 형성될 수 있는 것이다. 층간 절연막(400) 증착 전에 갭필 특성을 좋게 하기 위하여, 측벽 산화막(미 도시)을 미리 형성할 수 있다. 층간 절연막(ILD)(400) 물질로 LPCVD 방법 또는 PECVD 방법을 혼합한 BPSG, PSG, TEOS 등의 물질을 사용할 수 있다. BPSG, PSG, TEOS 모두 산화막 계열의 물질이다. 도 13에서 보듯이 층간 절연막(ILD)(400)과 갭필 절연막(110)은 서로 접하여 형성될 있다.
도 14a, 14b, 14c, 14d는 절연체가 충진된 중간 트렌치(110)에 DMOS 드레인 컨택 플러그를 형성하는 단계를 나타낸다.
먼저 도 14a를 보면, DMOS 드레인 컨택 플러그들(600)을 형성하기 위해, DMOS 드레인 컨택 마스크 패턴(530)을 층간 절연막(400) 상에 형성한다.
도 14b를 보면, DMOS 드레인 컨택 마스크 패턴(530)을 이용하여, DMOS 드레인 컨택 식각 공정을 진행한다. 여기서 DMOS 드레인 컨택 식각 공정에 의해 층간 절연막(400)의 일부를 식각한다. 그리고 계속해서 식각 공정이 진행되어 중간 트렌치(110) 내부에 존재하는 갭필 절연막(115)를 식각한다. 갭필 절연막(115)이 제거되면서, 기판(100)에 형성된 매립 도핑 층(102)이 노출되면 식각을 정지한다. 갭필 절연막(115)과 매립 도핑 층(102)은 식각 속도가 다르기 때문에 쉽게 식각 정지 지점을 파악할 수 있다. 그래서 층간 절연막(400)과 기판(100)에 걸쳐 DMOS 드레인 컨택 홀(540)을 형성한다.
도 14c를 보면, DMOS 드레인 컨택 마스크 패턴(530)을 제거한다.
도 14d를 보면, DMOS 드레인 컨택 홀(540)에 텅스텐 등의 금속 물질을 채운 후 텅스텐 CMP 공정을 통해, DMOS 드레인 컨택 플러그(600)를 형성한다.
도 15는 금속 배선 형성 단계를 나타낸다. 드레인 컨택 플러그(600)가 형성되면, DMOS 소스 컨택 플러그(710)을 형성한다. DMOS 소스 컨택 플러그(710)을 형성하기 위해, 컨택 마스크 패턴(미 도시)을 층간 절연막(400) 상에 형성한다. 그리고 컨택 식각 공정을 진행하여 층간 절연막(400)에 컨택 홀(미 도시)을 형성한다. 형성된 컨택 홀에 텅스텐 등의 금속 물질을 채워 텅스텐으로 구성된 DMOS 소스 컨택 플러그(710)를 형성한다. DMOS 소스 컨택 플러그(710)를 형성할 때 EDOS(20), CMOS(30), BJT(40) 소자에도 컨택 플러그(720)가 동시에 형성된다. 그래서 결국 깊이가 다른 DMOS 드레인 컨택 플러그(600) 및 DMOS 소스 컨택 플러그(710)가 형성될 수 있다. 이와 같이 깊이가 다른 DMOS 드레인 컨택 플러그(600) 및 소스 컨택 플러그(710)를 형성하기 위해 최소 2번의 컨택 마스크 패턴이 필요하다.
여기서 DMOS 소스 컨택 플러그(710) 및 DMOS 드레인 컨택 플러그(600)은 다양한 방법에 의해 제조 될 수 있다. 예를 들어, DMOS 드레인 컨택 홀, DMOS 소스 컨택 홀을 형성한 후 텅스텐 등의 금속 물질을 홀에 채운 후 CMP하여 DMOS 드레인 컨택 플러그(600) 및 소스 컨택 플러그(710)를 동시에 형성할 수 있다. 그렇게 하기 위해서 DMOS 소스 컨택 홀을 먼저 형성한 후, DMOS 드레인 컨택 마스크 패턴을 형성하고, DMOS 드레인 컨택 홀을 형성할 수 있다. 또는 반대로 DMOS 드레인 컨택 홀을 먼저 형성한 후, DMOS 소스 컨택 마스크 패턴을 형성하고, DMOS 소스 컨택 홀을 형성할 수 있다. 본 발명에서는 DMOS 드레인 컨택 홀 형성, DMOS 드레인 컨택 플러그 형성, DMOS 소스 컨택 홀 형성, DMOS 소스 컨택 플러그 형성 순서대로 진행하는 것을 실시 예로 설명하였다. 그 순서 및 제조 공정을 제조 비용 및 실시 가능성을 따라 다르게 할 수 있다. 그리고 DMOS 소스 컨택 플러그(710) 및 DMOS 드레인 컨택 플러그(600)과 각각 연결되는 소스 금속 배선(제1 금속 배선)(810) 및 드레인 금속 배선(제2 금속 배선)(820)을 형성한다. EDOS(20), CMOS(30), BJT(40) 소자에도 제3 금속 배선(830)이 형성된다. 제1 금속 배선(810), 제2 금속 배선(820), 제3 금속 배선(830) 등의 물질로, Al-Cu, Cu 등을 사용할 수 있다.
이와 같이 본 발명은 BCD 기술을 이용하여 반도체 기판에 다수의 소자들을 한꺼번에 제조하며, 특히 DMOS 소자는 게이트를 트렌치 타입으로 형성하며, 아울러 드레인 단자는 기판 하부가 아닌 상부에 마련하는 DMOS 드레인 컨택 타입으로 형성하였다. 이렇게 하면, DMOS 소자의 채널 밀도를 극대화할 수 있다.
도 16는 본 발명의 반도체 소자의 ID-VG 그래프이다. 본 발명의 실시 예에 따른 반도체 소자는 게이트 전압(VG)이 증가해도 드레인 전류(ID)는 게이트 전압이 문턱 전압(실시 예는 VT=1.003V) 이상의 전압 이전에는 증가하지 않고 있다. 게이트 전압(VG)이 문턱 전압(VT) 이상이 되면 드레인 전류(ID)도 함께 증가하고 있다.
도 17은 본 발명의 반도체 소자의 동작에 따른 ID-VD 전압 그래프이다. 본 발명의 실시 예에 따른 반도체 소자는 VD 전압이 약 35V까지 안정적인 드레인 전류(ID)값을 가지며 약 40V 에서 항복이 발생하는 것을 볼 수 있다. 그래서 원래 목표로 하는 안정적인 항복 전압이 얻어지는 것을 확인할 수 있다.
도 18은 본 발명의 반도체 소자의 ID-VD 그래프이다. 도시된 바와 같이 게이트 전압이 1V 내지 5V까지 변경되면서 드레인 영역의 전압 및 전류 특성을 측정한 결과, 정상적으로 드레인 영역의 전압 및 전류 특성이 측정되고 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: DMOS 소자 20: CMOS 소자
30: EDMOS 소자 40: BJT 소자
100: 반도체 기판 110: 중간 트렌치
102: 매립 도핑 층 103: N형 드리프트 영역
104: P형 딥 웰 영역 710: 소스 컨택
120: 제3 트렌치 600: 드레인 컨택
130: P형 웰 영역 132: N형 웰 영역
220: P형 바디 영역 300: 게이트 전극
400: 층간 절연막 500: 깊은 트렌치
600: 드레인 컨택 플러그 810: 소스 금속 배선
710: 소스 컨택 플러그 820: 드레인 금속 배선

Claims (27)

  1. 기판;
    상기 기판에 형성된 매립 도핑 층;
    상기 매립 도핑 층 위에 형성된 트렌치 게이트;
    상기 트렌치 게이트 근처에 형성된 소스 영역;
    상기 트렌치 게이트 및 소스 영역 위에 형성된 층간 절연막;
    상기 소스 영역과 연결된 형성된 소스 컨택 플러그;
    상기 소스 컨택 플러그보다 더 깊게 형성된 드레인 컨택 플러그; 및
    상기 드레인 컨택 플러그를 둘러 싸는 갭필 절연막을 포함하고,
    상기 드레인 컨택 플러그 및 상기 갭필 절연막은 상기 매립 도핑 층과 접촉하고,
    상기 드레인 컨택 플러그의 깊이는 상기 갭필 절연막의 깊이보다 깊은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 드레인 컨택 플러그는 상기 트렌치 게이트의 저면보다 깊은 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 드레인 컨택 플러그는, 상기 층간 절연막에서 시작하여 상기 매립 도핑 층까지 연장되어 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 드레인 컨택 플러그의 폭은 상기 트렌치 게이트의 폭보다 큰 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 드레인 컨택 플러그의 폭은 상기 소스 컨택 플러그의 폭보다 큰 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 매립 도핑 층 상에 형성된 드리프트 영역;
    상기 드리프트 영역에 형성된 바디 영역; 및
    상기 바디 영역에 형성된 바디 컨택 영역;
    상기 소스 컨택 플러그와 연결된 소스 금속 배선; 및
    상기 드레인 컨택 플러그와 연결된 드레인 금속 배선을 더 포함하고,
    상기 드레인 컨택 플러그는 상기 바디 영역과 상기 드리프트 영역을 관통하고 상기 매립 도핑 층까지 연장되어 형성되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 드레인 컨택 플러그는 드레인 컨택 홀 안에 형성되는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 기판에 형성된 중간 트렌치를 더 포함하고,
    상기 갭필 절연막 및 상기 드레인 컨택 플러그는 상기 중간 트렌치 안에 형성되는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 중간 트렌치 보다 더 얕은 깊이를 갖는 얕은 트렌치; 및
    상기 중간 트렌치 보다 더 깊은 깊이를 갖는 깊은 트렌치를 더 포함하고,
    상기 얕은 트렌치는 상기 갭필 절연막으로 채워지고,
    상기 깊은 트렌치는 상기 층간 절연막으로 채워지는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 깊은 트렌치는 상기 매립 도핑 층 보다 더 깊게 형성되고,
    상기 깊은 트렌치 내에 에어-갭이 형성되는 반도체 소자.
  11. 제 4 항에 있어서,
    상기 매립 도핑 층이 드레인 영역으로 사용되고,
    상기 반도체 소자는 수직형 DMOS 소자이고,
    상기 기판 표면과 수직 방향으로 전자의 이동 경로가 형성되는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 트렌치 게이트는 상기 드레인 컨택 플러그 주변을 감싸고 있는 것을 특징으로 하는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 소스 컨택 플러그는 복수의 소스 컨택 플러그를 포함하고, 평면도 관점에서, 상기 복수의 소스 컨택 플러그가 상기 드레인 컨택 플러그 주변을 둘러싸고, 상기 드레인 컨택 플러그는 상기 복수의 소스 컨택 플러그의 중심에 위치하는 것을 특징으로 하는 반도체 소자.
  14. 제 1 항에 있어서,
    상기 기판에 CMOS 소자, EDMOS 소자, BJT 소자를 더 포함하는 반도체 소자.
  15. 기판을 식각하여 중간 트렌치를 형성하는 단계;
    상기 중간 트렌치 안에 갭필 절연막을 형성하는 단계;
    상기 기판에 트렌치 게이트를 형성하는 단계;
    상기 트렌치 게이트 근처에 소스 영역을 형성하는 단계;
    상기 트렌치 게이트 및 소스 영역 상에 층간 절연막을 형성하는 단계;
    상기 갭필 절연막을 식각하여 드레인 컨택 홀을 형성하는 단계;
    상기 드레인 컨택 홀에 드레인 컨택 플러그를 형성하는 단계; 및
    상기 소스 영역과 연결된 소스 컨택 플러그를 형성하는 단계를 포함하고,
    상기 드레인 컨택 플러그는 상기 소스 컨택 플러그보다 더 깊게 형성되는 반도체 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 드레인 컨택 플러그의 깊이는 상기 갭필 절연막의 깊이보다 깊은, 반도체 소자 제조 방법.
  17. 제 15 항에 있어서,
    상기 갭필 절연막을 식각하여 드레인 컨택 홀을 형성하는 단계는
    상기 층간 절연막에 드레인 컨택 마스크 패턴을 형성하는 단계;
    상기 드레인 컨택 마스크 패턴을 이용해서 상기 층간 절연막 및 상기 갭필 절연막을 식각하여 상기 드레인 컨택 홀을 형성하는 단계; 및
    상기 드레인 컨택 홀에 금속 물질을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제 15 항에 있어서,
    상기 기판에 매립 도핑 층을 형성하는 단계를 더 포함하고,
    상기 드레인 컨택 플러그는, 상기 층간 절연막에서 시작하여 상기 매립 도핑 층까지 연장되어 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 매립 도핑 층 상에 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역에 바디 영역을 형성하는 단계;
    상기 바디 영역에 바디 컨택 영역을 형성하는 단계; 및
    상기 소스 컨택 플러그와 연결된 소스 금속 배선과, 상기 드레인 컨택 플러그와 연결된 드레인 금속 배선을 형성하는 하는 단계를 더 포함하는 반도체 소자 제조 방법.
  20. 제 15 항에 있어서,
    상기 기판에 얕은 트렌치를 형성하는 단계; 및
    상기 기판에 깊은 트렌치 형성하는 단계를 더 포함하고,
    상기 드레인 컨택 플러그 저면의 깊이는 상기 얕은 트렌치의 저면보다 깊고 상기 깊은 트렌치의 저면보다 얕은 것을 특징으로 하는 반도체 소자 제조 방법.
  21. 제 20 항에 있어서,
    상기 깊은 트렌치는 상기 층간 절연막으로 채워지고, 상기 깊은 트렌치 내에 에어-갭이 형성되는 반도체 소자 제조 방법.
  22. 제 15 항에 있어서,
    상기 기판에 CMOS 소자, EDMOS 소자, BJT 소자를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  23. 제 19 항에 있어서,
    상기 드레인 컨택 플러그는 상기 바디 영역과 상기 드리프트 영역을 관통하고 상기 매립 도핑 층까지 연장되어 형성되는 반도체 소자 제조 방법.
  24. 기판에 형성된 매립 도핑 층;
    상기 매립 도핑 층 상에 형성된 드리프트 영역 및 트렌치 게이트;
    상기 드리프트 영역에 형성된 바디 영역; 및
    상기 바디 영역과 상기 드리프트 영역을 관통하고 상기 매립 도핑 층까지 연장되어 형성되는 드레인 컨택 플러그; 및
    상기 드레인 컨택 플러그 및 상기 매립 도핑 층과 접촉하는 갭필 절연막을 포함하고,
    상기 드레인 컨택 플러그의 깊이는 상기 갭필 절연막의 깊이보다 깊은, 반도체 소자.
  25. 제 24 항에 있어서,
    상기 바디 영역에 형성된 소스 영역 및 바디 컨택 영역;
    상기 트렌치 게이트 상에 형성된 층간 절연막;
    상기 소스 영역과 연결된 형성된 소스 컨택 플러그; 및
    상기 드레인 컨택 플러그의 길이는 상기 소스 컨택 플러그의 길이보다 더 긴 것을 특징으로 하는 반도체 소자.
  26. 제 25 항에 있어서,
    상기 층간 절연막에 형성되고, 상기 소스 컨택 플러그와 연결된 소스 금속 배선; 및
    상기 층간 절연막에 형성되고, 상기 드레인 컨택 플러그와 연결된 드레인 금속 배선을 더 포함하는 반도체 소자.
  27. 제 25 항에 있어서,
    상기 드레인 컨택 플러그는 상기 층간 절연막에서 시작하여 상기 매립 도핑 층까지 연장되어 형성되는 반도체 소자.
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