JPH07326742A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07326742A JPH07326742A JP6117049A JP11704994A JPH07326742A JP H07326742 A JPH07326742 A JP H07326742A JP 6117049 A JP6117049 A JP 6117049A JP 11704994 A JP11704994 A JP 11704994A JP H07326742 A JPH07326742 A JP H07326742A
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Abstract
(57)【要約】
【目的】本発明は、チップ表面からドレインを取り出す
ようにしてなる電力用ＭＯＳ型ＦＥＴにおいて、低オン
抵抗化が図れ、高性能化および高集積化できるようにす
ることを最も主要な特徴とする。 【構成】たとえば、Ｐ型基板１１上に低濃度Ｎ型層１２
と、この低濃度Ｎ型層１２よりも高濃度なＮ型埋込層１
３とを形成する。そして、低濃度Ｎ型層１２の主表面
に、電力用ＭＯＳ型ＦＥＴのドレイン領域となるＮ型ド
レイン拡散層１５、およびＰ型ベース領域１６、Ｎ+ ソ
ース領域１７、ゲート酸化膜１８、ゲートポリシリコン
電極１９、絶縁膜２０、ソース電極２１、ドレイン電極
２２などを形成する。この場合、Ｎ型ドレイン拡散層１
５を、低濃度Ｎ型層１２の主表面からＮ型埋込層１３に
達する深さで形成した溝部３１の側壁に、低濃度Ｎ型層
１２よりも高濃度なＮ型不純物を拡散することで形成し
てなる構成とされている。
ようにしてなる電力用ＭＯＳ型ＦＥＴにおいて、低オン
抵抗化が図れ、高性能化および高集積化できるようにす
ることを最も主要な特徴とする。 【構成】たとえば、Ｐ型基板１１上に低濃度Ｎ型層１２
と、この低濃度Ｎ型層１２よりも高濃度なＮ型埋込層１
３とを形成する。そして、低濃度Ｎ型層１２の主表面
に、電力用ＭＯＳ型ＦＥＴのドレイン領域となるＮ型ド
レイン拡散層１５、およびＰ型ベース領域１６、Ｎ+ ソ
ース領域１７、ゲート酸化膜１８、ゲートポリシリコン
電極１９、絶縁膜２０、ソース電極２１、ドレイン電極
２２などを形成する。この場合、Ｎ型ドレイン拡散層１
５を、低濃度Ｎ型層１２の主表面からＮ型埋込層１３に
達する深さで形成した溝部３１の側壁に、低濃度Ｎ型層
１２よりも高濃度なＮ型不純物を拡散することで形成し
てなる構成とされている。
Description
【０００１】
【産業上の利用分野】この発明は、電力用ＭＯＳ型ＦＥ
Ｔなどの半導体装置およびその製造方法に関するもの
で、特に電力用ＭＯＳ型ＦＥＴとこれを制御する小信号
素子とをモノリシックに集積してなる複合型半導体装置
（パワーＩＣ）に使用されるものである。
Ｔなどの半導体装置およびその製造方法に関するもの
で、特に電力用ＭＯＳ型ＦＥＴとこれを制御する小信号
素子とをモノリシックに集積してなる複合型半導体装置
（パワーＩＣ）に使用されるものである。
【０００２】
【従来の技術】従来、電力用ＭＯＳ型ＦＥＴとバイポー
ラＮＰＮトランジスタとをモノリシックに集積してなる
複合型半導体装置が実用化されている。この複合型半導
体装置としては、たとえば図８に示すように、Ｐ型基板
１０１上に低濃度Ｎ型層１０２が設けられ、またこの低
濃度Ｎ型層１０２と上記Ｐ型基板１０１との間に部分的
にＮ型埋込層１０３が設けられ、さらに上記低濃度Ｎ型
層１０２を分離するようにしてＰ型分離拡散層１０４が
形成されている。
ラＮＰＮトランジスタとをモノリシックに集積してなる
複合型半導体装置が実用化されている。この複合型半導
体装置としては、たとえば図８に示すように、Ｐ型基板
１０１上に低濃度Ｎ型層１０２が設けられ、またこの低
濃度Ｎ型層１０２と上記Ｐ型基板１０１との間に部分的
にＮ型埋込層１０３が設けられ、さらに上記低濃度Ｎ型
層１０２を分離するようにしてＰ型分離拡散層１０４が
形成されている。
【０００３】そして、上記Ｐ型分離拡散層１０４によっ
て分離された上記低濃度Ｎ型層１０２の、上記Ｎ型埋込
層１０３の上部に、電力用ＭＯＳ型ＦＥＴを構成する、
拡散層からなるＮ型ドレイン領域１０５、Ｐ型ベース領
域１０６、Ｎ+ ソース領域１０７、ゲート酸化膜１０
８、ゲートポリシリコン電極１０９、絶縁膜１１０、ソ
ース電極１１１、ドレイン電極１１２がそれぞれ形成さ
れている。
て分離された上記低濃度Ｎ型層１０２の、上記Ｎ型埋込
層１０３の上部に、電力用ＭＯＳ型ＦＥＴを構成する、
拡散層からなるＮ型ドレイン領域１０５、Ｐ型ベース領
域１０６、Ｎ+ ソース領域１０７、ゲート酸化膜１０
８、ゲートポリシリコン電極１０９、絶縁膜１１０、ソ
ース電極１１１、ドレイン電極１１２がそれぞれ形成さ
れている。
【０００４】また、上記Ｐ型分離拡散層１０４によって
分離された上記低濃度Ｎ型層１０２の、上記Ｎ型埋込層
１０３を除く上部に、バイポーラＮＰＮトランジスタを
構成する、Ｐ型ベース拡散層１１３、Ｎ+ 型エミッタ拡
散層１１４、Ｎ+ コレクタ拡散層１１５、ベース電極１
１６、エミッタ電極１１７、コレクタ電極１１８がそれ
ぞれ形成されている。
分離された上記低濃度Ｎ型層１０２の、上記Ｎ型埋込層
１０３を除く上部に、バイポーラＮＰＮトランジスタを
構成する、Ｐ型ベース拡散層１１３、Ｎ+ 型エミッタ拡
散層１１４、Ｎ+ コレクタ拡散層１１５、ベース電極１
１６、エミッタ電極１１７、コレクタ電極１１８がそれ
ぞれ形成されている。
【０００５】このような構成の電力用ＭＯＳ型ＦＥＴに
おいては、ゲートポリシリコン電極１０９およびドレイ
ン電極１１２間に＋の電圧が印加されることにより、主
に図９に破線矢印で示す経路により電流Ｉd-s が流れ
る。
おいては、ゲートポリシリコン電極１０９およびドレイ
ン電極１１２間に＋の電圧が印加されることにより、主
に図９に破線矢印で示す経路により電流Ｉd-s が流れ
る。
【０００６】すなわち、電流Ｉd-s は、ドレイン電極１
１２からＮ型ドレイン領域１０５を介してＮ型埋込層１
０３に流れ込み、低濃度Ｎ型層１０２を経て、ゲートポ
リシリコン電極１０９の直下に形成されるＮチャネル領
域、Ｎ+ ソース領域１０７、ソース電極１１１へと順に
流れる。
１２からＮ型ドレイン領域１０５を介してＮ型埋込層１
０３に流れ込み、低濃度Ｎ型層１０２を経て、ゲートポ
リシリコン電極１０９の直下に形成されるＮチャネル領
域、Ｎ+ ソース領域１０７、ソース電極１１１へと順に
流れる。
【０００７】このとき、電流Ｉd-s が流れる経路のすべ
てにおいて、図１０に示すように、各抵抗成分Ｒ１，ｒ
１，Ｒ２，Ｒ３，Ｒ４，Ｒ５による電圧降下が生じる。
上記した電力用ＭＯＳ型ＦＥＴの場合、Ｎ型ドレイン領
域１０５が拡散層により形成されるようになっているた
め、必然的に不純物の拡散にともなう濃度勾配をもつ。
したがって、特に低濃度となる部分、つまりＮ型埋込層
１０３との近傍においては高抵抗（ｒ１）となってい
た。
てにおいて、図１０に示すように、各抵抗成分Ｒ１，ｒ
１，Ｒ２，Ｒ３，Ｒ４，Ｒ５による電圧降下が生じる。
上記した電力用ＭＯＳ型ＦＥＴの場合、Ｎ型ドレイン領
域１０５が拡散層により形成されるようになっているた
め、必然的に不純物の拡散にともなう濃度勾配をもつ。
したがって、特に低濃度となる部分、つまりＮ型埋込層
１０３との近傍においては高抵抗（ｒ１）となってい
た。
【０００８】この場合の、電力用ＭＯＳ型ＦＥＴのオン
抵抗（Ｒ）は、各抵抗成分Ｒ１，ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５の合成抵抗となり、その中で、抵抗成分ｒ１の
占める割合は大きい。
抵抗（Ｒ）は、各抵抗成分Ｒ１，ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５の合成抵抗となり、その中で、抵抗成分ｒ１の
占める割合は大きい。
【０００９】また、拡散層により形成されるＮ型ドレイ
ン領域１０５の場合、サイド拡散があるため、集積度の
向上に関して不利となっていた。このように、複合型半
導体装置の分野では低オン抵抗化の要求が強く、要求を
満足するオン抵抗を達成するには電力用ＭＯＳ型ＦＥＴ
の面積を大きくしなければならず、高集積化との両立が
困難であるという問題があった。
ン領域１０５の場合、サイド拡散があるため、集積度の
向上に関して不利となっていた。このように、複合型半
導体装置の分野では低オン抵抗化の要求が強く、要求を
満足するオン抵抗を達成するには電力用ＭＯＳ型ＦＥＴ
の面積を大きくしなければならず、高集積化との両立が
困難であるという問題があった。
【００１０】
【発明が解決しようとする課題】上記したように、従来
においては、電力用ＭＯＳ型ＦＥＴの面積を大きくする
ことによってオン抵抗を満足させなければならず、小型
化，高集積化に不向きであるという問題があった。
においては、電力用ＭＯＳ型ＦＥＴの面積を大きくする
ことによってオン抵抗を満足させなければならず、小型
化，高集積化に不向きであるという問題があった。
【００１１】そこで、この発明は、面積の増大を招くこ
となく、高性能化でき、小型化および高集積化を図るこ
とが可能な半導体装置およびその製造方法を提供するこ
とを目的としている。
となく、高性能化でき、小型化および高集積化を図るこ
とが可能な半導体装置およびその製造方法を提供するこ
とを目的としている。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第１導電型の
基板と、この基板上に形成された第２導電型の第１の領
域と、この第１の領域と前記基板との間に設けられた、
前記第１の領域よりも高濃度な第２導電型の第２の領域
と、前記第１の領域の主表面に形成された素子領域と、
前記第１の領域の主表面から前記第２の領域に達する深
さで形成された溝部と、この溝部に設けられ、前記第１
の領域の主表面に前記第２の領域を引き出すための低抵
抗領域とから構成されている。
めに、この発明の半導体装置にあっては、第１導電型の
基板と、この基板上に形成された第２導電型の第１の領
域と、この第１の領域と前記基板との間に設けられた、
前記第１の領域よりも高濃度な第２導電型の第２の領域
と、前記第１の領域の主表面に形成された素子領域と、
前記第１の領域の主表面から前記第２の領域に達する深
さで形成された溝部と、この溝部に設けられ、前記第１
の領域の主表面に前記第２の領域を引き出すための低抵
抗領域とから構成されている。
【００１３】また、この発明の半導体装置にあっては、
第１導電型の基板と、この基板上に形成された第２導電
型の第１の領域と、この第１の領域と前記基板との間に
設けられた、前記第１の領域よりも高濃度な第２導電型
の第２の領域と、前記第１の領域の主表面に形成された
第１導電型のベース領域と、このベース領域内に形成さ
れた第２導電型のソース領域と、このソース領域内より
前記ベース領域を貫通して形成された第１の溝部と、こ
の第１の溝部に絶縁膜を介して形成されたゲート電極
と、前記第１の領域の主表面から前記第２の領域に達す
る深さで形成された第２の溝部と、この第２の溝部に形
成されたドレイン取り出し領域とから構成されている。
第１導電型の基板と、この基板上に形成された第２導電
型の第１の領域と、この第１の領域と前記基板との間に
設けられた、前記第１の領域よりも高濃度な第２導電型
の第２の領域と、前記第１の領域の主表面に形成された
第１導電型のベース領域と、このベース領域内に形成さ
れた第２導電型のソース領域と、このソース領域内より
前記ベース領域を貫通して形成された第１の溝部と、こ
の第１の溝部に絶縁膜を介して形成されたゲート電極
と、前記第１の領域の主表面から前記第２の領域に達す
る深さで形成された第２の溝部と、この第２の溝部に形
成されたドレイン取り出し領域とから構成されている。
【００１４】また、この発明の半導体装置の製造方法に
あっては、第１導電型の基板上に第２導電型の第１の領
域を形成する工程と、この第１の領域を形成する前に、
前記基板上に、前記第１の領域よりも高濃度な第２導電
型の第２の領域を形成する工程と、前記第１の領域の主
表面から前記第２の領域に達する深さで溝部を形成する
工程と、この溝部に、前記第１の領域の主表面に前記第
２の領域を引き出すための低抵抗領域を形成する工程
と、前記第１の領域の主表面に素子領域を形成する工程
とからなっている。
あっては、第１導電型の基板上に第２導電型の第１の領
域を形成する工程と、この第１の領域を形成する前に、
前記基板上に、前記第１の領域よりも高濃度な第２導電
型の第２の領域を形成する工程と、前記第１の領域の主
表面から前記第２の領域に達する深さで溝部を形成する
工程と、この溝部に、前記第１の領域の主表面に前記第
２の領域を引き出すための低抵抗領域を形成する工程
と、前記第１の領域の主表面に素子領域を形成する工程
とからなっている。
【００１５】また、この発明の半導体装置の製造方法に
あっては、第１導電型の基板上に第２導電型の第１の領
域を形成する工程と、この第１の領域を形成する前に、
前記基板上に、前記第１の領域よりも高濃度な第２導電
型の第２の領域を形成する工程と、前記第１の領域の主
表面に第１導電型のベース領域を形成する工程と、この
ベース領域内に第２導電型のソース領域を形成する工程
と、このソース領域内より前記ベース領域を貫通して第
１の溝部を形成する工程と、この第１の溝部に絶縁膜を
介してゲート電極を形成する工程と、前記第１の領域の
主表面から前記第２の領域に達する深さで第２の溝部を
形成する工程と、この第２の溝部にドレイン取り出し領
域を形成する工程とからなっている。
あっては、第１導電型の基板上に第２導電型の第１の領
域を形成する工程と、この第１の領域を形成する前に、
前記基板上に、前記第１の領域よりも高濃度な第２導電
型の第２の領域を形成する工程と、前記第１の領域の主
表面に第１導電型のベース領域を形成する工程と、この
ベース領域内に第２導電型のソース領域を形成する工程
と、このソース領域内より前記ベース領域を貫通して第
１の溝部を形成する工程と、この第１の溝部に絶縁膜を
介してゲート電極を形成する工程と、前記第１の領域の
主表面から前記第２の領域に達する深さで第２の溝部を
形成する工程と、この第２の溝部にドレイン取り出し領
域を形成する工程とからなっている。
【００１６】
【作用】この発明は、上記した手段により、濃度勾配に
よる抵抗成分の高抵抗化を防止できるようになるため、
低オン抵抗化が可能となり、しかも基板上の占有面積を
小さくすることが可能となるものである。
よる抵抗成分の高抵抗化を防止できるようになるため、
低オン抵抗化が可能となり、しかも基板上の占有面積を
小さくすることが可能となるものである。
【００１７】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、第１の実施例にかかる複合型半
導体装置（パワーＩＣ）の概略構成を示すものである。
して説明する。図１は、第１の実施例にかかる複合型半
導体装置（パワーＩＣ）の概略構成を示すものである。
【００１８】すなわち、この複合型半導体装置は、電力
用ＭＯＳ型ＦＥＴとバイポーラＮＰＮトランジスタとを
モノリシックに集積してなるものであり、たとえばＰ型
基板（第１導電型の基板）１１、このＰ型基板１１上に
設けられた低濃度Ｎ型層（第２導電型の第１の領域）１
２、この低濃度Ｎ型層１２と上記Ｐ型基板１１との間に
部分的に設けられた上記低濃度Ｎ型層１２よりも高濃度
なＮ型埋込層（第２導電型の第２の領域）１３、および
上記低濃度Ｎ型層１２を分離するようにして形成された
Ｐ型分離拡散層１４を有して構成されている。
用ＭＯＳ型ＦＥＴとバイポーラＮＰＮトランジスタとを
モノリシックに集積してなるものであり、たとえばＰ型
基板（第１導電型の基板）１１、このＰ型基板１１上に
設けられた低濃度Ｎ型層（第２導電型の第１の領域）１
２、この低濃度Ｎ型層１２と上記Ｐ型基板１１との間に
部分的に設けられた上記低濃度Ｎ型層１２よりも高濃度
なＮ型埋込層（第２導電型の第２の領域）１３、および
上記低濃度Ｎ型層１２を分離するようにして形成された
Ｐ型分離拡散層１４を有して構成されている。
【００１９】そして、上記Ｐ型分離拡散層１４によって
分離された上記低濃度Ｎ型層１２の、上記Ｎ型埋込層１
３の上部領域１２ａに、素子領域としての電力用ＭＯＳ
型ＦＥＴを構成する、Ｎ型ドレイン拡散層（低抵抗領
域）１５、Ｐ型ベース領域１６、Ｎ+ ソース領域１７、
ゲート酸化膜１８、ゲートポリシリコン電極１９、絶縁
膜２０、ソース電極２１、およびドレイン電極２２がそ
れぞれ形成されている。
分離された上記低濃度Ｎ型層１２の、上記Ｎ型埋込層１
３の上部領域１２ａに、素子領域としての電力用ＭＯＳ
型ＦＥＴを構成する、Ｎ型ドレイン拡散層（低抵抗領
域）１５、Ｐ型ベース領域１６、Ｎ+ ソース領域１７、
ゲート酸化膜１８、ゲートポリシリコン電極１９、絶縁
膜２０、ソース電極２１、およびドレイン電極２２がそ
れぞれ形成されている。
【００２０】また、上記Ｐ型分離拡散層１４によって分
離された上記低濃度Ｎ型層１２の、上記Ｎ型埋込層１３
を除く上部領域１２ｂに、バイポーラＮＰＮトランジス
タを構成する、Ｐ型ベース拡散層２３、Ｎ+ 型エミッタ
拡散層２４、Ｎ+ コレクタ拡散層２５、ベース電極２
６、エミッタ電極２７、およびコレクタ電極２８がそれ
ぞれ形成されている。
離された上記低濃度Ｎ型層１２の、上記Ｎ型埋込層１３
を除く上部領域１２ｂに、バイポーラＮＰＮトランジス
タを構成する、Ｐ型ベース拡散層２３、Ｎ+ 型エミッタ
拡散層２４、Ｎ+ コレクタ拡散層２５、ベース電極２
６、エミッタ電極２７、およびコレクタ電極２８がそれ
ぞれ形成されている。
【００２１】上記電力用ＭＯＳ型ＦＥＴのドレイン領域
となる上記Ｎ型ドレイン拡散層１５は、たとえば上記低
濃度Ｎ型層１２の主表面から上記Ｎ型埋込層１３に達す
る深さで形成された溝部３１の、その側壁より、上記低
濃度Ｎ型層１２よりも高濃度なＮ型不純物を拡散するこ
とで形成される。
となる上記Ｎ型ドレイン拡散層１５は、たとえば上記低
濃度Ｎ型層１２の主表面から上記Ｎ型埋込層１３に達す
る深さで形成された溝部３１の、その側壁より、上記低
濃度Ｎ型層１２よりも高濃度なＮ型不純物を拡散するこ
とで形成される。
【００２２】上記ドレイン電極２２は、そのＮ型ドレイ
ン拡散層１５の、上記低濃度Ｎ型層１２の主表面に対応
して設けられる。このようにして形成されるＮ型ドレイ
ン拡散層１５によれば、不純物の拡散にともなう濃度勾
配をもたない、ほぼ均一濃度のドレイン領域とすること
ができる。このため、濃度勾配によるドレイン抵抗の増
大を防止でき、低オン抵抗化が可能となる。
ン拡散層１５の、上記低濃度Ｎ型層１２の主表面に対応
して設けられる。このようにして形成されるＮ型ドレイ
ン拡散層１５によれば、不純物の拡散にともなう濃度勾
配をもたない、ほぼ均一濃度のドレイン領域とすること
ができる。このため、濃度勾配によるドレイン抵抗の増
大を防止でき、低オン抵抗化が可能となる。
【００２３】また、Ｎ型ドレイン拡散層１５をトレンチ
構造とすることにより、拡散層のようなサイド拡散がな
く、その分、Ｐ型基板１１上に占める面積を小さくで
き、集積度を高めることが可能となる。
構造とすることにより、拡散層のようなサイド拡散がな
く、その分、Ｐ型基板１１上に占める面積を小さくで
き、集積度を高めることが可能となる。
【００２４】次に、上記した構成の複合型半導体装置の
製造方法について説明する。まず、たとえば、Ｐ型基板
１１上に拡散によりＮ型埋込層１３を形成した後、その
Ｎ型埋込層１３を含む上記Ｐ型基板１１上に低濃度Ｎ型
層１２をエピタキシャル成長により形成する。
製造方法について説明する。まず、たとえば、Ｐ型基板
１１上に拡散によりＮ型埋込層１３を形成した後、その
Ｎ型埋込層１３を含む上記Ｐ型基板１１上に低濃度Ｎ型
層１２をエピタキシャル成長により形成する。
【００２５】続いて、たとえば、熱拡散によりＰ型分離
拡散層１４を形成し、上記低濃度Ｎ型層１２を各領域１
２ａ，１２ｂに分離する。そして、上記領域１２ａにお
ける上記低濃度Ｎ型層１２の主表面から上記Ｎ型埋込層
１３に達する深さで溝部３１を形成する。
拡散層１４を形成し、上記低濃度Ｎ型層１２を各領域１
２ａ，１２ｂに分離する。そして、上記領域１２ａにお
ける上記低濃度Ｎ型層１２の主表面から上記Ｎ型埋込層
１３に達する深さで溝部３１を形成する。
【００２６】この後、上記領域１２ａにおける上記低濃
度Ｎ型層１２の主表面に、たとえば、Ｐ型不純物を拡散
してＰ型ベース領域１６を形成するとともに、そのＰ型
ベース領域１６内に高濃度なＮ型不純物を拡散してＮ+
ソース領域１７を形成する。
度Ｎ型層１２の主表面に、たとえば、Ｐ型不純物を拡散
してＰ型ベース領域１６を形成するとともに、そのＰ型
ベース領域１６内に高濃度なＮ型不純物を拡散してＮ+
ソース領域１７を形成する。
【００２７】また、このＮ+ ソース領域１７の形成と同
時に、もしくは別工程において、たとえば、上記溝部３
１に対しても同様にＮ型不純物を拡散することにより、
上記溝部３１の側壁に上記Ｎ型埋込層１３につながるよ
うに上記Ｎ型ドレイン拡散層１５を形成する。
時に、もしくは別工程において、たとえば、上記溝部３
１に対しても同様にＮ型不純物を拡散することにより、
上記溝部３１の側壁に上記Ｎ型埋込層１３につながるよ
うに上記Ｎ型ドレイン拡散層１５を形成する。
【００２８】この後、上記低濃度Ｎ型層１２の主表面上
の所定部位に、ゲート酸化膜１８を介してゲートポリシ
リコン電極１９および絶縁膜２０をそれぞれ形成し、さ
らに、ソース電極２１およびドレイン電極２２をそれぞ
れ形成する。
の所定部位に、ゲート酸化膜１８を介してゲートポリシ
リコン電極１９および絶縁膜２０をそれぞれ形成し、さ
らに、ソース電極２１およびドレイン電極２２をそれぞ
れ形成する。
【００２９】これにより、上記したトレンチ構造のドレ
イン領域を有し、上記低濃度Ｎ型層１２の主表面よりド
レイン電極２２を取り出してなる電力用ＭＯＳ型ＦＥＴ
が形成される。
イン領域を有し、上記低濃度Ｎ型層１２の主表面よりド
レイン電極２２を取り出してなる電力用ＭＯＳ型ＦＥＴ
が形成される。
【００３０】また、上記領域１２ｂにおいては、上記低
濃度Ｎ型層１２の主表面に、たとえば、Ｐ型不純物を拡
散してＰ型ベース拡散層２３を形成するとともに、高濃
度なＮ型不純物を拡散してＮ+ 型エミッタ拡散層２４お
よびＮ+ コレクタ拡散層２５をそれぞれ形成する。
濃度Ｎ型層１２の主表面に、たとえば、Ｐ型不純物を拡
散してＰ型ベース拡散層２３を形成するとともに、高濃
度なＮ型不純物を拡散してＮ+ 型エミッタ拡散層２４お
よびＮ+ コレクタ拡散層２５をそれぞれ形成する。
【００３１】これらＰ型ベース拡散層２３、Ｎ+ 型エミ
ッタ拡散層２４およびＮ+ コレクタ拡散層２５はそれぞ
れ専用の工程により形成するようにしているが、たとえ
ば、Ｐ型ベース拡散層２３は上記の電力用ＭＯＳ型ＦＥ
ＴにおけるＰ型ベース領域１６と同時に、またＮ+ 型エ
ミッタ拡散層２４およびＮ+ コレクタ拡散層２５はＮ+
ソース領域１７と同時に形成することもできる。
ッタ拡散層２４およびＮ+ コレクタ拡散層２５はそれぞ
れ専用の工程により形成するようにしているが、たとえ
ば、Ｐ型ベース拡散層２３は上記の電力用ＭＯＳ型ＦＥ
ＴにおけるＰ型ベース領域１６と同時に、またＮ+ 型エ
ミッタ拡散層２４およびＮ+ コレクタ拡散層２５はＮ+
ソース領域１７と同時に形成することもできる。
【００３２】この後、上記低濃度Ｎ型層１２の主表面上
の所定部位に、上記ベース電極２６、エミッタ電極２
７、およびコレクタ電極２８をそれぞれ形成する。これ
らベース電極２６、エミッタ電極２７、およびコレクタ
電極２８についても、同様に、上記の電力用ＭＯＳ型Ｆ
ＥＴにおけるソース電極２１などと同時に形成できる。
の所定部位に、上記ベース電極２６、エミッタ電極２
７、およびコレクタ電極２８をそれぞれ形成する。これ
らベース電極２６、エミッタ電極２７、およびコレクタ
電極２８についても、同様に、上記の電力用ＭＯＳ型Ｆ
ＥＴにおけるソース電極２１などと同時に形成できる。
【００３３】これにより、上記領域１２ｂにバイポーラ
ＮＰＮトランジスタが形成されて、電力用ＭＯＳ型ＦＥ
ＴとバイポーラＮＰＮトランジスタとをモノリシックに
集積してなる複合型半導体装置が構成される。
ＮＰＮトランジスタが形成されて、電力用ＭＯＳ型ＦＥ
ＴとバイポーラＮＰＮトランジスタとをモノリシックに
集積してなる複合型半導体装置が構成される。
【００３４】このような構成の複合型半導体装置におい
ては、ゲートポリシリコン電極１９およびドレイン電極
２２間に＋の電圧が印加されることにより、電力用ＭＯ
Ｓ型ＦＥＴのドレイン・ソース間に電流Ｉd-s が流れ
る。
ては、ゲートポリシリコン電極１９およびドレイン電極
２２間に＋の電圧が印加されることにより、電力用ＭＯ
Ｓ型ＦＥＴのドレイン・ソース間に電流Ｉd-s が流れ
る。
【００３５】すなわち、電流Ｉd-s は、ドレイン電極２
２からＮ型ドレイン拡散層１５を介してＮ型埋込層１３
に流れ込み、低濃度Ｎ型層１２内の領域１２ａを経て、
ゲートポリシリコン電極１９の直下に形成されるＮチャ
ネル領域、Ｎ+ ソース領域１７、ソース電極２１へと順
に流れる。
２からＮ型ドレイン拡散層１５を介してＮ型埋込層１３
に流れ込み、低濃度Ｎ型層１２内の領域１２ａを経て、
ゲートポリシリコン電極１９の直下に形成されるＮチャ
ネル領域、Ｎ+ ソース領域１７、ソース電極２１へと順
に流れる。
【００３６】この場合、Ｎ型ドレイン拡散層１５におけ
る抵抗成分が小さいため、オン抵抗が低く、高性能な動
作が可能となる。上記したように、濃度勾配による抵抗
成分の高抵抗化を防止できるようにしている。
る抵抗成分が小さいため、オン抵抗が低く、高性能な動
作が可能となる。上記したように、濃度勾配による抵抗
成分の高抵抗化を防止できるようにしている。
【００３７】すなわち、トレンチの側壁に対する不純物
の拡散によりドレイン領域を形成するようにしている。
これにより、ドレイン領域における不純物濃度を均一化
できるようになるため、Ｎ型埋込層の近傍での抵抗成分
を大幅に減少でき、オン抵抗の改善が図れる。したがっ
て、面積の増大を招くことなく、低オン抵抗化が可能と
なり、高性能化を達成できるものである。
の拡散によりドレイン領域を形成するようにしている。
これにより、ドレイン領域における不純物濃度を均一化
できるようになるため、Ｎ型埋込層の近傍での抵抗成分
を大幅に減少でき、オン抵抗の改善が図れる。したがっ
て、面積の増大を招くことなく、低オン抵抗化が可能と
なり、高性能化を達成できるものである。
【００３８】しかも、ドレイン領域をトレンチ構造とす
ることにより、その分、基板上の占有面積を小さくする
ことが可能となり、小型化および高集積化を容易に実現
し得るものである。
ることにより、その分、基板上の占有面積を小さくする
ことが可能となり、小型化および高集積化を容易に実現
し得るものである。
【００３９】なお、上記した第１の実施例においては、
トレンチ型に形成した溝部３１の側壁に対するＮ型不純
物の拡散によって、ドレイン領域となるＮ型ドレイン拡
散層１５を形成するようにした場合について説明した
が、これに限らず、ドレイン領域については以下に示す
ような構成とすることも可能である。
トレンチ型に形成した溝部３１の側壁に対するＮ型不純
物の拡散によって、ドレイン領域となるＮ型ドレイン拡
散層１５を形成するようにした場合について説明した
が、これに限らず、ドレイン領域については以下に示す
ような構成とすることも可能である。
【００４０】図２は、本発明の第２の実施例にかかる複
合型半導体装置の概略構成を示すものである。この実施
例装置の場合、トレンチ型に形成した溝部３１の側壁に
低抵抗なポリシリコン（多結晶シリコン）などを設ける
ことによって、ドレイン領域４１を形成するようにして
なるものである。
合型半導体装置の概略構成を示すものである。この実施
例装置の場合、トレンチ型に形成した溝部３１の側壁に
低抵抗なポリシリコン（多結晶シリコン）などを設ける
ことによって、ドレイン領域４１を形成するようにして
なるものである。
【００４１】このドレイン領域４１は、たとえば、ドレ
イン電極２２を形成する前に、不純物を含むポリシリコ
ンで溝部３１内を埋め込み、その溝部３１の側壁にドレ
イン領域４１が残るように、再度、溝を開けることによ
って形成される。
イン電極２２を形成する前に、不純物を含むポリシリコ
ンで溝部３１内を埋め込み、その溝部３１の側壁にドレ
イン領域４１が残るように、再度、溝を開けることによ
って形成される。
【００４２】そして、そのドレイン領域４１は、アルミ
ニウム（Ａｌ）などからなるドレイン電極２２を介し
て、低濃度Ｎ型層１２の主表面より外部に取り出される
ようになっている。
ニウム（Ａｌ）などからなるドレイン電極２２を介し
て、低濃度Ｎ型層１２の主表面より外部に取り出される
ようになっている。
【００４３】このような構成によっても、上述した第１
の実施例と同様な効果を得ることができる。図３は、本
発明の第３の実施例にかかる複合型半導体装置の概略構
成を示すものである。
の実施例と同様な効果を得ることができる。図３は、本
発明の第３の実施例にかかる複合型半導体装置の概略構
成を示すものである。
【００４４】この実施例装置は、たとえば、上述した第
１の実施例にて示した、トレンチ型に形成した溝部３１
の側壁にＮ型ドレイン拡散層１５を形成するとともに、
さらに、上記溝部３１内を低抵抗なポリシリコンにより
埋め込み、このポリシリコンによってドレイン取り出し
電極５１を一体的に形成するようにしたものである。
１の実施例にて示した、トレンチ型に形成した溝部３１
の側壁にＮ型ドレイン拡散層１５を形成するとともに、
さらに、上記溝部３１内を低抵抗なポリシリコンにより
埋め込み、このポリシリコンによってドレイン取り出し
電極５１を一体的に形成するようにしたものである。
【００４５】このような構成によっても、上述した第
１，第２の実施例と同様な効果を得ることができる。図
４は、本発明の第４の実施例にかかる複合型半導体装置
の概略構成を示すものである。
１，第２の実施例と同様な効果を得ることができる。図
４は、本発明の第４の実施例にかかる複合型半導体装置
の概略構成を示すものである。
【００４６】この実施例装置は、たとえば、Ｎ型埋込層
１３上のドレイン領域に対応する部分に、このＮ型埋込
層１３につながるＮ型埋込領域１３ａを部分的に形成し
ておき、そのＮ型埋込領域１３ａに達する深さで形成さ
れた溝部３１内を低抵抗なポリシリコンなどにより埋め
込んで、ドレイン取り出し電極５１を形成するようにし
たものである。
１３上のドレイン領域に対応する部分に、このＮ型埋込
層１３につながるＮ型埋込領域１３ａを部分的に形成し
ておき、そのＮ型埋込領域１３ａに達する深さで形成さ
れた溝部３１内を低抵抗なポリシリコンなどにより埋め
込んで、ドレイン取り出し電極５１を形成するようにし
たものである。
【００４７】このような構成によっても、上述した第
１，第２，第３の実施例と同様な効果を得ることができ
る。また、上述した第１，第２，第３および第４の各実
施例においては、いずれも低濃度Ｎ型層１２の主表面に
ゲートポリシリコン電極１９を設けてなる電力用ＭＯＳ
型ＦＥＴを例に説明したが、たとえばゲート電極をトレ
ンチ型に構成してなる、いわゆる、縦型ＭＯＳＦＥＴ
（Ｕ−ＭＯＳＦＥＴ）にも本発明は容易に適用できる。
１，第２，第３の実施例と同様な効果を得ることができ
る。また、上述した第１，第２，第３および第４の各実
施例においては、いずれも低濃度Ｎ型層１２の主表面に
ゲートポリシリコン電極１９を設けてなる電力用ＭＯＳ
型ＦＥＴを例に説明したが、たとえばゲート電極をトレ
ンチ型に構成してなる、いわゆる、縦型ＭＯＳＦＥＴ
（Ｕ−ＭＯＳＦＥＴ）にも本発明は容易に適用できる。
【００４８】図５は、本発明の第５の実施例にかかるＵ
−ＭＯＳＦＥＴの概略構成を示すものである。このＵ−
ＭＯＳＦＥＴは、たとえば、Ｐ型基板６１上に低濃度Ｎ
型層６２が設けられ、この低濃度Ｎ型層６２と上記Ｐ型
基板６１との間に部分的に上記低濃度Ｎ型層６２よりも
高濃度なＮ型埋込層６３が設けられ、このＮ型埋込層６
３の上部領域６２ａにおける上記低濃度Ｎ型層６２の主
表面にＰ型ベース領域６４が、また、このＰ型ベース領
域６４内にＮ+ ソース領域６５が、それぞれ拡散により
設けられている。
−ＭＯＳＦＥＴの概略構成を示すものである。このＵ−
ＭＯＳＦＥＴは、たとえば、Ｐ型基板６１上に低濃度Ｎ
型層６２が設けられ、この低濃度Ｎ型層６２と上記Ｐ型
基板６１との間に部分的に上記低濃度Ｎ型層６２よりも
高濃度なＮ型埋込層６３が設けられ、このＮ型埋込層６
３の上部領域６２ａにおける上記低濃度Ｎ型層６２の主
表面にＰ型ベース領域６４が、また、このＰ型ベース領
域６４内にＮ+ ソース領域６５が、それぞれ拡散により
設けられている。
【００４９】また、上記Ｎ+ ソース領域６５より上記Ｐ
型ベース領域６４を貫通して第１の溝部としてのゲート
用トレンチ６６が形成されるとともに、上記低濃度Ｎ型
層６２の主表面より上記Ｎ型埋込層６３に達する深さで
第２の溝部としての溝部６７が形成されている。
型ベース領域６４を貫通して第１の溝部としてのゲート
用トレンチ６６が形成されるとともに、上記低濃度Ｎ型
層６２の主表面より上記Ｎ型埋込層６３に達する深さで
第２の溝部としての溝部６７が形成されている。
【００５０】そして、ゲート酸化膜６８を介して、上記
ゲート用トレンチ６６内より上記低濃度Ｎ型層６２の主
表面にゲートポリシリコン電極６９が引き出され、さら
に、絶縁膜７０を介して、その上部にソース電極７１が
形成されている。
ゲート用トレンチ６６内より上記低濃度Ｎ型層６２の主
表面にゲートポリシリコン電極６９が引き出され、さら
に、絶縁膜７０を介して、その上部にソース電極７１が
形成されている。
【００５１】また、溝部６７内に低抵抗なポリシリコン
などを埋め込んで、上記Ｎ型埋込層６３につながるドレ
イン取り出し電極７２を形成してなる構成とされてい
る。このような構成によっても、上述した第１，第２，
第３，第４の実施例と同様な効果を得ることができると
ともに、さらなる小型化，高集積化を図ることが可能と
なる。
などを埋め込んで、上記Ｎ型埋込層６３につながるドレ
イン取り出し電極７２を形成してなる構成とされてい
る。このような構成によっても、上述した第１，第２，
第３，第４の実施例と同様な効果を得ることができると
ともに、さらなる小型化，高集積化を図ることが可能と
なる。
【００５２】図６は、本発明の第６の実施例にかかるＵ
−ＭＯＳＦＥＴの概略構成を示すものである。このＵ−
ＭＯＳＦＥＴは、たとえば、上記した第５の実施例装置
の構成において、Ｎ型埋込層６３上のドレイン領域に対
応する部分に、このＮ型埋込層６３につながるＮ型埋込
領域６３ａを部分的に形成しておき、そのＮ型埋込領域
６３ａに達する深さで形成された溝部６７内を低抵抗な
ポリシリコンなどにより埋め込んで、ドレイン取り出し
電極７２を形成するようにしたものである。
−ＭＯＳＦＥＴの概略構成を示すものである。このＵ−
ＭＯＳＦＥＴは、たとえば、上記した第５の実施例装置
の構成において、Ｎ型埋込層６３上のドレイン領域に対
応する部分に、このＮ型埋込層６３につながるＮ型埋込
領域６３ａを部分的に形成しておき、そのＮ型埋込領域
６３ａに達する深さで形成された溝部６７内を低抵抗な
ポリシリコンなどにより埋め込んで、ドレイン取り出し
電極７２を形成するようにしたものである。
【００５３】このような構成によっても、上述した第
１，第２，第３，第４，第５の実施例と同様な効果を得
ることができるとともに、さらなる小型化，高集積化を
図ることが可能となる。
１，第２，第３，第４，第５の実施例と同様な効果を得
ることができるとともに、さらなる小型化，高集積化を
図ることが可能となる。
【００５４】しかも、上記ゲート用トレンチ６６および
溝部６７を同じ深さで形成することが可能となる、つま
り同一工程にて、上記ゲート用トレンチ６６と溝部６７
とを同時に形成できるようになるため、製造にかかる工
程の合理化が図れる。
溝部６７を同じ深さで形成することが可能となる、つま
り同一工程にて、上記ゲート用トレンチ６６と溝部６７
とを同時に形成できるようになるため、製造にかかる工
程の合理化が図れる。
【００５５】なお、これら第５，第６の実施例装置の場
合、上記ドレイン取り出し電極７２の代わりに、上記溝
部６７の側壁に高濃度なＮ+ ドレイン拡散層を形成し、
これをドレイン電極（いずれも図示していない）を介し
て取り出すように構成しても良い。
合、上記ドレイン取り出し電極７２の代わりに、上記溝
部６７の側壁に高濃度なＮ+ ドレイン拡散層を形成し、
これをドレイン電極（いずれも図示していない）を介し
て取り出すように構成しても良い。
【００５６】また、上述した第１〜第６の各実施例にお
いては、いずれもｐチャネル型の電力用ＭＯＳ型ＦＥＴ
を例に説明したが、たとえばｎチャネル型のＭＯＳＦＥ
Ｔにも適用可能である。
いては、いずれもｐチャネル型の電力用ＭＯＳ型ＦＥＴ
を例に説明したが、たとえばｎチャネル型のＭＯＳＦＥ
Ｔにも適用可能である。
【００５７】さらに、チップ表面からドレインを取り出
すようにしてなる電力用ＭＯＳ型ＦＥＴに限らず、たと
えばチップ表面からコレクタを取り出すようにしてなる
バイポーラＮＰＮトランジスタにも同様に適用できる。
すようにしてなる電力用ＭＯＳ型ＦＥＴに限らず、たと
えばチップ表面からコレクタを取り出すようにしてなる
バイポーラＮＰＮトランジスタにも同様に適用できる。
【００５８】図７は、本発明の第７の実施例にかかるバ
イポーラＮＰＮトランジスタの概略構成を示すものであ
る。このバイポーラＮＰＮトランジスタは、たとえば、
Ｐ型基板８１上に低濃度Ｎ型層８２が設けられ、この低
濃度Ｎ型層８２と上記Ｐ型基板８１との間に部分的に上
記低濃度Ｎ型層８２よりも高濃度なＮ型埋込層８３が設
けられ、このＮ型埋込層８３の上部における、上記低濃
度Ｎ型層８２の主表面にＰ型ベース拡散層８４が、ま
た、このＰ型ベース拡散層８４内にＮ+ 型エミッタ拡散
層８５が、それぞれ不純物の拡散により設けられてい
る。
イポーラＮＰＮトランジスタの概略構成を示すものであ
る。このバイポーラＮＰＮトランジスタは、たとえば、
Ｐ型基板８１上に低濃度Ｎ型層８２が設けられ、この低
濃度Ｎ型層８２と上記Ｐ型基板８１との間に部分的に上
記低濃度Ｎ型層８２よりも高濃度なＮ型埋込層８３が設
けられ、このＮ型埋込層８３の上部における、上記低濃
度Ｎ型層８２の主表面にＰ型ベース拡散層８４が、ま
た、このＰ型ベース拡散層８４内にＮ+ 型エミッタ拡散
層８５が、それぞれ不純物の拡散により設けられてい
る。
【００５９】また、上記低濃度Ｎ型層８２の主表面より
上記Ｎ型埋込層８３に達する深さで溝部８６が形成され
ている。そして、絶縁膜８７を介して、上記Ｐ型ベース
拡散層８４の上部にベース電極８８が、上記Ｎ+ 型エミ
ッタ拡散層８５の上部にエミッタ電極８９がそれぞれ形
成されるとともに、上記溝部８６内に不純物を含むポリ
シリコンが埋め込まれて上記低濃度Ｎ型層８２の主表面
に引き出されることにより、コレクタ取り出し電極９０
が形成されてなる構成とされている。
上記Ｎ型埋込層８３に達する深さで溝部８６が形成され
ている。そして、絶縁膜８７を介して、上記Ｐ型ベース
拡散層８４の上部にベース電極８８が、上記Ｎ+ 型エミ
ッタ拡散層８５の上部にエミッタ電極８９がそれぞれ形
成されるとともに、上記溝部８６内に不純物を含むポリ
シリコンが埋め込まれて上記低濃度Ｎ型層８２の主表面
に引き出されることにより、コレクタ取り出し電極９０
が形成されてなる構成とされている。
【００６０】このような構成とした場合、コレクタ領域
の抵抗成分を小さく抑えることが可能となるため、コレ
クタ−エミッタ間の飽和電圧を小さくできる。しかも、
コレクタ領域をトレンチ構造とすることにより、その
分、基板上の占有面積を小さくすることが可能となり、
小型化および高集積化を容易に実現し得る。
の抵抗成分を小さく抑えることが可能となるため、コレ
クタ−エミッタ間の飽和電圧を小さくできる。しかも、
コレクタ領域をトレンチ構造とすることにより、その
分、基板上の占有面積を小さくすることが可能となり、
小型化および高集積化を容易に実現し得る。
【００６１】したがって、この構成のバイポーラＮＰＮ
トランジスタを上述の電力用ＭＯＳ型ＦＥＴと組み合わ
せることにより、電力用ＭＯＳ型ＦＥＴとバイポーラＮ
ＰＮトランジスタとをモノリシックに集積してなる複合
型半導体装置においては、より一層の小型化，高集積化
が図れる。その他、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
トランジスタを上述の電力用ＭＯＳ型ＦＥＴと組み合わ
せることにより、電力用ＭＯＳ型ＦＥＴとバイポーラＮ
ＰＮトランジスタとをモノリシックに集積してなる複合
型半導体装置においては、より一層の小型化，高集積化
が図れる。その他、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
【００６２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、面積の増大を招くことなく、高性能化でき、小型化
および高集積化を図ることが可能な半導体装置およびそ
の製造方法を提供できる。
ば、面積の増大を招くことなく、高性能化でき、小型化
および高集積化を図ることが可能な半導体装置およびそ
の製造方法を提供できる。
【図１】この発明の第１の実施例にかかる複合型半導体
装置の概略構成を示す断面図。
装置の概略構成を示す断面図。
【図２】この発明の第２の実施例にかかる複合型半導体
装置の概略構成を示す断面図。
装置の概略構成を示す断面図。
【図３】この発明の第３の実施例にかかる複合型半導体
装置の概略構成を示す断面図。
装置の概略構成を示す断面図。
【図４】この発明の第４の実施例にかかる複合型半導体
装置の概略構成を示す断面図。
装置の概略構成を示す断面図。
【図５】この発明の第５の実施例にかかるＵ−ＭＯＳＦ
ＥＴの概略構成を示す断面図。
ＥＴの概略構成を示す断面図。
【図６】この発明の第６の実施例にかかるＵ−ＭＯＳＦ
ＥＴの概略構成を示す断面図。
ＥＴの概略構成を示す断面図。
【図７】この発明の第７の実施例にかかるバイポーラＮ
ＰＮトランジスタの概略構成を示す断面図。
ＰＮトランジスタの概略構成を示す断面図。
【図８】従来技術とその問題点を説明するために示す複
合型半導体装置の断面図。
合型半導体装置の断面図。
【図９】同じく、複合型半導体装置の電力用ＭＯＳ型Ｆ
ＥＴにおける電流の経路を説明するために示す断面図。
ＥＴにおける電流の経路を説明するために示す断面図。
【図１０】同じく、複合型半導体装置の電力用ＭＯＳ型
ＦＥＴにおけるオン抵抗を説明するために示す断面図。
ＦＥＴにおけるオン抵抗を説明するために示す断面図。
１１，６１，８１…Ｐ型基板、１２，６２，８２…低濃
度Ｎ型層、１３，６３，８３…Ｎ型埋込層、１３ａ，６
３ａ…Ｎ型埋込領域、１４…Ｐ型分離拡散層、１５…Ｎ
型ドレイン拡散層、１６，６４…Ｐ型ベース領域、１
７，６５…Ｎ+ ソース領域、１８，６８…ゲート酸化
膜、１９，６９…ゲートポリシリコン電極、２０，７
０，８７…絶縁膜、２１，７１…ソース電極、２２…ド
レイン電極、２３，８４…Ｐ型ベース拡散層、２４，８
５…Ｎ+ 型エミッタ拡散層、２５…Ｎ+コレクタ拡散
層、２６，８８…ベース電極、２７，８９…エミッタ電
極、２８…コレクタ電極、３１，６７，８６…溝部、４
１…ドレイン領域、５１，７２…ドレイン取り出し電
極、６６…ゲート用トレンチ、９０…コレクタ取り出し
電極。
度Ｎ型層、１３，６３，８３…Ｎ型埋込層、１３ａ，６
３ａ…Ｎ型埋込領域、１４…Ｐ型分離拡散層、１５…Ｎ
型ドレイン拡散層、１６，６４…Ｐ型ベース領域、１
７，６５…Ｎ+ ソース領域、１８，６８…ゲート酸化
膜、１９，６９…ゲートポリシリコン電極、２０，７
０，８７…絶縁膜、２１，７１…ソース電極、２２…ド
レイン電極、２３，８４…Ｐ型ベース拡散層、２４，８
５…Ｎ+ 型エミッタ拡散層、２５…Ｎ+コレクタ拡散
層、２６，８８…ベース電極、２７，８９…エミッタ電
極、２８…コレクタ電極、３１，６７，８６…溝部、４
１…ドレイン領域、５１，７２…ドレイン取り出し電
極、６６…ゲート用トレンチ、９０…コレクタ取り出し
電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｓ ３２１ Ｒ
Claims (11)
- 【請求項１】 第１導電型の基板と、 この基板上に形成された第２導電型の第１の領域と、 この第１の領域と前記基板との間に設けられた、前記第
１の領域よりも高濃度な第２導電型の第２の領域と、 前記第１の領域の主表面に形成された素子領域と、 前記第１の領域の主表面から前記第２の領域に達する深
さで形成された溝部と、 この溝部に設けられ、前記第１の領域の主表面に前記第
２の領域を引き出すための低抵抗領域とを具備したこと
を特徴とする半導体装置。 - 【請求項２】 前記低抵抗領域は、前記溝部の側壁に形
成された、前記第１の領域よりも高濃度な第２導電型の
領域からなることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記第２導電型の第２の領域上には前記
第１の領域よりも高濃度な第２導電型の領域が部分的に
設けられ、前記溝部は、この部分的に設けられた第２導
電型の領域に達する深さで形成されてなることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 第１導電型の基板と、 この基板上に形成された第２導電型の第１の領域と、 この第１の領域と前記基板との間に設けられた、前記第
１の領域よりも高濃度な第２導電型の第２の領域と、 前記第１の領域の主表面に形成された第１導電型のベー
ス領域と、 このベース領域内に形成された第２導電型のソース領域
と、 このソース領域内より前記ベース領域を貫通して形成さ
れた第１の溝部と、 この第１の溝部に絶縁膜を介して形成されたゲート電極
と、 前記第１の領域の主表面から前記第２の領域に達する深
さで形成された第２の溝部と、 この第２の溝部に形成されたドレイン取り出し領域とを
具備したことを特徴とする半導体装置。 - 【請求項５】 前記第２導電型の第２の領域上には前記
第１の領域よりも高濃度な第２導電型の領域が部分的に
設けられ、前記第２の溝部は、この部分的に設けられた
第２導電型の領域に達する深さで形成されてなることを
特徴とする請求項４に記載の半導体装置。 - 【請求項６】 第１導電型の基板上に第２導電型の第１
の領域を形成する工程と、 この第１の領域を形成する前に、前記基板上に、前記第
１の領域よりも高濃度な第２導電型の第２の領域を形成
する工程と、 前記第１の領域の主表面から前記第２の領域に達する深
さで溝部を形成する工程と、 この溝部に、前記第１の領域の主表面に前記第２の領域
を引き出すための低抵抗領域を形成する工程と、 前記第１の領域の主表面に素子領域を形成する工程とか
らなることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記工程における低抵抗領域の形成は、
前記溝部の側壁に、前記第１の領域よりも高濃度な第２
導電型の領域を不純物の拡散によって形成するものであ
ることを特徴とする請求項６に記載の半導体装置の製造
方法。 - 【請求項８】 前記第２導電型の第２の領域上に前記第
１の領域よりも高濃度な第２導電型の領域を部分的に設
けておき、前記溝部を、この部分的に設けられた第２導
電型の領域に達する深さで形成することを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項９】 第１導電型の基板上に第２導電型の第１
の領域を形成する工程と、 この第１の領域を形成する前に、前記基板上に、前記第
１の領域よりも高濃度な第２導電型の第２の領域を形成
する工程と、 前記第１の領域の主表面に第１導電型のベース領域を形
成する工程と、 このベース領域内に第２導電型のソース領域を形成する
工程と、 このソース領域内より前記ベース領域を貫通して第１の
溝部を形成する工程と、 この第１の溝部に絶縁膜を介してゲート電極を形成する
工程と、 前記第１の領域の主表面から前記第２の領域に達する深
さで第２の溝部を形成する工程と、 この第２の溝部にドレイン取り出し領域を形成する工程
とからなることを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記第２導電型の第２の領域上に前記
第１の領域よりも高濃度な第２導電型の領域を部分的に
設けておき、前記第２の溝部を、この部分的に設けられ
た第２導電型の領域に達する深さで形成することを特徴
とする請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記工程におけるドレイン取り出し領
域の形成は、前記第２の溝部内に低抵抗領域を埋め込む
ものであることを特徴とする請求項９に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6117049A JPH07326742A (ja) | 1994-05-30 | 1994-05-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6117049A JPH07326742A (ja) | 1994-05-30 | 1994-05-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07326742A true JPH07326742A (ja) | 1995-12-12 |
Family
ID=14702165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6117049A Pending JPH07326742A (ja) | 1994-05-30 | 1994-05-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07326742A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1994
- 1994-05-30 JP JP6117049A patent/JPH07326742A/ja active Pending
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