JP2001077354A - 縦型絶縁ゲート半導体装置 - Google Patents

縦型絶縁ゲート半導体装置

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Abstract

(57)【要約】 【目的】 縦型MOSトランジスタにおいて、オン抵抗を
増大させることなく高耐圧特性を向上させることを目的
とする。 【構成】 半導体基板の表面にソース電極、裏面にドレ
イン電極を有する縦型MOSトランジスタのゲート電極下
部において、ドレイン領域となる半導体基板に、Pウエ
ル拡散層と離間する、電界を緩和させるためのP型不純
物層を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はモーター制御回路、あるい
は電源回路などに使用されるパワー MOSトランジスタの
構造とその製造方法に関するものである。
【０００２】
【従来の技術】従来、パワー MOSトランジスタにおいて
種々の構造が提案されているが、概ね電流を半導体基板
の縦方向に流すことを特徴とする縦型MOSトランジスタ
であるＶＤＭＯＳ (Vertical Diffusion MOS)トランジ
スタ構造が基本となっている。それは、基板全体をドレ
イン構造としているため低抵抗となり、大電流を流せる
ことと、更に、高耐圧化、低熱抵抗化し易いということ
によるためである。
【０００３】図１は従来におけるＶＤＭＯＳトランジス
タの断面図であり、Nチャンネル型を示す。ＶＤＭＯＳ
トランジスタのドレイン領域はN型半導体基板１により
構成され、ソース領域はN＋拡散層6と、そしてPウエル
層２及び電圧を印加するためのP＋拡散層７で構成され
る。動作は、ゲート電極５に所望の電圧を印加すると、
ドレインとなるN型半導体基板１よりソースであるN＋拡
散層6にゲート電極５下部の半導体表面を電流が流れ
る。この時の電流量は通常のMOSトランジスタと同様、
ゲート電圧、ドレイン電圧により制御される。
【０００４】
【発明が解決しようとする課題】近年ＶＤＭＯＳトラン
ジスタの応用分野が拡がり、より高性能化したものが望
まれている。そのためには、パワー MOSトランジスタの
最重要特性であるオン抵抗の低減化が必要である。ＶＤ
ＭＯＳトランジスタのオン抵抗は、MOSトランジスタのチ
ャンネル抵抗とN型半導体基板の抵抗(縦方向)のシリー
ズから成るが、チャンネル抵抗はゲート長を短くするほ
ど小さくすることが可能である。よって、オン抵抗の低
減化にはゲート長を短く、そして基板抵抗を下げること
で達成されるはずである。
【０００５】しかし、図１から明らかなように、ＶＤＭ
ＯＳトランジスタのゲート長はN型半導体基板1上に形成
したPウエル拡散層2の接合深さにより決定されている。
そして、ＶＤＭＯＳトランジスタのソース側のゲート端
よりPウエル拡散層２を形成するため、チャンネル領域
はPウエル拡散層２の横方向拡がり長により決定され
る。従って、ゲート長を短くするためにはPウエル拡散
層2を浅く形成することが必要となる。
【０００６】一方、ＶＤＭＯＳトランジスタの特性の１
つとして、高耐圧性がある。用途によっては1000V程度
の耐圧が要求されるが、通常でも数100V程度の高耐圧性
が必要である。高耐圧化のためPウエル拡散層２を深く
形成し、耐圧が決定されるPウエル拡散層２の形状を極
力滑らかにすることで曲率を小さくし、Pウエル拡散層
２での電界集中を回避している。また、基板抵抗も空乏
層の見地からすると高耐圧化のためには100Ω.cm程度の
高抵抗基板を選定する必要がある。以上より、高耐圧特
性を保持するには、Pウエル拡散層２は深くかつ、N型半
導体基板の抵抗は高くする必要があるが、これはオン抵
抗の減少とは相反してしまうといった問題があった。
【０００７】
【課題を解決するための手段】以上のオン抵抗の低減化
の困難さの問題を解決するために、本発明においては、
従来のＶＤＭＯＳトランジスタにおけるN型半導体基板
とPウエル拡散層の角部の間に電界を緩和させるためのP
型不純物領域を形成したものである。
【０００８】
【作用】本発明においては、Pウエル拡散層の角部近傍
に設けたP型不純物拡散層(電界緩和層)によりドレイン
とPウエル拡散層間の電界が弱まるため、トランジスタ
の高耐圧化が可能となる。よって、Pウエル拡散層の深
さを浅くすることができるためＶＤＭＯＳトランジスタ
のゲート長を短くできる。また、Pウエル拡散層の浅接
合化により、 半導体基板の厚さを決めるパラメータで
あるPウエル拡散層深さ、及びPウエル層からの空乏層拡
がりも小さくなるため、基板の厚さもより薄くすること
ができる。従って、高耐圧特性を維持したままオン抵抗
を減少させることができる。
【０００９】
【発明の実施の形態】図２は本発明におけるNチャンネ
ル型ＶＤＭＯＳトランジスタの構造(単位セル)を説明す
るための断面図である。10〜100Ω.cm程度のN型半導体
基板１０１上に１対のPウエル拡散層１０２を形成され
ている。濃度１E１６cm-3,深さ２um程度である。この構
造がＶＤＭＯＳトランジスタの単位セルとなる。N型半
導体基板１０１はドレイン領域となる。図２に示めされ
たようにPウエル拡散層の角部近傍、すなわち一対のPウ
エル拡散層１０２に挟まれたN型半導体基板１０１に電
界緩和層となるP型不純物層１０３を形成する。
【００１０】P型不純物層１０３はPウエル拡散層１０２
には接触せず数umの離間して形成される。その濃度はP
ウエル拡散層１０２とN型半導体基板(ドレイン)１０１
間との電界を緩和するように、通常1E16〜18cm-3程度の
範囲で最適化される。さらにその深さはPウエル拡散層
１０２深さを考慮して最適に設定する。
【００１１】１０３は素子間を分離するための１um程度
のフィールト゛酸化膜であり、膜厚は使用電圧に応じて設定
される。そして、Pウエル拡散層１０２の拡がり領域に
相当する部分で、かつ、半導体基板表面にゲート酸化膜
１０５およびゲート電極１０６が配置されている。さら
に、１０７はPウエル拡散層１０２表面に形成したソー
ス領域となるN＋拡散層である。また１０８はPウエル拡
散層の電極をとるためのP＋拡散層である。
【００１２】次に本発明におけるＶＤＭＯＳトランジス
タの製造方法を図３乃至図５に基づいて説明する。 図
３において、先ずN型半導体基板１０１を用意する。あ
るいは高濃度不純物半導体上に低濃度不純物半導体が形
成されたN on N＋型半導体基板でも可能であり、N層は
エピタキシャル法により形成してもよい。 N型半導体基
板１０１に電界緩和層となるP型不純物層１０３を形成
する。通常のホトリグラフィー、エッチング技術を用い
てパターニング゛した後、ボロンをイオン注入法で導入
して形成する。濃度は１E１７cm-3、深さは約1um程度で
ある。その後、10〜100Ω.cmの抵抗で、厚さが10〜100u
m程度のエピタキシャル層をCVD法によりN型半導体基板
１０１上全面に形成する。抵抗、エピタキシャル膜厚等
は、Pウエル拡散層の深さと要求される耐圧値等により
最適化される。
【００１３】また、エピタキシャル層形成後高エネルギ
ーイオン注入法によりボロンを直接導入する方法もあ
る。この場合は拡散工程が無い分工程が簡素化できる。
そして、この方法を使用する場合は必ずしもエピタキシ
ャル層は必要なく、通常のN型シリコン基板のみでも本
構造を達成可能である。次に、図４に示すようにフィー
ルド゛領域に寄生チャンネル防止と低ゲート容量化のた
めの厚いシリコン酸化膜であるフィールド酸化膜１０４
を熱酸化法で形成し、そして、ゲート酸化膜１０５を10
0〜1000程度の厚さで形成し、さらにゲート電極１０６
となる低抵抗化したポリシリコン膜をCVD法で2000〜500
0程度の厚さで形成する。ゲート構造としてはポリシリ
コン膜と高融点金属膜(W,Ti等)を積層したポリサイド膜
でもよい。
【００１４】次に図５に示すようにゲートパターンをマ
スクにボロンをイオン注入法等により、Pウエル拡散層
１０２をN型半導体基板１０１に形成する。ドーズ量は1
E13cm-2程度で、さらに熱拡散で基板内に所望の深さ拡
散する。この時、Pウエル層１０２はゲート端を起点に
横方向にも拡がるが、この拡がり幅とゲート長がほぼ一
致するように拡散条件を設定することが好ましい。その
後、ソース領域１０６をリンまたは砒素をイオン注入法
を用いて、濃度１E２０cm-3,深さ０．５um 程度に形成
する。さらに、Pウエル拡散層102内にその電極となるP
＋拡散層１０８を濃度１E２０cm-3,深さ０．５um 程度
に形成する。
【００１５】
【発明の効果】以上、説明したように、本発明のＶＤＭ
ＯＳトランジスタは以下の利点を有する。P型不純物拡
散層をPウエル拡散層とN型半導体基板間に設置し、電界
緩和構造として作用させているため、ドレインからの高
電界を緩和でき、使用可能な電圧制限を拡げられる。ま
た、この電界緩和効果によりPウエル拡散層深さを浅く
できるため、MOSのチャンネル層幅の短チャンネル化、
ならびに基板厚さの低減、を同時に図れる。よってＶＤ
ＭＯＳトランジスタの重要特性であるオン抵抗を低減化
でき、素子の高性能化を達成できる。
【図面の簡単な説明】
【図１】従来技術におけるＶＤＭＯＳトランジスタの断
面図である。
【図２】本発明におけるＶＤＭＯＳトランジスタの断面
図である。
【図３】本発明におけるＶＤＭＯＳトランジスタの製造
方法を示す工程図である。
【図４】本発明におけるＶＤＭＯＳトランジスタの製造
方法を示す工程図である。
【図５】本発明におけるＶＤＭＯＳトランジスタの製造
方法を示す工程図である。
【符号の説明】
１ １０１ N型半導体基板 ２ １０３ Pウエル拡散層 ３ １０４ フィールド酸化膜 ４ １０５ ゲート酸化膜 ５ １０６ ゲート電極 ６ １０７ N＋拡散層 ７ １０８ P＋拡散層 ８ １０９ Pウエル拡散層周辺の空乏層 １０２ P型不純物層（電界緩和層）

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 裏面を第１導電型のドレイン領域を有す
    る第1導電型の半導体基板と、該半導体基板の表面に形
    成される第１導電型の一対のソース領域と、該ソース領
    域を囲む第２導電型の第1の不純物拡散層領域と、該一
    対のソース領域間の該半導体基板の表面に形成されるゲ
    ート電極を有する縦型絶縁ゲート半導体装置において、 前記ゲート電極の下部にあって、前記第1の不純物拡散
    層領域と離間する第２導電型の不純物拡散層領域が形成
    されていることを特徴とする縦型絶縁ゲート半導体装
    置。
  2. 【請求項２】 前記第２導電型の不純物拡散層領域は電
    界緩和層であることを特徴とする請求項１記載の縦型絶
    縁ゲート半導体装置。
JP24561799A 1999-08-31 1999-08-31 縦型絶縁ゲート半導体装置 Withdrawn JP2001077354A (ja)

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