JPH05259444A - 低濃度にドープされたドレインを有するラテラルmos電界効果トランジスタ及びその製造方法 - Google Patents
低濃度にドープされたドレインを有するラテラルmos電界効果トランジスタ及びその製造方法Info
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Abstract
OSトランジスタのブレークダウン電圧を高める。 【構成】 LDDラテラルDMOSトランジスタは、第
1の導電型式の基板505上の第1の導電型式の低濃度
に注入されたエピタキシャル層512内に提供される。
第1の導電型式の高濃度に注入された埋込み層501
は、LDDラテラルDMOSトランジスタで、シリコン
表面下の多数の等電位分布を除去することによって得ら
れる。ゲートプレート511は、ゲート509及びドリ
フト領域のゲートエッジの上部にある。任意のNウエル
506は、シリコン表面下の電界を形成するためのより
良い適応性を提供する。埋込み層501もまた、LDD
ラテラルダイオードの電界を減少し、カソード−アノー
ド間の逆再生特性を改良する。
Description
コンダクタ(MOS)電界効果装置に関し、特にラテラ
ル2重拡散MOS(DMOS)電界効果トランジスタに
関する。 【0002】 【従来の技術】低濃度にドープされたドレイン(LD
D)領域を有するタイプのラテラル2重拡散金属酸化物
半導体(ラテラルDMOS)トランジスタ(または“L
DDラテラルDMOSトランジスタ”)は、しばしば高
電圧集積回路に存在する。これらのLDDラテラルDM
OS素子の中でも、論理機能を実行するために用いられ
る低電圧素子との集積が比較的容易なために、自己絶縁
素子がとりわけ好ましい。自己絶縁素子は、Nチャネル
素子に於ては、各トランジスタのN+ドレイン及びソー
ス領域が、これらの各ドレイン及びソース領域とP型基
板との間に形成された逆バイアスされたPN接合によっ
て、他のトランジスタのN+ドレイン及びソース領域か
ら分離されているために、そのように呼ばれる。自己絶
縁DMOS素子は、接合絶縁されたLDDラテラルDM
OS素子または誘電体絶縁されたLDDラテラルDMO
S素子に比べ、自己絶縁のため必要とする領域が小さい
ため、コストが比較的低い。上述されたLDDラテラル
のDMOS素子の様々なタイプの外観は、1986年1
2月の電子装置に関するIEEEの会報第ED−33
巻、第12号の1936頁から1939頁の、ビー・バ
リガ(B. Baliga)によって記述された“電力集積回路
に対する簡単な概観”に記述されている。 【0003】図1は、2重拡散されたN+ソース領域1
02及びPボディ領域103を表わす、NチャネルLD
DラテラルDMOSトランジスタ100の断面図であ
る。Pボディ及びソース領域102及び103は、通
常、導体120に接続されており、その導体120は、
P+接触領域101を通してPボディ領域108と接続
している。トランジスタ100のドレインは、N−LD
Dまたはドリフト領域122及びN+接触領域107に
よって形成される。トランジスタ100は、ゲート10
9の電圧によって制御され、そのゲート109は、ゲー
ト酸化層110の上方に位置し、絶縁層121に囲まれ
ている。高濃度P+領域104が、良好な接触をもたら
すために、任意にP−基板105に形成される。この高
濃度P領域104は、トランジスタ100のブレークダ
ウン電圧と、トランジスタ100に関連する寄生の静電
容量の増加のいずれに対しても大きな影響を及ぼさな
い。所望に応じたNウェル106もまた、より高いブレ
ークダウン電圧を必要とする、より長いドリフト領域の
高電圧装置に適する“高濃度”ドレイン領域を提供する
ために形成される。もしドリフト領域122が非常に低
濃度にドープされているならば、トランジスタのブレー
クダウンはしばしば、N+接触領域107(“ドレイン
エッジ”)に続くドリフト領域122のエッジに関連す
る高い電界中で起こる。一方、もしドリフト領域122
が比較的より高濃度にドープされているならば、ブレー
クダウンは、ゲート109(“ゲートエッジ”)に続く
ドリフト領域122のエッジで、より頻繁に起きる。ド
リフト領域122がより高濃度にドープされているた
め、トランジスタ100の導通抵抗を減少し、それによ
って高い飽和電流を可能にする。しかしながら、ドリフ
ト領域122のゲートエッジ付近の表面でのブレークダ
ウンは、多少の電荷をゲート酸化物110の中に残すこ
ともあり、信頼度の問題及び不安定なブレークダウン電
圧をもたらす。 【0004】図2は、トランジスタ100が“オフ”状
態にある時の電位分布を示す。(図2に於て所望に応じ
た高濃度N+領域104及び所望に応じたNウェル10
6は示されていない。)図2に示すように、高い電界
は、ドリフト領域122のゲートエッジに“集中”して
配置された等電位線によって示される。ゲートエッジで
の高い電界の分布は、トランジスタ110のブレークダ
ウン電圧を低くする。 【0005】図3は、等電位線の集中を軽減するため、
従来の技術に於ける1つの方法を示しており、それによ
ってトランジスタ100のブレークダウン電圧は高くな
る。図3に示すように、ゲート109またはソース領域
102のいずれか一方に電気的に接続された、フィール
ドプレートと呼ばれる導体111は、ドリフト領域12
2のゲートエッジの上方に位置する。図3に示すよう
に、フィールドプレート111の存在は、シリコン表面
上方のドリフト領域122のゲートエッジでの等電位線
の集中を減少し、ゲートエッジの電界の強度を低くす
る。フィールドプレート111は、ポリシリコンまたは
金属を用いることで形成される。(フィールドプレート
が、ゲート109と電気的に接続されている時、フィー
ルドプレートはまた、“ゲートプレート”と呼ばれ
る。)しかしながら、N−ドリフト領域122の側壁
(矢印Aによって示されている)に、強い電界が残って
いる。一方、ゲートプレートを用いた、等電位線の集中
を減少する方法は、満足すべきものではなく、特にその
理由は、N−ドリフト領域122のドーパント濃度の合
理的で期待された過程の変更が、そのような電界の集中
を一層悪化させるためである。 【0006】LDDラテラルDMOSトランジスタのブ
レークダウン電圧を増加するためのもう1つの方法は、
減少された表面電界(RESURS)技術によって獲得
され、その技術は、1979年12月の国際電子装置会
議の技術ダイジェストの238頁から241頁に於てジ
ェイアペルス(J. Appels)その他の者によって“高電
圧で薄い層を有する装置(RESURF装置)”に於て
議論されている。RESURF技術は、P−基板の表面
の低濃度にドープされたN−エピタキシャル層内のLD
DラテラルDMOSトランジスタを提供する。 【0007】図4は、電界を形成するP+埋込み層20
1を有する接合絶縁されたRESURFラテラルDMO
Sトランジスタ200を示す。図4で、トランジスタ2
00は、P−基板205の表面に形成されたN−エピタ
キシャル層206の中に製造されている。トランジスタ
200は、N+ソース及びドレイン領域202及び20
7、Pボディ領域203及びゲートと酸化層210の上
方に形成され絶縁層221に囲まれたゲート209を有
する。N+ソース領域202及びPボディ領域203
は、金属皮膜で覆われた物質220によって接続されて
いる。加えて、トランジスタ200は、P+絶縁層20
4から延在しドリフト領域222のゲートエッジを越え
てゲート領域の下に水平に到達する電界形成P+埋込み
層201を備えている。図4で、RESURS効果を原
因とする、増加したブレークダウン電圧に加えて、電界
形成P+埋込み層201は、ゲート209の下の領域に
並ぶN−エピタキシャル層206内の等電位線を“集中
しない”状態にすることによって、ブレークダウン電圧
をより高める。同様のトランジスタが、“ラテラル2重
拡散MOSトランジスタ装置”という名称の米国特許第
4,300,150号に開示されている。 【0008】図4のRESURFラテラルDMOSトラ
ンジスタ200は、RESURF技術及び電界形成P+
埋込み層201の両方を使用することによって、そのブ
レークダウン電圧を高めるが、P+絶縁層204のため
の付加的な領域が必要とされるので、RESURFラテ
ラルDMOSトランジスタ200は、パッキング密度の
立場からコスト高となる。加えて、P+絶縁領域204
は、N+ソース領域202、Pボディ領域203及エピ
タキシャル領域206によって形成された高利得の寄生
バーチカルNPNトランジスタのエミッタ−ベース間の
接合を短絡するために、図4に示すように適切に形成さ
れなければならない。エミッタ−ベース間の接合を短絡
することは、“共通エミッタベースオープンブレークダ
ウン電圧スナップバック”(“BVCEOスナップバッ
ク”)として知られる、装置を破壊する現象を妨げる。
P+絶縁領域204を製造するにあたり、絶縁を確実な
ものにするために、P+拡散が、N−エピタキシャル層
を貫通しP−基板に達することを確実にする注意が必要
である。 【0009】更に、図4のRESURFラテラルDMO
Sトランジスタ200のPボディ領域203は、N−エ
ピタキシャル層206との逆バイアス接合を形成する。
そのような逆バイアス接合は、RESURFラテラルD
MOSトランジスタ200のパンチスルー(障壁を低く
する)ブレークダウン劣化の可能性を増加させる。結果
として他のバイポーラまたは高い電圧の装置を集積する
可能性は、RESURFラテラルDMOSトランジスタ
の設計要件によって限定される。 【0010】従って、ドリフト領域のゲートエッジに於
ける減少したピーク電界を有する、自己絶縁されたLD
DラテラルDMOSトランジスタは、非常に有望であ
る。そのようなトランジスタは、信頼度またはブレーク
ダウン電圧の低下なしに、ドリフト領域のより高いドー
パント濃度を許す。更に、そのような自己絶縁されたL
DDラテラルDMOSトランジスタは、RESURF型
のラテラルDMOSトランジスタ内のP+絶縁層の領域
的な不利益を負わずに、ブレークダウン電圧及び信頼度
の特性を提供し、設計者がより自由に、バーチカルNP
Nトランジスタを提供するような他の目的のために、よ
り厚いエピタキシャル層を選択し使用することを許可す
る。 【0011】 【発明が解決しようとする課題】本発明の目的は、等電
位線のゲートへの集中を減少させ、DMOSトランジス
タのブレークダウン電圧を高めることである。 【0012】 【課題を解決するための手段】本発明の構造及び方法に
従えば、自己絶縁されたLDDラテラルDMOSトラン
ジスタは、RESURFトランジスタの加えられた領域
コストなしにゲートエッジに於けるピーク電界を減少し
て提供される。自己絶縁されたLDDラテラルDMOS
トランジスタは、二重に拡散されたボディ領域、埋込み
層及び基板と同じ導電型式を有する、高濃度にドープさ
れたエピタキシャル層内に形成される。埋込み層は、実
質上ソース領域の下から実質上ドリフト領域の下へ延在
する。 【0013】1つの実施例では、導電性のゲートプレー
ト(それは金属、ドープされたポリシリコンまたはその
他の所望に応じた適切な導電性の物質である)は、自己
絶縁されたラテラルDMOSトランジスタのゲート領域
の上方に提供される。他の実施例では、高濃度ボディ拡
散領域が、自己絶縁されたDMOSトランジスタ内に提
供される。他の実施例では、高濃度ドレイン拡散領域
が、自己絶縁されたDMOSトランジスタ内に提供され
る。更に異なる実施例では、自己絶縁されたLDDラテ
ラルDMOSトランジスタのゲート、P+埋込み層及び
ドリフト領域が、ドレイン領域を囲む実質上環状の構造
を形成する。これらの実施例では、埋込み層は、上述さ
れた構造または複数の構造と共に、電界の集中を減少す
ることにより、ブレークダウン電圧を増加するための電
界形成の適応性を提供する。 【0014】本発明の他の実施例では、ドリフト及びP
+埋設領域は、ドレイン領域を囲む実質上環状の構造を
形成する。とはいえ本実施例では、ドリフト領域の唯1
つの部分が、フィールド酸化膜領域及びドリフト領域に
よって形成される“不活性エッジ”に当接するドリフト
領域の他の部分であるチャネル領域によって区別され
る。不活性エッジの下のP+埋込み層は、不活性エッジ
の電界強度を減少するために提供される。 【0015】本発明の他の実施例では、ダイオードが、
LDDラテラルDMOSトランジスタの活性チャネル領
域を取り除くことによって形成される。P+埋込み層
は、ドリフト領域及びフィールド酸化膜領域の接合部の
電界を減少させ、カソード−アノード間の逆再生特性を
改善する。 【0016】本発明の他の実施例では、フィールド酸化
膜領域は、ゲートを形成する前にドリフト領域の上に形
成される。ゲートは、フィールド酸化膜領域の上に延在
するので、チャネル及びドリフト領域間の接合部で、電
界強度を減少させる。 【0017】本発明は、添付の図面と共に以下に提供さ
れる詳細な記述の考慮に基づいて、より良く理解される
であろう。 【0018】 【実施例】図5は、本発明の1つの実施例に基づいて提
供されたLDDラテラルDMOSトランジスタ500の
断面図である。LDDラテラルDMOSトランジスタ5
00は、ゲート509、ドリフト領域522及びP+埋
込み層501が、ドレイン領域の周囲を取り囲む実質上
環状の構造を有する。 【0019】この実施例では、図5に示すように、LD
DラテラルDMOSトランジスタ500は、P−基板5
05上の低濃度にドープされたP−エピタキシャル層5
12によって形成されている。エピタキシャル層512
は、概ね1.0×1014/cm3から5.0×1014/cm3
のドーパント(例えばボロン)濃度を有し、ドーパント
濃度は、8.0×1015/cm3となることもある。エピ
タキシャル層の深さは、集積回路内の全ての装置の所定
の動作条件に基づいて選択される。同様に、前記P−
(例えばボロンをドープされた)基板505の抵抗率
は、集積回路内に於てトランジスタ500と共に集積さ
れた全ての装置の所定の最大動作電圧を考慮することに
よって選択される。500ボルト以上の動作電圧に対
し、30〜50Ωcmの抵抗率が用いられる。しかしなが
ら、より高い電圧動作(例えば1000ボルトまたはよ
り以上の電圧)のために、900Ωcm以上の高い抵抗率
が用いられる。 【0020】P−エピタキシャル層512は、高温度の
化学蒸着法(CVD)または当業者に知られている他の
適切な技術によって堆積される。P−エピタキシャル層
512を形成する前に、P+埋込み層501は、イオン
注入のような普通の技術によって、P−基板505の表
面の近くに形成される。P−エピタキシャル層512を
形成する過程で、P+埋込み層501は、P−エピタキ
シャル層512の表面に向かって後方に拡散する。形成
過程の熱サイクル数に依存して、P+埋込み層501の
最終的なドーパント濃度が1016/cm3のオーダーにな
るように、初期のドーパント濃度が供給される。本実施
例で、60KeVでの5.0×1014/cm3のボロンの
注入量は、P+埋込み層501の所定の最終的なドーパ
ント濃度を供給する。後方への拡散は、8ミクロン程で
あり、この厚さは、P−エピタキシャル層512が可能
な最小の深さを限定する。 【0021】図5は、Pボディ領域502とP−基板5
05の間の良好な接続を提供する高濃度P+領域504
を示す。もしイオン注入法が、高濃度P+領域504を
形成するために用いられるならば、60KeVでの10
15/cm2を超過するボロンの注入量が使用される。代わ
って、P+領域504は、気体または固体のボロンソー
スからのP+の先行する蒸着法を用いることによって形
成される。Pボディ領域503はLDDラテラルDMO
Sトランジスタ500の閾値電圧を決定する。Pボディ
領域503を形成するために用いられる60KeVでの
注入量は、閾値電圧に依存して1.0×1013/cm2か
ら9.0×1013/cm2の範囲に及ぶが、概ね5.0×
1013/cm2の注入量である。共通N+/Pボディ領域
の接合の深さの閾値電圧は、N+ソース領域502とP
ボディ領域503の間の接合での相互作用によって決定
される正味の断面に依存して、0.7ボルトから3.0
ボルトに変化する。本実施例の製作過程で、Pボディ領
域503は、基板内部へ4ミクロンほどの深さだけ下方
向に拡散する。図4に示すトランジスタ200のよう
な、RESURF型LDDラテラルDMOSトランジス
タとは異なり、Pボディ領域503の近傍には、逆バイ
アス接合が存在しない。逆バイアス接合は、N+ドレイ
ン領域507とP−エピタキシャル層512の間に形成
され、その接合は、トランジスタ500のパンチスルー
ブレイクダウン効果に寄与するために、Pボディ領域5
03から離れた位置にある。 【0022】N+ソース領域502及びN+ドレイン領
域507は、注入量5.0×1015/cm2またはそれ以
上の注入量による通常の技術を用いて形成される。本実
施例では、燐及び砒素の50%−50%の混合が用いら
れるが、いずれの注入物も他方とは別に使用可能であ
る。本発明の以下に述べる利点のために、ドリフト領域
は、4.0×1012/cm2以上の合計の注入量(例えば
燐)によって形成され、その量は、従来技術に於て達成
できるドリフト領域のドーパント注入量のおよそ4倍に
当たる。従ってこのトランジスタ500の導通時の抵抗
は、従来技術のLDDラテラルDMOSトランジスタの
導通時の抵抗に比べかなり減少されたものとなる。 【0023】所望に応じたNウェル506もまた提供さ
れる。そのとき、Nウェル506の深さは、3ミクロン
から12ミクロンであり、そのドーパント濃度(例えば
燐)は1.0×1015/cm3から2.0×1016/cm3の
間である。もしNウェル506が注入されるならば、6
0から100KeVでの3.0〜8.0×1012/cm2
の注入量(例えば燐)が、概ね8.0×1015/cm3の
表面濃度を提供するために用いられる。P−MOSトラ
ンジスタとの集積を許可することに加えて、所望に応じ
たNウェル506は、付加的な電界形成の適応性(以下
に説明)を提供する。 【0024】所望に応じたP+領域513(例えばホウ
素をドープされた領域)は、ソース−Pボディ間の分路
を提供し、Pボディ領域503との良好な接触を提供す
る。もしP+領域513が提供されなければ、Pボディ
領域503は、ソース/ボディ結合520に直接または
高濃度P+領域504と共に接触する。トランジスタ5
00のゲート酸化層510及びゲート509は、通常の
方法を用いて形成される。 【0025】図5に示す構造には、RESURF型ラテ
ラルDMOSトランジスタとは異なり、BVCEOスナッ
プバックを受け入れ易い高利得の寄生バーチカルNPN
トランジスタが存在しない。BVCEOスナップバック現
象は、図4のRESURF型DMOSトランジスタ20
0と共に上述された。本実施例では、ソース及びドレイ
ン領域502及び507、及びP−エピタキシャル層及
びPボディ領域512及び503によって形成された長
いベース(低い利得)を有する唯一の寄生ラテラルNP
Nトランジスタが存在する。一方、トランジスタ500
は、BVCEOスナップバックを禁止するのにあまり適当
ではない。 【0026】本実施例では、所望に応じたゲートプレー
ト511(例えばアルミニウム)が、図2に示すゲート
プレートと共に既に上述された方法によって、シリコン
表面上の電荷の集中を減少するために提供される。ドリ
フト領域522のドレインエッヂで、電界の減少が要求
されるならば、ドレイン接触領域507の導電物質50
8は、フィールドプレートを形成するドリフト領域52
2のドレインエッジを超えて、絶縁層521の上方に延
在するように形成される。 【0027】図6に、トランジスタ500の等電位線の
分布が示されている。図6に示すように、P+埋込み層
501の存在は、等電位線がシリコン表面の下でより横
になり、ドレイン接触領域507の向きでより均等にな
るように、等電位線を押し出す。このようにして、図3
の矢印Aによって指示された等電位線の集中は、P+埋
込み層501の存在によって緩和される。一方、ドリフ
ト領域522のゲートエッジの電界を減少し、電界を表
面電荷から離れたバルクシリコンの内部へ移動させるこ
とによって、LDDMOSトランジスタ500のブレイ
クダウン電圧が高められる。このブレイクダウン電圧が
上昇することによって、ドリフト領域522のドーパン
ト濃度は、従来技術に比較し4倍に増加し、それに対応
して、トランジスタ500の導通抵抗が減少するので、
LDDラテラルDMOSトランジスタ500の高い電流
を保持する能力を増加させる。更に、ブレイクダウンは
バルク内に残留するので、アバランシェブレイクダウン
電圧は、安定な状態に留まり、酸化層521への充電は
最小になる。 【0028】図7は、本発明の変形実施例の、Nウェル
606を有するLDDラテラルDMOSトランジスタ6
00の等電位線の分布を示す。図5及び図7の各トラン
ジスタ500及び600の構造の比較を容易にするため
に、同じ参照番号が与えられている。図7は、Nウェル
606が、トランジスタ600の等電位線をバルクシリ
コンの内部へ押しやり、表面電荷から遠ざけることを示
す。一方、Nウェル606の深さを制御することは、ト
ランジスタ600を所望のブレイクダウン特性に適合す
るように変えるための、電界形成の適応性を提供する。
Nウェル606のようなNウェルは、200ボルト以上
の動作電圧で一般的に使用され、200ボルト以下の動
作電圧では殆ど一般的に使用されない。これは、200
ボルト以下の電圧では、所望のブレイクダウン特性がよ
り容易に得られるからである。Nウェルもまた、高電圧
で使用されるトランジスタの導通抵抗を減少する。 【0029】図8は、(a)図1に示されたものと同様
な、従来技術に於けるLDDラテラルDMOSトランジ
スタ、(b)(a)と同様な、LDDラテラルDMOS
トランジスタであって、図に示すようなゲートプレート
102を有するトランジスタ、及び(c)本発明に基づ
く、図に示すようなP+埋込み層を有するLDDラテラ
ルDMOSトランジスタ のシリコン表面上に沿った電
界強度を比較している。図8に於て、(a)のトランジ
スタは、構造800によって表現され、ゲートプレート
802及びP+埋込み層801を取り除いたものであ
る。(b)のトランジスタは、構造800によって表現
され、P+埋込み層801を取り除いたものである。
(c)のトランジスタは、構造800によって表現さ
れ、ゲートプレート802及びP+埋込み層801の両
方を有する。(a)、(b)及び(c)の3つのトラン
ジスタは、ドレインプレート804を有する。ドレイン
プレート804は、上述された方法によって、ドリフト
領域805のドレインエッジの電界分布を調整する。 【0030】図8に、シリコンの表面に沿った電界強度
が、x方向の距離に対して描かれている。図8に示すよ
うに、820、821及び822の番号が付けられた曲
線は、それぞれ上述された(a)、(b)及び(c)の
トランジスタの電界強度の曲線を表す。3本の曲線82
0、821及び822の全てで、電界強度は、ドリフト
領域805のゲートエッジ(点x1)でピークを迎え、
ドリフト領域805のドレインエッジ(点x4)で0に
近づくことがわかる。期待通りに、点x1での最も大き
い電界強度は、(a)のトランジスタの電界強度であ
る。(a)のトランジスタで、電界強度(曲線820)
は、ドリフト領域のゲートエッジからの距離が増加する
に従って急速に減少する。この場合の電界は、点x3及
びx4の間のドレインプレート804の存在によって加
減された割合で減少する。トランジスタ(b)の電界強
度(曲線821)は、ゲートプレート802の下の領域
では、曲線820より大きいかまたは小さい値であり、
ゲートプレート802の延在する部分を超え、点x2か
ら点x4へ移動する時、曲線820に示された減少の割
合と等しい実質上一定の割合で減少する。曲線820及
び821に示されたように、ゲート及びドレインプレー
ト802及び804は、それらのプレートの下で、シリ
コン表面に沿った電界強度を水平にする効果を有する。
しかしながら、本発明に基づく曲線822に更に示され
るように、P+埋込み層801を有するトランジスタ
(c)は、ドリフト領域805の全長(x1からx4)
に沿った実質上均一な電界強度の曲線を有する。 【0031】上述された利点に加え、図5のトランジス
タ500のP+埋込み層501のようなP+埋込み層
は、注入された小数キャリアの寿命を減少し、それによ
って、ドレイン507、P−エピタキシャル層512及
びP−基板505によって形成されたダイオードの逆再
生特性を改善する。更に、P+埋込み層511が形成さ
れた時に、同一の半導体基板の上に集積される論理回路
のような回路を形成するために用いられる低電圧NMO
Sトランジスタの下に、P+埋込み層が更に形成され
る。そのような低電圧NMOSトランジスタの下の埋込
み層は、集積回路がCMOSラッチアップ状態になるこ
とを減少する。 【0032】図9は、2つの低電圧CMOSトランジス
タ903及び904と同じ基板上に集積された、環状の
形状に形成されたLDDラテラルDMOSトランジスタ
901を示す。図9で、P+埋込み層905及び906
は、トランジスタ901の電界形成構造だけでなく、N
チャネルMOSトランジスタ904のラッチアップ抑制
構造をも提供する。一方平面図に於て、ドリフト、ドレ
イン、Pボディ、種々のP+埋設領域及びLDDラテラ
ルDMOSトランジスタ901のその他の構造は、環状
の構造となっている。例えば、図9に示すように、LD
DラテラルDMOSトランジスタ901のPボディ領域
及びソース領域を接続する伝導体910は、環状の形状
である。 【0033】図10には、LDDラテラルDMOSトラ
ンジスタ1000が示されており、そのトランジスタ
は、トランジスタ1000のゲート1009の下の活性
チャネル領域と隣接するドリフト領域522の一部分を
除き、図5のトランジスタ500と同様である。即ち、
トランジスタ500のゲート509とは異なり、トラン
ジスタ1000のゲート1009は、ドレイン領域50
7を囲む環状の構造ではない。再び比較を容易にするた
めに、図5及び図10に於ける等しい参照番号が、機能
的及び構造的に類似な構造を表わす。更に、異なった参
照番号が与えられてはいるが、トランジスタ1000の
ソース/バルク接合1020、P+領域1013及びP
ボディ領域1003は、トランジスタ500のソース/
バルク接合500、P+領域513及びPボディ領域5
03対応して機能的に等しく、トランジスタ500に対
して前述したように実質上等しい方法によって形成され
る。 【0034】図10に示すように、フィールド酸化膜領
域1050は、当業者にとって既知のLOCOSプロセ
スによって形成される。概ね5000オングストローム
から2ミクロンの厚さを持つこの酸化領域1050は、
ゲート1009の形成に先だって形成され、図10に示
すように、チャネル領域から離れたドリフト領域522
の側面でドリフト領域522に当接する。ドリフト領域
522とフィールド酸化膜領域1050の間の境界面1
051は、“不活性エッジ”として知られ、ドリフト領
域522とチャネル領域の間の境界面1052は、“活
性エッジ”として知られている。上述されたように、ゲ
ートエッジに於ける場合と同様に、ドリフト領域522
の抵抗率に依存して、不利益な高い電界が、不活性エッ
ジ1051に現れる。この不利益な高い電界は、P型電
界ドーパントの存在、または酸化領域1050とドリフ
ト領域522の間の境界面に存在する、圧力によって生
み出された結晶欠陥によって、より増加させられる。そ
のような結晶欠陥の原因の1つは、上述されたLOCO
S電界酸化過程である。従って、本発明に基づき、不活
性エッジの下に、P+埋込み層501の一部が存在す
る。P+埋込み層501のこの部分は、上述された活性
エッジ1052の下のP+埋込み層501によって提供
されたものと実質上等しい方法によって、等電位線を不
活性エッジ1051から引離し、バルクシリコン内に閉
込める。 【0035】トランジスタ1000の、或る可能な配置
の平面図が、図11に示される。図11で、不活性エッ
ジ1051及び活性エッジ1052は、ドレイン領域5
07の相対する側面に存在する。P+埋込み層501、
ドリフト領域522及び所望に応じたゲートプレート5
11の存在する範囲は、双方向の矢印1061、106
2及び1063によってそれぞれ表示されている。フィ
ールド酸化膜領域1050は、長方形1057の外側に
存在する。ゲート509、ソース/バルク接合520及
びソース領域502もまた表示されている。 【0036】上述された技術の内で、図11のトランジ
スタ1000のようなLDDラテラルDMOSトランジ
スタから、活性ゲートを取除くことによって、1つのダ
イオード構造が得られる。そのようなダイオードは、図
10及び図12の対応する構造に対して同じ参照番号を
与えることによって、図12に示される。図12で、ダ
イオードは、P基板505(アノード)、Pエピタキシ
ャル層512及びドレイン領域507(カソード)によ
って形成される。P基板層は、ソース接合部1020及
びP+領域1013に接続されている。トランジスタ1
000のように、P+埋込み層501は、不活性エッジ
で発達する強電界を緩和するために、等電位線を不活性
エッジ1051から遠ざけ、バルクシリコン内に閉込め
る。加えて上述されたように、P+埋込み層501は、
注入された少数キャリアの寿命を減少させ、ダイオード
のカソード−アノード間の逆再生特性を改善する。 【0037】図13は、本発明の変形実施例であるLD
DラテラルDMOSトランジスタ1200を示し、その
実施例では、フィールド酸化膜領域1250は、ドリフ
ト領域1222の上に形成される。図5のトランジスタ
500のように、トランジスタ1200は、ドレイン5
07を囲むゲート1209、ドリフト領域1222及び
P+埋込み層501を有する実質上環状の構造である。
再び、比較するために、トランジスタ500及びトラン
ジスタ1200の(図5及び図12)の類似する構造に
は、同じ参照番号が与えられる。トランジスタ500及
びトランジスタ1200の類似する構造は、トランジス
タ500のための上述された、実質上同様な方法によっ
て、形成されることが可能である。加えて、ドリフト領
域1222は、トランジスタ500のドリフト領域52
2と同様の方法によって、形成されることが可能であ
る。トランジスタ1200のフィールド酸化膜領域12
50は、図5のトランジスタ500には存在しない。上
述されたLOCOS過程によって形成される、このフィ
ールド酸化膜領域1250は、ゲート1209の形成に
先だって形成される酸化層の中では、厚い酸化層なの
で、他の酸化層とは区別でき、図13に示すように、ゲ
ート1209が、フィールド酸化膜領域1250の一部
に重なるようになっている。フィールド酸化膜領域12
50上のゲートの重なり合う部分は、チャネル領域12
53とドリフト領域1222の間の境界面1251の強
電界を妨げるための効果的なゲートプレートを形成し、
それによってトランジスタ1200のブレークダウン電
圧をより高める。 【0038】これまでの詳細な記述及び添付の図面は、
本発明の特定の実施例の説明を意図するものであり、本
発明の限定を意図するものではない。本発明の範囲内に
於て種々の変形及び変更が可能である。例えば、これま
での詳細に亘る記述及び添付の図面を考慮して、全ての
関連する半導体領域の導電性を反転することより、Nチ
ャネルLDDラテラルDMOSトランジスタ500に相
似のPチャネルトランジスタを提供することが、通常の
技術によって可能である。他の例として、P+ボディ領
域513及びN+接触領域502が、電気的に分離可能
であり、装置の電導特性及びブレークダウン特性を大幅
に変えることなしに、2、3ボルトの低い電圧の逆バイ
アスを、ソース−ボディ接合間に印加することがきる。
そのような変形は、本発明の範囲に含まれるものである
ことを了解されたい。本発明の範囲は添付の請求項によ
って定義される。 【0039】 【発明の効果】上述したように、本発明によれば、DM
OSトランジスタのP−基板内にP+埋込み層を設ける
ことにより、等電位線のゲートへの集中を防ぎ、DMO
Sトランジスタのブレークダウン電圧を高めることがで
きる。
DラテラルDMOSトランジスタを示す。 【図2】図2は、図1の自己絶縁されたLDDラテラル
DMOSトランジスタの等電位線の分布を示す。 【図3】図3は、ゲートプレートを有する従来技術の自
己絶縁されたLDDラテラルDMOSトランジスタの等
電位線の分布を示す。 【図4】図4は、P+埋込み層を有する従来技術のRE
SURS型ラテラルDMOSトランジスタを示す。 【図5】図5は、本発明の実施例に基づく電界形成P+
埋込み層501を有する自己絶縁されたLDDラテラル
DMOSトランジスタ500を示す。 【図6】図6は、図5の自己絶縁されたLDDラテラル
DMOSトランジスタ500の等電位線の分布を示す。 【図7】図7は、本発明の他の実施例に基づくNウェル
606を有する自己絶縁されたLDDラテラルDMOS
トランジスタ600を示す。 【図8】図8は、図1のLDDラテラルDMOSトラン
ジスタ、図2(即ちゲートプレートを有する)のLDD
ラテラルDMOSトランジスタ及び本発明に基づく図5
のLDDラテラルDMOSトランジスタ500の各電界
分布を比較したものである。 【図9】図9は、CMOSのラッチアップ現象を抑制す
るためのP+及びN+埋込み層をそれぞれ用いた低電圧
CMOSトランジスタ903及び904と共に集積化さ
れた本発明に基づく高電圧のLDDラテラルDMOSト
ランジスタ900を示す。 【図10】図10は、本発明に基づく部分的な不活発な
エッジ1051及び部分的な不活発なエッジの下にある
P+埋込み層501を有する自己絶縁されたLDDラテ
ラルDMOSトランジスタ1000の断面図である。 【図11】図11は、図10に示された自己絶縁された
LDDラテラルDMOSトランジスタ1000の底面図
である。 【図12】図12は、本発明に基づくドリフト領域52
2の下のP+埋込み層501及びフィールド酸化膜領域
1050の下に形成されたドリフト領域522を有する
自己絶縁されたLDDダイオード1100の断面図であ
る。 【図13】図13は、本発明に基づくフィールド酸化膜
領域1250の下に形成されたN−ドリフト領域122
2によって部分的に重ね合わされたP+埋込み層501
を有する自己絶縁されたLDDラテラルDMOSトラン
ジスタ1200の断面図である。 【符号の説明】 100 NチャネルLDDラテラルDMOSトランジス
タ 101 P+接触領域 102 N+ソース領域 103 Pボディ領域 104 所望に応じた高濃度P+領域 105 P−基板 106 所望に応じたNウェル 107 N+ ドレイン接触領域 108 ドレイン 109 ゲート 110 ゲート酸化層 120 ソース 121 絶縁層 122 ドリフト領域 200 RESURFラテラルDMOSトランジスタ 201 P+埋込み層 202 N+ソース領域 203 Pボディ領域 204 P+絶縁層 205 P−基板 206 N−エピタキシャル層 207 N+ドレイン接触領域 208 ドレイン 209 ゲート 210 ゲート酸化膜 220 ソース 221 絶縁層 222 ドリフト領域 500 LDDラテラルDMOSトランジスタ 501 P+埋込み層 502 N+ソース領域 503 Pボディ領域 504 高濃度P+領域 505 P−基板 506 所望に応じたNウェル 507 N+ドレイン接触領域 508 ドレイン 509 ゲート 510 ゲート酸化層 511 ゲートプレート 512 P−エピタキシャル層 513 所望に応じたP+領域 520 ソース 521 絶縁層 522 N−ドリフト領域 600 LDDラテラルDMOSトランジスタ 606 Nウェル 801 P+埋込み層 802 ゲートプレート 804 ドレインプレート 805 N−ドリフト領域 820 トランジスタ100の電界曲線 821 ゲートプレートを有するトランジスタ100の
電界曲線 822 トランジスタ500の電界曲線 901 LDDラテラルDMOSトランジスタ 903 低電圧CMOSトランジスタ 904 NMOSトランジスタ 905 P+埋込み層 906 P+埋込み層 908 N+ドレイン接触領域 910 導体 1000 LDDラテラルDMOSトランジスタ 1002 N+ソース領域 1003 Pボディ領域 1009 ゲート 1013 P+接触領域 1020 ソース 1050 フィールド酸化膜領域 1051 不活性エッジ 1052 活性エッジ 1057 固体長方形 1061 P+埋込み層の範囲 1062 ドリフト領域の範囲 1063 所望に応じたゲートプレートの範囲 1100 ダイオード 1200 LDDラテラルDMOSトランジスタ 1209 ゲート 1222 N−ドリフト領域 1250 フィールド酸化膜領域 1251 1222と1253との境界面 1253 チャネル領域
Claims (1)
- 【特許請求の範囲】 【請求項1】 第1の導電型式の基板の表面上に形成
された前記第1の導電型式のエピタキシャル層と、 前記エピタキシャル層内に形成された、前記第1の導電
型式とは相異なる第2の導電型式のソース領域と、 前記ソース領域に隣接する前記エピタキシャル層の部分
に形成され、前記エピタキシャル層の前記表面に露出し
た部分を有する、前記第1の導電型式のボディ領域と、 前記基板の前記表面と反対側のエピタキシャル層の表面
上の前記エピタキシャル層の露出部分によって、前記ソ
ース及び前記ボディ領域から隔てられ、前記エピタキシ
ャル層内に形成され、前記ソース領域との間に、前記ボ
ディ領域の前記露出した部分及び前記エピタキシャル層
の前記露出した部分が、チャネル領域を形成する前記第
2の導電型式のドリフト領域と、 前記チャネル領域から離れた前記ドリフト領域に隣接し
た前記エピタキシャル層に形成される前記第2の導電型
式のドレイン領域と、 前記チャネル領域の上方に形成されたゲート領域と、 前記チャネル及び前記ドリフト領域の間の境界面の真下
に位置する部分を有する前記第1の導電型式の埋込み層
とを有することを特徴とするラテラルDMOSトランジ
スタ構造。 【請求項2】 前記ゲートの上方に位置し、前記チャ
ネル及びドリフト領域の間の前記境界面の上に延在する
ゲートプレートを更に有することを特徴とする請求項1
に記載の構造。 【請求項3】 前記ドレイン領域の上方に位置し、前
記ドリフト及びドレイン領域の間の境界面の上に延在す
るドレインプレートを更に有することを特徴とする請求
項1に記載の構造。 【請求項4】 前記ボディ領域に隣接し、前記エピタ
キシャル層の内部に存在する前記第1の導電型式の高濃
度拡散領域を更に有することを特徴とする請求項1に記
載の構造。 【請求項5】 前記ドレイン領域に隣接し、前記エピ
タキシャル層の内部に存在する前記第2の導電型式の高
濃度拡散領域を更に有することを特徴とする請求項1に
記載の構造。 【請求項6】 前記第1の導電型式がP型であり、前
記第2の導電型式がN型であることを特徴とする請求項
1に記載の構造。 【請求項7】 前記ラテラルDMOSトランジスタ構
造が、前記ドレイン領域に関して実質上環状であること
を特徴とする請求項1に記載の構造。 【請求項8】 前記第1の導電型式の前記基板の表面
上に前記第1の導電型式の埋込み層を提供する過程と、 前記基板の前記表面の上方にある前記第1の導電型式の
エピタキシャル層を提供する過程と、 前記エピタキシャル層の表面の上方のゲートを提供し、
それによって前記エピタキシャル層の前記表面上の前記
ゲートの下にチャネル領域を画定する過程と、 前記チャネル領域に隣接する第2の導電型式のドリフト
領域を提供し、前記チャネル及びドリフト領域の間の前
記境界面が前記埋込み層の上方に配置される過程と、 前記ドリフト領域から離れた前記チャネル領域内の前記
エピタキシャル層の前記表面上に露出する部分を有する
前記第1の導電型式のボディ領域を提供する過程と、 前記エピタキシャル層内に形成された前記第2の導電型
式のソース及びドレイン領域を提供し、前記ソース領域
が前記チャネル及び前記ボディ領域の露出した部分に隣
接し、前記ドレイン領域が前記チャネル領域から離れた
前記ドリフト領域に隣接する過程とを有することを特徴
とするLDDラテラルDMOSトランジスタを提供する
ための方法。 【請求項9】 前記チャネル及びドリフト領域の間の
前記境界面の上方に延在する前記ゲートの上方に、ゲー
トプレートを提供する過程を更に有することを特徴とす
る請求項8に記載の方法。 【請求項10】 前記ドリフト及びドレイン領域の間
の前記境界面の上に延在する前記ドレイン領域の上方
に、ドレインプレートを提供する過程を更に有すること
を特徴とする請求項8に記載の方法。 【請求項11】 前記ボディ領域に隣接する前記エピ
タキシャル層内に前記第1の導電型式の高濃度拡散領域
を提供する過程を更に有することを特徴とする請求項8
に記載の方法。 【請求項12】 前記ドレイン領域に隣接する前記エ
ピタキシャル層内に前記第2の導電型式の高濃度拡散領
域を提供する過程を更に有することを特徴とする請求項
8に記載の方法。 【請求項13】 前記第1の導電型式がP型であり、
前記第2の導電型式がN型であることを特徴とする請求
項8に記載の方法。 【請求項14】 前記トランジスタの構造が、前記ド
レイン領域に関して実質上環状であることを特徴とする
請求項8に記載の方法。 【請求項15】 前記第1の導電型式の基板の表面上
に形成された前記第1の導電型式のエピタキシャル層
と、 前記エピタキシャル層の前記表面上に、その下のチャネ
ル領域を画定することを特徴とする前記エピタキシャル
層の上部のゲート領域と、 前記チャネル領域に隣接する前記エピタキシャル層領域
の前記表面上に露出した部分を有する前記エピタキシャ
ル層内の前記第1の導電型式に向かい合う前記第2の導
電型式のソース領域と、 前記ソース領域に隣接する前記エピタキシャル層内の前
記チャネル内に形成された前記第1の導電型式のボディ
領域と、 前記ボディ領域から離れた前記チャネル領域に隣接する
前記エピタキシャル層内に形成される前記第2の導電型
式のドリフト領域と、 前記ドリフト領域に隣接する前記エピタキシャル層内に
形成される前記第2の導電型式のドレイン領域と、 前記チャネル領域及び前記ドリフト領域の間の前記境界
面から離れて配置された、前記ドリフト領域に隣接した
酸化領域と、 前記ドリフト領域及び前記酸化領域の間の境界面の下に
位置する前記第1の導電型式の埋込み層とを有すること
を特徴とする前記ラテラルDMOSトランジスタ構造。 【請求項16】 前記チャネル領域及び前記ドリフト
領域の間の前記境界面の下に位置する第2の部分を有す
る前記埋込み層を特徴とする請求項15に記載の構造。 【請求項17】 前記チャネル及び前記ドリフト領域
の間の前記境界面の上方に延在し、前記酸化層及び前記
ドリフト領域の間の前記境界面の上方にゲートプレート
の一部を提供するために前記ドリフト領域の境界に沿っ
て延在する前記ゲートの上方の前記ゲートプレートを更
に有することを特徴とする請求項15に記載の構造。 【請求項18】 前記ボディ領域に隣接した前記エピ
タキシャル層内に形成された前記第1の導電型式の高濃
度拡散領域を更に有することを特徴とする請求項15に
記載の構造。 【請求項19】 前記ドレイン領域に隣接した前記エ
ピタキシャル層内に形成された前記第2の導電型式の高
濃度拡散領域を更に有することを特徴とする請求項15
に記載の構造。 【請求項20】 前記第1の導電型式がP型であり、
前記第2の導電型式がN型であることを特徴とする請求
項15に記載の構造。 【請求項21】 前記第1の導電型式の基板の表面上
に前記第1の導電型式の埋込み層を提供する過程と、 前記基板の前記表面上に形成された前記第1の導電型式
のエピタキシャル層を提供する過程と、 前記エピタキシャル層のある領域を露出させる前記表面
を部分的に覆う酸化層を、前記エピタキシャル層の前記
表面の上方に提供する過程と、 前記チャネル領域の境界の一部が前記埋込み層の第1の
部分の上方に存在するように、前記エピタキシャル層の
前記領域内に於てその下にチャネル領域を画定するため
に、前記酸化層から離れた前記エピタキシャル層の前記
領域の上方にゲートを提供する過程と、 前記酸化層との間の前記境界面が前記埋込み層の第2の
部分の上方に存在するように、前記チャネル領域の前記
境界の前記部分及び前記酸化層に隣接する前記エピタキ
シャル層の前記表面に、第2の導電型式のドリフト領域
を提供する過程と、 前記ドリフト領域から離れた前記チャネル領域内の前記
エピタキシャル層の表面上にその一部を露出したボディ
領域を、前記エピタキシャル層内に提供する過程と、 前記エピタキシャル層の前記表面に於ける、前記ボディ
領域の前記露出した部分と隣接する前記第2の導電型式
のソース及び、前記酸化層及び前記ドリフト領域に隣接
した前記チャネル領域の間に位置する前記第2の導電型
式のドレイン領域を提供する過程とを有することを特徴
とするLDDラテラルDMOSトランジスタを提供する
ため方法。 【請求項23】 ゲートプレートを、前記ゲートの上
に提供し、前記チャネル領域の前記境界の前記部分の上
に延在させる過程を更に有することを特徴とする請求項
22に記載の方法。 【請求項24】 ドレインプレートを、前記ドレイン
の上方に提供し、前記酸化及びドリフト領域の間の前記
境界面の上方に延在させる過程を更に有することを特徴
とする請求項22に記載の方法。 【請求項25】 前記第1の導電型式の高濃度拡散領
域を、前記ボディ領域に隣接した前記エピタキシャル層
内に提供する過程を更に有することを特徴とする請求項
22に記載の方法。 【請求項26】 前記第2の導電型式の高濃度拡散領
域を、前記ドレイン領域に隣接した前記エピタキシャル
層内に提供する過程を更に有することを特徴とする請求
項22に記載の方法。 【請求項27】 前記第1の導電型式がP型で、前記
第2の導電型式がN型であることを特徴とする請求項2
2に記載の方法。 【請求項28】 前記第1の導電型式の基板の表面上
に形成された前記第1の導電型式の埋込み層と、 前記基板の前記表面上に形成された前記第1の導電型式
のエピタキシャル層と、 前記エピタキシャル層の第1及び第2の領域が露出さ
れ、前記第1の領域の境界の一部が前記埋込み層の上方
に配置され、部分的に前記エピタキシャル層に覆われ、
前記エピタキシャル層の表面に形成された酸化層と、 前記境界の前記部分に於て前記酸化領域に隣接した前記
エピタキシャル層の前記第1の領域内に形成された第2
の導電型式のドリフト領域と、 前記境界の前記部分から離れた前記ドリフト領域に隣接
する前記エピタキシャル層の前記第1の領域内に形成さ
れた前記第2の導電型式のカソード領域と、 前記酸化層に隣接する前記エピタキシャル層の前記第2
の領域内に形成された前記第1の導電型式のアノード領
域とを有することを特徴とする自己絶縁されたダイオー
ドの構造。 【請求項29】 前記アノード領域および埋込み層に
隣接する前記エピタキシャル層内の前記第1の導電型式
の高濃度拡散領域を有することを特徴とする請求項28
に記載の構造。 【請求項30】 第1の導電型式の基板の1つの表面
上に形成された前記第1の導電型式の埋込み層を提供す
る過程と、 前記基板の前記表面に形成された前記第1の導電型式の
エピタキシャル層を提供する過程と、 部分的に前記エピタキシャル層を覆い、前記エピタキシ
ャル層の第1及び第2の領域を露出させ、前記第1の領
域の前記境界の一部が前記埋込み層の上方に位置する、
前記エピタキシャル層の表面に形成された酸化層を提供
する過程と、 前記境界の前記部分の前記酸化領域に隣接した前記エピ
タキシャル層の前記第1の領域内に形成された、第2の
導電型式のドリフト領域を提供する過程と、 前記境界の前記部分から離れた前記ドリフト領域に隣接
する前記エピタキシャル層の前記第1の領域内に形成さ
れた、前記第2の導電型式のカソード領域を提供する過
程と、 前記酸化層に隣接する前記エピタキシャル層の前記第2
の領域内に形成された前記第1の導電型式のアノード領
域を提供する過程とを有することを特徴とする自己絶縁
されたダイオード構造を提供するため方法。 【請求項31】 前記アノード領域及び前記埋込み層
に隣接した前記エピタキシャル領域内に、前記第1の導
電型式の高濃度拡散領域を提供するための過程を更に有
することを特徴とする請求項30に記載の方法。 【請求項32】 前記第1の導電型式の基板の表面上
に形成された前記第1の導電型式の埋込み層と、 前記基板の前記表面上に形成された前記第1の導電型式
のエピタキシャル層と、 境界の一部分が前記埋込み層の上部に位置する、前記エ
ピタキシャル層内に形成された第2の導電型式のドリフ
ト領域と、 前記ドリフト領域の上方に形成される酸化層と、 その下の前記エピタキシャル層の前記部分が前記ドリフ
ト領域の境界の前記部分に隣接し、前記エピタキシャル
層の前記部分がチャネル領域を形成する、前記エピタキ
シャル層の上方に形成されたゲートと、 前記チャネル領域内にある、前記エピタキシャル層の表
面上に露出した部分を有し、前記露出した部分が前記ド
リフト領域から離れて位置する、前記エピタキシャル層
内に形成されたボディ領域と、 前記チャネル領域及び前記ボディ領域の前記露出した部
分に隣接する前記エピタキシャル層内に形成された前記
第2の導電型式のソース領域と、 前記チャネル領域から離れた前記ドリフト領域に隣接す
る前記エピタキシャル層内に形成された、前記第2の導
電型式のドレイン領域とを有することを特徴とするLD
D DMOSトランジスタの構造。 【請求項33】 前記ボディ領域及び前記埋込み層に
隣接する前記エピタキシャル層内の前記第1の導電型式
の高濃度拡散領域を更に有することを特徴とする請求項
32に記載の構造。 【請求項34】 前記チャネル及びドリフト領域の間
の境界面の上方にゲートプレートを構成する前記酸化領
域上に延在する前記ゲートを有することを特徴とする請
求項32に記載の構造。 【請求項35】 前記第1の導電型式の基板の表面上
に形成された前記第1の導電型式の埋込み層を提供する
過程と、 前記基板の前記表面上に形成された前記第1の導電型式
のエピタキシャル層を提供する過程と、 前記境界の一部が前記埋込み層の上方に位置する、前記
エピタキシャル層内に形成された第2の導電型式のドリ
フト領域を提供する過程と、 前記ドリフト領域の上方に形成された酸化層を提供する
過程と、 チャネル領域を形成する前記ドリフト領域の前記境界の
前記部分と隣接するような前記エピタキシャル層の上方
に形成され、前記エピタキシャル層の部分がその下に位
置するゲートを提供する過程と、 前記エピタキシャル層内に形成され、前記チャネル領域
内の前記エピタキシャル層の前記表面上に、前記ドリフ
ト領域から離れて存在する露出した部分を有するボディ
領域を提供する過程と、 し、前記ボディ領域の前記部分に隣接した前記エピタキ
シャル層内に形成される前記第2の導電型式のソース及
び、前記チャネル領域から離れた前記ドリフト領域に隣
接した前記エピタキシャル層内に形成される前記第2の
導電型式のドレイン領域を提供する過程とを有すること
を特徴とする前記LDD DMOSトランジスタの構造
を提供するため方法。 【請求項36】 前記ボディ領域および前記埋込み層
に隣接した前記エピタキシャル層内に、前記第1の導電
型式の高濃度拡散領域を提供する過程を更に有すること
を特徴とする請求項35に記載の方法。 【請求項37】 前記チャネル及びドリフト領域の間
の前記境界面の上方にゲートプレートを形成する、前記
ゲートを提供する過程に先だって形成された前記酸化領
域の上に延在する前記ゲートを提供する過程を更に有す
ることを特徴とする請求項35に記載の方法。
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