JPH05259444A - 低濃度にドープされたドレインを有するラテラルｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
低濃度にドープされたドレインを有するラテラルｍｏｓ電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 等電位線のゲートへの集中を減少させ、ＤＭ
ＯＳトランジスタのブレークダウン電圧を高める。 【構成】 ＬＤＤラテラルＤＭＯＳトランジスタは、第
１の導電型式の基板５０５上の第１の導電型式の低濃度
に注入されたエピタキシャル層５１２内に提供される。
第１の導電型式の高濃度に注入された埋込み層５０１
は、ＬＤＤラテラルＤＭＯＳトランジスタで、シリコン
表面下の多数の等電位分布を除去することによって得ら
れる。ゲートプレート５１１は、ゲート５０９及びドリ
フト領域のゲートエッジの上部にある。任意のＮウエル
５０６は、シリコン表面下の電界を形成するためのより
良い適応性を提供する。埋込み層５０１もまた、ＬＤＤ
ラテラルダイオードの電界を減少し、カソード−アノー
ド間の逆再生特性を改良する。
ＯＳトランジスタのブレークダウン電圧を高める。 【構成】 ＬＤＤラテラルＤＭＯＳトランジスタは、第
１の導電型式の基板５０５上の第１の導電型式の低濃度
に注入されたエピタキシャル層５１２内に提供される。
第１の導電型式の高濃度に注入された埋込み層５０１
は、ＬＤＤラテラルＤＭＯＳトランジスタで、シリコン
表面下の多数の等電位分布を除去することによって得ら
れる。ゲートプレート５１１は、ゲート５０９及びドリ
フト領域のゲートエッジの上部にある。任意のＮウエル
５０６は、シリコン表面下の電界を形成するためのより
良い適応性を提供する。埋込み層５０１もまた、ＬＤＤ
ラテラルダイオードの電界を減少し、カソード−アノー
ド間の逆再生特性を改良する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メタルオキサイドセミ
コンダクタ（ＭＯＳ）電界効果装置に関し、特にラテラ
ル２重拡散ＭＯＳ（ＤＭＯＳ）電界効果トランジスタに
関する。 【０００２】 【従来の技術】低濃度にドープされたドレイン（ＬＤ
Ｄ）領域を有するタイプのラテラル２重拡散金属酸化物
半導体（ラテラルＤＭＯＳ）トランジスタ（または“Ｌ
ＤＤラテラルＤＭＯＳトランジスタ”）は、しばしば高
電圧集積回路に存在する。これらのＬＤＤラテラルＤＭ
ＯＳ素子の中でも、論理機能を実行するために用いられ
る低電圧素子との集積が比較的容易なために、自己絶縁
素子がとりわけ好ましい。自己絶縁素子は、Ｎチャネル
素子に於ては、各トランジスタのＮ＋ドレイン及びソー
ス領域が、これらの各ドレイン及びソース領域とＰ型基
板との間に形成された逆バイアスされたＰＮ接合によっ
て、他のトランジスタのＮ＋ドレイン及びソース領域か
ら分離されているために、そのように呼ばれる。自己絶
縁ＤＭＯＳ素子は、接合絶縁されたＬＤＤラテラルＤＭ
ＯＳ素子または誘電体絶縁されたＬＤＤラテラルＤＭＯ
Ｓ素子に比べ、自己絶縁のため必要とする領域が小さい
ため、コストが比較的低い。上述されたＬＤＤラテラル
のＤＭＯＳ素子の様々なタイプの外観は、１９８６年１
２月の電子装置に関するＩＥＥＥの会報第ＥＤ−３３
巻、第１２号の１９３６頁から１９３９頁の、ビー・バ
リガ（B. Baliga）によって記述された“電力集積回路
に対する簡単な概観”に記述されている。 【０００３】図１は、２重拡散されたＮ＋ソース領域１
０２及びＰボディ領域１０３を表わす、ＮチャネルＬＤ
ＤラテラルＤＭＯＳトランジスタ１００の断面図であ
る。Ｐボディ及びソース領域１０２及び１０３は、通
常、導体１２０に接続されており、その導体１２０は、
Ｐ＋接触領域１０１を通してＰボディ領域１０８と接続
している。トランジスタ１００のドレインは、Ｎ−ＬＤ
Ｄまたはドリフト領域１２２及びＮ＋接触領域１０７に
よって形成される。トランジスタ１００は、ゲート１０
９の電圧によって制御され、そのゲート１０９は、ゲー
ト酸化層１１０の上方に位置し、絶縁層１２１に囲まれ
ている。高濃度Ｐ＋領域１０４が、良好な接触をもたら
すために、任意にＰ−基板１０５に形成される。この高
濃度Ｐ領域１０４は、トランジスタ１００のブレークダ
ウン電圧と、トランジスタ１００に関連する寄生の静電
容量の増加のいずれに対しても大きな影響を及ぼさな
い。所望に応じたＮウェル１０６もまた、より高いブレ
ークダウン電圧を必要とする、より長いドリフト領域の
高電圧装置に適する“高濃度”ドレイン領域を提供する
ために形成される。もしドリフト領域１２２が非常に低
濃度にドープされているならば、トランジスタのブレー
クダウンはしばしば、Ｎ＋接触領域１０７（“ドレイン
エッジ”）に続くドリフト領域１２２のエッジに関連す
る高い電界中で起こる。一方、もしドリフト領域１２２
が比較的より高濃度にドープされているならば、ブレー
クダウンは、ゲート１０９（“ゲートエッジ”）に続く
ドリフト領域１２２のエッジで、より頻繁に起きる。ド
リフト領域１２２がより高濃度にドープされているた
め、トランジスタ１００の導通抵抗を減少し、それによ
って高い飽和電流を可能にする。しかしながら、ドリフ
ト領域１２２のゲートエッジ付近の表面でのブレークダ
ウンは、多少の電荷をゲート酸化物１１０の中に残すこ
ともあり、信頼度の問題及び不安定なブレークダウン電
圧をもたらす。 【０００４】図２は、トランジスタ１００が“オフ”状
態にある時の電位分布を示す。（図２に於て所望に応じ
た高濃度Ｎ＋領域１０４及び所望に応じたＮウェル１０
６は示されていない。）図２に示すように、高い電界
は、ドリフト領域１２２のゲートエッジに“集中”して
配置された等電位線によって示される。ゲートエッジで
の高い電界の分布は、トランジスタ１１０のブレークダ
ウン電圧を低くする。 【０００５】図３は、等電位線の集中を軽減するため、
従来の技術に於ける１つの方法を示しており、それによ
ってトランジスタ１００のブレークダウン電圧は高くな
る。図３に示すように、ゲート１０９またはソース領域
１０２のいずれか一方に電気的に接続された、フィール
ドプレートと呼ばれる導体１１１は、ドリフト領域１２
２のゲートエッジの上方に位置する。図３に示すよう
に、フィールドプレート１１１の存在は、シリコン表面
上方のドリフト領域１２２のゲートエッジでの等電位線
の集中を減少し、ゲートエッジの電界の強度を低くす
る。フィールドプレート１１１は、ポリシリコンまたは
金属を用いることで形成される。（フィールドプレート
が、ゲート１０９と電気的に接続されている時、フィー
ルドプレートはまた、“ゲートプレート”と呼ばれ
る。）しかしながら、Ｎ−ドリフト領域１２２の側壁
（矢印Ａによって示されている）に、強い電界が残って
いる。一方、ゲートプレートを用いた、等電位線の集中
を減少する方法は、満足すべきものではなく、特にその
理由は、Ｎ−ドリフト領域１２２のドーパント濃度の合
理的で期待された過程の変更が、そのような電界の集中
を一層悪化させるためである。 【０００６】ＬＤＤラテラルＤＭＯＳトランジスタのブ
レークダウン電圧を増加するためのもう１つの方法は、
減少された表面電界（ＲＥＳＵＲＳ）技術によって獲得
され、その技術は、１９７９年１２月の国際電子装置会
議の技術ダイジェストの２３８頁から２４１頁に於てジ
ェイアペルス（J. Appels）その他の者によって“高電
圧で薄い層を有する装置（ＲＥＳＵＲＦ装置）”に於て
議論されている。ＲＥＳＵＲＦ技術は、Ｐ−基板の表面
の低濃度にドープされたＮ−エピタキシャル層内のＬＤ
ＤラテラルＤＭＯＳトランジスタを提供する。 【０００７】図４は、電界を形成するＰ＋埋込み層２０
１を有する接合絶縁されたＲＥＳＵＲＦラテラルＤＭＯ
Ｓトランジスタ２００を示す。図４で、トランジスタ２
００は、Ｐ−基板２０５の表面に形成されたＮ−エピタ
キシャル層２０６の中に製造されている。トランジスタ
２００は、Ｎ＋ソース及びドレイン領域２０２及び２０
７、Ｐボディ領域２０３及びゲートと酸化層２１０の上
方に形成され絶縁層２２１に囲まれたゲート２０９を有
する。Ｎ＋ソース領域２０２及びＰボディ領域２０３
は、金属皮膜で覆われた物質２２０によって接続されて
いる。加えて、トランジスタ２００は、Ｐ＋絶縁層２０
４から延在しドリフト領域２２２のゲートエッジを越え
てゲート領域の下に水平に到達する電界形成Ｐ＋埋込み
層２０１を備えている。図４で、ＲＥＳＵＲＳ効果を原
因とする、増加したブレークダウン電圧に加えて、電界
形成Ｐ＋埋込み層２０１は、ゲート２０９の下の領域に
並ぶＮ−エピタキシャル層２０６内の等電位線を“集中
しない”状態にすることによって、ブレークダウン電圧
をより高める。同様のトランジスタが、“ラテラル２重
拡散ＭＯＳトランジスタ装置”という名称の米国特許第
４，３００，１５０号に開示されている。 【０００８】図４のＲＥＳＵＲＦラテラルＤＭＯＳトラ
ンジスタ２００は、ＲＥＳＵＲＦ技術及び電界形成Ｐ＋
埋込み層２０１の両方を使用することによって、そのブ
レークダウン電圧を高めるが、Ｐ＋絶縁層２０４のため
の付加的な領域が必要とされるので、ＲＥＳＵＲＦラテ
ラルＤＭＯＳトランジスタ２００は、パッキング密度の
立場からコスト高となる。加えて、Ｐ＋絶縁領域２０４
は、Ｎ＋ソース領域２０２、Ｐボディ領域２０３及エピ
タキシャル領域２０６によって形成された高利得の寄生
バーチカルＮＰＮトランジスタのエミッタ−ベース間の
接合を短絡するために、図４に示すように適切に形成さ
れなければならない。エミッタ−ベース間の接合を短絡
することは、“共通エミッタベースオープンブレークダ
ウン電圧スナップバック”（“ＢＶCEOスナップバッ
ク”）として知られる、装置を破壊する現象を妨げる。
Ｐ＋絶縁領域２０４を製造するにあたり、絶縁を確実な
ものにするために、Ｐ＋拡散が、Ｎ−エピタキシャル層
を貫通しＰ−基板に達することを確実にする注意が必要
である。 【０００９】更に、図４のＲＥＳＵＲＦラテラルＤＭＯ
Ｓトランジスタ２００のＰボディ領域２０３は、Ｎ−エ
ピタキシャル層２０６との逆バイアス接合を形成する。
そのような逆バイアス接合は、ＲＥＳＵＲＦラテラルＤ
ＭＯＳトランジスタ２００のパンチスルー（障壁を低く
する）ブレークダウン劣化の可能性を増加させる。結果
として他のバイポーラまたは高い電圧の装置を集積する
可能性は、ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ
の設計要件によって限定される。 【００１０】従って、ドリフト領域のゲートエッジに於
ける減少したピーク電界を有する、自己絶縁されたＬＤ
ＤラテラルＤＭＯＳトランジスタは、非常に有望であ
る。そのようなトランジスタは、信頼度またはブレーク
ダウン電圧の低下なしに、ドリフト領域のより高いドー
パント濃度を許す。更に、そのような自己絶縁されたＬ
ＤＤラテラルＤＭＯＳトランジスタは、ＲＥＳＵＲＦ型
のラテラルＤＭＯＳトランジスタ内のＰ＋絶縁層の領域
的な不利益を負わずに、ブレークダウン電圧及び信頼度
の特性を提供し、設計者がより自由に、バーチカルＮＰ
Ｎトランジスタを提供するような他の目的のために、よ
り厚いエピタキシャル層を選択し使用することを許可す
る。 【００１１】 【発明が解決しようとする課題】本発明の目的は、等電
位線のゲートへの集中を減少させ、ＤＭＯＳトランジス
タのブレークダウン電圧を高めることである。 【００１２】 【課題を解決するための手段】本発明の構造及び方法に
従えば、自己絶縁されたＬＤＤラテラルＤＭＯＳトラン
ジスタは、ＲＥＳＵＲＦトランジスタの加えられた領域
コストなしにゲートエッジに於けるピーク電界を減少し
て提供される。自己絶縁されたＬＤＤラテラルＤＭＯＳ
トランジスタは、二重に拡散されたボディ領域、埋込み
層及び基板と同じ導電型式を有する、高濃度にドープさ
れたエピタキシャル層内に形成される。埋込み層は、実
質上ソース領域の下から実質上ドリフト領域の下へ延在
する。 【００１３】１つの実施例では、導電性のゲートプレー
ト（それは金属、ドープされたポリシリコンまたはその
他の所望に応じた適切な導電性の物質である）は、自己
絶縁されたラテラルＤＭＯＳトランジスタのゲート領域
の上方に提供される。他の実施例では、高濃度ボディ拡
散領域が、自己絶縁されたＤＭＯＳトランジスタ内に提
供される。他の実施例では、高濃度ドレイン拡散領域
が、自己絶縁されたＤＭＯＳトランジスタ内に提供され
る。更に異なる実施例では、自己絶縁されたＬＤＤラテ
ラルＤＭＯＳトランジスタのゲート、Ｐ＋埋込み層及び
ドリフト領域が、ドレイン領域を囲む実質上環状の構造
を形成する。これらの実施例では、埋込み層は、上述さ
れた構造または複数の構造と共に、電界の集中を減少す
ることにより、ブレークダウン電圧を増加するための電
界形成の適応性を提供する。 【００１４】本発明の他の実施例では、ドリフト及びＰ
＋埋設領域は、ドレイン領域を囲む実質上環状の構造を
形成する。とはいえ本実施例では、ドリフト領域の唯１
つの部分が、フィールド酸化膜領域及びドリフト領域に
よって形成される“不活性エッジ”に当接するドリフト
領域の他の部分であるチャネル領域によって区別され
る。不活性エッジの下のＰ＋埋込み層は、不活性エッジ
の電界強度を減少するために提供される。 【００１５】本発明の他の実施例では、ダイオードが、
ＬＤＤラテラルＤＭＯＳトランジスタの活性チャネル領
域を取り除くことによって形成される。Ｐ＋埋込み層
は、ドリフト領域及びフィールド酸化膜領域の接合部の
電界を減少させ、カソード−アノード間の逆再生特性を
改善する。 【００１６】本発明の他の実施例では、フィールド酸化
膜領域は、ゲートを形成する前にドリフト領域の上に形
成される。ゲートは、フィールド酸化膜領域の上に延在
するので、チャネル及びドリフト領域間の接合部で、電
界強度を減少させる。 【００１７】本発明は、添付の図面と共に以下に提供さ
れる詳細な記述の考慮に基づいて、より良く理解される
であろう。 【００１８】 【実施例】図５は、本発明の１つの実施例に基づいて提
供されたＬＤＤラテラルＤＭＯＳトランジスタ５００の
断面図である。ＬＤＤラテラルＤＭＯＳトランジスタ５
００は、ゲート５０９、ドリフト領域５２２及びＰ＋埋
込み層５０１が、ドレイン領域の周囲を取り囲む実質上
環状の構造を有する。 【００１９】この実施例では、図５に示すように、ＬＤ
ＤラテラルＤＭＯＳトランジスタ５００は、Ｐ−基板５
０５上の低濃度にドープされたＰ−エピタキシャル層５
１２によって形成されている。エピタキシャル層５１２
は、概ね１．０×１０14／cm3から５．０×１０14／cm3
のドーパント（例えばボロン）濃度を有し、ドーパント
濃度は、８．０×１０15／cm3となることもある。エピ
タキシャル層の深さは、集積回路内の全ての装置の所定
の動作条件に基づいて選択される。同様に、前記Ｐ−
（例えばボロンをドープされた）基板５０５の抵抗率
は、集積回路内に於てトランジスタ５００と共に集積さ
れた全ての装置の所定の最大動作電圧を考慮することに
よって選択される。５００ボルト以上の動作電圧に対
し、３０〜５０Ωcmの抵抗率が用いられる。しかしなが
ら、より高い電圧動作（例えば１０００ボルトまたはよ
り以上の電圧）のために、９００Ωcm以上の高い抵抗率
が用いられる。 【００２０】Ｐ−エピタキシャル層５１２は、高温度の
化学蒸着法（ＣＶＤ）または当業者に知られている他の
適切な技術によって堆積される。Ｐ−エピタキシャル層
５１２を形成する前に、Ｐ＋埋込み層５０１は、イオン
注入のような普通の技術によって、Ｐ−基板５０５の表
面の近くに形成される。Ｐ−エピタキシャル層５１２を
形成する過程で、Ｐ＋埋込み層５０１は、Ｐ−エピタキ
シャル層５１２の表面に向かって後方に拡散する。形成
過程の熱サイクル数に依存して、Ｐ＋埋込み層５０１の
最終的なドーパント濃度が１０16／cm3のオーダーにな
るように、初期のドーパント濃度が供給される。本実施
例で、６０ＫｅＶでの５．０×１０14／cm3のボロンの
注入量は、Ｐ＋埋込み層５０１の所定の最終的なドーパ
ント濃度を供給する。後方への拡散は、８ミクロン程で
あり、この厚さは、Ｐ−エピタキシャル層５１２が可能
な最小の深さを限定する。 【００２１】図５は、Ｐボディ領域５０２とＰ−基板５
０５の間の良好な接続を提供する高濃度Ｐ＋領域５０４
を示す。もしイオン注入法が、高濃度Ｐ＋領域５０４を
形成するために用いられるならば、６０ＫｅＶでの１０
15／cm2を超過するボロンの注入量が使用される。代わ
って、Ｐ＋領域５０４は、気体または固体のボロンソー
スからのＰ＋の先行する蒸着法を用いることによって形
成される。Ｐボディ領域５０３はＬＤＤラテラルＤＭＯ
Ｓトランジスタ５００の閾値電圧を決定する。Ｐボディ
領域５０３を形成するために用いられる６０ＫｅＶでの
注入量は、閾値電圧に依存して１．０×１０13／cm2か
ら９．０×１０13／cm2の範囲に及ぶが、概ね５．０×
１０13／cm2の注入量である。共通Ｎ＋／Ｐボディ領域
の接合の深さの閾値電圧は、Ｎ＋ソース領域５０２とＰ
ボディ領域５０３の間の接合での相互作用によって決定
される正味の断面に依存して、０．７ボルトから３．０
ボルトに変化する。本実施例の製作過程で、Ｐボディ領
域５０３は、基板内部へ４ミクロンほどの深さだけ下方
向に拡散する。図４に示すトランジスタ２００のよう
な、ＲＥＳＵＲＦ型ＬＤＤラテラルＤＭＯＳトランジス
タとは異なり、Ｐボディ領域５０３の近傍には、逆バイ
アス接合が存在しない。逆バイアス接合は、Ｎ＋ドレイ
ン領域５０７とＰ−エピタキシャル層５１２の間に形成
され、その接合は、トランジスタ５００のパンチスルー
ブレイクダウン効果に寄与するために、Ｐボディ領域５
０３から離れた位置にある。 【００２２】Ｎ＋ソース領域５０２及びＮ＋ドレイン領
域５０７は、注入量５．０×１０15／cm2またはそれ以
上の注入量による通常の技術を用いて形成される。本実
施例では、燐及び砒素の５０％−５０％の混合が用いら
れるが、いずれの注入物も他方とは別に使用可能であ
る。本発明の以下に述べる利点のために、ドリフト領域
は、４．０×１０12／cm2以上の合計の注入量（例えば
燐）によって形成され、その量は、従来技術に於て達成
できるドリフト領域のドーパント注入量のおよそ４倍に
当たる。従ってこのトランジスタ５００の導通時の抵抗
は、従来技術のＬＤＤラテラルＤＭＯＳトランジスタの
導通時の抵抗に比べかなり減少されたものとなる。 【００２３】所望に応じたＮウェル５０６もまた提供さ
れる。そのとき、Ｎウェル５０６の深さは、３ミクロン
から１２ミクロンであり、そのドーパント濃度（例えば
燐）は１．０×１０15／cm3から２．０×１０16／cm3の
間である。もしＮウェル５０６が注入されるならば、６
０から１００ＫｅＶでの３．０〜８．０×１０12／cm2
の注入量（例えば燐）が、概ね８．０×１０15／cm3の
表面濃度を提供するために用いられる。Ｐ−ＭＯＳトラ
ンジスタとの集積を許可することに加えて、所望に応じ
たＮウェル５０６は、付加的な電界形成の適応性（以下
に説明）を提供する。 【００２４】所望に応じたＰ＋領域５１３（例えばホウ
素をドープされた領域）は、ソース−Ｐボディ間の分路
を提供し、Ｐボディ領域５０３との良好な接触を提供す
る。もしＰ＋領域５１３が提供されなければ、Ｐボディ
領域５０３は、ソース／ボディ結合５２０に直接または
高濃度Ｐ＋領域５０４と共に接触する。トランジスタ５
００のゲート酸化層５１０及びゲート５０９は、通常の
方法を用いて形成される。 【００２５】図５に示す構造には、ＲＥＳＵＲＦ型ラテ
ラルＤＭＯＳトランジスタとは異なり、ＢＶCEOスナッ
プバックを受け入れ易い高利得の寄生バーチカルＮＰＮ
トランジスタが存在しない。ＢＶCEOスナップバック現
象は、図４のＲＥＳＵＲＦ型ＤＭＯＳトランジスタ２０
０と共に上述された。本実施例では、ソース及びドレイ
ン領域５０２及び５０７、及びＰ−エピタキシャル層及
びＰボディ領域５１２及び５０３によって形成された長
いベース（低い利得）を有する唯一の寄生ラテラルＮＰ
Ｎトランジスタが存在する。一方、トランジスタ５００
は、ＢＶCEOスナップバックを禁止するのにあまり適当
ではない。 【００２６】本実施例では、所望に応じたゲートプレー
ト５１１（例えばアルミニウム）が、図２に示すゲート
プレートと共に既に上述された方法によって、シリコン
表面上の電荷の集中を減少するために提供される。ドリ
フト領域５２２のドレインエッヂで、電界の減少が要求
されるならば、ドレイン接触領域５０７の導電物質５０
８は、フィールドプレートを形成するドリフト領域５２
２のドレインエッジを超えて、絶縁層５２１の上方に延
在するように形成される。 【００２７】図６に、トランジスタ５００の等電位線の
分布が示されている。図６に示すように、Ｐ＋埋込み層
５０１の存在は、等電位線がシリコン表面の下でより横
になり、ドレイン接触領域５０７の向きでより均等にな
るように、等電位線を押し出す。このようにして、図３
の矢印Ａによって指示された等電位線の集中は、Ｐ＋埋
込み層５０１の存在によって緩和される。一方、ドリフ
ト領域５２２のゲートエッジの電界を減少し、電界を表
面電荷から離れたバルクシリコンの内部へ移動させるこ
とによって、ＬＤＤＭＯＳトランジスタ５００のブレイ
クダウン電圧が高められる。このブレイクダウン電圧が
上昇することによって、ドリフト領域５２２のドーパン
ト濃度は、従来技術に比較し４倍に増加し、それに対応
して、トランジスタ５００の導通抵抗が減少するので、
ＬＤＤラテラルＤＭＯＳトランジスタ５００の高い電流
を保持する能力を増加させる。更に、ブレイクダウンは
バルク内に残留するので、アバランシェブレイクダウン
電圧は、安定な状態に留まり、酸化層５２１への充電は
最小になる。 【００２８】図７は、本発明の変形実施例の、Ｎウェル
６０６を有するＬＤＤラテラルＤＭＯＳトランジスタ６
００の等電位線の分布を示す。図５及び図７の各トラン
ジスタ５００及び６００の構造の比較を容易にするため
に、同じ参照番号が与えられている。図７は、Ｎウェル
６０６が、トランジスタ６００の等電位線をバルクシリ
コンの内部へ押しやり、表面電荷から遠ざけることを示
す。一方、Ｎウェル６０６の深さを制御することは、ト
ランジスタ６００を所望のブレイクダウン特性に適合す
るように変えるための、電界形成の適応性を提供する。
Ｎウェル６０６のようなＮウェルは、２００ボルト以上
の動作電圧で一般的に使用され、２００ボルト以下の動
作電圧では殆ど一般的に使用されない。これは、２００
ボルト以下の電圧では、所望のブレイクダウン特性がよ
り容易に得られるからである。Ｎウェルもまた、高電圧
で使用されるトランジスタの導通抵抗を減少する。 【００２９】図８は、（ａ）図１に示されたものと同様
な、従来技術に於けるＬＤＤラテラルＤＭＯＳトランジ
スタ、（ｂ）（ａ）と同様な、ＬＤＤラテラルＤＭＯＳ
トランジスタであって、図に示すようなゲートプレート
１０２を有するトランジスタ、及び（ｃ）本発明に基づ
く、図に示すようなＰ＋埋込み層を有するＬＤＤラテラ
ルＤＭＯＳトランジスタ のシリコン表面上に沿った電
界強度を比較している。図８に於て、（ａ）のトランジ
スタは、構造８００によって表現され、ゲートプレート
８０２及びＰ＋埋込み層８０１を取り除いたものであ
る。（ｂ）のトランジスタは、構造８００によって表現
され、Ｐ＋埋込み層８０１を取り除いたものである。
（ｃ）のトランジスタは、構造８００によって表現さ
れ、ゲートプレート８０２及びＰ＋埋込み層８０１の両
方を有する。（ａ）、（ｂ）及び（ｃ）の３つのトラン
ジスタは、ドレインプレート８０４を有する。ドレイン
プレート８０４は、上述された方法によって、ドリフト
領域８０５のドレインエッジの電界分布を調整する。 【００３０】図８に、シリコンの表面に沿った電界強度
が、ｘ方向の距離に対して描かれている。図８に示すよ
うに、８２０、８２１及び８２２の番号が付けられた曲
線は、それぞれ上述された（ａ）、（ｂ）及び（ｃ）の
トランジスタの電界強度の曲線を表す。３本の曲線８２
０、８２１及び８２２の全てで、電界強度は、ドリフト
領域８０５のゲートエッジ（点ｘ１）でピークを迎え、
ドリフト領域８０５のドレインエッジ（点ｘ４）で０に
近づくことがわかる。期待通りに、点ｘ１での最も大き
い電界強度は、（ａ）のトランジスタの電界強度であ
る。（ａ）のトランジスタで、電界強度（曲線８２０）
は、ドリフト領域のゲートエッジからの距離が増加する
に従って急速に減少する。この場合の電界は、点ｘ３及
びｘ４の間のドレインプレート８０４の存在によって加
減された割合で減少する。トランジスタ（ｂ）の電界強
度（曲線８２１）は、ゲートプレート８０２の下の領域
では、曲線８２０より大きいかまたは小さい値であり、
ゲートプレート８０２の延在する部分を超え、点ｘ２か
ら点ｘ４へ移動する時、曲線８２０に示された減少の割
合と等しい実質上一定の割合で減少する。曲線８２０及
び８２１に示されたように、ゲート及びドレインプレー
ト８０２及び８０４は、それらのプレートの下で、シリ
コン表面に沿った電界強度を水平にする効果を有する。
しかしながら、本発明に基づく曲線８２２に更に示され
るように、Ｐ＋埋込み層８０１を有するトランジスタ
（ｃ）は、ドリフト領域８０５の全長（ｘ１からｘ４）
に沿った実質上均一な電界強度の曲線を有する。 【００３１】上述された利点に加え、図５のトランジス
タ５００のＰ＋埋込み層５０１のようなＰ＋埋込み層
は、注入された小数キャリアの寿命を減少し、それによ
って、ドレイン５０７、Ｐ−エピタキシャル層５１２及
びＰ−基板５０５によって形成されたダイオードの逆再
生特性を改善する。更に、Ｐ＋埋込み層５１１が形成さ
れた時に、同一の半導体基板の上に集積される論理回路
のような回路を形成するために用いられる低電圧ＮＭＯ
Ｓトランジスタの下に、Ｐ＋埋込み層が更に形成され
る。そのような低電圧ＮＭＯＳトランジスタの下の埋込
み層は、集積回路がＣＭＯＳラッチアップ状態になるこ
とを減少する。 【００３２】図９は、２つの低電圧ＣＭＯＳトランジス
タ９０３及び９０４と同じ基板上に集積された、環状の
形状に形成されたＬＤＤラテラルＤＭＯＳトランジスタ
９０１を示す。図９で、Ｐ＋埋込み層９０５及び９０６
は、トランジスタ９０１の電界形成構造だけでなく、Ｎ
チャネルＭＯＳトランジスタ９０４のラッチアップ抑制
構造をも提供する。一方平面図に於て、ドリフト、ドレ
イン、Ｐボディ、種々のＰ＋埋設領域及びＬＤＤラテラ
ルＤＭＯＳトランジスタ９０１のその他の構造は、環状
の構造となっている。例えば、図９に示すように、ＬＤ
ＤラテラルＤＭＯＳトランジスタ９０１のＰボディ領域
及びソース領域を接続する伝導体９１０は、環状の形状
である。 【００３３】図１０には、ＬＤＤラテラルＤＭＯＳトラ
ンジスタ１０００が示されており、そのトランジスタ
は、トランジスタ１０００のゲート１００９の下の活性
チャネル領域と隣接するドリフト領域５２２の一部分を
除き、図５のトランジスタ５００と同様である。即ち、
トランジスタ５００のゲート５０９とは異なり、トラン
ジスタ１０００のゲート１００９は、ドレイン領域５０
７を囲む環状の構造ではない。再び比較を容易にするた
めに、図５及び図１０に於ける等しい参照番号が、機能
的及び構造的に類似な構造を表わす。更に、異なった参
照番号が与えられてはいるが、トランジスタ１０００の
ソース／バルク接合１０２０、Ｐ＋領域１０１３及びＰ
ボディ領域１００３は、トランジスタ５００のソース／
バルク接合５００、Ｐ＋領域５１３及びＰボディ領域５
０３対応して機能的に等しく、トランジスタ５００に対
して前述したように実質上等しい方法によって形成され
る。 【００３４】図１０に示すように、フィールド酸化膜領
域１０５０は、当業者にとって既知のＬＯＣＯＳプロセ
スによって形成される。概ね５０００オングストローム
から２ミクロンの厚さを持つこの酸化領域１０５０は、
ゲート１００９の形成に先だって形成され、図１０に示
すように、チャネル領域から離れたドリフト領域５２２
の側面でドリフト領域５２２に当接する。ドリフト領域
５２２とフィールド酸化膜領域１０５０の間の境界面１
０５１は、“不活性エッジ”として知られ、ドリフト領
域５２２とチャネル領域の間の境界面１０５２は、“活
性エッジ”として知られている。上述されたように、ゲ
ートエッジに於ける場合と同様に、ドリフト領域５２２
の抵抗率に依存して、不利益な高い電界が、不活性エッ
ジ１０５１に現れる。この不利益な高い電界は、Ｐ型電
界ドーパントの存在、または酸化領域１０５０とドリフ
ト領域５２２の間の境界面に存在する、圧力によって生
み出された結晶欠陥によって、より増加させられる。そ
のような結晶欠陥の原因の１つは、上述されたＬＯＣＯ
Ｓ電界酸化過程である。従って、本発明に基づき、不活
性エッジの下に、Ｐ＋埋込み層５０１の一部が存在す
る。Ｐ＋埋込み層５０１のこの部分は、上述された活性
エッジ１０５２の下のＰ＋埋込み層５０１によって提供
されたものと実質上等しい方法によって、等電位線を不
活性エッジ１０５１から引離し、バルクシリコン内に閉
込める。 【００３５】トランジスタ１０００の、或る可能な配置
の平面図が、図１１に示される。図１１で、不活性エッ
ジ１０５１及び活性エッジ１０５２は、ドレイン領域５
０７の相対する側面に存在する。Ｐ＋埋込み層５０１、
ドリフト領域５２２及び所望に応じたゲートプレート５
１１の存在する範囲は、双方向の矢印１０６１、１０６
２及び１０６３によってそれぞれ表示されている。フィ
ールド酸化膜領域１０５０は、長方形１０５７の外側に
存在する。ゲート５０９、ソース／バルク接合５２０及
びソース領域５０２もまた表示されている。 【００３６】上述された技術の内で、図１１のトランジ
スタ１０００のようなＬＤＤラテラルＤＭＯＳトランジ
スタから、活性ゲートを取除くことによって、１つのダ
イオード構造が得られる。そのようなダイオードは、図
１０及び図１２の対応する構造に対して同じ参照番号を
与えることによって、図１２に示される。図１２で、ダ
イオードは、Ｐ基板５０５（アノード）、Ｐエピタキシ
ャル層５１２及びドレイン領域５０７（カソード）によ
って形成される。Ｐ基板層は、ソース接合部１０２０及
びＰ＋領域１０１３に接続されている。トランジスタ１
０００のように、Ｐ＋埋込み層５０１は、不活性エッジ
で発達する強電界を緩和するために、等電位線を不活性
エッジ１０５１から遠ざけ、バルクシリコン内に閉込め
る。加えて上述されたように、Ｐ＋埋込み層５０１は、
注入された少数キャリアの寿命を減少させ、ダイオード
のカソード−アノード間の逆再生特性を改善する。 【００３７】図１３は、本発明の変形実施例であるＬＤ
ＤラテラルＤＭＯＳトランジスタ１２００を示し、その
実施例では、フィールド酸化膜領域１２５０は、ドリフ
ト領域１２２２の上に形成される。図５のトランジスタ
５００のように、トランジスタ１２００は、ドレイン５
０７を囲むゲート１２０９、ドリフト領域１２２２及び
Ｐ＋埋込み層５０１を有する実質上環状の構造である。
再び、比較するために、トランジスタ５００及びトラン
ジスタ１２００の（図５及び図１２）の類似する構造に
は、同じ参照番号が与えられる。トランジスタ５００及
びトランジスタ１２００の類似する構造は、トランジス
タ５００のための上述された、実質上同様な方法によっ
て、形成されることが可能である。加えて、ドリフト領
域１２２２は、トランジスタ５００のドリフト領域５２
２と同様の方法によって、形成されることが可能であ
る。トランジスタ１２００のフィールド酸化膜領域１２
５０は、図５のトランジスタ５００には存在しない。上
述されたＬＯＣＯＳ過程によって形成される、このフィ
ールド酸化膜領域１２５０は、ゲート１２０９の形成に
先だって形成される酸化層の中では、厚い酸化層なの
で、他の酸化層とは区別でき、図１３に示すように、ゲ
ート１２０９が、フィールド酸化膜領域１２５０の一部
に重なるようになっている。フィールド酸化膜領域１２
５０上のゲートの重なり合う部分は、チャネル領域１２
５３とドリフト領域１２２２の間の境界面１２５１の強
電界を妨げるための効果的なゲートプレートを形成し、
それによってトランジスタ１２００のブレークダウン電
圧をより高める。 【００３８】これまでの詳細な記述及び添付の図面は、
本発明の特定の実施例の説明を意図するものであり、本
発明の限定を意図するものではない。本発明の範囲内に
於て種々の変形及び変更が可能である。例えば、これま
での詳細に亘る記述及び添付の図面を考慮して、全ての
関連する半導体領域の導電性を反転することより、Ｎチ
ャネルＬＤＤラテラルＤＭＯＳトランジスタ５００に相
似のＰチャネルトランジスタを提供することが、通常の
技術によって可能である。他の例として、Ｐ＋ボディ領
域５１３及びＮ＋接触領域５０２が、電気的に分離可能
であり、装置の電導特性及びブレークダウン特性を大幅
に変えることなしに、２、３ボルトの低い電圧の逆バイ
アスを、ソース−ボディ接合間に印加することがきる。
そのような変形は、本発明の範囲に含まれるものである
ことを了解されたい。本発明の範囲は添付の請求項によ
って定義される。 【００３９】 【発明の効果】上述したように、本発明によれば、ＤＭ
ＯＳトランジスタのＰ−基板内にＰ＋埋込み層を設ける
ことにより、等電位線のゲートへの集中を防ぎ、ＤＭＯ
Ｓトランジスタのブレークダウン電圧を高めることがで
きる。
コンダクタ（ＭＯＳ）電界効果装置に関し、特にラテラ
ル２重拡散ＭＯＳ（ＤＭＯＳ）電界効果トランジスタに
関する。 【０００２】 【従来の技術】低濃度にドープされたドレイン（ＬＤ
Ｄ）領域を有するタイプのラテラル２重拡散金属酸化物
半導体（ラテラルＤＭＯＳ）トランジスタ（または“Ｌ
ＤＤラテラルＤＭＯＳトランジスタ”）は、しばしば高
電圧集積回路に存在する。これらのＬＤＤラテラルＤＭ
ＯＳ素子の中でも、論理機能を実行するために用いられ
る低電圧素子との集積が比較的容易なために、自己絶縁
素子がとりわけ好ましい。自己絶縁素子は、Ｎチャネル
素子に於ては、各トランジスタのＮ＋ドレイン及びソー
ス領域が、これらの各ドレイン及びソース領域とＰ型基
板との間に形成された逆バイアスされたＰＮ接合によっ
て、他のトランジスタのＮ＋ドレイン及びソース領域か
ら分離されているために、そのように呼ばれる。自己絶
縁ＤＭＯＳ素子は、接合絶縁されたＬＤＤラテラルＤＭ
ＯＳ素子または誘電体絶縁されたＬＤＤラテラルＤＭＯ
Ｓ素子に比べ、自己絶縁のため必要とする領域が小さい
ため、コストが比較的低い。上述されたＬＤＤラテラル
のＤＭＯＳ素子の様々なタイプの外観は、１９８６年１
２月の電子装置に関するＩＥＥＥの会報第ＥＤ−３３
巻、第１２号の１９３６頁から１９３９頁の、ビー・バ
リガ（B. Baliga）によって記述された“電力集積回路
に対する簡単な概観”に記述されている。 【０００３】図１は、２重拡散されたＮ＋ソース領域１
０２及びＰボディ領域１０３を表わす、ＮチャネルＬＤ
ＤラテラルＤＭＯＳトランジスタ１００の断面図であ
る。Ｐボディ及びソース領域１０２及び１０３は、通
常、導体１２０に接続されており、その導体１２０は、
Ｐ＋接触領域１０１を通してＰボディ領域１０８と接続
している。トランジスタ１００のドレインは、Ｎ−ＬＤ
Ｄまたはドリフト領域１２２及びＮ＋接触領域１０７に
よって形成される。トランジスタ１００は、ゲート１０
９の電圧によって制御され、そのゲート１０９は、ゲー
ト酸化層１１０の上方に位置し、絶縁層１２１に囲まれ
ている。高濃度Ｐ＋領域１０４が、良好な接触をもたら
すために、任意にＰ−基板１０５に形成される。この高
濃度Ｐ領域１０４は、トランジスタ１００のブレークダ
ウン電圧と、トランジスタ１００に関連する寄生の静電
容量の増加のいずれに対しても大きな影響を及ぼさな
い。所望に応じたＮウェル１０６もまた、より高いブレ
ークダウン電圧を必要とする、より長いドリフト領域の
高電圧装置に適する“高濃度”ドレイン領域を提供する
ために形成される。もしドリフト領域１２２が非常に低
濃度にドープされているならば、トランジスタのブレー
クダウンはしばしば、Ｎ＋接触領域１０７（“ドレイン
エッジ”）に続くドリフト領域１２２のエッジに関連す
る高い電界中で起こる。一方、もしドリフト領域１２２
が比較的より高濃度にドープされているならば、ブレー
クダウンは、ゲート１０９（“ゲートエッジ”）に続く
ドリフト領域１２２のエッジで、より頻繁に起きる。ド
リフト領域１２２がより高濃度にドープされているた
め、トランジスタ１００の導通抵抗を減少し、それによ
って高い飽和電流を可能にする。しかしながら、ドリフ
ト領域１２２のゲートエッジ付近の表面でのブレークダ
ウンは、多少の電荷をゲート酸化物１１０の中に残すこ
ともあり、信頼度の問題及び不安定なブレークダウン電
圧をもたらす。 【０００４】図２は、トランジスタ１００が“オフ”状
態にある時の電位分布を示す。（図２に於て所望に応じ
た高濃度Ｎ＋領域１０４及び所望に応じたＮウェル１０
６は示されていない。）図２に示すように、高い電界
は、ドリフト領域１２２のゲートエッジに“集中”して
配置された等電位線によって示される。ゲートエッジで
の高い電界の分布は、トランジスタ１１０のブレークダ
ウン電圧を低くする。 【０００５】図３は、等電位線の集中を軽減するため、
従来の技術に於ける１つの方法を示しており、それによ
ってトランジスタ１００のブレークダウン電圧は高くな
る。図３に示すように、ゲート１０９またはソース領域
１０２のいずれか一方に電気的に接続された、フィール
ドプレートと呼ばれる導体１１１は、ドリフト領域１２
２のゲートエッジの上方に位置する。図３に示すよう
に、フィールドプレート１１１の存在は、シリコン表面
上方のドリフト領域１２２のゲートエッジでの等電位線
の集中を減少し、ゲートエッジの電界の強度を低くす
る。フィールドプレート１１１は、ポリシリコンまたは
金属を用いることで形成される。（フィールドプレート
が、ゲート１０９と電気的に接続されている時、フィー
ルドプレートはまた、“ゲートプレート”と呼ばれ
る。）しかしながら、Ｎ−ドリフト領域１２２の側壁
（矢印Ａによって示されている）に、強い電界が残って
いる。一方、ゲートプレートを用いた、等電位線の集中
を減少する方法は、満足すべきものではなく、特にその
理由は、Ｎ−ドリフト領域１２２のドーパント濃度の合
理的で期待された過程の変更が、そのような電界の集中
を一層悪化させるためである。 【０００６】ＬＤＤラテラルＤＭＯＳトランジスタのブ
レークダウン電圧を増加するためのもう１つの方法は、
減少された表面電界（ＲＥＳＵＲＳ）技術によって獲得
され、その技術は、１９７９年１２月の国際電子装置会
議の技術ダイジェストの２３８頁から２４１頁に於てジ
ェイアペルス（J. Appels）その他の者によって“高電
圧で薄い層を有する装置（ＲＥＳＵＲＦ装置）”に於て
議論されている。ＲＥＳＵＲＦ技術は、Ｐ−基板の表面
の低濃度にドープされたＮ−エピタキシャル層内のＬＤ
ＤラテラルＤＭＯＳトランジスタを提供する。 【０００７】図４は、電界を形成するＰ＋埋込み層２０
１を有する接合絶縁されたＲＥＳＵＲＦラテラルＤＭＯ
Ｓトランジスタ２００を示す。図４で、トランジスタ２
００は、Ｐ−基板２０５の表面に形成されたＮ−エピタ
キシャル層２０６の中に製造されている。トランジスタ
２００は、Ｎ＋ソース及びドレイン領域２０２及び２０
７、Ｐボディ領域２０３及びゲートと酸化層２１０の上
方に形成され絶縁層２２１に囲まれたゲート２０９を有
する。Ｎ＋ソース領域２０２及びＰボディ領域２０３
は、金属皮膜で覆われた物質２２０によって接続されて
いる。加えて、トランジスタ２００は、Ｐ＋絶縁層２０
４から延在しドリフト領域２２２のゲートエッジを越え
てゲート領域の下に水平に到達する電界形成Ｐ＋埋込み
層２０１を備えている。図４で、ＲＥＳＵＲＳ効果を原
因とする、増加したブレークダウン電圧に加えて、電界
形成Ｐ＋埋込み層２０１は、ゲート２０９の下の領域に
並ぶＮ−エピタキシャル層２０６内の等電位線を“集中
しない”状態にすることによって、ブレークダウン電圧
をより高める。同様のトランジスタが、“ラテラル２重
拡散ＭＯＳトランジスタ装置”という名称の米国特許第
４，３００，１５０号に開示されている。 【０００８】図４のＲＥＳＵＲＦラテラルＤＭＯＳトラ
ンジスタ２００は、ＲＥＳＵＲＦ技術及び電界形成Ｐ＋
埋込み層２０１の両方を使用することによって、そのブ
レークダウン電圧を高めるが、Ｐ＋絶縁層２０４のため
の付加的な領域が必要とされるので、ＲＥＳＵＲＦラテ
ラルＤＭＯＳトランジスタ２００は、パッキング密度の
立場からコスト高となる。加えて、Ｐ＋絶縁領域２０４
は、Ｎ＋ソース領域２０２、Ｐボディ領域２０３及エピ
タキシャル領域２０６によって形成された高利得の寄生
バーチカルＮＰＮトランジスタのエミッタ−ベース間の
接合を短絡するために、図４に示すように適切に形成さ
れなければならない。エミッタ−ベース間の接合を短絡
することは、“共通エミッタベースオープンブレークダ
ウン電圧スナップバック”（“ＢＶCEOスナップバッ
ク”）として知られる、装置を破壊する現象を妨げる。
Ｐ＋絶縁領域２０４を製造するにあたり、絶縁を確実な
ものにするために、Ｐ＋拡散が、Ｎ−エピタキシャル層
を貫通しＰ−基板に達することを確実にする注意が必要
である。 【０００９】更に、図４のＲＥＳＵＲＦラテラルＤＭＯ
Ｓトランジスタ２００のＰボディ領域２０３は、Ｎ−エ
ピタキシャル層２０６との逆バイアス接合を形成する。
そのような逆バイアス接合は、ＲＥＳＵＲＦラテラルＤ
ＭＯＳトランジスタ２００のパンチスルー（障壁を低く
する）ブレークダウン劣化の可能性を増加させる。結果
として他のバイポーラまたは高い電圧の装置を集積する
可能性は、ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ
の設計要件によって限定される。 【００１０】従って、ドリフト領域のゲートエッジに於
ける減少したピーク電界を有する、自己絶縁されたＬＤ
ＤラテラルＤＭＯＳトランジスタは、非常に有望であ
る。そのようなトランジスタは、信頼度またはブレーク
ダウン電圧の低下なしに、ドリフト領域のより高いドー
パント濃度を許す。更に、そのような自己絶縁されたＬ
ＤＤラテラルＤＭＯＳトランジスタは、ＲＥＳＵＲＦ型
のラテラルＤＭＯＳトランジスタ内のＰ＋絶縁層の領域
的な不利益を負わずに、ブレークダウン電圧及び信頼度
の特性を提供し、設計者がより自由に、バーチカルＮＰ
Ｎトランジスタを提供するような他の目的のために、よ
り厚いエピタキシャル層を選択し使用することを許可す
る。 【００１１】 【発明が解決しようとする課題】本発明の目的は、等電
位線のゲートへの集中を減少させ、ＤＭＯＳトランジス
タのブレークダウン電圧を高めることである。 【００１２】 【課題を解決するための手段】本発明の構造及び方法に
従えば、自己絶縁されたＬＤＤラテラルＤＭＯＳトラン
ジスタは、ＲＥＳＵＲＦトランジスタの加えられた領域
コストなしにゲートエッジに於けるピーク電界を減少し
て提供される。自己絶縁されたＬＤＤラテラルＤＭＯＳ
トランジスタは、二重に拡散されたボディ領域、埋込み
層及び基板と同じ導電型式を有する、高濃度にドープさ
れたエピタキシャル層内に形成される。埋込み層は、実
質上ソース領域の下から実質上ドリフト領域の下へ延在
する。 【００１３】１つの実施例では、導電性のゲートプレー
ト（それは金属、ドープされたポリシリコンまたはその
他の所望に応じた適切な導電性の物質である）は、自己
絶縁されたラテラルＤＭＯＳトランジスタのゲート領域
の上方に提供される。他の実施例では、高濃度ボディ拡
散領域が、自己絶縁されたＤＭＯＳトランジスタ内に提
供される。他の実施例では、高濃度ドレイン拡散領域
が、自己絶縁されたＤＭＯＳトランジスタ内に提供され
る。更に異なる実施例では、自己絶縁されたＬＤＤラテ
ラルＤＭＯＳトランジスタのゲート、Ｐ＋埋込み層及び
ドリフト領域が、ドレイン領域を囲む実質上環状の構造
を形成する。これらの実施例では、埋込み層は、上述さ
れた構造または複数の構造と共に、電界の集中を減少す
ることにより、ブレークダウン電圧を増加するための電
界形成の適応性を提供する。 【００１４】本発明の他の実施例では、ドリフト及びＰ
＋埋設領域は、ドレイン領域を囲む実質上環状の構造を
形成する。とはいえ本実施例では、ドリフト領域の唯１
つの部分が、フィールド酸化膜領域及びドリフト領域に
よって形成される“不活性エッジ”に当接するドリフト
領域の他の部分であるチャネル領域によって区別され
る。不活性エッジの下のＰ＋埋込み層は、不活性エッジ
の電界強度を減少するために提供される。 【００１５】本発明の他の実施例では、ダイオードが、
ＬＤＤラテラルＤＭＯＳトランジスタの活性チャネル領
域を取り除くことによって形成される。Ｐ＋埋込み層
は、ドリフト領域及びフィールド酸化膜領域の接合部の
電界を減少させ、カソード−アノード間の逆再生特性を
改善する。 【００１６】本発明の他の実施例では、フィールド酸化
膜領域は、ゲートを形成する前にドリフト領域の上に形
成される。ゲートは、フィールド酸化膜領域の上に延在
するので、チャネル及びドリフト領域間の接合部で、電
界強度を減少させる。 【００１７】本発明は、添付の図面と共に以下に提供さ
れる詳細な記述の考慮に基づいて、より良く理解される
であろう。 【００１８】 【実施例】図５は、本発明の１つの実施例に基づいて提
供されたＬＤＤラテラルＤＭＯＳトランジスタ５００の
断面図である。ＬＤＤラテラルＤＭＯＳトランジスタ５
００は、ゲート５０９、ドリフト領域５２２及びＰ＋埋
込み層５０１が、ドレイン領域の周囲を取り囲む実質上
環状の構造を有する。 【００１９】この実施例では、図５に示すように、ＬＤ
ＤラテラルＤＭＯＳトランジスタ５００は、Ｐ−基板５
０５上の低濃度にドープされたＰ−エピタキシャル層５
１２によって形成されている。エピタキシャル層５１２
は、概ね１．０×１０14／cm3から５．０×１０14／cm3
のドーパント（例えばボロン）濃度を有し、ドーパント
濃度は、８．０×１０15／cm3となることもある。エピ
タキシャル層の深さは、集積回路内の全ての装置の所定
の動作条件に基づいて選択される。同様に、前記Ｐ−
（例えばボロンをドープされた）基板５０５の抵抗率
は、集積回路内に於てトランジスタ５００と共に集積さ
れた全ての装置の所定の最大動作電圧を考慮することに
よって選択される。５００ボルト以上の動作電圧に対
し、３０〜５０Ωcmの抵抗率が用いられる。しかしなが
ら、より高い電圧動作（例えば１０００ボルトまたはよ
り以上の電圧）のために、９００Ωcm以上の高い抵抗率
が用いられる。 【００２０】Ｐ−エピタキシャル層５１２は、高温度の
化学蒸着法（ＣＶＤ）または当業者に知られている他の
適切な技術によって堆積される。Ｐ−エピタキシャル層
５１２を形成する前に、Ｐ＋埋込み層５０１は、イオン
注入のような普通の技術によって、Ｐ−基板５０５の表
面の近くに形成される。Ｐ−エピタキシャル層５１２を
形成する過程で、Ｐ＋埋込み層５０１は、Ｐ−エピタキ
シャル層５１２の表面に向かって後方に拡散する。形成
過程の熱サイクル数に依存して、Ｐ＋埋込み層５０１の
最終的なドーパント濃度が１０16／cm3のオーダーにな
るように、初期のドーパント濃度が供給される。本実施
例で、６０ＫｅＶでの５．０×１０14／cm3のボロンの
注入量は、Ｐ＋埋込み層５０１の所定の最終的なドーパ
ント濃度を供給する。後方への拡散は、８ミクロン程で
あり、この厚さは、Ｐ−エピタキシャル層５１２が可能
な最小の深さを限定する。 【００２１】図５は、Ｐボディ領域５０２とＰ−基板５
０５の間の良好な接続を提供する高濃度Ｐ＋領域５０４
を示す。もしイオン注入法が、高濃度Ｐ＋領域５０４を
形成するために用いられるならば、６０ＫｅＶでの１０
15／cm2を超過するボロンの注入量が使用される。代わ
って、Ｐ＋領域５０４は、気体または固体のボロンソー
スからのＰ＋の先行する蒸着法を用いることによって形
成される。Ｐボディ領域５０３はＬＤＤラテラルＤＭＯ
Ｓトランジスタ５００の閾値電圧を決定する。Ｐボディ
領域５０３を形成するために用いられる６０ＫｅＶでの
注入量は、閾値電圧に依存して１．０×１０13／cm2か
ら９．０×１０13／cm2の範囲に及ぶが、概ね５．０×
１０13／cm2の注入量である。共通Ｎ＋／Ｐボディ領域
の接合の深さの閾値電圧は、Ｎ＋ソース領域５０２とＰ
ボディ領域５０３の間の接合での相互作用によって決定
される正味の断面に依存して、０．７ボルトから３．０
ボルトに変化する。本実施例の製作過程で、Ｐボディ領
域５０３は、基板内部へ４ミクロンほどの深さだけ下方
向に拡散する。図４に示すトランジスタ２００のよう
な、ＲＥＳＵＲＦ型ＬＤＤラテラルＤＭＯＳトランジス
タとは異なり、Ｐボディ領域５０３の近傍には、逆バイ
アス接合が存在しない。逆バイアス接合は、Ｎ＋ドレイ
ン領域５０７とＰ−エピタキシャル層５１２の間に形成
され、その接合は、トランジスタ５００のパンチスルー
ブレイクダウン効果に寄与するために、Ｐボディ領域５
０３から離れた位置にある。 【００２２】Ｎ＋ソース領域５０２及びＮ＋ドレイン領
域５０７は、注入量５．０×１０15／cm2またはそれ以
上の注入量による通常の技術を用いて形成される。本実
施例では、燐及び砒素の５０％−５０％の混合が用いら
れるが、いずれの注入物も他方とは別に使用可能であ
る。本発明の以下に述べる利点のために、ドリフト領域
は、４．０×１０12／cm2以上の合計の注入量（例えば
燐）によって形成され、その量は、従来技術に於て達成
できるドリフト領域のドーパント注入量のおよそ４倍に
当たる。従ってこのトランジスタ５００の導通時の抵抗
は、従来技術のＬＤＤラテラルＤＭＯＳトランジスタの
導通時の抵抗に比べかなり減少されたものとなる。 【００２３】所望に応じたＮウェル５０６もまた提供さ
れる。そのとき、Ｎウェル５０６の深さは、３ミクロン
から１２ミクロンであり、そのドーパント濃度（例えば
燐）は１．０×１０15／cm3から２．０×１０16／cm3の
間である。もしＮウェル５０６が注入されるならば、６
０から１００ＫｅＶでの３．０〜８．０×１０12／cm2
の注入量（例えば燐）が、概ね８．０×１０15／cm3の
表面濃度を提供するために用いられる。Ｐ−ＭＯＳトラ
ンジスタとの集積を許可することに加えて、所望に応じ
たＮウェル５０６は、付加的な電界形成の適応性（以下
に説明）を提供する。 【００２４】所望に応じたＰ＋領域５１３（例えばホウ
素をドープされた領域）は、ソース−Ｐボディ間の分路
を提供し、Ｐボディ領域５０３との良好な接触を提供す
る。もしＰ＋領域５１３が提供されなければ、Ｐボディ
領域５０３は、ソース／ボディ結合５２０に直接または
高濃度Ｐ＋領域５０４と共に接触する。トランジスタ５
００のゲート酸化層５１０及びゲート５０９は、通常の
方法を用いて形成される。 【００２５】図５に示す構造には、ＲＥＳＵＲＦ型ラテ
ラルＤＭＯＳトランジスタとは異なり、ＢＶCEOスナッ
プバックを受け入れ易い高利得の寄生バーチカルＮＰＮ
トランジスタが存在しない。ＢＶCEOスナップバック現
象は、図４のＲＥＳＵＲＦ型ＤＭＯＳトランジスタ２０
０と共に上述された。本実施例では、ソース及びドレイ
ン領域５０２及び５０７、及びＰ−エピタキシャル層及
びＰボディ領域５１２及び５０３によって形成された長
いベース（低い利得）を有する唯一の寄生ラテラルＮＰ
Ｎトランジスタが存在する。一方、トランジスタ５００
は、ＢＶCEOスナップバックを禁止するのにあまり適当
ではない。 【００２６】本実施例では、所望に応じたゲートプレー
ト５１１（例えばアルミニウム）が、図２に示すゲート
プレートと共に既に上述された方法によって、シリコン
表面上の電荷の集中を減少するために提供される。ドリ
フト領域５２２のドレインエッヂで、電界の減少が要求
されるならば、ドレイン接触領域５０７の導電物質５０
８は、フィールドプレートを形成するドリフト領域５２
２のドレインエッジを超えて、絶縁層５２１の上方に延
在するように形成される。 【００２７】図６に、トランジスタ５００の等電位線の
分布が示されている。図６に示すように、Ｐ＋埋込み層
５０１の存在は、等電位線がシリコン表面の下でより横
になり、ドレイン接触領域５０７の向きでより均等にな
るように、等電位線を押し出す。このようにして、図３
の矢印Ａによって指示された等電位線の集中は、Ｐ＋埋
込み層５０１の存在によって緩和される。一方、ドリフ
ト領域５２２のゲートエッジの電界を減少し、電界を表
面電荷から離れたバルクシリコンの内部へ移動させるこ
とによって、ＬＤＤＭＯＳトランジスタ５００のブレイ
クダウン電圧が高められる。このブレイクダウン電圧が
上昇することによって、ドリフト領域５２２のドーパン
ト濃度は、従来技術に比較し４倍に増加し、それに対応
して、トランジスタ５００の導通抵抗が減少するので、
ＬＤＤラテラルＤＭＯＳトランジスタ５００の高い電流
を保持する能力を増加させる。更に、ブレイクダウンは
バルク内に残留するので、アバランシェブレイクダウン
電圧は、安定な状態に留まり、酸化層５２１への充電は
最小になる。 【００２８】図７は、本発明の変形実施例の、Ｎウェル
６０６を有するＬＤＤラテラルＤＭＯＳトランジスタ６
００の等電位線の分布を示す。図５及び図７の各トラン
ジスタ５００及び６００の構造の比較を容易にするため
に、同じ参照番号が与えられている。図７は、Ｎウェル
６０６が、トランジスタ６００の等電位線をバルクシリ
コンの内部へ押しやり、表面電荷から遠ざけることを示
す。一方、Ｎウェル６０６の深さを制御することは、ト
ランジスタ６００を所望のブレイクダウン特性に適合す
るように変えるための、電界形成の適応性を提供する。
Ｎウェル６０６のようなＮウェルは、２００ボルト以上
の動作電圧で一般的に使用され、２００ボルト以下の動
作電圧では殆ど一般的に使用されない。これは、２００
ボルト以下の電圧では、所望のブレイクダウン特性がよ
り容易に得られるからである。Ｎウェルもまた、高電圧
で使用されるトランジスタの導通抵抗を減少する。 【００２９】図８は、（ａ）図１に示されたものと同様
な、従来技術に於けるＬＤＤラテラルＤＭＯＳトランジ
スタ、（ｂ）（ａ）と同様な、ＬＤＤラテラルＤＭＯＳ
トランジスタであって、図に示すようなゲートプレート
１０２を有するトランジスタ、及び（ｃ）本発明に基づ
く、図に示すようなＰ＋埋込み層を有するＬＤＤラテラ
ルＤＭＯＳトランジスタ のシリコン表面上に沿った電
界強度を比較している。図８に於て、（ａ）のトランジ
スタは、構造８００によって表現され、ゲートプレート
８０２及びＰ＋埋込み層８０１を取り除いたものであ
る。（ｂ）のトランジスタは、構造８００によって表現
され、Ｐ＋埋込み層８０１を取り除いたものである。
（ｃ）のトランジスタは、構造８００によって表現さ
れ、ゲートプレート８０２及びＰ＋埋込み層８０１の両
方を有する。（ａ）、（ｂ）及び（ｃ）の３つのトラン
ジスタは、ドレインプレート８０４を有する。ドレイン
プレート８０４は、上述された方法によって、ドリフト
領域８０５のドレインエッジの電界分布を調整する。 【００３０】図８に、シリコンの表面に沿った電界強度
が、ｘ方向の距離に対して描かれている。図８に示すよ
うに、８２０、８２１及び８２２の番号が付けられた曲
線は、それぞれ上述された（ａ）、（ｂ）及び（ｃ）の
トランジスタの電界強度の曲線を表す。３本の曲線８２
０、８２１及び８２２の全てで、電界強度は、ドリフト
領域８０５のゲートエッジ（点ｘ１）でピークを迎え、
ドリフト領域８０５のドレインエッジ（点ｘ４）で０に
近づくことがわかる。期待通りに、点ｘ１での最も大き
い電界強度は、（ａ）のトランジスタの電界強度であ
る。（ａ）のトランジスタで、電界強度（曲線８２０）
は、ドリフト領域のゲートエッジからの距離が増加する
に従って急速に減少する。この場合の電界は、点ｘ３及
びｘ４の間のドレインプレート８０４の存在によって加
減された割合で減少する。トランジスタ（ｂ）の電界強
度（曲線８２１）は、ゲートプレート８０２の下の領域
では、曲線８２０より大きいかまたは小さい値であり、
ゲートプレート８０２の延在する部分を超え、点ｘ２か
ら点ｘ４へ移動する時、曲線８２０に示された減少の割
合と等しい実質上一定の割合で減少する。曲線８２０及
び８２１に示されたように、ゲート及びドレインプレー
ト８０２及び８０４は、それらのプレートの下で、シリ
コン表面に沿った電界強度を水平にする効果を有する。
しかしながら、本発明に基づく曲線８２２に更に示され
るように、Ｐ＋埋込み層８０１を有するトランジスタ
（ｃ）は、ドリフト領域８０５の全長（ｘ１からｘ４）
に沿った実質上均一な電界強度の曲線を有する。 【００３１】上述された利点に加え、図５のトランジス
タ５００のＰ＋埋込み層５０１のようなＰ＋埋込み層
は、注入された小数キャリアの寿命を減少し、それによ
って、ドレイン５０７、Ｐ−エピタキシャル層５１２及
びＰ−基板５０５によって形成されたダイオードの逆再
生特性を改善する。更に、Ｐ＋埋込み層５１１が形成さ
れた時に、同一の半導体基板の上に集積される論理回路
のような回路を形成するために用いられる低電圧ＮＭＯ
Ｓトランジスタの下に、Ｐ＋埋込み層が更に形成され
る。そのような低電圧ＮＭＯＳトランジスタの下の埋込
み層は、集積回路がＣＭＯＳラッチアップ状態になるこ
とを減少する。 【００３２】図９は、２つの低電圧ＣＭＯＳトランジス
タ９０３及び９０４と同じ基板上に集積された、環状の
形状に形成されたＬＤＤラテラルＤＭＯＳトランジスタ
９０１を示す。図９で、Ｐ＋埋込み層９０５及び９０６
は、トランジスタ９０１の電界形成構造だけでなく、Ｎ
チャネルＭＯＳトランジスタ９０４のラッチアップ抑制
構造をも提供する。一方平面図に於て、ドリフト、ドレ
イン、Ｐボディ、種々のＰ＋埋設領域及びＬＤＤラテラ
ルＤＭＯＳトランジスタ９０１のその他の構造は、環状
の構造となっている。例えば、図９に示すように、ＬＤ
ＤラテラルＤＭＯＳトランジスタ９０１のＰボディ領域
及びソース領域を接続する伝導体９１０は、環状の形状
である。 【００３３】図１０には、ＬＤＤラテラルＤＭＯＳトラ
ンジスタ１０００が示されており、そのトランジスタ
は、トランジスタ１０００のゲート１００９の下の活性
チャネル領域と隣接するドリフト領域５２２の一部分を
除き、図５のトランジスタ５００と同様である。即ち、
トランジスタ５００のゲート５０９とは異なり、トラン
ジスタ１０００のゲート１００９は、ドレイン領域５０
７を囲む環状の構造ではない。再び比較を容易にするた
めに、図５及び図１０に於ける等しい参照番号が、機能
的及び構造的に類似な構造を表わす。更に、異なった参
照番号が与えられてはいるが、トランジスタ１０００の
ソース／バルク接合１０２０、Ｐ＋領域１０１３及びＰ
ボディ領域１００３は、トランジスタ５００のソース／
バルク接合５００、Ｐ＋領域５１３及びＰボディ領域５
０３対応して機能的に等しく、トランジスタ５００に対
して前述したように実質上等しい方法によって形成され
る。 【００３４】図１０に示すように、フィールド酸化膜領
域１０５０は、当業者にとって既知のＬＯＣＯＳプロセ
スによって形成される。概ね５０００オングストローム
から２ミクロンの厚さを持つこの酸化領域１０５０は、
ゲート１００９の形成に先だって形成され、図１０に示
すように、チャネル領域から離れたドリフト領域５２２
の側面でドリフト領域５２２に当接する。ドリフト領域
５２２とフィールド酸化膜領域１０５０の間の境界面１
０５１は、“不活性エッジ”として知られ、ドリフト領
域５２２とチャネル領域の間の境界面１０５２は、“活
性エッジ”として知られている。上述されたように、ゲ
ートエッジに於ける場合と同様に、ドリフト領域５２２
の抵抗率に依存して、不利益な高い電界が、不活性エッ
ジ１０５１に現れる。この不利益な高い電界は、Ｐ型電
界ドーパントの存在、または酸化領域１０５０とドリフ
ト領域５２２の間の境界面に存在する、圧力によって生
み出された結晶欠陥によって、より増加させられる。そ
のような結晶欠陥の原因の１つは、上述されたＬＯＣＯ
Ｓ電界酸化過程である。従って、本発明に基づき、不活
性エッジの下に、Ｐ＋埋込み層５０１の一部が存在す
る。Ｐ＋埋込み層５０１のこの部分は、上述された活性
エッジ１０５２の下のＰ＋埋込み層５０１によって提供
されたものと実質上等しい方法によって、等電位線を不
活性エッジ１０５１から引離し、バルクシリコン内に閉
込める。 【００３５】トランジスタ１０００の、或る可能な配置
の平面図が、図１１に示される。図１１で、不活性エッ
ジ１０５１及び活性エッジ１０５２は、ドレイン領域５
０７の相対する側面に存在する。Ｐ＋埋込み層５０１、
ドリフト領域５２２及び所望に応じたゲートプレート５
１１の存在する範囲は、双方向の矢印１０６１、１０６
２及び１０６３によってそれぞれ表示されている。フィ
ールド酸化膜領域１０５０は、長方形１０５７の外側に
存在する。ゲート５０９、ソース／バルク接合５２０及
びソース領域５０２もまた表示されている。 【００３６】上述された技術の内で、図１１のトランジ
スタ１０００のようなＬＤＤラテラルＤＭＯＳトランジ
スタから、活性ゲートを取除くことによって、１つのダ
イオード構造が得られる。そのようなダイオードは、図
１０及び図１２の対応する構造に対して同じ参照番号を
与えることによって、図１２に示される。図１２で、ダ
イオードは、Ｐ基板５０５（アノード）、Ｐエピタキシ
ャル層５１２及びドレイン領域５０７（カソード）によ
って形成される。Ｐ基板層は、ソース接合部１０２０及
びＰ＋領域１０１３に接続されている。トランジスタ１
０００のように、Ｐ＋埋込み層５０１は、不活性エッジ
で発達する強電界を緩和するために、等電位線を不活性
エッジ１０５１から遠ざけ、バルクシリコン内に閉込め
る。加えて上述されたように、Ｐ＋埋込み層５０１は、
注入された少数キャリアの寿命を減少させ、ダイオード
のカソード−アノード間の逆再生特性を改善する。 【００３７】図１３は、本発明の変形実施例であるＬＤ
ＤラテラルＤＭＯＳトランジスタ１２００を示し、その
実施例では、フィールド酸化膜領域１２５０は、ドリフ
ト領域１２２２の上に形成される。図５のトランジスタ
５００のように、トランジスタ１２００は、ドレイン５
０７を囲むゲート１２０９、ドリフト領域１２２２及び
Ｐ＋埋込み層５０１を有する実質上環状の構造である。
再び、比較するために、トランジスタ５００及びトラン
ジスタ１２００の（図５及び図１２）の類似する構造に
は、同じ参照番号が与えられる。トランジスタ５００及
びトランジスタ１２００の類似する構造は、トランジス
タ５００のための上述された、実質上同様な方法によっ
て、形成されることが可能である。加えて、ドリフト領
域１２２２は、トランジスタ５００のドリフト領域５２
２と同様の方法によって、形成されることが可能であ
る。トランジスタ１２００のフィールド酸化膜領域１２
５０は、図５のトランジスタ５００には存在しない。上
述されたＬＯＣＯＳ過程によって形成される、このフィ
ールド酸化膜領域１２５０は、ゲート１２０９の形成に
先だって形成される酸化層の中では、厚い酸化層なの
で、他の酸化層とは区別でき、図１３に示すように、ゲ
ート１２０９が、フィールド酸化膜領域１２５０の一部
に重なるようになっている。フィールド酸化膜領域１２
５０上のゲートの重なり合う部分は、チャネル領域１２
５３とドリフト領域１２２２の間の境界面１２５１の強
電界を妨げるための効果的なゲートプレートを形成し、
それによってトランジスタ１２００のブレークダウン電
圧をより高める。 【００３８】これまでの詳細な記述及び添付の図面は、
本発明の特定の実施例の説明を意図するものであり、本
発明の限定を意図するものではない。本発明の範囲内に
於て種々の変形及び変更が可能である。例えば、これま
での詳細に亘る記述及び添付の図面を考慮して、全ての
関連する半導体領域の導電性を反転することより、Ｎチ
ャネルＬＤＤラテラルＤＭＯＳトランジスタ５００に相
似のＰチャネルトランジスタを提供することが、通常の
技術によって可能である。他の例として、Ｐ＋ボディ領
域５１３及びＮ＋接触領域５０２が、電気的に分離可能
であり、装置の電導特性及びブレークダウン特性を大幅
に変えることなしに、２、３ボルトの低い電圧の逆バイ
アスを、ソース−ボディ接合間に印加することがきる。
そのような変形は、本発明の範囲に含まれるものである
ことを了解されたい。本発明の範囲は添付の請求項によ
って定義される。 【００３９】 【発明の効果】上述したように、本発明によれば、ＤＭ
ＯＳトランジスタのＰ−基板内にＰ＋埋込み層を設ける
ことにより、等電位線のゲートへの集中を防ぎ、ＤＭＯ
Ｓトランジスタのブレークダウン電圧を高めることがで
きる。
【図面の簡単な説明】
【図１】図１は、従来技術に於ける自己絶縁されたＬＤ
ＤラテラルＤＭＯＳトランジスタを示す。 【図２】図２は、図１の自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタの等電位線の分布を示す。 【図３】図３は、ゲートプレートを有する従来技術の自
己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタの等
電位線の分布を示す。 【図４】図４は、Ｐ＋埋込み層を有する従来技術のＲＥ
ＳＵＲＳ型ラテラルＤＭＯＳトランジスタを示す。 【図５】図５は、本発明の実施例に基づく電界形成Ｐ＋
埋込み層５０１を有する自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタ５００を示す。 【図６】図６は、図５の自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタ５００の等電位線の分布を示す。 【図７】図７は、本発明の他の実施例に基づくＮウェル
６０６を有する自己絶縁されたＬＤＤラテラルＤＭＯＳ
トランジスタ６００を示す。 【図８】図８は、図１のＬＤＤラテラルＤＭＯＳトラン
ジスタ、図２（即ちゲートプレートを有する）のＬＤＤ
ラテラルＤＭＯＳトランジスタ及び本発明に基づく図５
のＬＤＤラテラルＤＭＯＳトランジスタ５００の各電界
分布を比較したものである。 【図９】図９は、ＣＭＯＳのラッチアップ現象を抑制す
るためのＰ＋及びＮ＋埋込み層をそれぞれ用いた低電圧
ＣＭＯＳトランジスタ９０３及び９０４と共に集積化さ
れた本発明に基づく高電圧のＬＤＤラテラルＤＭＯＳト
ランジスタ９００を示す。 【図１０】図１０は、本発明に基づく部分的な不活発な
エッジ１０５１及び部分的な不活発なエッジの下にある
Ｐ＋埋込み層５０１を有する自己絶縁されたＬＤＤラテ
ラルＤＭＯＳトランジスタ１０００の断面図である。 【図１１】図１１は、図１０に示された自己絶縁された
ＬＤＤラテラルＤＭＯＳトランジスタ１０００の底面図
である。 【図１２】図１２は、本発明に基づくドリフト領域５２
２の下のＰ＋埋込み層５０１及びフィールド酸化膜領域
１０５０の下に形成されたドリフト領域５２２を有する
自己絶縁されたＬＤＤダイオード１１００の断面図であ
る。 【図１３】図１３は、本発明に基づくフィールド酸化膜
領域１２５０の下に形成されたＮ−ドリフト領域１２２
２によって部分的に重ね合わされたＰ＋埋込み層５０１
を有する自己絶縁されたＬＤＤラテラルＤＭＯＳトラン
ジスタ１２００の断面図である。 【符号の説明】 １００ ＮチャネルＬＤＤラテラルＤＭＯＳトランジス
タ １０１ Ｐ＋接触領域 １０２ Ｎ＋ソース領域 １０３ Ｐボディ領域 １０４ 所望に応じた高濃度Ｐ＋領域 １０５ Ｐ−基板 １０６ 所望に応じたＮウェル １０７ Ｎ＋ ドレイン接触領域 １０８ ドレイン １０９ ゲート １１０ ゲート酸化層 １２０ ソース １２１ 絶縁層 １２２ ドリフト領域 ２００ ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ ２０１ Ｐ＋埋込み層 ２０２ Ｎ＋ソース領域 ２０３ Ｐボディ領域 ２０４ Ｐ＋絶縁層 ２０５ Ｐ−基板 ２０６ Ｎ−エピタキシャル層 ２０７ Ｎ＋ドレイン接触領域 ２０８ ドレイン ２０９ ゲート ２１０ ゲート酸化膜 ２２０ ソース ２２１ 絶縁層 ２２２ ドリフト領域 ５００ ＬＤＤラテラルＤＭＯＳトランジスタ ５０１ Ｐ＋埋込み層 ５０２ Ｎ＋ソース領域 ５０３ Ｐボディ領域 ５０４ 高濃度Ｐ＋領域 ５０５ Ｐ−基板 ５０６ 所望に応じたＮウェル ５０７ Ｎ＋ドレイン接触領域 ５０８ ドレイン ５０９ ゲート ５１０ ゲート酸化層 ５１１ ゲートプレート ５１２ Ｐ−エピタキシャル層 ５１３ 所望に応じたＰ＋領域 ５２０ ソース ５２１ 絶縁層 ５２２ Ｎ−ドリフト領域 ６００ ＬＤＤラテラルＤＭＯＳトランジスタ ６０６ Ｎウェル ８０１ Ｐ＋埋込み層 ８０２ ゲートプレート ８０４ ドレインプレート ８０５ Ｎ−ドリフト領域 ８２０ トランジスタ１００の電界曲線 ８２１ ゲートプレートを有するトランジスタ１００の
電界曲線 ８２２ トランジスタ５００の電界曲線 ９０１ ＬＤＤラテラルＤＭＯＳトランジスタ ９０３ 低電圧ＣＭＯＳトランジスタ ９０４ ＮＭＯＳトランジスタ ９０５ Ｐ＋埋込み層 ９０６ Ｐ＋埋込み層 ９０８ Ｎ＋ドレイン接触領域 ９１０ 導体 １０００ ＬＤＤラテラルＤＭＯＳトランジスタ １００２ Ｎ＋ソース領域 １００３ Ｐボディ領域 １００９ ゲート １０１３ Ｐ＋接触領域 １０２０ ソース １０５０ フィールド酸化膜領域 １０５１ 不活性エッジ １０５２ 活性エッジ １０５７ 固体長方形 １０６１ Ｐ＋埋込み層の範囲 １０６２ ドリフト領域の範囲 １０６３ 所望に応じたゲートプレートの範囲 １１００ ダイオード １２００ ＬＤＤラテラルＤＭＯＳトランジスタ １２０９ ゲート １２２２ Ｎ−ドリフト領域 １２５０ フィールド酸化膜領域 １２５１ １２２２と１２５３との境界面 １２５３ チャネル領域
ＤラテラルＤＭＯＳトランジスタを示す。 【図２】図２は、図１の自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタの等電位線の分布を示す。 【図３】図３は、ゲートプレートを有する従来技術の自
己絶縁されたＬＤＤラテラルＤＭＯＳトランジスタの等
電位線の分布を示す。 【図４】図４は、Ｐ＋埋込み層を有する従来技術のＲＥ
ＳＵＲＳ型ラテラルＤＭＯＳトランジスタを示す。 【図５】図５は、本発明の実施例に基づく電界形成Ｐ＋
埋込み層５０１を有する自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタ５００を示す。 【図６】図６は、図５の自己絶縁されたＬＤＤラテラル
ＤＭＯＳトランジスタ５００の等電位線の分布を示す。 【図７】図７は、本発明の他の実施例に基づくＮウェル
６０６を有する自己絶縁されたＬＤＤラテラルＤＭＯＳ
トランジスタ６００を示す。 【図８】図８は、図１のＬＤＤラテラルＤＭＯＳトラン
ジスタ、図２（即ちゲートプレートを有する）のＬＤＤ
ラテラルＤＭＯＳトランジスタ及び本発明に基づく図５
のＬＤＤラテラルＤＭＯＳトランジスタ５００の各電界
分布を比較したものである。 【図９】図９は、ＣＭＯＳのラッチアップ現象を抑制す
るためのＰ＋及びＮ＋埋込み層をそれぞれ用いた低電圧
ＣＭＯＳトランジスタ９０３及び９０４と共に集積化さ
れた本発明に基づく高電圧のＬＤＤラテラルＤＭＯＳト
ランジスタ９００を示す。 【図１０】図１０は、本発明に基づく部分的な不活発な
エッジ１０５１及び部分的な不活発なエッジの下にある
Ｐ＋埋込み層５０１を有する自己絶縁されたＬＤＤラテ
ラルＤＭＯＳトランジスタ１０００の断面図である。 【図１１】図１１は、図１０に示された自己絶縁された
ＬＤＤラテラルＤＭＯＳトランジスタ１０００の底面図
である。 【図１２】図１２は、本発明に基づくドリフト領域５２
２の下のＰ＋埋込み層５０１及びフィールド酸化膜領域
１０５０の下に形成されたドリフト領域５２２を有する
自己絶縁されたＬＤＤダイオード１１００の断面図であ
る。 【図１３】図１３は、本発明に基づくフィールド酸化膜
領域１２５０の下に形成されたＮ−ドリフト領域１２２
２によって部分的に重ね合わされたＰ＋埋込み層５０１
を有する自己絶縁されたＬＤＤラテラルＤＭＯＳトラン
ジスタ１２００の断面図である。 【符号の説明】 １００ ＮチャネルＬＤＤラテラルＤＭＯＳトランジス
タ １０１ Ｐ＋接触領域 １０２ Ｎ＋ソース領域 １０３ Ｐボディ領域 １０４ 所望に応じた高濃度Ｐ＋領域 １０５ Ｐ−基板 １０６ 所望に応じたＮウェル １０７ Ｎ＋ ドレイン接触領域 １０８ ドレイン １０９ ゲート １１０ ゲート酸化層 １２０ ソース １２１ 絶縁層 １２２ ドリフト領域 ２００ ＲＥＳＵＲＦラテラルＤＭＯＳトランジスタ ２０１ Ｐ＋埋込み層 ２０２ Ｎ＋ソース領域 ２０３ Ｐボディ領域 ２０４ Ｐ＋絶縁層 ２０５ Ｐ−基板 ２０６ Ｎ−エピタキシャル層 ２０７ Ｎ＋ドレイン接触領域 ２０８ ドレイン ２０９ ゲート ２１０ ゲート酸化膜 ２２０ ソース ２２１ 絶縁層 ２２２ ドリフト領域 ５００ ＬＤＤラテラルＤＭＯＳトランジスタ ５０１ Ｐ＋埋込み層 ５０２ Ｎ＋ソース領域 ５０３ Ｐボディ領域 ５０４ 高濃度Ｐ＋領域 ５０５ Ｐ−基板 ５０６ 所望に応じたＮウェル ５０７ Ｎ＋ドレイン接触領域 ５０８ ドレイン ５０９ ゲート ５１０ ゲート酸化層 ５１１ ゲートプレート ５１２ Ｐ−エピタキシャル層 ５１３ 所望に応じたＰ＋領域 ５２０ ソース ５２１ 絶縁層 ５２２ Ｎ−ドリフト領域 ６００ ＬＤＤラテラルＤＭＯＳトランジスタ ６０６ Ｎウェル ８０１ Ｐ＋埋込み層 ８０２ ゲートプレート ８０４ ドレインプレート ８０５ Ｎ−ドリフト領域 ８２０ トランジスタ１００の電界曲線 ８２１ ゲートプレートを有するトランジスタ１００の
電界曲線 ８２２ トランジスタ５００の電界曲線 ９０１ ＬＤＤラテラルＤＭＯＳトランジスタ ９０３ 低電圧ＣＭＯＳトランジスタ ９０４ ＮＭＯＳトランジスタ ９０５ Ｐ＋埋込み層 ９０６ Ｐ＋埋込み層 ９０８ Ｎ＋ドレイン接触領域 ９１０ 導体 １０００ ＬＤＤラテラルＤＭＯＳトランジスタ １００２ Ｎ＋ソース領域 １００３ Ｐボディ領域 １００９ ゲート １０１３ Ｐ＋接触領域 １０２０ ソース １０５０ フィールド酸化膜領域 １０５１ 不活性エッジ １０５２ 活性エッジ １０５７ 固体長方形 １０６１ Ｐ＋埋込み層の範囲 １０６２ ドリフト領域の範囲 １０６３ 所望に応じたゲートプレートの範囲 １１００ ダイオード １２００ ＬＤＤラテラルＤＭＯＳトランジスタ １２０９ ゲート １２２２ Ｎ−ドリフト領域 １２５０ フィールド酸化膜領域 １２５１ １２２２と１２５３との境界面 １２５３ チャネル領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マイケル・イー・コーネル
アメリカ合衆国カリフォルニア州95008・
キャンベル・リーガスドライブ 663
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１の導電型式の基板の表面上に形成
された前記第１の導電型式のエピタキシャル層と、 前記エピタキシャル層内に形成された、前記第１の導電
型式とは相異なる第２の導電型式のソース領域と、 前記ソース領域に隣接する前記エピタキシャル層の部分
に形成され、前記エピタキシャル層の前記表面に露出し
た部分を有する、前記第１の導電型式のボディ領域と、 前記基板の前記表面と反対側のエピタキシャル層の表面
上の前記エピタキシャル層の露出部分によって、前記ソ
ース及び前記ボディ領域から隔てられ、前記エピタキシ
ャル層内に形成され、前記ソース領域との間に、前記ボ
ディ領域の前記露出した部分及び前記エピタキシャル層
の前記露出した部分が、チャネル領域を形成する前記第
２の導電型式のドリフト領域と、 前記チャネル領域から離れた前記ドリフト領域に隣接し
た前記エピタキシャル層に形成される前記第２の導電型
式のドレイン領域と、 前記チャネル領域の上方に形成されたゲート領域と、 前記チャネル及び前記ドリフト領域の間の境界面の真下
に位置する部分を有する前記第１の導電型式の埋込み層
とを有することを特徴とするラテラルＤＭＯＳトランジ
スタ構造。 【請求項２】 前記ゲートの上方に位置し、前記チャ
ネル及びドリフト領域の間の前記境界面の上に延在する
ゲートプレートを更に有することを特徴とする請求項１
に記載の構造。 【請求項３】 前記ドレイン領域の上方に位置し、前
記ドリフト及びドレイン領域の間の境界面の上に延在す
るドレインプレートを更に有することを特徴とする請求
項１に記載の構造。 【請求項４】 前記ボディ領域に隣接し、前記エピタ
キシャル層の内部に存在する前記第１の導電型式の高濃
度拡散領域を更に有することを特徴とする請求項１に記
載の構造。 【請求項５】 前記ドレイン領域に隣接し、前記エピ
タキシャル層の内部に存在する前記第２の導電型式の高
濃度拡散領域を更に有することを特徴とする請求項１に
記載の構造。 【請求項６】 前記第１の導電型式がＰ型であり、前
記第２の導電型式がＮ型であることを特徴とする請求項
１に記載の構造。 【請求項７】 前記ラテラルＤＭＯＳトランジスタ構
造が、前記ドレイン領域に関して実質上環状であること
を特徴とする請求項１に記載の構造。 【請求項８】 前記第１の導電型式の前記基板の表面
上に前記第１の導電型式の埋込み層を提供する過程と、 前記基板の前記表面の上方にある前記第１の導電型式の
エピタキシャル層を提供する過程と、 前記エピタキシャル層の表面の上方のゲートを提供し、
それによって前記エピタキシャル層の前記表面上の前記
ゲートの下にチャネル領域を画定する過程と、 前記チャネル領域に隣接する第２の導電型式のドリフト
領域を提供し、前記チャネル及びドリフト領域の間の前
記境界面が前記埋込み層の上方に配置される過程と、 前記ドリフト領域から離れた前記チャネル領域内の前記
エピタキシャル層の前記表面上に露出する部分を有する
前記第１の導電型式のボディ領域を提供する過程と、 前記エピタキシャル層内に形成された前記第２の導電型
式のソース及びドレイン領域を提供し、前記ソース領域
が前記チャネル及び前記ボディ領域の露出した部分に隣
接し、前記ドレイン領域が前記チャネル領域から離れた
前記ドリフト領域に隣接する過程とを有することを特徴
とするＬＤＤラテラルＤＭＯＳトランジスタを提供する
ための方法。 【請求項９】 前記チャネル及びドリフト領域の間の
前記境界面の上方に延在する前記ゲートの上方に、ゲー
トプレートを提供する過程を更に有することを特徴とす
る請求項８に記載の方法。 【請求項１０】 前記ドリフト及びドレイン領域の間
の前記境界面の上に延在する前記ドレイン領域の上方
に、ドレインプレートを提供する過程を更に有すること
を特徴とする請求項８に記載の方法。 【請求項１１】 前記ボディ領域に隣接する前記エピ
タキシャル層内に前記第１の導電型式の高濃度拡散領域
を提供する過程を更に有することを特徴とする請求項８
に記載の方法。 【請求項１２】 前記ドレイン領域に隣接する前記エ
ピタキシャル層内に前記第２の導電型式の高濃度拡散領
域を提供する過程を更に有することを特徴とする請求項
８に記載の方法。 【請求項１３】 前記第１の導電型式がＰ型であり、
前記第２の導電型式がＮ型であることを特徴とする請求
項８に記載の方法。 【請求項１４】 前記トランジスタの構造が、前記ド
レイン領域に関して実質上環状であることを特徴とする
請求項８に記載の方法。 【請求項１５】 前記第１の導電型式の基板の表面上
に形成された前記第１の導電型式のエピタキシャル層
と、 前記エピタキシャル層の前記表面上に、その下のチャネ
ル領域を画定することを特徴とする前記エピタキシャル
層の上部のゲート領域と、 前記チャネル領域に隣接する前記エピタキシャル層領域
の前記表面上に露出した部分を有する前記エピタキシャ
ル層内の前記第１の導電型式に向かい合う前記第２の導
電型式のソース領域と、 前記ソース領域に隣接する前記エピタキシャル層内の前
記チャネル内に形成された前記第１の導電型式のボディ
領域と、 前記ボディ領域から離れた前記チャネル領域に隣接する
前記エピタキシャル層内に形成される前記第２の導電型
式のドリフト領域と、 前記ドリフト領域に隣接する前記エピタキシャル層内に
形成される前記第２の導電型式のドレイン領域と、 前記チャネル領域及び前記ドリフト領域の間の前記境界
面から離れて配置された、前記ドリフト領域に隣接した
酸化領域と、 前記ドリフト領域及び前記酸化領域の間の境界面の下に
位置する前記第１の導電型式の埋込み層とを有すること
を特徴とする前記ラテラルＤＭＯＳトランジスタ構造。 【請求項１６】 前記チャネル領域及び前記ドリフト
領域の間の前記境界面の下に位置する第２の部分を有す
る前記埋込み層を特徴とする請求項１５に記載の構造。 【請求項１７】 前記チャネル及び前記ドリフト領域
の間の前記境界面の上方に延在し、前記酸化層及び前記
ドリフト領域の間の前記境界面の上方にゲートプレート
の一部を提供するために前記ドリフト領域の境界に沿っ
て延在する前記ゲートの上方の前記ゲートプレートを更
に有することを特徴とする請求項１５に記載の構造。 【請求項１８】 前記ボディ領域に隣接した前記エピ
タキシャル層内に形成された前記第１の導電型式の高濃
度拡散領域を更に有することを特徴とする請求項１５に
記載の構造。 【請求項１９】 前記ドレイン領域に隣接した前記エ
ピタキシャル層内に形成された前記第２の導電型式の高
濃度拡散領域を更に有することを特徴とする請求項１５
に記載の構造。 【請求項２０】 前記第１の導電型式がＰ型であり、
前記第２の導電型式がＮ型であることを特徴とする請求
項１５に記載の構造。 【請求項２１】 前記第１の導電型式の基板の表面上
に前記第１の導電型式の埋込み層を提供する過程と、 前記基板の前記表面上に形成された前記第１の導電型式
のエピタキシャル層を提供する過程と、 前記エピタキシャル層のある領域を露出させる前記表面
を部分的に覆う酸化層を、前記エピタキシャル層の前記
表面の上方に提供する過程と、 前記チャネル領域の境界の一部が前記埋込み層の第１の
部分の上方に存在するように、前記エピタキシャル層の
前記領域内に於てその下にチャネル領域を画定するため
に、前記酸化層から離れた前記エピタキシャル層の前記
領域の上方にゲートを提供する過程と、 前記酸化層との間の前記境界面が前記埋込み層の第２の
部分の上方に存在するように、前記チャネル領域の前記
境界の前記部分及び前記酸化層に隣接する前記エピタキ
シャル層の前記表面に、第２の導電型式のドリフト領域
を提供する過程と、 前記ドリフト領域から離れた前記チャネル領域内の前記
エピタキシャル層の表面上にその一部を露出したボディ
領域を、前記エピタキシャル層内に提供する過程と、 前記エピタキシャル層の前記表面に於ける、前記ボディ
領域の前記露出した部分と隣接する前記第２の導電型式
のソース及び、前記酸化層及び前記ドリフト領域に隣接
した前記チャネル領域の間に位置する前記第２の導電型
式のドレイン領域を提供する過程とを有することを特徴
とするＬＤＤラテラルＤＭＯＳトランジスタを提供する
ため方法。 【請求項２３】 ゲートプレートを、前記ゲートの上
に提供し、前記チャネル領域の前記境界の前記部分の上
に延在させる過程を更に有することを特徴とする請求項
２２に記載の方法。 【請求項２４】 ドレインプレートを、前記ドレイン
の上方に提供し、前記酸化及びドリフト領域の間の前記
境界面の上方に延在させる過程を更に有することを特徴
とする請求項２２に記載の方法。 【請求項２５】 前記第１の導電型式の高濃度拡散領
域を、前記ボディ領域に隣接した前記エピタキシャル層
内に提供する過程を更に有することを特徴とする請求項
２２に記載の方法。 【請求項２６】 前記第２の導電型式の高濃度拡散領
域を、前記ドレイン領域に隣接した前記エピタキシャル
層内に提供する過程を更に有することを特徴とする請求
項２２に記載の方法。 【請求項２７】 前記第１の導電型式がＰ型で、前記
第２の導電型式がＮ型であることを特徴とする請求項２
２に記載の方法。 【請求項２８】 前記第１の導電型式の基板の表面上
に形成された前記第１の導電型式の埋込み層と、 前記基板の前記表面上に形成された前記第１の導電型式
のエピタキシャル層と、 前記エピタキシャル層の第１及び第２の領域が露出さ
れ、前記第１の領域の境界の一部が前記埋込み層の上方
に配置され、部分的に前記エピタキシャル層に覆われ、
前記エピタキシャル層の表面に形成された酸化層と、 前記境界の前記部分に於て前記酸化領域に隣接した前記
エピタキシャル層の前記第１の領域内に形成された第２
の導電型式のドリフト領域と、 前記境界の前記部分から離れた前記ドリフト領域に隣接
する前記エピタキシャル層の前記第１の領域内に形成さ
れた前記第２の導電型式のカソード領域と、 前記酸化層に隣接する前記エピタキシャル層の前記第２
の領域内に形成された前記第１の導電型式のアノード領
域とを有することを特徴とする自己絶縁されたダイオー
ドの構造。 【請求項２９】 前記アノード領域および埋込み層に
隣接する前記エピタキシャル層内の前記第１の導電型式
の高濃度拡散領域を有することを特徴とする請求項２８
に記載の構造。 【請求項３０】 第１の導電型式の基板の１つの表面
上に形成された前記第１の導電型式の埋込み層を提供す
る過程と、 前記基板の前記表面に形成された前記第１の導電型式の
エピタキシャル層を提供する過程と、 部分的に前記エピタキシャル層を覆い、前記エピタキシ
ャル層の第１及び第２の領域を露出させ、前記第１の領
域の前記境界の一部が前記埋込み層の上方に位置する、
前記エピタキシャル層の表面に形成された酸化層を提供
する過程と、 前記境界の前記部分の前記酸化領域に隣接した前記エピ
タキシャル層の前記第１の領域内に形成された、第２の
導電型式のドリフト領域を提供する過程と、 前記境界の前記部分から離れた前記ドリフト領域に隣接
する前記エピタキシャル層の前記第１の領域内に形成さ
れた、前記第２の導電型式のカソード領域を提供する過
程と、 前記酸化層に隣接する前記エピタキシャル層の前記第２
の領域内に形成された前記第１の導電型式のアノード領
域を提供する過程とを有することを特徴とする自己絶縁
されたダイオード構造を提供するため方法。 【請求項３１】 前記アノード領域及び前記埋込み層
に隣接した前記エピタキシャル領域内に、前記第１の導
電型式の高濃度拡散領域を提供するための過程を更に有
することを特徴とする請求項３０に記載の方法。 【請求項３２】 前記第１の導電型式の基板の表面上
に形成された前記第１の導電型式の埋込み層と、 前記基板の前記表面上に形成された前記第１の導電型式
のエピタキシャル層と、 境界の一部分が前記埋込み層の上部に位置する、前記エ
ピタキシャル層内に形成された第２の導電型式のドリフ
ト領域と、 前記ドリフト領域の上方に形成される酸化層と、 その下の前記エピタキシャル層の前記部分が前記ドリフ
ト領域の境界の前記部分に隣接し、前記エピタキシャル
層の前記部分がチャネル領域を形成する、前記エピタキ
シャル層の上方に形成されたゲートと、 前記チャネル領域内にある、前記エピタキシャル層の表
面上に露出した部分を有し、前記露出した部分が前記ド
リフト領域から離れて位置する、前記エピタキシャル層
内に形成されたボディ領域と、 前記チャネル領域及び前記ボディ領域の前記露出した部
分に隣接する前記エピタキシャル層内に形成された前記
第２の導電型式のソース領域と、 前記チャネル領域から離れた前記ドリフト領域に隣接す
る前記エピタキシャル層内に形成された、前記第２の導
電型式のドレイン領域とを有することを特徴とするＬＤ
Ｄ ＤＭＯＳトランジスタの構造。 【請求項３３】 前記ボディ領域及び前記埋込み層に
隣接する前記エピタキシャル層内の前記第１の導電型式
の高濃度拡散領域を更に有することを特徴とする請求項
３２に記載の構造。 【請求項３４】 前記チャネル及びドリフト領域の間
の境界面の上方にゲートプレートを構成する前記酸化領
域上に延在する前記ゲートを有することを特徴とする請
求項３２に記載の構造。 【請求項３５】 前記第１の導電型式の基板の表面上
に形成された前記第１の導電型式の埋込み層を提供する
過程と、 前記基板の前記表面上に形成された前記第１の導電型式
のエピタキシャル層を提供する過程と、 前記境界の一部が前記埋込み層の上方に位置する、前記
エピタキシャル層内に形成された第２の導電型式のドリ
フト領域を提供する過程と、 前記ドリフト領域の上方に形成された酸化層を提供する
過程と、 チャネル領域を形成する前記ドリフト領域の前記境界の
前記部分と隣接するような前記エピタキシャル層の上方
に形成され、前記エピタキシャル層の部分がその下に位
置するゲートを提供する過程と、 前記エピタキシャル層内に形成され、前記チャネル領域
内の前記エピタキシャル層の前記表面上に、前記ドリフ
ト領域から離れて存在する露出した部分を有するボディ
領域を提供する過程と、 し、前記ボディ領域の前記部分に隣接した前記エピタキ
シャル層内に形成される前記第２の導電型式のソース及
び、前記チャネル領域から離れた前記ドリフト領域に隣
接した前記エピタキシャル層内に形成される前記第２の
導電型式のドレイン領域を提供する過程とを有すること
を特徴とする前記ＬＤＤ ＤＭＯＳトランジスタの構造
を提供するため方法。 【請求項３６】 前記ボディ領域および前記埋込み層
に隣接した前記エピタキシャル層内に、前記第１の導電
型式の高濃度拡散領域を提供する過程を更に有すること
を特徴とする請求項３５に記載の方法。 【請求項３７】 前記チャネル及びドリフト領域の間
の前記境界面の上方にゲートプレートを形成する、前記
ゲートを提供する過程に先だって形成された前記酸化領
域の上に延在する前記ゲートを提供する過程を更に有す
ることを特徴とする請求項３５に記載の方法。
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