JP2011003608A - 半導体装置 - Google Patents

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Abstract

【課題】ハイサイド素子として用いても誤動作が少なく、かつ耐圧を高く維持することのできる半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢの内部には、ｐ-エピタキシャル領域ＥＰ１が形成されている。ｐ-エピタキシャル領域ＥＰ１の主表面側には、ｐ-エピタキシャル領域ＥＰ２が形成されている。ｐ-エピタキシャル領域ＥＰ２の主表面側には、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとが形成されている。ｐ-エピタキシャル領域ＥＰ１とｐ-エピタキシャル領域ＥＰ２との間には、これらの領域を電気的に分離するためにフローティング電位のｎ+埋め込み領域ＮＢが形成されている。ｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との間には、ｐ-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有するｐ+埋め込み領域ＰＢが形成されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、横型素子を有する半導体装置に関するものである。
ｐ-エピタキシャル基板に形成する横型高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＬＤＭＯＳトランジスタ）としては、ＲＥＳＵＲＦ（REduced SURface Field）型ＭＯＳトランジスタが一般的な構造である（非特許文献１のＦｉｇ．１参照）。この構造において、ｎ型ドリフト領域の不純物濃度プロファイルを最適化することにより、逆バイアス時にｎ型ドリフト領域とその下のｐ-エピタキシャル領域との接合にも空乏層が広がり、高耐圧化が可能となる。
しかしソース電極（またはｐ型ボディ領域）とｐ-エピタキシャル領域とが電気的に分離されていない構造のトランジスタをハイサイド素子として用いると、ソース電極に印加される電源電圧に引っ張られてｐ-エピタキシャル領域のグランド電位が不安定となり、ローサイド素子の誤動作が生じる。このため、このようなトランジスタはハイサイド素子として用いることができず、ローサイド素子としての使用に限定されるという問題がある。
この問題に対して、ハイサイド素子としても使用できる構造として、ｐ-エピタキシャル領域とソース電極とを電気的に分離するためのｎ型分離領域を有する２つの構造がある。
１つ目は、上記のｎ型分離領域を設けたうえで、そのｎ型分離領域まで届くようにｎ型ドリフト領域をｎ型ドレイン領域の下のみならずｐ型ボディ領域の下にまで回り込ませた構造を有する高耐圧ＭＯＳトランジスタである（非特許文献２のＦＩＧ．３参照）。
また２つ目は、上記のｎ型分離領域を設けたうえで、そのｎ型分離領域をドレイン電極とショートさせた構成を有する高耐圧ＭＯＳトランジスタである（特許文献１のＦＩＧ．１参照）。
米国特許第７，０９５，０９２号明細書
R. Zhu et al., "A 65V, 0.56 mΩ.cm2 Resurf LDMOS in a 0.35 μm CMOS Process", IEEE ISPSD2000, pp.335-338 Y. Park et al., "BD180-a new 0.18μm BCD (Bipolar-CMOS-DMOS) Technology from 7V to 60V", IEEE ISPSD2008, pp.64-67
しかしながら上記１つ目の構造では、ＲＥＳＵＲＦ構造ではないので、逆バイアス時にｐ型ボディ領域とｎ型ドリフト領域との接合付近に電界が集中し、前述のｎ型分離領域を有しないＲＥＳＵＲＦ構造よりも低耐圧になるという問題がある。また１つ目の構造で高耐圧化を行うには、ｎ型ドリフト領域の低濃度化を行う必要があるが、その低濃度化はオン抵抗の上昇を招くので、素子サイズが大きくなるという問題点がある。
また上記２つ目の構造では、ｎ型分離領域がドレイン電位となっているため、逆バイアス時にはｎ型分離領域とｐ-エピタキシャル領域との接合部に生じる空乏層とｐ-エピタキシャル領域とｎ型ドリフト領域との接合部に生じる空乏層とが先にパンチスルーし、ｎ型分離領域とソース領域との間に電位差が生じる。これにより、ｐ型ボディ領域とｎ型ドリフト領域との接合付近に電界集中が発生し、前述のｎ型分離領域を有しないＲＥＳＵＲＦ構造よりも低耐圧になるという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、ハイサイド素子として用いても誤動作が少なく、かつ耐圧を高く維持することのできる半導体装置を提供することである。
本発明の一実施例による半導体装置は、半導体基板と、第１導電型の第１、第２、第４および第６領域と、第２導電型の第３および第５領域とを備えている。半導体基板は主表面を有している。第１領域は半導体基板内に形成されている。第２領域は、半導体基板内であって第１領域の主表面側に形成されている。第３領域は、半導体基板内であって第２領域の主表面側に形成され、かつ第２領域との間でｐｎ接合を構成している。第４領域は、第２領域の主表面側において第２領域と接するとともに第３領域と隣り合うように半導体基板内に形成され、かつ第２領域よりも高い第１導電型の不純物濃度を有している。第５領域は、第１領域と第２領域とを電気的に分離するように第１領域と第２領域との間の半導体基板内に形成され、かつフローティング電位となるように構成されている。第６領域は、第５領域と第２領域との間の半導体基板内に形成され、かつ第２領域よりも高い第１導電型の不純物濃度を有している。
本実施例によれば、第１導電型の第１領域および第２領域が第２導電型の第５領域によって電気的に分離されている。このため、ハイサイド素子として用いても誤動作を少なくすることができる。
また第３領域は、第２領域との間で主表面に沿う方向に延びるｐｎ接合を構成している。また第２領域は第４領域よりも低い不純物濃度を有している。このため、逆バイアス時に第３領域と第２領域とのｐｎ接合から第２領域側に空乏層が広がり、高耐圧化が可能となる。
また第２領域よりも高い不純物濃度を有する第６領域が、第５領域と第２領域との間に形成されている。この第６領域により、逆バイアス時に第３領域と第２領域とのｐｎ接合から第２領域側に広がった空乏層が、第５領域と第６領域との間のｐｎ接合に生じた空乏層と繋がることが抑制される。これによりパンチスルーの発生が抑制され、耐圧を高く維持することができる。
本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。 図１のＩＩＩ−ＩＩＩ線に沿う部分の不純物濃度分布を、ｐ型埋め込み領域がない場合と比較して示す図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 比較例１の構成を概略的に示す断面図である。 比較例１の構造のブレークダウン状態におけるポテンシャル図である。 ハイサイド素子およびローサイド素子について説明するための回路図である。 比較例２の構成を概略的に示す断面図である。 比較例２の構造のブレークダウン状態におけるポテンシャル図である。 比較例３の構成を概略的に示す断面図である。 比較例３の構造のブレークダウン状態におけるポテンシャル図である。 図１に示す本発明の実施の形態１における半導体装置の構造のブレークダウン状態におけるポテンシャル図である。 図１に示す本発明の実施の形態１における半導体装置のブレークダウン状態での空乏層の分布状態を示す図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す断面斜視図である。 図１９に示す分離用不純物領域ＳＲが横型高耐圧ＭＯＳトランジスタのアレー配置領域ＡＲＡの周囲を平面視において取り囲む様子を示す概略平面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す断面斜視図である。 図２１に示す分離用トレンチＴＲＳが横型高耐圧ＭＯＳトランジスタのアレー配置領域ＡＲＡの周囲を平面視において取り囲む様子を示す概略平面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。 図２３の構造の分離耐圧シミュレーションによるブレークダウン時の電界強度分布を示す図である。 ｎ+埋め込み領域とｐ+埋め込み領域とを有するＩＧＢＴの構成を示す概略断面図である。 ｎ+埋め込み領域とｐ+埋め込み領域とを有するダイオードの構成を示す概略断面図である。 ＣＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードを有する半導体装置の製造方法の第１工程を示す概略断面図である。 ＣＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードを有する半導体装置の製造方法の第２工程を示す概略断面図である。 ＣＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードを有する半導体装置の製造方法の第３工程を示す概略断面図である。 図１に示す構造からＳＴＩ構造を省略した構成を示す概略断面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１を用いて本実施の形態の半導体装置の構成について説明する。
図１を参照して、本実施の形態の半導体装置はたとえばＬＤＭＯＳトランジスタを有している。この半導体装置は、半導体基板ＳＵＢと、ｐ-エピタキシャル領域（第１領域）ＥＰ１と、ｎ+埋め込み領域（第５領域）ＮＢと、ｐ+埋め込み領域（第６領域）ＰＢと、ｐ-エピタキシャル領域（第２領域）ＥＰ２と、ｎ型ドリフト領域（第３領域）ＤＲＩと、ｐ型ボディ領域（第４領域）ＢＯと、ｎ+ドレイン領域ＤＲＡと、ｎ+ソース領域と、ゲート電極層ＧＥと、ＳＴＩ構造ＴＲ、ＢＩとを主に有している。
半導体基板ＳＵＢはたとえばシリコンよりなっている。この半導体基板ＳＵＢは、主表面（図中上側の面）を有している。この半導体基板ＳＵＢの内部には、ｐ-エピタキシャル領域ＥＰ１が形成されている。
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰ１の主表面側には、ｐ-エピタキシャル領域ＥＰ２が形成されている。半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰ２の主表面側には、ｎ型ドリフト領域ＤＲＩが形成されている。このｎ型ドリフト領域ＤＲＩは、ｐ-エピタキシャル領域ＥＰ２との間で主表面に沿う方向に延びるｐｎ接合を構成している。
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰ２の主表面側には、ｐ型ボディ領域ＢＯが形成されている。このｐ型ボディ領域ＢＯは、ｐ-エピタキシャル領域ＥＰ２と接するように、かつｎ型ドリフト領域ＤＲＩとｐｎ接合を構成して隣り合うように形成されている。このｐ型ボディ領域ＢＯは、ｐ-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有している。
ｐ-エピタキシャル領域ＥＰ１とｐ-エピタキシャル領域ＥＰ２との間には、ｎ+埋め込み領域ＮＢが形成されている。このｎ+埋め込み領域ＮＢは、ｐ-エピタキシャル領域ＥＰ１とｐｎ接合を構成するように、かつｐ-エピタキシャル領域ＥＰ１とｐ-エピタキシャル領域ＥＰ２とを互いに電気的に分離するように形成されている。このｎ+埋め込み領域ＮＢは、フローティング電位（いわゆる浮遊電位）を有している。
ｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との間にはｐ+埋め込み領域ＰＢが形成されている。このｐ+埋め込み領域ＰＢは、ｐ-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有している。ｐ+埋め込み領域ＰＢはｎ+埋め込み領域ＮＢとの間でｐｎ接合を構成するとともに、ｐ-エピタキシャル領域ＥＰ２との間でもｐｎ接合を構成している。
ＳＴＩ構造ＴＲ、ＢＩは、溝ＴＲと埋め込み絶縁膜ＢＩとを有している。溝ＴＲは、半導体基板ＳＵＢの主表面であってｎ型ドリフト領域ＤＲＩ内に形成されている。埋め込み絶縁膜ＢＩは、溝ＴＲ内を埋め込むように形成されている。
ｎ+ドレイン領域ＤＲＡは、ｎ型ドリフト領域ＤＲＩと接するように半導体基板ＳＵＢの主表面に形成され、かつｎ型ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。このｎ+ドレイン領域ＤＲＡは、ＳＴＩ構造ＴＲ、ＢＩを基準にしてｐ型ボディ領域ＢＯとは反対側に位置しており、かつＳＴＩ構造ＴＲ、ＢＩに隣接するように形成されている。ｎ+ドレイン領域ＤＲＡに電気的に接続するように半導体基板ＳＵＢの主表面上にはドレイン電極ＤＥが形成されている。
ｎ+ソース領域ＳＯは、ｐ型ボディ領域ＢＯとｐｎ接合を構成するように半導体基板ＳＵＢの主表面に形成されている。このｎ+ソース領域ＳＯに電気的に接続するように半導体基板ＳＵＢの主表面上にはソース電極ＳＥが形成されている。
ゲート電極層ＧＥは、ｎ+ドレイン領域ＤＲＡとｎ+ソース領域ＳＯとに挟まれたｐ型ボディ領域ＢＯ上およびｎ型ドリフト領域ＤＲＩ上にゲート絶縁膜ＧＩを介在して形成されている。このゲート電極層ＧＥの一部は、ＳＴＩ構造ＴＲ、ＢＩ上に乗り上げている。
次に、図１に示すＬＤＭＯＳトランジスタのアレー配置について図２（Ａ）、（Ｂ）を用いて説明する。
図２（Ａ）、（Ｂ）を参照して、ＬＤＭＯＳトランジスタのアレー配置においては、ドレインとソースとが繰り返される。本実施の形態においては、たとえばドレイン領域ＤＲＡを中心として両側にソース領域ＳＯが配置されるタイプが例示されており、その構造が図中のソース領域ＳＯ同士間のピッチＰの単位で繰り返されている。逆に、たとえばソース領域ＳＯを中心として両側にドレイン領域ＤＲＡが配置されるタイプでは、その構造が図中のドレイン領域ＤＲＡ同士間のピッチＰ単位で繰り返される。またＬＤＭＯＳトランジスタの幅は図中のＷによって定義される。これにより、ＬＤＭＯＳトランジスタの平面レイアウトにおけるサイズは、所望の電流能力を得ることができるように、ピッチＰで定義されたソース／ドレインの本数と幅Ｗとによって調整される。
次に、図３を用いて本実施の形態の半導体装置の各領域の不純物濃度分布について説明する。
図３を参照して、図中の実線で示された曲線は図１のＩＩＩ−ＩＩＩ線に沿う部分の不純物濃度分布を示している。ｐ-エピタキシャル領域ＥＰ２は、半導体基板ＳＵＢの主表面側から裏面側に向かう深さ方向に沿って、ほぼ一定の（均一な）ｐ型不純物濃度を有している。
ｐ+埋め込み領域ＰＢは、ｐ-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有している。このｐ+埋め込み領域ＰＢのｐ型不純物濃度は、ｐ-エピタキシャル領域ＥＰ２側から裏面側に向けて徐々に高くなり、ｎ+埋め込み領域ＮＢ近傍にてピーク濃度を有している。ｐ+埋め込み領域ＰＢのｐ型不純物濃度は、そのピーク濃度よりもｎ+埋め込み領域ＮＢ側において、ｎ+埋め込み領域ＮＢのｎ型不純物と相殺されて急激に減少している。
ｎ+埋め込み領域ＮＢのｎ型不純物濃度は、ｐ+埋め込み領域ＰＢ側から裏面側に向けて徐々に高くなってピーク濃度に達し、そのピーク濃度よりｐ-エピタキシャル領域ＥＰ１側では徐々に減少している。このｎ+埋め込み領域ＮＢのピーク濃度におけるｎ型不純物濃度は、ｐ+埋め込み領域ＰＢのピーク濃度におけるｐ型不純物濃度よりも高くなっている。
ｐ-エピタキシャル領域ＥＰ１は、ｎ+埋め込み領域ＮＢ側から裏面側に向かう深さ方向に沿って、ほぼ一定の（均一な）ｐ型不純物濃度を有している。このｐ-エピタキシャル領域ＥＰ１のｐ型不純物濃度はｐ-エピタキシャル領域ＥＰ２のｐ型不純物濃度とほぼ同じである。ｐ-エピタキシャル領域ＥＰ１、ＥＰ２の具体的なｐ型不純物濃度は、たとえば１×１０15ｃｍ-3をターゲットとして、その抵抗率が１０±１．５Ω・ｃｍの範囲内になるような不純物濃度に設定されている。
次に、図４〜図９および図１を用いて、本実施の形態の製造方法について説明する。
図４を参照して、まずエピタキシャル成長により、半導体基板ＳＵＢにｐ-エピタキシャル領域ＥＰ１が形成される。
図５を参照して、そのｐ-エピタキシャル領域ＥＰ１の表面にイオン注入法によってｎ型イオンが注入される。
図６を参照して、アニールが施され、ｐ-エピタキシャル領域ＥＰ１に注入されたｎ型イオンが拡散されることにより、ｐ-エピタキシャル領域ＥＰ１の表面上にｎ+埋め込み領域ＮＢが形成される。
図７を参照して、そのｎ+埋め込み領域ＮＢの表面にイオン注入法によってｐ型イオンが注入される。
図８を参照して、アニールが施され、ｎ+埋め込み領域ＮＢに注入されたｐ型イオンが拡散されることにより、ｎ+埋め込み領域ＮＢの表面上にｐ+埋め込み領域ＰＢが形成される。
図９を参照して、エピタキシャル成長により、ｐ+埋め込み領域ＰＢ上にｐ-エピタキシャル領域ＥＰ２が形成される。
この後、図１に示すように、ｐ-エピタキシャル領域ＥＰ２にｎ型ドリフト領域ＤＲＩ、ｐ型ボディ領域ＢＯなどが形成されて、本実施の形態の半導体装置が製造される。
次に、図１０〜図１８を用いて、本実施の形態の作用効果について比較例１〜３と比較などして説明する。
図１０に示す比較例１は、図１に示す本実施の形態の構成からｎ+埋め込み領域ＮＢおよびｐ+埋め込み領域ＰＢを省略した構成を有している。この比較例１は、ｐ-エピタキシャル領域ＥＰ上にｎ型ドリフト領域ＤＲＩが接することによりＲＥＳＵＲＦ構造を有している。このため、ｐ-エピタキシャル領域ＥＰとｎ型ドリフト領域ＤＲＩとに逆バイアスが印加されてブレークダウンした状態（以下、単にブレークダウン状態と称する）においては、図１１に示すようにｎ型ドリフト領域ＤＲＩ下のｐ-エピタキシャル領域ＥＰに空乏層が広がり、高耐圧化が可能となる。なお図１１内に示された複数の曲線は空乏層内のポテンシャル（電位）の等高線であり、これは図１４および図１６に示された複数の曲線についても同様である。
しかし、この比較例１の構成では、ソース電極ＳＥ（またはｐ型ボディ領域ＢＯ）とｐ-エピタキシャル領域ＥＰとが電気的に分離されていないため、ハイサイド素子として使用することが難しいという問題がある。
つまり図１０に示す比較例１のトランジスタを図１２のハイサイド素子ＴＲHとして使用した場合、このトランジスタＴＲHのドレインにたとえば４５Ｖの電源電位Ｖｄｄが印加されると、ソースには約４４Ｖの電位が印加されることとなる。ここで、図１０に示す比較例１のトランジスタではソース電極ＳＥ（またはｐ型ボディ領域ＢＯ）とｐ-エピタキシャル領域ＥＰとが電気的に分離されていない。このため、このトランジスタＴＲHのソース電位が４４Ｖと“Ｈｉｇｈ”になると、ｐ-エピタキシャル領域ＥＰに電気的に接続された基板電位であるグランド電位（ＧＮＤ）が不安定となる。グランド電位が不安定になると、図１２に示すローサイド素子ＴＲLのグランド電位であるソース（バックゲート）の電位も不安定となり、ローサイド素子ＴＲLの誤動作が生じる。
そこで、ｐ-エピタキシャル領域とソース電極（またはｐ型ボディ領域）とを電気的に分離するためのｎ型分離領域を設けた構成として、たとえば図１３に示す比較例２と、図１５に示す比較例３との２つの構成が考えられる。
図１３に示す比較例２の構成は、上記のｎ型分離領域としてｎ+埋め込み領域ＮＢを設けたうえで、そのｎ+埋め込み領域ＮＢまで届くようにｎ型ドリフト領域ＤＲＩをｎ+ドレイン領域ＤＲＡの下のみならずｐ型ボディ領域ＢＯの下にまで回り込ませた構成を有している。
しかしながら比較例２の構成はＲＥＳＵＲＦ構造ではない。このためブレークダウン状態においては、図１４に示すようにｐ型ボディ領域ＢＯとｎ型ドリフト領域ＤＲＩとの接合付近に電界が集中する。これにより、上記の比較例１よりも低耐圧になる。
また比較例２の構成で高耐圧化を行うには、ｎ型ドリフト領域ＤＲＩの低濃度化を行う必要がある。しかし、ｎ型ドリフト領域ＤＲＩの低濃度化はオン抵抗の上昇を招くので、素子サイズが大きくなる。
また図１５に示す比較例３の構成は、上記のｎ型分離領域としてｎ+埋め込み領域ＮＢを設けたうえで、そのｎ+埋め込み領域ＮＢをドレイン電極ＤＥと電気的にショートさせた構成を有している。
この比較例３の構成では、ｎ+埋め込み領域ＮＢがドレイン電位となっている。このためブレークダウン状態においては、図１６に示すようにｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との接合部に生じる空乏層とｐ-エピタキシャル領域ＥＰ２とｎ型ドリフト領域ＤＲＩとの接合部に生じる空乏層とが先にパンチスルーを生じる。このため、ｎ+埋め込み領域ＮＢとｎ+ソース領域ＳＯとの間に電位差が生じる。これにより、ｐ型ボディ領域ＢＯとｎ型ドリフト領域ＤＲＩとの接合付近に電界集中が発生するため、比較例３は比較例１よりも低耐圧になる。
これに対して、図１に示す本実施の形態の構成では、ｎ+埋め込み領域ＮＢによってｐ-エピタキシャル領域ＥＰ１とソース電極ＳＥ（またはｐ型ボディ領域ＢＯ）とが電気的に分離されている。このため、ハイサイド素子として用いても誤動作を少なくすることができる。
また本実施の形態では、ｎ型ドリフト領域ＤＲＩはｐ-エピタキシャル領域ＥＰ２との間で半導体基板ＳＵＢの主表面に沿う方向に延びるｐｎ接合を構成している。またｐ-エピタキシャル領域ＥＰ２はｐ型ボディ領域ＢＯよりも低いｐ型不純物濃度を有している。このためブレークダウン状態においては、図１７に示すようにｎ型ドリフト領域ＤＲＩとｐ-エピタキシャル領域ＥＰ２とのｐｎ接合からｐ-エピタキシャル領域ＥＰ２側に空乏層が広がり、高耐圧化が可能となる。なお図１８における太いハッチングで示された領域は図１７におけるブレークダウン状態で生じた空乏層ＤＰを示している。
また空乏層ＤＰが広がるｐ-エピタキシャル領域ＥＰ２のｐ型不純物濃度がその領域ＥＰ２内でほぼ均一であるため、空乏層ＤＰ内で等電界を得ることができる。
また本実施の形態では、ｐ-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有するｐ+埋め込み領域ＰＢが、ｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との間に形成されている。このｐ+埋め込み領域ＰＢにより、ブレークダウン状態においても図１８に示すように、ｎ型ドリフト領域ＤＲＩとｐ-エピタキシャル領域ＥＰ２とのｐｎ接合からｐ-エピタキシャル領域ＥＰ２側に広がった空乏層が、ｐ+埋め込み領域ＰＢとｎ+埋め込み領域ＮＢとの間のｐｎ接合に生じた空乏層と繋がることが抑制される。これによりパンチスルーの発生が抑制され、耐圧を高く維持することができる。
（実施の形態２）
アナログ・デジタル混載技術においては、実施の形態１のようなＬＤＭＯＳトランジスタが、ＣＭＯＳ（Complementary MOS）、バイポーラトランジスタ、ダイオード、メモリー素子などと同一プロセスで１チップ上に形成される場合がある。そのようなチップ上で実施の形態１のトランジスタをレイアウトする場合、そのトランジスタを他の素子と電気的に分離する必要がある。本実施の形態においては、その電気的分離のための構造について図１９および図２０を用いて説明する。
図１９および図２０を参照して、本実施の形態においては、図２（Ａ）、（Ｂ）に示すようなＬＤＭＯＳトランジスタのアレー（array）が配置された領域ＡＲＡの周囲を平面視において取り囲むようにｎ型分離領域（分離用不純物領域）ＳＲが形成されている。ｎ型分離領域ＳＲは、ｐ-エピタキシャル領域ＥＰ２とｐｎ接合を構成するように、かつ半導体基板ＳＵＢの主表面からｎ+埋め込み領域ＮＢに達するように半導体基板ＳＵＢ内に形成されている。このｎ型分離領域ＳＲにより、ＬＤＭＯＳトランジスタのアレーは他の素子と電気的に分離されている。ｎ型分離領域ＳＲはフローティング電位（いわゆる浮遊電位）を有している。
本実施の形態においては、ｎ型分離領域ＳＲはｐ+埋め込み領域ＰＢとは接しておらず、ｎ型分離領域ＳＲとｐ+埋め込み領域ＰＢとの間にはｐ-エピタキシャル領域ＥＰ２が位置している。
ｎ型分離領域ＳＲは、ｎ型不純物を半導体基板ＳＵＢの主表面近傍に高濃度で注入した後に高温、長時間のアニール処理で拡散させることによって、ｎ+埋め込み領域ＮＢと接するように形成されてもよい。またｎ型分離領域ＳＲは、ｎ型不純物を高エネルギー注入によってｐ-エピタキシャル領域ＥＰ２の深い位置に注入した後に、アニール処理で拡散させることによってｎ+埋め込み領域ＮＢと接するように形成されてもよい。
ｎ型分離領域ＳＲのｎ型不純物がＬＤＭＯＳトランジスタのアレー配置領域ＡＲＡまで拡散すると、トランジスタ性能に影響を及ぼす。よって、ｎ型分離領域ＳＲとアレー配置領域ＡＲＡとの間隔Ｘ１を、トランジスタ性能に影響を及ぼさない幅に設計する必要がある。
（実施の形態３）
図２１および図２２を参照して、本実施の形態においては、ＬＤＭＯＳトランジスタのアレー配置領域ＡＲＡを他の素子と電気的に分離するためのトレンチ分離が形成されている。このトレンチ分離は、分離用溝ＴＲＳと、充填絶縁層ＢＩＳとを有している。
分離用溝ＴＲＳは、ＬＤＭＯＳトランジスタのアレー配置領域ＡＲＡの周囲を平面視において取り囲んでいる。この分離用溝ＴＲＳは、半導体基板ＳＵＢの主表面からｐ+埋め込み領域ＰＢを貫通してｎ+埋め込み領域ＮＢに達している。
また分離用溝ＴＲＳは、ｎ+埋め込み領域ＮＢも貫通してｐ-エピタキシャル領域ＥＰ１に達していることが好ましい。このように分離用溝ＴＲＳがｎ+埋め込み領域ＮＢを貫通することによりｎ+埋め込み領域ＮＢをフローティング電位にすることができる。
充填絶縁層ＢＩＳは、その分離用溝ＴＲＳ内を充填するように形成されている。
本実施の形態では、アレー配置領域ＡＲＡを他の素子から電気的に分離するためにトレンチ分離が用いられているため、実施の形態２のｎ型分離領域ＳＲを設けた場合のようなｎ型不純物の拡散によるトランジスタへの影響を考慮する必要がない。このため、実施の形態２の拡散分離の場合よりも、アレー配置領域ＡＲＡとトレンチ分離との間隔を狭めることができ（たとえば間隔を０にすることもでき）、実施の形態２よりもチップシュリンクが可能となる。
（実施の形態４）
図２３を参照して、本実施の形態においては、トレンチ分離の分離用溝ＴＲＳがｐ+埋め込み領域ＰＢに接していない（貫通していない）点において実施の形態３の構成と異なっている。このため、本実施の形態においては、分離用溝ＴＲＳとｐ+埋め込み領域ＰＢとの間に、ｐ-エピタキシャル領域ＥＰ２が位置している。
なお、これ以外の本実施の形態の構成については、図２１および図２２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
実施の形態３のように横方向分離をトレンチ分離により形成した場合、素子（ＬＤＭＯＳトランジスタ）と基板との間の耐圧は分離用溝ＴＲＳに沿ったｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ１との間の接合耐圧によって決まる。図２４のシミュレーションによる電界強度分布を見ると、トレンチ分離に接したｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ１との界面付近が最も高電界となっていることが分かる。
上記の高電界を緩和しできるだけ高分離耐圧を得るには、図２３のようにトレンチ分離に対してｐ+埋め込み領域ＰＢを重ねず、ｎ+埋め込み領域ＮＢのみを重ねる構造が適している。
図３に、ｎ+埋め込み領域ＮＢのみが重なった場合とｎ+埋め込み領域ＮＢおよびｐ+埋め込み領域ＰＢの双方が重なった場合との各不純物濃度プロファイルとブレークダウン時の電界強度とを比較して示す。図３において実線で示した不純物濃度分布は図２１のＩＩＩ−ＩＩＩ線に沿う部分の不純物濃度分布に対応し、また図３において一点鎖線で示した不純物濃度分布は図２３のＩＩＩ−ＩＩＩ線に沿う部分の不純物濃度分布に対応する。また図３において間隔の小さい破線は図２１の構成におけるｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ１との界面の電界強度分布を示している。また図３において間隔の大きい破線は図２３の構成におけるｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ１との界面の電界強度分布を示している。
図３から明らかなように、ｎ+埋め込み領域ＮＢおよびｐ+埋め込み領域ＰＢの双方がトレンチ分離と重なった場合、ｐ+埋め込み領域ＰＢ内のｐ型不純物は基板方向（つまりｐ-エピタキシャル領域ＥＰ１側）にも拡散する。このため、ｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ１との界面におけるｐ型不純物濃度がｎ+埋め込み領域ＮＢのみのプロファイルよりも高くなる。前述の通り、素子と基板間の耐圧はこの部分の接合耐圧によって決まるので、接合が緩いｎ+埋め込み領域ＮＢのみがトレンチ分離に接する図２３の構成の電界強度（間隔の大きい破線）の方が、ｎ+埋め込み領域ＮＢおよびｐ+埋め込み領域ＰＢの双方がトレンチ分離に接する図２１の構成の電界強度（間隔の小さい破線）よりも低くなり、高耐圧となる。よってｐ+埋め込み領域ＰＢをトレンチ分離とオーバーラップさせない構成（図２３）の方が高分離耐圧となる。
（その他）
上記の実施の形態１〜４においては、横型高耐圧素子としてＬＤＭＯＳトランジスタについて説明したが、横型高耐圧素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）またはダイオードであってもよい。
図２５は、ｎ型埋め込み領域ＮＢとｐ型埋め込み領域ＰＢとを有するＩＧＢＴの構成を示している。このＩＧＢＴは、図１に示したＬＤＭＯＳトランジスタのｎ+ドレイン領域ＤＲＡがｐ+コレクタ領域ＣＲとなり、かつｎ+ソース領域ＳＯがｎ+エミッタ領域ＥＲとなっている点において異なっている。またこれに伴なって、ドレイン電極ＤＥがコレクタ電極ＣＥになり、ソース電極ＳＥがエミッタ電極ＥＥになっている。
なお、これ以外の図２５に示すＩＧＢＴの構成については、図１に示すＬＤＭＯＳトランジスタの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
また図２６は、ｎ型埋め込み領域ＮＢとｐ型埋め込み領域ＰＢとを有するダイオードの構成を示している。このダイオードは、互いにｐｎ接合を構成するように形成されたｎ型カソード領域ＫＲとｐ型アノード領域ＡＲとを有している。これらのｎ型カソード領域ＫＲとｐ型アノード領域ＡＲとはｐ-エピタキシャル領域ＥＰ２に接するように、ｐ-エピタキシャル領域ＥＰ２の主表面側に形成されている。
ｎ型カソード領域ＫＲ内の半導体基板ＳＵＢの主表面にはｎ+カソードコンタクト領域ＫＣＲが形成されており、ｐ型アノード領域ＡＲ内の半導体基板ＳＵＢの主表面にはｐ+アノードコンタクト領域ＡＣＲが形成されている。そしてｎ+カソードコンタクト領域ＫＣＲに電気的に接続するようにカソード電極ＫＥが半導体基板ＳＵＢの主表面上に形成されており、ｐ+アノードコンタクト領域ＡＣＲに電気的に接続するようにアノード電極ＡＥが半導体基板ＳＵＢの主表面上に形成されている。またゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよびｐ+不純物領域ＩＲが省略されている。
なお、これ以外の図２６に示すダイオードの構成については、図１に示すＬＤＭＯＳトランジスタの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、図２７〜図２９を用いて、ＣＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードを有する半導体装置の製造方法について説明する。
図２７を参照して、この製造方法は、ＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードの形成領域においては、図４〜図９の工程を経る。これによりＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードの形成領域の各々においては、ｐ-エピタキシャル領域ＥＰ１、ｎ+埋め込み領域ＮＢ、ｐ+埋め込み領域ＰＢおよびｐ-エピタキシャル領域ＥＰ２が積層される。
またＣＭＯＳトランジスタの形成領域においては、上記の図４〜図９の工程においてｎ+埋め込み領域ＮＢおよびｐ+埋め込み領域ＰＢを形成しないことにより、ｐ-エピタキシャル領域ＥＰ１およびＥＰ２が積層される。
図２８を参照して、ＣＭＯＳトランジスタ形成領域には、ｐ-エピタキシャル領域ＥＰ２上にｎ型ウエル領域ＮＷとｐ型ウエル領域ＰＷとＳＴＩ構造ＴＲ、ＢＩとが形成される。またＬＤＭＯＳトランジスタおよびＩＧＢＴの各形成領域には、ｐ-エピタキシャル領域ＥＰ２上にｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとＳＴＩ構造ＴＲ、ＢＩとが形成される。またダイオードの形成領域には、ｐ-エピタキシャル領域ＥＰ２上にｎ型カソード領域ＫＲとｐ型アノード領域ＡＲとＳＴＩ構造ＴＲ、ＢＩとが形成される。
ＣＭＯＳトランジスタのｐ型ウエル領域ＰＷと、ＬＤＭＯＳトランジスタおよびＩＧＢＴのｐ型ボディ領域ＢＯと、ダイオードのｐ型アノード領域ＡＲとが同一工程で形成されてもよい。またＬＤＭＯＳトランジスタおよびＩＧＢＴのｎ型ドリフト領域ＤＲＩと、ダイオードのｎ型カソード領域ＫＲとが同一工程で形成されてもよい。この際、ｎ型ドリフト領域ＤＲＩは最適なＲＥＳＵＲＦ条件を実現する注入条件によって形成される。これらのｎ型ドリフト領域ＤＲＩおよびｎ型カソード領域ＫＲは、一般的にＣＭＯＳトランジスタのｎ型ウエル領域ＮＷよりも低濃度である。またＣＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードの各ＳＴＩ構造ＴＲ、ＢＩは同一工程で形成されてもよい。
図２９を参照して、ＣＭＯＳトランジスタ形成領域には、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、ｎ+ソース領域ＮＳＲ、ｎ+ドレイン領域ＮＤＲ、ｐ+ソース領域ＰＳＲ、ｐ+ドレイン領域ＰＤＲ、ソース電極ＳＥおよびドレイン電極ＤＥが形成される。またＬＤＭＯＳトランジスタ形成領域には、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、ｎ+ソース領域ＳＯ、ｎ+ドレイン領域ＤＲＡ、ｐ+不純物領域ＩＲ、ソース電極ＳＥおよびドレイン電極ＤＥが形成される。
またＩＧＢＴ形成領域には、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、ｐ+コレクタ領域ＣＲ、ｎ+エミッタ領域ＥＲ、ｐ+不純物領域ＩＲ、コレクタ電極ＣＥおよびエミッタ電極ＥＥが形成される。またダイオード形成領域には、ｎ+カソードコンタクト領域ＫＣＲ、ｐ+アノードコンタクト領域ＡＣＲ、カソード電極ＫＥおよびアノード電極ＡＥが形成される。以上により、ＣＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、ＩＧＢＴおよびダイオードを有する半導体装置が製造される。
なお上記の実施の形態においては、ＳＴＩ構造ＴＲ、ＢＩの代わりにＬＯＣＯＳ（LOCal Oxidation of Silicon）法により形成されたフィールド絶縁膜（たとえばフィールド酸化膜）が形成されてもよい。このようにＳＴＩ構造ＴＲ、ＢＩやフィールド絶縁膜を用いることにより、ゲート電極層ＧＥを用いたフィールドプレート効果を得ることができ、さらなる高耐圧化を実現することができる。
また図３０に示すように、ＳＴＩ構造ＴＲ、ＢＩやフィールド酸化膜が省略された構成に、ｎ+埋め込み領域ＮＢとｐ+埋め込み領域ＰＢが適用されてもよい。
またｎ+埋め込み領域ＮＢおよびｐ+埋め込み領域ＰＢのそれぞれは、イオン注入法により形成されたｎ+不純物領域ＮＢおよびｐ+不純物領域ＰＢであってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、横型素子を有する半導体装置に特に有利に適用され得る。
ＡＣＲ アノードコンタクト領域、ＡＥ アノード電極、ＡＲ ｐ型アノード領域、ＡＲＡ アレー配置領域、ＢＩ 埋め込み絶縁膜、ＢＩＳ 充填絶縁層、ＢＯ ｐ型ボディ領域、ＣＥ コレクタ電極、ＣＲ コレクタ領域、ＤＥ ドレイン電極、ＤＰ 空乏層、ＤＲＡ ｎ+ドレイン領域、ＤＲＩ ｎ型ドリフト領域、ＥＥ エミッタ電極、ＥＰ１，ＥＰ２ ｐ-エピタキシャル領域、ＥＲ エミッタ領域、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＩＲ ｐ+不純物領域、ＫＥ カソード電極、ＫＲ ｎ型カソード領域、ＣＲ ｎ+カソードコンタクト領域、ＮＢ ｎ+埋め込み領域、ＮＤＲ ｎ+ドレイン領域、ＮＳＲ ｎ+ソース領域、ＮＷ ｎ型ウエル領域、ＰＢ ｐ+埋め込み領域、ＰＷ ｐ型ウエル領域、ＳＥ ソース電極、ＳＯ ｎ+ソース領域、ＳＲ ｎ型分離領域（分離用不純物領域）、ＳＵＢ 半導体基板、ＴＲ 溝、ＴＲH ハイサイド素子（トランジスタ）、ＴＲL ローサイド素子（トランジスタ）、ＴＲＳ 分離用溝。

Claims (9)

  1. 主表面を有する半導体基板と、
    前記半導体基板内に形成された第１導電型の第１領域と、
    前記半導体基板内であって前記第１領域の前記主表面側に形成された第１導電型の第２領域と、
    前記半導体基板内であって前記第２領域の前記主表面側に形成され、かつ前記第２領域との間でｐｎ接合を構成する第２導電型の第３領域と、
    前記第２領域の前記主表面側において前記第２領域と接するとともに前記第３領域と隣り合うように前記半導体基板内に形成され、かつ前記第２領域よりも高い第１導電型の不純物濃度を有する第１導電型の第４領域と、
    前記第１領域と前記第２領域とを電気的に分離するように前記第１領域と前記第２領域との間の前記半導体基板内に形成され、かつフローティング電位となるように構成された第２導電型の第５領域と、
    前記第５領域と前記第２領域との間の前記半導体基板内に形成され、かつ前記第２領域よりも高い第１導電型の不純物濃度を有する第１導電型の第６領域とを備えた、半導体装置。
  2. 前記第２、第３および第４領域を含む横型素子の形成領域の周囲を前記主表面において取り囲むとともに、前記主表面から前記第５領域に達するように形成された第２導電型の分離用不純物領域をさらに備えた、請求項１に記載の半導体装置。
  3. 前記半導体基板は、前記第２、第３および第４領域を含む横型素子の形成領域の周囲を前記主表面において取り囲むとともに、前記主表面から前記第５領域に少なくとも達するように形成された分離用溝を有する、請求項１に記載の半導体装置。
  4. 前記分離用溝は、前記第６領域を貫通して前記第５領域に達している、請求項３に記載の半導体装置。
  5. 前記分離用溝は、前記第６領域に接しないで前記第５領域に達している、請求項３に記載の半導体装置。
  6. 前記第３領域と接するように前記主表面に形成され、かつ前記第３領域よりも高い第１導電型の不純物濃度を有する第１導電型のドレイン領域と、
    前記第４領域とｐｎ接合を構成するように前記主表面に形成された第１導電型のソース領域と、
    前記ドレイン領域と前記ソース領域とに挟まれた前記第４領域の部分と絶縁して対向するように形成されたゲート電極とをさらに備えた、請求項１〜５のいずれかに記載の半導体装置。
  7. 前記第３領域とｐｎ接合を構成するように前記主表面に形成された第２導電型のコレクタ領域と、
    前記第４領域とｐｎ接合を構成するように前記主表面に形成された第１導電型のエミッタ領域と、
    前記コレクタ領域と前記エミッタ領域とに挟まれた前記第４領域の部分と絶縁して対向するように形成されたゲート電極とをさらに備えた、請求項１〜５のいずれかに記載の半導体装置。
  8. 前記第３領域と接するように前記主表面に形成され、かつ前記第３領域よりも高い第１導電型の不純物濃度を有する第１導電型のカソードコンタクト領域と、
    前記第４領域と接するように前記主表面に形成され、かつ前記第４領域よりも高い第２導電型の不純物濃度を有する第２導電型のアノードコンタクト領域とさらに備えた、請求項１〜５のいずれかに記載の半導体装置。
  9. 前記第３領域内の前記主表面に選択的に形成された絶縁膜をさらに備えた、請求項１〜８のいずれかに記載の半導体装置。
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