JP2002050945A - 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路 - Google Patents

遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路

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Abstract

(57)【要約】 【課題】 回路構成を簡略化でき、電源ノイズの影響を
低減でき、ジッタの低減を実現できるインバータ型の遅
延回路、電圧制御発振回路、電圧制御遅延回路を実現す
る。 【解決手段】 バイアス電圧または制御電圧に応じて駆
動電流が制御され、当該駆動電流によって遅延時間が決
められる遅延段を複数段接続し、電源電圧の変動を所定
の割合で上記バイアス電圧または制御電圧に加算し、加
算結果を上記各遅延段に供給することで、各遅延段の遅
延時間の電源電圧依存性を抑制し、また、異なる電源電
圧依存性、例えば、遅延時間が互いに相反する電源電圧
依存性を持つ複数の遅延段を所定の割合で接続し、遅延
回路全体の遅延時間の電源電圧依存性を抑制できる遅延
回路、電圧制御遅延回路及び電圧制御発振回路を実現す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延回路、例え
ば、電源電圧のノイズに影響されることなく、安定した
遅延時間を持つ遅延回路、または制御電圧に応じて遅延
時間を制御可能な電圧制御遅延回路、さらに、制御電圧
に応じて発振周波数を制御可能な電圧制御発振回路、及
び遅延回路を用いた遅延調整回路、ＤＬＬ（Delay Lock
ed Loop ）回路及びＰＬＬ（Phase Locked Loop ）回路
に関するものである。
【０００２】
【従来の技術】電源電圧が変動するなど、電源ノイズが
存在する場合に、遅延回路あるいは電圧制御遅延回路の
遅延時間が変動する。また、複数の遅延回路をリング状
に接続して構成された発振回路において、制御電圧に応
じて各遅延回路の遅延時間を制御することによって、電
圧制御発振回路（ＶＣＯ）を構成することができる。電
源ノイズが発生する場合、遅延回路の遅延時間が変化す
るので、ＶＣＯの発振周波数もそれに従って変化する。
【０００３】位相比較回路、ループフィルタ及びＶＣＯ
などによって構成されたＰＬＬ回路において、ＶＣＯの
発振周波数の変動は、フィードバック制御によって低減
することができる。即ち、電源ノイズによってＶＣＯの
発振周波数が変化したとき、発振信号の位相や周波数の
ずれを位相比較回路によって検出し、位相ずれの検出結
果に従って、制御信号を生成し、ＶＣＯの発振周波数を
補正することによって、電源ノイズの影響によって生じ
た発振信号の位相、周波数ずれをある程度補正すること
ができ、電源ノイズによるジッタの発生を抑制できる。
【０００４】パーソナルコンピュータ（パソコン）の映
像信号の表示やテレビモニタのＯＳＤ（On Screen Disp
lay ）文字の表示は、水平同期信号Ｈsyncをリファレン
スクロックとしてＰＬＬ回路により逓倍したドットクロ
ック信号を発生し、このドットクロック信号によってグ
ラフィックデータや文字データの表示を行なう。ＰＬＬ
回路のジッタがあまり小さくないと、画面上のフリッカ
ーやウェービングとして視覚で捕らえられてしまう。例
えば、水平方向に２４ドット／文字×３２文字＝７６８
ドットだけ表示し、有効水平期間が７０％、許容される
ジッタ量が±１／８ドットとすると、水平同期信号の周
期の約±１／（７６８÷０．７×８）＝±１／８７７７
のジッタ量に抑える必要がある。水平同期信号の周波数
ｆH ＝１５．７３４ｋＨｚのときのジッタ量の目安は±
７．２ｎｓであり、水平同期信号の周波数ｆH ＝４７．
２５０ｋＨｚのときのジッタ量の目安は±２．４ｎｓで
ある。また、水平同期信号の周波数ｆH ＝１０６．２５
０ｋＨｚのときのジッタ量の目安は±１．１ｎｓとな
る。
【０００５】上述したジッタ量の目標値は容易に満たさ
れるように思われるが、しかしながら、高逓倍のＰＬＬ
回路の場合、ＰＬＬ回路のリファレンスクロックの周期
をＴ ref 、周波数をｆref とすると、Ｔref より非常に
短い周期で発生するデジタルノイズの影響は、平均値の
部分はＰＬＬ回路のフィードバックループで補正がかか
るため、残りの平均値からのばらつき部分がジッタ量に
影響することになる。Ｔref が長くなるのに従ってばら
つき部分は加算されていくので、ジッタ量をＴj とする
と（Ｔj ∝√Ｔref ＝１／√ｆref ）の関係が成り立つ
と推定される。
【０００６】図４５にジッタ量の目標値とＰＬＬの実力
の関係を示す。図示のように、水平同期信号の周波数ｆ
H ＝１５．７３４ｋＨｚで目標値をクリアしても、ｆH
＝４７．２５０ｋＨｚやｆH ＝１０６．２５０ｋＨｚの
ときには目標値をクリアできないということが発生す
る。すなわち、ｆref ＝１００ｋＨｚ時のジッタ量は、
ｆref ＝２０ＭＨｚ時のジッタ量の１４倍になると推定
され、実際のジッタ量もこれにより、さらに大きなもの
になっており、逓倍数が数千〜１万倍と非常に高逓倍な
ＰＬＬ回路の設計は、非常に難しいものとなっている。
【０００７】パソコンの映像信号においては、多くのビ
デオ信号規格があり、水平同期信号については３１．４
３６ｋＨｚ〜１０６．２５０ｋＨｚの周波数帯に対応し
なければならない。また、テレビモニタについても、デ
ジタル放送の普及に伴い、様々な仕様が存在するように
なってきており、水平同期信号については１２．５８７
ｋＨｚ〜４７．２５０ｋＨｚの周波数帯に対応しなけれ
ばならない。
【０００８】このような多用途に使用されるＰＬＬ回路
は、水平同期信号の周波数ｆH に合わせてフィルタなど
の特性を変更する必要があるが、それを外付けの部品の
変更で行なうことはできないので、一部の部品を除いて
ＰＬＬ回路を半導体集積回路中に内蔵して、プログラム
で変更が可能になるように設計した方が良い。半導体集
積回路中に内蔵するためには、他のデジタル回路からの
ノイズを受けてもジッタが発生しにくいＰＬＬ回路が必
要である。
【０００９】ＰＬＬ回路の設計は、フィードバックルー
プの特性方程式を解くことで行なわれて来たため、ＰＬ
ＬやＤＬＬの低ジッタ化技術は、高速の引込と低ジッタ
を両立するための技術（フィルタ特性可変など）が中心
に進められてきた。低ジッタを実現するためには、特性
方程式より、ＰＬＬ回路のゲインを小さくした方が良い
と考えられているが、ＰＬＬ回路のゲインを小さくした
場合には、引込スピードが遅くなるという問題とプロセ
スばらつきに弱くなるという問題があり、様々な回路的
な工夫が行なわれてきた。
【００１０】例えば、ＶＣＯの初期制御電圧をデジタル
／アナログ変換器（ＤＡＣ）で供給し、引込が終了した
ときのチャージポンプの出力電圧を記憶させておく。粗
い制御はＶＣＯ回路の遅延段の段数や電流源トランジス
タの電流供給能力をデジタル的に変更して行ない、細か
い制御をアナログ制御電圧で行なう。ここで、非ロック
状態ではデジタルＰＬＬとして動作させ、ロック状態で
はＰＬＬとして動作させる。チャージポンプの出力電流
を可変にしておき、ロック状態ではチャージポンプの出
力電流を小さくする、などの工夫が施されている。特許
文献である特開平９−２１４３４０「ＰＬＬ回路」、特
開平９−１７２３７０「ＰＬＬ回路」、特開平７−１０
６９５９「位相同期回路」、特開平１０−２４２８５１
「ＰＬＬ回路」などには、上述したように改善されたＰ
ＬＬ回路を開示した。
【００１１】ところが、フィードバックループの特性方
程式には、電源電圧依存性が組み込まれていなかったた
め、ＰＬＬ回路の設計者にとっては、電源電圧依存性の
小さい回路を設計することは一般的な問題ではなかっ
た。このため、上記の対策は、パソコンの映像信号の表
示やテレビモニタのＯＳＤ文字の表示に用いられる高逓
倍低ジッタのＰＬＬで問題となるロック状態での電源ノ
イズ起因のジッタを考慮したものではなかった。
【００１２】ロック状態での電源ノイズ起因のジッタを
考慮した従来の技術としては、特許文献特開平８−２８
８８０１「低ジッタ広周波数域電圧制御発振器」があ
る。この中には、「電圧制御発振器によって生成された
出力周波数は制御電圧ＶC の線状関数であり、一方それ
は、供給電圧の逆平方根関数によれば電源電圧Ｖddと共
に変動する。…高ＰＳＲＲ：Ｖddの１０％の変動に対
し、電圧制御発振器によって生成された周波数のちょう
どほぼ３％の変動が対応する」、また、「周波数と供給
電圧との間の逆の関係：この条件はループの安定化に役
立つ」と報告されており、フィードバックループ全体で
の釣り合いを考えており、デジタルノイズのような速い
現象を考慮したものでは無かった。
【００１３】近年、ＡＴＭ（Asynchronous Transfer Mo
de）通信分野などにおいて、システムクロックの高周波
数化やＰＬＬやＤＬＬのチップ内蔵化に対応するため、
差動型の遅延回路を用いた電圧制御型発振器によるＰＬ
Ｌや、差動型の遅延回路を用いた電圧制御型遅延回路
（ＶＣＤ回路）によるＤＬＬが開発されている。差動型
回路はＣＭＲＲ（同相信号除去比）が良く、また、上手
に設計するとＰＳＲＲ（パワーサプライ除去比）も良く
なりチップ内蔵化で問題となるデジタルノイズにも強
い。このように、差動型回路の設計者にとっては、電源
電圧依存性の小さい回路を設計することは、一般的な問
題である。
【００１４】さて、差動型回路は入出力信号がフルスィ
ングしなくても良いため、高速で動作できるが、フルス
ィングしないことにより出力振幅が一定せず、遅延時間
が変動しやすいという欠点があった。これを解決するた
め、ＶＣＯ回路やＶＣＤ回路の出力振幅を一定にするク
ランプ回路やフィードバック回路を設けることが行なわ
れ、低ジッタのＰＬＬやＤＬＬが開発されている。ま
た、電流ライン側に接続した電流源トランジスタをソー
スフォロワのトランジスタに置き換えることで電源変動
の影響が差動トランジスタに伝わりにくくするととも
に、ソースフォロワのゲート入力電圧により発振周波数
を制御する方式も考えられている。
【００１５】差動型の回路については、Masayuki MIZUN
O, et al.,“Low-Power and High-Speed LSI Technolog
ies. A 0.18−μm CMOS Hot-Standby PLL Using a Noi
se-Immune Adaptive-Gain VCO", IEICE Trans. Electro
n (Inst Electron Inf. Commun. Eng.) VOL. E80-C, N
O. 12; PAGE, 1560-1571; 1997年；や特許文献の特開平
９−２１４２９９「電圧制御発振器」や、その関連文献
である Takehiko Nakao, et al.,“Single-Chip 4-Chan
nel 155Mb/s CMOS LSI Chip for ATM SONET/SDE Framin
g and Clock/Data Recovery", Dig. Tech. Pap. IEEE I
nt. Solid State Circuits COnf. VOL. 40; PAGE. 160-
161, 448; 1997年などに詳しく説明されている。
【００１６】
【発明が解決しようとする課題】ところで、上述した差
動型のＰＬＬ回路及びＤＬＬ回路では、Ｄ、／Ｄ両方の
トランジスタが動作する。このため、消費電流とレイア
ウト面積が非差動型回路に比べて約２倍になる。入出力
信号がフルスィングしなくて良いのでスピードは速くな
る。例えば約半分の振幅だけスィングすれば良いとすれ
ばスピードは約２倍になる。しかしながら、クランプ回
路を付けたりフィードバック回路を付けなければならな
いので、消費電流はさらに増加し、スピードは期待した
ほど速くはならないという不利益がある。また、出力信
号を取り出すときにはフルスィングしていない信号をフ
ルスィングする信号に変換しなければならないのでデュ
ーティが狂いやすく、差動型回路は縦方向に接続したト
ランジスタの段数が多いため、半導体集積回路の低電源
電圧化においては、動作マージンを確保するための工夫
が必要である。このため、このように差動型ＰＬＬ回路
及びＤＬＬ回路については、技術的な課題が多い。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、インバータ型遅延素子に供給さ
れる駆動電流を制御し、または異なる電源電圧依存性を
持つ遅延素子を用いることで、回路構成を簡略化でき、
電源ノイズの影響を低減でき、ジッタの低減を実現でき
るインバータ型の遅延回路、電圧制御発振回路、電圧制
御遅延回路、遅延調整回路、ＤＬＬ回路及びＰＬＬ回路
を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延回路は、バイアス電圧に応じて駆動電
流が制御され、当該駆動電流によって遅延時間が決めら
れる遅延段を有する遅延回路であって、電源電圧の変動
を所定の割合で上記バイアス電圧に加算し、加算結果を
上記遅延段に供給する加算手段を有する。
【００１９】また、本発明では、好適には、上記加算手
段は、上記電源電圧の変動量に含まれている交流成分を
上記バイアス電圧に加算する交流加算手段を含む。
【００２０】また、本発明では、好適には、上記加算手
段は、上記電源電圧の変動量に含まれている直流成分を
上記バイアス電圧に加算する直流加算手段を含む
【００２１】また、本発明では、好適には、上記遅延段
は、ＭＯＳ型インバータと、上記インバータと上記電源
電圧の供給線との間に接続され、ゲートに第１のバイア
ス電圧が印加される第１の電流源トランジスタと、上記
インバータと基準電圧の供給線との間に接続され、ゲー
トに第２のバイアス電圧が印加される第２の電流源トラ
ンジスタとを有する。
【００２２】また、本発明では、好適には、上記加算手
段は、上記電源電圧の変動量に含まれている交流成分を
上記第１のバイアス電圧に加算する第１の交流加算手段
と、上記電源電圧の変動量に含まれている交流成分を上
記第２のバイアス電圧に加算する第２の交流加算手段と
を含む。
【００２３】また、本発明では、好適には、上記加算手
段は、上記電源電圧の変動量に含まれている直流成分を
上記第１のバイアス電圧に加算する第１の直流加算手段
と、上記電源電圧の変動量に含まれている直流成分を上
記第２のバイアス電圧に加算する第２の直流加算手段と
を含む。
【００２４】また、本発明では、好適には、上記遅延段
は、ＭＯＳ型インバータと、一方の端子が上記電源電圧
の供給線に接続され、ゲートに第１のバイアス電圧が印
加される複数の第１の電流源トランジスタと、一方の端
子が基準電圧の供給線に接続され、ゲートに第２のバイ
アス電圧が印加される複数の第２の電流源トランジスタ
と、上記第１の電流源トランジスタと上記インバータと
の間に接続され、上記複数の第１の電流源トランジスタ
の出力電流の何れかを選択して上記インバータに供給す
る第１のスイッチング回路と、上記第２の電流源トラン
ジスタと上記インバータとの間に接続され、上記複数の
第２の電流源トランジスタの出力電流の何れかを選択し
て上記インバータに供給する第２のスイッチング回路と
を有する。
【００２５】また、本発明では、好適には、上記遅延段
は、ＭＯＳ型インバータと、一方の端子が上記インバー
タの出力端子に接続され、ゲートに上記バイアス電圧が
印加されるスイッチングトランジスタと、一方の電極が
上記スイッチングトランジスタの他方の端子に接続さ
れ、他方の電極が基準電圧の供給線に接続されているキ
ャパシタとを有する。
【００２６】また、本発明では、好適には、上記加算手
段は、上記電源電圧の供給線と上記バイアス電圧の供給
線との間に接続され、上記電源電圧の変動の交流成分を
上記バイアス電圧にカップリングするキャパシタを有す
る。
【００２７】また、本発明の遅延回路は、供給される駆
動電流によって遅延時間が決められる遅延段を有する遅
延回路であって、上記遅延段は、ＭＯＳ型インバータ
と、第１のバイアス電圧に応じて、上記インバータに第
１の駆動電流を供給する第１の電流源回路と、第２のバ
イアス電圧に応じて、上記第１の駆動電流と異なる電源
電圧依存性を持つ第２の駆動電流を上記インバータに供
給する第２の電流源回路とを有する。
【００２８】また、本発明では、好適には、上記電源電
圧の変動を第１の割合で上記第１のバイアス電圧に加算
し、加算結果を上記第１の電流源回路に供給する第１の
加算手段と、上記電源電圧の変動を第２の割合で上記第
２のバイアス電圧に加算し、加算結果を上記第２の電流
源回路に供給する第２の加算手段とを有する。
【００２９】また、本発明の遅延回路は、異なる電源電
圧依存性を持つ複数の遅延段からなる遅延回路であっ
て、第１の電源電圧依存性を持つ第１の遅延段と、上記
第１の電源電圧依存性と相反する第２の電源電圧依存性
を持つ第２の遅延段とを有し、上記第１の遅延段と第２
の遅延段の段数は所定の割合で決まる。
【００３０】また、本発明では、好適には、上記遅延回
路のジッタが所望の目標値以下の遅延時間の間に、上記
第１の遅延段と第２の遅延段の割合が決定される。
【００３１】さらに、本発明では、好適には、上記第１
と第２の遅延段の他に、遅延時間の電源電圧依存性が抑
制された第３の遅延段が設けられている。
【００３２】また、本発明の遅延調整回路は、入力信号
に所定の遅延時間を与えた遅延信号を出力する遅延調整
回路であって、バイアス電圧を生成するバイアス回路
と、上記バイアス電圧に応じて制御された複数の異なる
遅延時間で上記入力信号を遅延し、複数の遅延信号を出
力する遅延回路と、選択信号に応じて、上記遅延回路か
ら出力される複数の遅延信号のうち何れかを選択する選
択回路とを有する。なお、上記遅延回路は、例えば、上
述したように電源ノイズの対策が施され、遅延時間の電
源電圧依存性が抑制された遅延回路である。
【００３３】また、本発明の電圧制御遅延回路は、制御
電圧に応じて駆動電流が制御され、当該駆動電流によっ
て遅延時間が決められる遅延段を有する電圧制御遅延回
路であって、電源電圧の変動を所定の割合で上記制御電
圧に加算し、加算結果を上記遅延段に供給する加算手段
を有する。
【００３４】また、本発明の電圧制御遅延回路は、供給
される駆動電流によって遅延時間が決められる遅延段を
有する電圧制御遅延回路であって、上記遅延段は、ＭＯ
Ｓ型インバータと、第１の制御電圧に応じて、上記イン
バータに第１の駆動電流を供給する第１の電流源回路
と、第２の制御電圧に応じて、上記第１の駆動電流と異
なる電源電圧依存性を持つ第２の駆動電流を上記インバ
ータに供給する第２の電流源回路とを有する電圧制御遅
延回路。
【００３５】また、本発明の電圧制御遅延回路は、異な
る電源電圧依存性を持つ複数の遅延段からなる電圧制御
遅延回路であって、制御電圧に応じて遅延時間が制御さ
れ、第１の電源電圧依存性を持つ第１の遅延段と、上記
制御電圧に応じて遅延時間が制御され、上記第１の電源
電圧依存性と相反する第２の電源電圧依存性を持つ第２
の遅延段とを有し、上記第１の遅延段と第２の遅延段の
段数は所定の割合で決まる。
【００３６】また、本発明のＤＬＬ回路は、入力信号と
遅延信号との位相を比較し、当該比較結果に応じた位相
差信号を出力する位相比較手段と、上記位相差信号に応
じて制御電圧を出力する電圧出力手段と、上記制御電圧
に応じて制御された遅延時間で上記入力信号を遅延し、
上記遅延信号を出力する電圧制御遅延回路とを有し、上
記電圧制御遅延回路は、上述したように電源ノイズ対策
が施され、遅延時間の電源電圧依存性が抑制された電圧
制御遅延回路である。
【００３７】また、本発明の電圧制御発振回路は、制御
電圧に応じて駆動電流が制御され、当該駆動電流によっ
て遅延時間が決められる遅延段がリング状に接続される
電圧制御発振回路であって、電源電圧の変動を所定の割
合で上記制御電圧に加算し、加算結果を上記遅延段に供
給する加算手段を有する。
【００３８】また、本発明の電圧制御発振回路は、供給
される駆動電流によって遅延時間が決められる遅延段が
リング状に接続される電圧制御発振回路であって、上記
遅延段は、ＭＯＳ型インバータと、第１の制御電圧に応
じて、上記インバータに第１の駆動電流を供給する第１
の電流源回路と、第２の制御電圧に応じて、上記第１の
駆動電流と異なる電源電圧依存性を持つ第２の駆動電流
を上記インバータに供給する第２の電流源回路とを有す
る。
【００３９】また、本発明の電圧制御発振回路は、異な
る電源電圧依存性を持つ複数の遅延段がリング状に接続
される電圧制御発振回路であって、制御電圧に応じて遅
延時間が制御され、第１の電源電圧依存性を持つ第１の
遅延段と、上記制御電圧に応じて遅延時間が制御され、
上記第１の電源電圧依存性と相反する第２の電源電圧依
存性を持つ第２の遅延段とを有し、上記第１の遅延段と
第２の遅延段の段数は所定の割合で決まる。
【００４０】また、本発明のＰＬＬ回路は、基準信号と
発振信号との位相を比較し、当該比較結果に応じた位相
差信号を出力する位相比較手段と、上記位相差信号に応
じて制御電圧を出力する電圧出力手段と、上記制御電圧
に応じて制御された発振周波数で発振し、上記発振信号
を出力する電圧制御発振回路とを有し、さらに、上記電
圧制御発振回路は、上述したように、電源ノイズ対策が
施され、遅延時間の電源電圧依存性が抑制される電圧制
御発振回路である。
【００４１】
【発明の実施の形態】第１実施形態 図１は本発明に係る遅延回路の第１の実施形態を示す概
念図である。図示のように、本実施形態の遅延回路は、
遅延素子からなる遅延部１００、交流加算回路（ＡＣ加
算回路）１１０−１〜１１０−ｊによって構成されてい
る。また、図示されていない位相比較器、チャージポン
プ回路、ループフィルタ及びバイアス回路によって、バ
イアス電圧Ｖcnt1〜Ｖcntjが供給される。
【００４２】遅延部１００は、例えば、直列接続されて
いる複数の遅延素子によって構成されている。なお、本
実施形態の遅延部１００を構成する遅延素子はインバー
タ型であり、例えば、ＣＭＯＳ構成のインバータを含
み、入力信号に対して所定の遅延時間を与えた論理反転
信号を出力する。各遅延素子の遅延時間の合計を遅延部
１００の遅延時間ＴD である。
【００４３】ＡＣ加算回路１１０−１〜１１０−ｊは、
それぞれ電源電圧Ｖddと基準電位Ｖ SSとの交流成分に所
定の係数Ｋc1〜Ｋcjを掛けた結果をそれぞれΔＶc1〜Δ
Ｖcjとして出力し、バイアス電圧（または制御電圧）Ｖ
cnt1〜ＶcntjとＡＣ加算回路の出力ΔＶc1〜ΔＶcjとを
加算した結果が制御電圧Ｖc1〜Ｖcjとして、遅延部１０
０に供給される。
【００４４】ここで、基準電位ＶSS＝０とし、また、Ａ
Ｃ加算回路１１０−１〜１１０−ｊによって加算される
電源電圧Ｖddの交流成分をΔＶddとすると、ＡＣ加算回
路１１０−１〜１１０−ｊの出力ΔＶc1〜ΔＶcjはそれ
ぞれ次式によって表される。
【００４５】
【数１】
【００４６】また、制御電圧Ｖc1〜Ｖcjは、それぞれ次
式によって求まる。
【数２】
【００４７】遅延部１００において、各遅延素子の遅延
時間が制御電圧Ｖc1〜Ｖcjに応じて制御される。このた
め、電源電圧Ｖddが変動した場合、当該電源電圧Ｖddの
変動分ΔＶddに応じて、遅延部１００に供給される制御
電圧を制御し、遅延部１００を構成する各遅延素子の遅
延時間が電源電圧Ｖddの変動分を打ち消すように制御す
ることで、電源電圧Ｖddの変動による影響を抑制でき、
電源電圧依存性のない安定した遅延時間を持つ遅延回路
を実現できる。なお、本実施形態では、ＡＣ加算回路と
バイアス回路からなる制御セットは、２組に限定され
ず、複数組を設けてもよい。
【００４８】なお、図示の遅延回路に入力される電圧Ｖ
cnt1，…，Ｖcntjは、例えば、それぞれ一定のレベルに
保持されているバイアス電圧とすると、遅延部１００の
遅延時間が一定に保持される。一方、電圧Ｖcnt1，…，
Ｖcntjは、例えば、ＰＬＬ回路を構成するループフィル
タから出力される制御電圧とすると、当該制御電圧に応
じて、遅延部１００の遅延時間が制御される。即ち、本
実施形態の遅延回路は、使い方によって、遅延時間が一
定の遅延回路、あるいは制御信号に応じて遅延時間を制
御可能な電圧制御遅延回路（ＶＣＤ）の何れかを形成す
ることができる。さらに、遅延部１００において、奇数
段の遅延段をリング状に接続すると、電圧制御発振回路
（ＶＣＯ）を構成することができる。
【００４９】図２は、本実施形態の一構成例を示す回路
図である。図示のように、遅延部１００は、それぞれス
イッチングトランジスタまたはセレクタトランジスタな
どからなる遅延素子に、駆動電流を供給する電流源トラ
ンジスタを含む構成を有する。例えば、それぞれの遅延
素子と電源電圧Ｖddとの間に、Ｐチャネル側電流源トラ
ンジスタが接続され、これらのトランジスタの制御端子
（ゲート）には、バイアス電圧Ｖcntpに交流加算回路出
力ΔＶcpが加算された制御電圧Ｖcpが印加される。同様
に、それぞれの遅延素子と基準電位ＶSSとの間に、Ｎチ
ャネル側電流源トランジスタが接続され、これらのトラ
ンジスタのゲートに、バイアス電圧Ｖcn tnに交流加算回
路出力ΔＶcnが加算された制御電圧Ｖcnが印加される。
【００５０】このように構成された遅延部１００では、
各遅延素子の遅延時間は、電流源トランジスタの出力電
流によって制御される。即ち、遅延素子の遅延時間は、
制御電圧Ｖc1とＶC2によって制御される。電源電圧Ｖdd
が変動したとき、その変動分ΔＶddに応じて、制御電圧
Ｖc1とＶC2を調整することによって、各遅延素子の遅延
時間が電源電圧Ｖddの変動による影響が相殺され、一定
の遅延時間を実現できる。この結果、遅延部１００は、
電源電圧Ｖddに依存しない安定した遅延時間ｔ d を実現
できる。
【００５１】本実施形態の遅延回路では、電源電圧Ｖdd
の変動ΔＶddを適当な割合で制御電圧に加算し、遅延素
子の遅延時間の変化を打つ消すように制御することによ
って、電源電圧Ｖddの変動による遅延時間の変化を抑制
することが可能である。出力バッファ動作時に発生する
電源ノイズは、例えば、パルス状のノイズであり、その
パルス幅は、広くても数十ｎｓｅｃ（ナノ秒）であるの
で、少なくとも交流的な加算回路を設ければ効果が得ら
れる。それよりもパルス幅の広い電源ノイズに対して
は、直流加算する方がよいが、その場合には、通常動作
における直流レベルの発生源、例えば、チャージポンプ
の出力やバイアス回路出力と直流加算手段が競合しない
ように設計する必要がある。
【００５２】次に、インバータ型遅延回路の中で代表的
な電流源型の遅延回路について、制御電圧やバイアス電
圧に電源電圧の変動をある適当な割合で加算すること
で、遅延時間の変化を抑制することについて説明する。
【００５３】第１の回路例 図３は、本実施形態のインバータ型遅延回路の第１の回
路例を示している。図示のように、この遅延回路は、遅
延部１００ａと、遅延部１００ａの制御電圧Ｖ CPとＶCN
に、電源電圧Ｖddの変動ΔＶddをある割合で加算するた
めのキャパシタＣdp，Ｃsp，Ｃdn，Ｃsnによって構成さ
れている。
【００５４】キャパシタＣdpは、電源電圧Ｖddと入力端
子Ｔcntpとの間に接続され、キャパシタＣspは、入力端
子Ｔcntpと基準電位ＶSSとの間に接続されている。入力
端子Ｔcntpに、制御電圧Ｖcntpが入力される。キャパシ
タＣdnは、電源電圧Ｖddと入力端子Ｔcntnとの間に接続
され、キャパシタＣsnは、入力端子Ｔcntnと基準電位Ｖ
SSとの間に接続されている。入力端子Ｔcntnに、制御電
圧Ｖcntnが入力される。
【００５５】遅延部１００ａは、直列接続されているｎ
段のインバータＩＮＶ１，ＩＮＶ２，…，ＩＮＶｎによ
って構成されている。各インバータは、ゲート及びドレ
インがそれぞれ共通に接続されているｐＭＯＳトランジ
スタとｎＭＯＳトランジスタからなり、ｐＭＯＳトラン
ジスタのソースと電源電圧Ｖddとの間にＰチャネル側電
流源を構成するｐＭＯＳトランジスタが接続され、ｎＭ
ＯＳトランジスタのソースと基準電位ＶSSとの間にＮチ
ャネル側電流源を構成するｎＭＯＳトランジスタが接続
されている。Ｐチャネル側電流源を構成するトランジス
タのゲートに、制御電圧Ｖcpが印加され、Ｎチャネル側
電流源を構成するトランジスタのゲートに、制御電圧Ｖ
cnが印加される。
【００５６】制御電圧ＶcpとＶcnに応じて、Ｐチャネル
側電流源とＮチャネル側電流源の供給電流が制御され、
それに応じて、遅延素子として設けられているｎ段のイ
ンバータＩＮＶ１，ＩＮＶ２，…，ＩＮＶｎの遅延時間
が制御される。
【００５７】以下、本例の遅延回路の動作について説明
する。図４は、遅延部１００ａの構成を示す回路図であ
り、図５は、当該遅延部１００ａの動作を示す波形図で
ある。
【００５８】遅延部１００ａにおいて、遅延段の出力信
号立ち下がり時には、Ｎチャネル側電流源を構成するｎ
ＭＯＳトランジスタで律則される駆動電流Ｉni（ｉ＝
１，２，…，ｎ）が流れ、遅延段の出力信号立ち上がり
時には、Ｐチャネル側電流源を構成するｐＭＯＳトラン
ジスタで律則される駆動電流Ｉpiが流れる。
【００５９】動作波形において、各遅延段の入力信号レ
ベルが論理しきい電圧ＶthL を横切った時点から、各遅
延段の出力信号レベルが（次段の）論理しきい電圧Ｖth
L を横切る時点までを、その遅延段の遅延時間と考え、
出力信号立ち下がり時の遅延時間をτni、出力信号立ち
上がり時の遅延時間をτpiとおいている。
【００６０】ここで、各遅延段出力の負荷容量をＣLiと
すると、出力信号立ち下がり時のτniの期間において、
負荷容量ＣLiの電荷はＶddからＶthL までｎＭＯＳの電
流源トランジスタにより引き抜かれる。また、出力信号
立ち上がり時のτpiの期間において、負荷容量ＣLiの電
荷が０ＶからＶthL までＰＭＯＳの電流源トランジスタ
により貯められる。したがって、次式が成立する。
【００６１】
【数３】 τni∝ＣLi×（Ｖdd−ＶthL ）／Ｉni …（３）
【数４】 τpi∝ＣLi×ＶthL ／｜Ｉpi｜ …（４）
【００６２】ここで、電源電圧の変動Ｖddがあったとす
ると、
【数５】 ｌn(τni) ∝ｌn(ＣLi) ＋ｌn(Ｖdd−ＶthL)−ｌn(Ｉni) Δτni／τni＝( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)−ΔＩni／Ｉni …（５） であるから、次の式が得られる。
【００６３】
【数６】 Δτni＝τni［｛( ΔＶdd−ΔＶthL)/(Ｖdd−ＶthL)｝−( ΔＩni／Ｉni) ］ …（６）
【数７】 Δτpi＝τpi｛( ΔＶthL ／ＶthL)−( Δ｜Ｉpi｜／｜Ｉpi｜）｝ …（７）
【００６４】ｎＭＯＳトランジスタとｐＭＯＳトランジ
スタのバランスをとった設計をした場合、（６）式と
（７）式において、Ｉni＝｜Ｉpi｜＝ＩD 、τni＝τpi
＝τd、ＶthL ≒Vdd ／２であるから、次式が得られ
る。
【００６５】
【数８】 Δτni≒τd ［｛( ΔＶdd−ΔＶthL)/(Ｖdd／２）｝−（ΔＩni／ＩD ）］ …（８）
【数９】 Δτpi≒τd ［｛ΔＶthL ／（Ｖdd／２）｝−（Δ｜Ｉpi｜／ＩD ）］ …（９）
【００６６】遅延段１段毎に電源ノイズの影響を小さく
するためには、Δτni≒０、Δτpi≒０としなければな
らないから、（８）式と（９）式より、次の式が成り立
つことが必要である。
【００６７】
【数１０】
【数１１】
【００６８】条件を緩和して、連続した遅延段２段毎に
電源ノイズの影響を小さくするためには、Δτni＋Δτ
p(i ±1)≒０としなければならないから、（８）式と
（９）式より、次式が得られる。
【００６９】
【数１２】 ΔＶdd／（Ｖdd／２）≒（ΔＩni＋Δ｜Ｉp(i ±1)｜）／ＩD …（１２）
【００７０】制御電圧Ｖcntnおよび｜Ｖcntp｜は、概
ね、Ｖdd／２付近の値であり、ｎＭＯＳの電流源トラン
ジスタもｐＭＯＳの電流源トランジスタも飽和領域で動
作する。チャネル長変調効果係数をλn 、λp とする
と、チャネル長変調効果も含めた飽和領域の電流式は、
次のように与えられる。
【００７１】
【数１３】 Ｉni＝(1/2) μn Ｃox(Wni/Lni)(1 ＋λn ＶthL)( Ｖcntn−Ｖthn)**2 …（１３）
【数１４】 ｜Ｉpi｜＝(1/2) ｜μp ｜Ｃox(Wpi/Lpi) ｛1 ＋｜λp ｜( Ｖdd−ＶthL)｝( Ｖcntp−Ｖthp)**2 …（１４）
【００７２】電流源トランジスタのついたインバータ回
路の論理しきい電圧については、一般的な定義が存在し
ないが、インバータ動作するゲート入力信号の電圧が、
概ね、Ｖdd／２のときに遅延段の出力信号の電圧がＶth
L で釣り合い、Ｉni＝｜Ｉpi｜が成り立っていることと
定義すると、（１３）式、（１４）式より、次の式が得
られる。
【００７３】
【数１５】 ＶthL ＝｛(1/2) ｜μp ｜Ｃox(Wpi/Lpi)(1 ＋｜λp ｜Ｖdd)(Ｖcntp−Ｖthp) **2 −(1/2) μn Ｃox(Wni/Lni)(1 ＋λn ・O)( Ｖcntn−Ｖthn ）＊＊２｝ ÷｛(1/2) ｜μp ｜Ｃox(Wpi/Lpi) ｜λp ｜( Ｖcntp−Ｖthp)**2 ＋(1/2) μn Ｃox(Wni/Lni) λn(Ｖcntn−Ｖthn ）＊＊２｝ …（１５）
【００７４】論理しきい電圧の変動ΔＶthL は、（１
５）式より、次のように求まる。
【数１６】 ΔＶthL ＝｛｜λp ｜／（λn ＋｜λp ｜）｝ΔＶdd …（１６）
【００７５】Ｉniと｜Ｉpi｜の変動ΔＩni、Δ｜Ｉpi｜
は、λn と｜λp ｜の値が小さいことを考慮するとチャ
ネル長変調効果も含めた飽和領域の電流式、（１３）
式、（１４）式から求めても、チャネル長変調効果を含
めない、次の（１７）式、（１８）式に示す飽和領域の
電流式、から求めても同じような結果を得ることができ
る。
【００７６】
【数１７】
【数１８】 ｜Ｉpi｜＝(1/2) ｜μp ｜Ｃox(Wpi/Lpi)(Ｖcntp−Ｖthp)**2 …（１８）
【００７７】Ｉniと｜Ｉpi｜の変動ΔＩni、Δ｜Ｉpi｜
は、次のように求まる。
【数１９】
【数２０】 Δ｜Ｉpi｜＝｜Ｉpi｜×２Δ｜Ｖcntp｜／｜Ｖcntp−Ｖthp ｜ …（２０）
【００７８】Ｉni＝｜Ｉpi｜＝ＩD を考慮して、遅延段
１段毎に電源ノイズの影響を小さくするための条件式
（１０）、（１１）に、（１６）式、（１９）式、（２
０）式を代入してまとめると、次の式が得られる。
【００７９】
【数２１】 ΔＶcntn≒｛λn /(λn ＋｜λp ｜) ｝｛( Ｖcntn−Ｖthn)／Ｖdd｝ΔＶdd …（２１）
【数２２】 Δ｜Ｖcntp｜≒｛｜λp ｜／（λn ＋｜λp ｜) ｝｛｜Ｖcntp−Ｖthp ｜／Ｖ dd｝ΔＶdd …（２２）
【００８０】即ち、電源電圧の変動があったときに、ｎ
ＮＭＯＳの電流源トランジスタのゲートソース間電圧に
は、｛λn ／（λn ＋｜λp ｜) ｝｛( Ｖcntn−Ｖthn)
／Ｖdd｝の割合でフィードバックして、ｐＭＯＳの電流
源トランジスタのゲートソース間電圧には、｛｜λp ｜
／（λn ＋｜λp ｜) ｝｛｜Ｖcntp−Ｖthp ｜／Ｖdd｝
の割合でフィードバックすれば遅延時間の変動を非常に
小さくできる。
【００８１】また、連続した遅延段２段毎に電源ノイズ
の影響を小さくするための条件式（１２）に、（１９）
式、（２０）式を代入してまとめると、次式が得られ
る。
【００８２】
【数２３】 ｛ΔＶcntn／( Ｖcntn−Ｖthn)｝＋｛Δ｜Ｖcntp｜／｜Ｖcntp−Ｖthp ｜) ≒ ΔＶdd／Ｖdd …（２３）
【００８３】ここで、
【数２４】
【数２５】 Δ｜Ｖcntp｜≒Ａp ×｛｜Ｖcntp−Ｖthp ｜／Ｖdd｝ΔＶdd …（２５） とおくと、次式が得られる。
【００８４】
【数２６】 Ａn ＋Ａp ≒１ …（２６）
【００８５】チャネル長変調効果係数はインプラプロフ
ァイルに大きく依存するため、λn≠｜λp ｜であるこ
とが多いが、仮にλn ≒｜λp ｜として、（２１）式、
（２２）式に代入すると、次式が得られる。
【００８６】
【数２７】 ΔＶcntn≒( １／２) ｛( Ｖcntn−Ｖthn ）／Ｖdd｝ΔＶdd …（２７）
【００８７】
【数２８】 Δ｜Ｖcntp｜≒( １／２) ｛｜Ｖcntp−Ｖthp ｜／Ｖdd｝ΔＶdd …（２８） 少なくとも（２４）式、（２５）式、（２６）式の関係
を満足している。
【００８８】図３に示す遅延回路において、電源電圧の
変動をバイアス電圧、あるいは、制御電圧に適当な割合
で加算するＡＣ的な手段として、ｎＭＯＳの電流源トラ
ンジスタのゲート入力ラインには、接地ラインとの間に
キャパシタＣsnが設けられ、電源ラインとの間にキャパ
シタＣdnが設けられている。また、ｐＭＯＳの電流源ト
ランジスタのゲート入力ラインには、電源ラインとの間
にキャパシタＣdpが設けられ、接地ラインとの間にキャ
パシタＣspが設けられている。
【００８９】ＡＣ的な加算手段によれば、接続先の制御
電圧ラインが出力がオフの時にハイインピーダンス状態
に保持されるチャーチポンプ回路の出力端子やパッシブ
なループフィルタの出力端子であったとしても、ＡＣ的
な加算手段はＤＣ的な電流を流さないので、電源ノイズ
が発生している期間だけ制御電圧に影響を与え、電源ノ
イズの発生終わった後には副作用となるような余分な制
御電圧の変化を引き起こさないという特徴がある。
【００９０】図６と図７は、バイアス回路とＡＣ的加算
手段の関係を示す。ＡＣ的加算が制御電圧ラインと接地
ラインとの間に設けられたキャパシタＣ1 と、制御電圧
ラインと電源ラインとの間に設けられたキャパシタＣ2
の分圧で行なわれる。電源電圧ＶddにΔＶddの変動があ
ったとすると、図６（ａ）に示すような等価回路にモデ
ル化される。
【００９１】ΔＶbsはバイアス回路出力電圧Ｖbsの変動
で、Ｒout はバイアス回路の出力抵抗である。この等価
回路は、ΔＶbs側、即ち、バイアス回路の出力側から見
ればロウパスフィルタであり、｛Ｃ2 ／( Ｃ1 ＋Ｃ2)｝
ΔＶdd側、即ち、電源電圧Ｖ ddの供給側から見ればハイ
パスフィルタであるので、τＡＣ＝Ｒout ×（Ｃ1 ＋Ｃ
2 ）としたとき、１／τＡＣの周波数を境にして、周波
数の高い側で｛Ｃ2 ／（Ｃ1 ＋Ｃ2 ）｝ΔＶddの影響が
優勢で、周波数の低い側でΔＶbs側の影響が優勢とな
る。
【００９２】ここで、出力バッファ動作時の電源ノイズ
の幅をｔnsとした場合、次の関係
【数２９】 τＡＣ＝Ｒout ×（Ｃ1 ＋Ｃ2 ）＞ｔns…（２９） を満たすように設計すれば、出力バッファ動作時の電源
ノイズの影響を低減できる。
【００９３】位相比較回路からアップ信号ＳUPとダウン
信号ＳDWが出力されていないとき、ハイインピーダンス
状態に保持されているチャージポンプの出力端子、また
は、それに接続するパッシブなループフィルタの出力が
制御電圧として入力する場合は、Ｒout ＝∞と見なせる
ので、Ｃ1 ＋Ｃ2 の値はループフィルタのキャパシタと
して決定すれば良く、Ｃ1 とＣ2 の比は本発明に従い決
定すれば良い。
【００９４】図７はＡＣ的加算手段でフィードバックす
るのと同じように、ＤＣ的加算手段においてもフィード
バックすることにより、電源ノイズの周波数成分がある
程度低くなっても、電源ノイズの影響を低減できる加算
手段を示す。ＡＣ的加算手段はＤＣ的加算手段のスピー
ドアップコンデンサとして動作するともとれるので、時
定数に関係なく一定のフィードバック量を加算すること
が可能であり、広い周波数成分の電源ノイズに対応する
ことが可能である。
【００９５】図８は、本例の遅延回路を用いた電圧制御
発振回路のシミュレーションの結果を示す波形図であ
る。図８において、Ｗ1 が電源ノイズがない場合のシミ
ュレーション波形で、Ｗ2 が電源ノイズがある場合の従
来例のシミュレーション波形で、Ｗ3 が電源ノイズがあ
る場合の図３に示す本発明の回路例のシミュレーション
波形である。図示のように、本発明の遅延回路におい
て、電源ノイズが発生した場合、電源電圧Ｖddの変動分
に応じて遅延回路を構成する各遅延素子に供給する制御
電圧を制御することによって、電源電圧Ｖddの変動によ
る影響を打ち消すことができ、遅延回路の遅延時間の変
動を抑制でき、当該遅延回路を用いて構成される電圧制
御遅延回路及び電圧制御発振回路では、ジッタが大幅に
低減されることが明らかである。
【００９６】第２の回路例 図９は、本実施形態の遅延回路の第２の回路例を示す回
路図である。図示のように、この遅延回路において、遅
延部１００ｂはＭＯＳインバータと選択トランジスタ及
び電流源トランジスタからなる複数段の遅延素子によっ
て構成されている。
【００９７】ＭＯＳインバータは、ゲート及びドレイン
同士がそれぞれ接続されているｐＭＯＳトランジスタと
ｎＭＯＳトランジスタによって構成されている。ゲート
同士の接続点がインバータの入力端子を形成し、ドレイ
ン同士の接続点がそのインバータの出力端子を形成して
いる。図９に示すように、インバータＩＮＶ１を構成す
るｐＭＯＳトランジスタＰ１のソースと電源電圧Ｖddと
の間に、電流源トランジスタＰ１１と選択トランジスタ
Ｐ１２が直列接続され、また、トラジスタＰ１のソース
と電源電圧Ｖddとの間に、電流源トランジスタＰ１３が
接続されている。インバータＩＮＶ１を構成するｎＭＯ
ＳトランジスタＮ１のソースと基準電位ＶSSとの間に、
選択トランジスタＮ１２と電流源トランジスタＮ１１が
直列接続され、また、トラジスタＮ１のソースと電源電
圧Ｖddとの間に、電流源トランジスタＮ１３が接続され
ている。
【００９８】遅延部１００ｂにおいて、各遅延素子にお
けるＰチャネル側の電流源トランジスタのゲートに、制
御電圧Ｖcpが印加され、Ｎチャネル側の電流源トランジ
スタのゲートに、制御電圧Ｖcnが印加される。また、Ｐ
チャネル側選択トランジスタのゲートに選択信号／ＳＥ
ＬＨが印加され、Ｎチャネル側選択トランジスタのゲー
トに選択信号ＳＥＬＨが印加される。なお、ここで、／
ＳＥＬＨは信号ＳＥＬＨの論理反転信号を意味する。な
お、他の遅延段を構成する遅延素子については、ほぼ同
じ構成を有する。
【００９９】このように構成されている遅延部１００ｂ
において、選択信号に応じて、各遅延段の遅延素子に供
給される電流が制御されるので、インバータに供給する
駆動電流が２通りに制御できる。例えば、選択信号ＳＥ
ＬＨがローレベルのとき、各遅延段の遅延素子におい
て、一方の電流源トランジスタのみがインバータに接続
される。逆に、選択信号ＳＥＬＨがハイレベルのとき、
各遅延段の遅延素子において、両方の電流源トランジス
タがともにインバータに接続される。
【０１００】ここで、例えば、各遅延段において、イン
バータにｍ個の電流源トランジスタが並列に接続されて
いる。これらの電流源トランジスタのサイズ（チャネル
幅／チャネル長）をそれぞれW1/L1 ，W2/L2 ，…，Wm／
Lmとすると、インバータに供給される駆動電流ＩD は、
次式によって与えられる。
【０１０１】
【数３０】 ＩD ＝ (1/2) μＣox(W1/L1)(1 ＋λ1 Ｖds)(Ｖcnt −Ｖth)**2 ＋(1/2) μＣox(W2/L2)(1 ＋λ2 Ｖds)(Ｖcnt −Ｖth)**2 ： ＋(1/2) μＣox(Wm/Lm)(1 ＋λm Ｖds)(Ｖcnt −Ｖth)**2 …（３０）
【０１０２】また、チャネル長変調係数λ1 、λ2 、
…、λm が小さいので、各電流源トランジスタのチャネ
ル長変調係数を等しくλとすると、（３０）に基づき次
の近似式が得られる。
【０１０３】
【数３１】 ＩD ≒(1/2) μＣox｛Σ(Wi/Li) ｝(1＋λＶds)(Ｖcnt −Ｖth)**2 …（３１）
【０１０４】（１３）式、（１４）式と（３１）式を比
較すれば、各遅延素子において電流源トランジスタを並
列に接続しても、本発明の電源ノイズの影響の低減方法
が有効であることは明らかである。
【０１０５】第３の回路例 図１０は、本実施形態の遅延回路の第３の回路例を示す
回路図である。図示のように、この遅延回路において、
遅延部１００ｃはＭＯＳインバータと、インバータの出
力端子に接続されているトランスミッションゲートとキ
ャパシタからなる複数の遅延段によって構成されてい
る。即ち、本例の遅延部１００ｃは、いわゆるシャント
（分岐）型遅延素子によって構成されている。
【０１０６】電源電圧Ｖddと制御信号入力端子Ｔcntnと
の間にキャパシタＣdnが接続されている。キャパシタＣ
dnによって、電源電圧Ｖddの変動ΔＶddが制御電圧Ｖcn
tnにフィードバックされる。即ち、本例の遅延回路で
は、電源電圧Ｖddの変動に応じて各遅延段に供給される
制御電圧Ｖcntnが制御され、電源電圧の変動による遅延
時間の変化を打ち消すように制御が行われるので、電源
ノイズの影響を抑制できる。
【０１０７】なお、トランスミッションゲートは、例え
ば、ゲートに制御電圧が印加されるＭＯＳトランジスタ
によって構成される。図１０の例では、各遅延段のイン
バータの出力端子に接続されているトランスミッション
ゲートは、ゲートに制御電圧Ｖcntnが印加されるｎＭＯ
Ｓトランジスタによって構成される。トランスミッショ
ンゲートを構成するトランジスタのソースドレインは、
一方がインバータの出力端子に接続され、もう一方はキ
ャパシタを介して基準電位ＶSSに接続されている。
【０１０８】図１１は、シャント型遅延素子からなる遅
延段の構成を示す回路図である。図示のように、各遅延
段において、インバータの出力端子と基準電位ＶSSとの
間に、分岐用トランスミッションゲートとしてのｎＭＯ
Ｓトランジスタとキャパシタが直列接続されている。ト
ランジスタのゲートに制御電圧Ｖcntnが印加される。制
御電圧Ｖcntnに応じて、トランスミッションゲートがオ
ン／オフし、インバータの出力端子の負荷容量が変化す
るので、遅延時間が制御される。図１２は、入力信号Ｉ
Ｎの立ち上がり時と立ち下がり時のシャント型遅延段の
動作を示す波形図である。動作波形は、分岐用のトラン
スミッションゲート、即ち、キャパシタに直列接続され
ているトランジスタの制御電圧Ｖcntnのレベルにより２
通りを示してある。以下、図１１及び図１２を参照しつ
つ、本例の遅延回路の動作について説明する。
【０１０９】まず、シャント型の遅延段の動作を簡単に
説明する。分岐用のトランスミッションゲートは、ソー
ス電圧が基準電位ＶSSからゲート電圧、即ち、外部から
入力される制御電圧Ｖcntnよりトランジスタのしきい値
電圧Ｖthn 分低いレベルＶcntn−Ｖthn まではオンして
いるが、ソース電圧がそれ以上の電圧になるとオフして
しまう。したがって、Ｖcntn−Ｖthn を境にしてインバ
ータが駆動しなければならない負荷容量が変わり、分岐
側の容量をＣs 、次段のゲート入力の容量をＣg とする
と、インバータの出力電圧がＶcntn−Ｖthn 以下のとき
は、Ｃg ＋Ｃsの負荷容量を駆動して、インバータの出
力電圧がＶcntn−Ｖthn 以上のときは、Ｃg の負荷容量
を駆動することになる。制御電圧Ｖcntnのレベルによっ
て重たいＣg ＋Ｃs の負荷容量を駆動する期間と軽いＣ
g の負荷容量を駆動する期間の割合が変わり、制御電圧
Ｖcntnが高くなると、重たいＣg ＋Ｃs の負荷容量を駆
動する期間の割合が増えるので遅延時間が大きくなる。
【０１１０】なお、説明をしやすくするため、制御電圧
のトランジスタのしきい電圧１段落ちのレベルを次式に
よって表す。
【数３２】 Ｖsmax＝Ｖcntn−Ｖthn （ＶSB） …（３２）
【０１１１】ここで、Ｋを基板効果定数、φ＝０．６４
Ｖ、Ｖthn0はＶSB＝０Ｖのときのトランジスタのしきい
電圧とすると、次式が得られる。
【数３３】 Ｖthn （ＶSB）＝Ｖthn0＋Ｋ｛√（ＶSB＋φ）−√φ｝ …（３３） ただし、ＶSB＝Ｖsmaxである。
【０１１２】Ｖsmax＝Ｖcntn−Ｖthn ≦ＶthL の場合、
次の式が成立する。
【数３４】 τni∝Ｃg ×（Ｖdd−ＶthL)／Ｉni…（３４）
【数３５】
【０１１３】（３４）式と（３５）式によって、さらに
次の式が得られる。
【０１１４】
【数３６】 Δτni≒τni× [｛( ΔＶdd−ΔＶthL)/(Ｖdd−ＶthL)｝-(ΔＩni／Ｉni)] …（３６）
【数３７】 Δτpi≒τpi×［｛( Ｃg ×ΔＶthL ＋Ｃs ×ΔＶsmax) ／（Ｃg ×ＶthL ＋ Ｃs ×Ｖsmax) ｝−（Δ｜Ｉpi｜／｜Ｉpi｜) ］ …（３７）
【０１１５】また、Ｖsmax＝Ｖcntn−Ｖthn ≧ＶthL の
場合、次の式が成立する。
【数３８】 τni∝｛Ｃg ×（Ｖdd−ＶthL)＋Ｃs ×（Ｖsmax−ＶthL)｝／Ｉni …（３８）
【数３９】 τpi∝( Ｃg ＋Ｃs)×ＶthL ／｜Ｉpi｜…（３９）
【０１１６】（３８）式と（３９）式によって、さらに
次の式が得られる。
【数４０】 Δτni≒τni×（［｛Ｃg ×( ΔＶdd−ΔＶthL)＋Ｃs ×（ΔＶsmax−ΔＶth L)｝／｛Ｃg ×（Ｖdd−ＶthL)＋Ｃs ×（Ｖsmax−ＶthL)｝］−（ΔＩni／Ｉni ) ） …（４０）
【数４１】 Δτpi≒τpi×｛( ΔＶthL ／ＶthL)−（Δ｜Ｉpi｜／｜Ｉpi｜) ｝ …（４１）
【０１１７】ここで、インバータの論理しきい電圧Ｖth
L は、次のように与えられる。
【数４２】 ＶthL ＝［Ｖdd−｜Ｖthp ｜＋Ｖthn ×√｛（μnWni／Lni)／（μpWpi／Lpi) ｝］／［１＋√｛（μnWni／Lni)／（μpWpi／Lpi)｝］ …（４２）
【０１１８】（４２）式により、次式が得られる。
【数４３】 ΔＶthL ＝ΔＶdd／［１＋√｛（μnWni／Lni ）／（μpWpi／Lpi)｝］ …（４３）
【０１１９】制御電圧Ｖcntnのとりうる最大の電圧が電
源電圧Ｖddとすると、Ｖsmax＝Ｖcntn−Ｖthn であるか
ら、Vsmax のとりうる最大の電圧は、概ね、０．７×Ｖ
ddとなる。このため、シャント型遅延回路を設計する場
合、インバータの論理しきい値電圧ＶthL をＶdd／２よ
りも低めに設計する。ここで、仮に、次の式が成り立つ
とする。
【数４４】 ｛（μnWni／Lni)／（μpWpi／Lpi)｝＝２…（４４）
【０１２０】また、Ｖthn ≒Ｖdd／６程度と考えると、
（４２）式と（４３）式は、それぞれ次の式に近似でき
る。
【数４５】 ＶthL ≒０．４４×Ｖdd …（４５）
【数４６】 ΔＶthL ≒０．４１×ΔＶdd …（４６）
【０１２１】インバータの出力電圧がＶthL 付近まで変
化したときには、Ｉni、Ｉpiは非飽和となるが、遅延時
間の定義した期間においては、概ね、飽和領域で動作し
ているので、次の式が成立する。
【数４７】
【数４８】 ｜Ｉpi｜∝(1/2) ｜μp ｜Ｃox(Wpi／Lpi)( Ｖdd−｜Ｖthp ｜)**2 …（４８）
【０１２２】（４７）式と（４８）式より、
【数４９】
【数５０】 Δ｜Ｉpi｜≒｜Ｉpi｜×｛２ΔＶdd／（Ｖdd−｜Ｖthp ｜) ｝ …（５０）
【０１２３】また、（４４）式の仮定により、次式が得
られる。
【数５１】
【０１２４】また、（３２）式、（３３）式より、次式
が得られる。
【数５２】 ΔＶsmax＝ΔＶcntn／［１＋Ｋ／｛２√（Ｖsmax＋φ）｝］ …（５２）
【０１２５】基板効果定数Ｋは０．５前後の値であり、
Ｖsmaxは０．４４×Ｖdd付近の値であることを考慮する
と、（５２）式は、次のように近似される。
【数５３】Ｖsmax≒０．８５×ΔＶcntn…（５３）
【０１２６】シャント型の遅延段の場合は負荷容量値が
途中で変わるため、これ以上、一般的に考えるのは困難
なため、Ｃs ＝１０×Ｃg という条件で、Ｖsmax＝０．
３４×Ｖddの場合と、Ｖsmax＝０．５４×Ｖddの場合に
ついて考える。また、Vthn≒｜Ｖthp ｜≒Ｖdd／６とす
る。
【０１２７】Ｖsmax＝０．３４×Ｖdd≦ＶthL ＝０．４
４×Ｖddの場合、（３４）式から（３７）式に、（４
５）式、（４６）式、（４９）式、（５０）式、（５
１）式、及び（５３）式を代入することにより、次の式
が得られる。
【０１２８】
【数５４】 τni∝０．２８×Ｃg ×Ｖdd／ＩD …（５４）
【数５５】 τpi∝３．８４×Ｃg ×Ｖdd／ＩD …（５５）
【０１２９】
【数５６】
【数５７】 Δτpi≒τpi×［｛（−２．２９×ΔＶdd＋（２．２１×ΔＶcntn) ｝／Ｖdd ］ …（５７）
【０１３０】（５４）式から（５７）式により、次式が
得られる。
【数５８】 Δτni＋Δτp(i ±1)∝｛( −９．１７×ΔＶdd) ＋（８．４９×ΔＶcntn) ｝×Ｃg ／ＩD …（５８）
【０１３１】ここで、Δτni＋Δτp(i ±1)≒０とする
ためには、次式を満たせばよい。
【数５９】 Ｖcntn≒１．０８× Ｖdd …（５９） ΔＶcntn≒ΔＶddとして、制御電圧Ｖcntnを電源電圧Ｖ
ddの変動に合わせて揺らした場合、電源ノイズの影響を
（９．１７−８．４９）／９．１７≒７％に低減するこ
とが見込まれる。
【０１３２】Ｖsmax＝０．５４×Ｖdd≧ＶthL ＝０．４
４×Ｖddの場合、（３８）式から（４１）式に、（４
５）式、（４６）式、（４９）式、（５０）式、（５
１）式、及び（５３）式を代入することにより、次式が
得られる。
【０１３３】
【数６０】 τni∝０．７８×Ｃg ×Ｖdd／ＩD …（６０）
【数６１】 τpi∝４．８４×Ｃg ×Ｖdd／ＩD …（６１）
【０１３４】
【数６２】 Δτni≒τni×［｛（−４．６５×ΔＶdd) ＋（５．４５×ΔＶcntn) ｝／Ｖ dd］ …（６２）
【数６３】
【０１３５】（６０）式から（６３）式により、さらに
次式が得られる。
【数６４】 Δτni＋Δτp(i ±1 ）∝｛（−１０．７４×ΔＶdd) ＋（４．２５×ΔＶcn tn) ｝×Ｃg ／ＩD …（６４）
【０１３６】Δτni＋Δτp(i ±1 ）≒０とするために
は、次式を満たせばよい。
【数６５】ΔＶcntn≒２．５３×ΔＶdd…（６５） ΔＶcntn≒ΔＶddとして、制御電圧Ｖcntnを電源電圧Ｖ
ddの変動に合わせて揺らした場合、電源ノイズの影響を
（１０．７４−４．２５）／１０．７４≒６０％に低減
することが見込まれる。
【０１３７】以上をまとめると、シャント型の遅延段に
おいて、分岐用のトランスミッションゲートがＮＭＯＳ
トランジスタの場合には、制御電圧ラインと電源ライン
との間にキャパシタを設けることにより、また、分岐用
のトランスミッションゲートがＰＭＯＳトランジスタの
場合には、制御電圧ラインと接地ラインとの間にキャパ
シタを設けることにより、電源ノイズの影響を概ね半減
することができる。
【０１３８】第２実施形態 図１３は本発明に係る遅延回路の第２の実施形態を示す
概念図である。本実施形態の遅延回路では、それぞれ異
なる電源電圧依存性を有する電流源の供給電流を加算し
て駆動電流を生成することによって、電源ノイズによる
遅延時間の変動を抑制し、電源ノイズの影響を低減す
る。
【０１３９】図示のように、本実施形態の遅延回路は、
直列接続されている複数の遅延段によって構成されてい
る。各遅延段は、例えば、スイッチングトランジスタま
たはセレクタトランジスタを含む遅延素子と、遅延素子
に駆動電流を供給する電流源によって構成されている。
例えば、図示のように、遅延素子と電源電圧Ｖddとの間
に、少なくとも２ヶ以上の駆動電流Ｉd1，Ｉd2，…，Ｉ
djを供給する電流源が並列に接続され、遅延素子と基準
電位ＶSSとの間に、少なくとも２ヶ以上の駆動電流
Ｉs1，Ｉs2，…，Ｉsjを供給する電流源が並列に接続さ
れている。
【０１４０】さらに、それぞれの電流源には異なる電源
電圧依存性を有する。即ち、電源電圧ＶddがΔＶdd分変
化した場合、各電流源にそれぞれΔＩd1，ΔＩd2，…，
ΔＩ dj及びΔＩs1，ΔＩs2，…，ΔＩsjの変化が生じた
とすると、ΔＩd1／Ｉd1≠ΔＩd2／ΔＩd2，…，≠ΔＩ
dj／Ｉdj、同じく、ΔＩs1／Ｉs1≠ΔＩs2／ΔＩs2，
…，≠ΔＩsj／Ｉsj。
【０１４１】電源ライン側の同時にオンしている電流源
の電流の和が出力立ち上がり時の駆動電流となり、即
ち、Ｉd ＝ΣＩdjである。その変化量は、ΔＩd ＝ΣΔ
Ｉdjとなる。一方、接地ライン側の同時にオンしている
電流源の電流の和が出力立ち下がり時の駆動電流とな
り、即ち、Ｉs ＝ΣＩsj、その変化量は、ΔＩs ＝ΣΔ
Ｉsjとなる。
【０１４２】ここで、τofi を遅延段出力立ち下がり時
の遅延時間、τori を遅延段出力立ち上がり時の遅延時
間とすると、電源電圧ＶddにΔＶddの変動があったとき
に、前記の（６）式、（７）式と同じような関係式が書
ける。
【０１４３】
【数６６】 Δτofi ＝τofi ［｛( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)｝−( ΣΔＩsj／ ΣＩsj) ］ …（６６）
【数６７】 Δτori ＝τori ｛( ΔＶthL ／ＶthL)−( ΣΔＩdj／ΣＩdj) ］ …（６７）
【０１４４】Δτofi ≒０及びΔτori ≒０とするため
には、出力振幅の相対的な変化量（ほぼ電源電圧の相対
的な変化量ΔＶddに等しい）と電流源の電流値の和の相
対的な変化量（駆動電流の相対的な変化量に等しい）が
一致するように設計すれば良い。即ち、次の式が得られ
る。
【０１４５】
【数６８】 ｛( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)｝＝( ΣΔＩsj／ΣＩsj) …（６８）
【数６９】
【０１４６】ΣＩsj≒ΣＩdj≒ＩD , ＶthL ≒Ｖdd／z
の場合、（１２）式と同様に、 ΔＶdd／（Ｖdd／z ）≒（ΣΔＩsj＋ΣΔＩdj）／ＩD
【０１４７】図１４は、本実施形態の遅延回路の一例を
示す構成図である。図示のように、本実施形態の遅延回
路は、遅延部２００、交流加算回路（ＡＣ加算回路）１
１０，１１２，１１４，１１６によって構成されてい
る。図示されていない位相比較器やチャージポンプ回路
やループフィルタやバイアス回路などにより、バイアス
電圧Ｖcntn１，Ｖcntp１，Ｖcntn２，Ｖcntp２が供給さ
れる。
【０１４８】遅延部２００は、例えば、直列接続されて
いる複数の遅延素子によって構成されている。なお、本
実施形態の遅延部２００を構成する遅延素子は、例え
ば、ＣＭＯＳインバータを含み、入力信号に対して所定
の遅延時間を与えた論理反転信号を出力する。各遅延素
子の遅延時間の合計が遅延部２００の遅延時間ＴD であ
る。
【０１４９】ＡＣ加算回路１１０，１１２，１１４と１
１６は、それぞれ電源電圧Ｖddと基準電位ＶSSとの交流
成分に所定の係数を掛けた結果をそれぞれΔＶcn１，Δ
Ｖcp１，ΔＶcn２，ΔＶcp２として出力し、バイアス電
圧（または制御電圧）とＡＣ加算回路の出力とを加算
し、加算結果が制御電圧として遅延部１００に供給され
る。
【０１５０】遅延部２００において、各遅延段はＭＯＳ
型インバータと電流源トランジスタによって構成されて
いる。例えば、図示のように、１段目の遅延段は、ｐＭ
ＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１で構
成されているインバータＩＮＶ１、インバータＩＮＶ１
のＰチャネル側に電流を供給する電流源トランジスタＰ
１１，Ｐ１２、インバータＩＮＶ１のＮチャネル側に電
流を供給する電流源トランジスタＮ１１，Ｎ１２によっ
て構成されている。
【０１５１】Ｐチャネル側電流源トランジスタＰ１１の
ゲートに制御電圧Ｖcp1 が印加され、トランジスタＰ１
２のゲートに制御電圧Ｖcp2 が印加される。Ｎチャネル
側電流源トランジスタＮ１１のゲートに、制御電圧Ｖ
cn1 が印加され、トランジスタＮ１２のゲートに制御電
圧Ｖcn2 が印加される。
【０１５２】上述した構成を有する遅延部２００におい
て、各遅延段の遅延時間は、それぞれの遅延段のインバ
ータに供給される電流によって制御される。本発明で
は、それぞれの遅延段に供給される電流が異なる電源電
圧依存性を持つように制御されていることで、電源ノイ
ズの影響を抑制できる。
【０１５３】（１９）式、（２０）式の関係より、（６
８）式、（６９）式は、図１４に対応した形に、それぞ
れ次のように書き換えられる。
【０１５４】
【数７０】 ｛( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)｝ ＝（Σ［｛２×Ｉsj／（Ｖcntnj −Ｖthn)｝ΔＶcnj ］／ΣＩsj） …（７０）
【数７１】 ( ΔＶthL ／ＶthL) ＝（Σ［｛２×Ｉpj×｜Ｖcntpj −Ｖthp ｜｝Δ｜Ｖcpj ｜］／ΣＩdj) …（７１）
【０１５５】さらに、図１４において、ΔＶcnj ＝ｋcn
j ΔＶdd、Δ｜Ｖcpj ｜＝ｋcpj ΔＶddであり、仮に、
ＶthL ≒Ｖdd／２、Ｖcntnj ≒｜Ｖcntpj ｜≒Ｖdd／
２、Ｖthn ≒｜Ｖthp ｜≒Ｖdd／６とすると、（７０）
式と（７１）式との関係は、次に示すように、ｋcnj と
Ｉsj、ｋcpj とＩdjのみで書き表すことができる。
【０１５６】
【数７２】 ６×Σ（ｋcnj ×Ｉsj) ≒ΣＩsj …（７２）
【数７３】 ６×Σ（ｋcpj ×Ｉdj) ≒ΣＩdj …（７３）
【０１５７】（７２）式と（７３）式及び上記の仮定を
満足する場合、電源ノイズの影響を非常に小さくするこ
とが可能である。
【０１５８】例えば、今、ｋcn1 ＝０、ｋcn2 ＝０．５
としたとき、（７２）式は、６×｛０×Ｉs1＋０．５×
Ｉs2｝≒｛Ｉs1＋Ｉs2｝となり、（Ｉs1／Ｉs2）≒（２
／１）で設計すれば良い。
【０１５９】また、ｋcn1 ＝０、Ｋcn2 ＝１．０とした
とき、（７２）式は、６×｛０×Ｉs1＋１．０×Ｉs2｝
≒｛Ｉs1＋Ｉs2｝となり、（Ｉs1／Ｉs2）≒（５／１）
で設計すれば良い。
【０１６０】また、ｋcn1 ＝０．０５、Ｋcn2 ＝０．５
としたとき、（７２）式は、６×｛０．０５×Ｉs1＋
０．５×Ｉs2｝≒｛Ｉs1＋Ｉs2｝となり、（Ｉs1／Ｉs
2）≒（２．８６／１）で設計すれば良い。
【０１６１】第１の回路例 図１５は本発明に係る遅延回路の第２の実施形態を適用
した第１の回路例を示す回路図である。図示のように、
本例の遅延回路は、遅延部２００ａ及び当該遅延部２０
０ａに制御電圧あるいはバイアス電圧を供給するＡＣ加
算手段によって構成されている。遅延部２００ａは、電
源ライン側および接地ライン側にＭＯＳ型の電流源トラ
ンジスタが設けられているインバータ型の遅延段によっ
て構成され、電流源の制御電圧あるいはバイアス電圧と
して、Ｖcntp1 、Ｖcntp2 、Ｖcntn1 、Ｖcntn2が供給
されている。
【０１６２】例えば、初段の遅延段において電源ライン
側の電流源は、Ｖcntp1 がゲートソース間に入力され、
トランジスタサイズがＷp1／Ｌp1のＰＭＯＳ電流源トラ
ンジスタＰ１１と、Ｖcntp2 がゲートソース間に入力さ
れ、トランジスタタイズがＷp2／Ｌp2のＰＭＯＳ電流源
トランジスタＰ１２が並列に接続している。また、初段
の遅延段の接地ライン側の電流源は、Ｖcntn1 がゲート
ソース間に入力され、トランジスタサイズがＷn1／Ｌn1
のＮＭＯＳ電流源トランジスタＮ１１と、Ｖcntn2 がゲ
ートソース間に入力され、トランジスタサイズがＷn2／
Ｌn2のＮＭＯＳ電流源トランジスタＮ１２が並列に接続
している。
【０１６３】制御電圧またはバイアス電圧Ｖcntp1 、Ｖ
cntp2 、Ｖcntn1 、Ｖcntn2 の供給ラインには、電源電
圧の変動をある適当な割合でフィードバックするＡＣ的
加算手段が設けられている。例えば、初段の遅延段にお
いて、上記のトランジスタＮ１１のＶgsにおけるΔＶcn
1 の電圧を加算するＡＣ的な手段は、ＮＭＯＳ１のゲー
ト入力ラインと接地ラインの間に設けられたキャパシタ
Ｃsn1 とＮ１１のゲート入力ラインと電源ラインの間に
設けられたキャパシタＣdn1 によるＡＣ的な分圧回路で
構成され、トランジスタＮ１２のＶgsにおけるΔＶcn2
の電圧を加算するＡＣ的な手段は、Ｎ１２のゲート入力
ラインと接地ラインとの間に設けられたキャパシタＣsn
2 とＮ１２のゲート入力ラインと電源ラインとの間に設
けられたキャパシタＣdn2 によるＡＣ的な分圧回路で構
成される。
【０１６４】トランジスタＰ１１のＶgsにおけるΔＶcp
1 の電圧を加算するＡＣ的手段は、Ｐ１１のゲート入力
ラインと電源ラインとの間に設けられたキャパシタＣdp
1 とＰ１１のゲート入力ラインと接地ラインの間に設け
たキャパシタＣsp1 によるＡＣ的分圧回路で構成され、
トランジスタＰ１２のＶgsにおけるΔＶcp２の電圧を印
加するＡＣ的手段は、Ｐ１２のゲート入力ラインと電源
ラインの間に設けたキャパシタＣdp2 とＰ１２のゲート
入力ラインと接地ラインの間に設けたキャパシタＣsp2
によるＡＣ的な分圧回路で構成される。
【０１６５】即ち、分圧回路によって得られた制御電圧
の変動分は、それぞれ次式によって求められる。
【数７４】 ΔＶcnj ＝｛Ｃdnj ／（Ｃsnj ＋Ｃdnj ）｝ΔＶdd＝ｋcnj ×Ｖdd 但し、ｋcnj ＝｛Ｃdnj ／（Ｃsnj ＋Ｃdnj ）｝ …（７４）
【０１６６】
【数７５】 ｜ΔＶcpj ｜＝｛Ｃspj ／（Ｃdpj ＋Ｃspj ）｝ΔＶdd＝ｋcpj ×Ｖdd 但し、ｋcpj ＝｛Ｃspj ／（Ｃdpj ＋Ｃspj ）｝ …（７５）
【０１６７】（１９）式と（２０）式の関係より、（７
０）式、（７１）式は、図１５に対応した形に、それぞ
れ次のように書き換えられる。
【数７６】 ｛( ΔＶdd−ΔＶthL)／（Ｖdd−ＶthL)｝ ＝２Σ｛(Wnj／Lnj)( Ｖcntnj −Ｖthn)ΔＶcnj ｝／Σ｛(Wnj／Lnj)( Ｖcntn j −Ｖthn)**2 ｝ …（７６）
【０１６８】
【数７７】 ( ΔＶthL ／ＶthL) ＝２Σ｛(Wpj／Lpj)( ｜Ｖcntpj −Ｖthp ｜）Δ｜Ｖcpj ｜｝／Σ｛(Wpj／Lp j)( Ｖcntpj −Ｖthp)**2 ｝ …（７７）
【０１６９】上記の（７４）式から（７７）式を満足す
るように遅延回路を設計することにより、電源ノイズの
影響の小さいインバータ型の遅延回路、電圧制御遅延回
路、電圧制御発振回路を実現できる。
【０１７０】（３）式から（２８）式の導出過程を参考
にすると、ΔＶthL が分からない場合でも、ＶthL ≒Ｖ
dd／２で、連続した遅延段２段で電源ノイズの影響を吸
収できれば良い場合には、（７６）式と（７７）式の左
辺は、ΔＶdd／Ｖddに置き直すことが可能である。即
ち、次の式が得られる。
【０１７１】
【数７８】 （ΔＶdd／Ｖdd) ＝２Σ｛(Wnj／Lnj)( Ｖcntnj −Ｖthn)ΔＶcnj ｝／Σ｛(Wnj／Lnj)( Ｖcntn j −Ｖthn)**2 ｝ …（７８）
【数７９】 （ΔＶdd／Ｖdd) ＝２Σ｛(Wpj／Lpj)( ｜Ｖcntpj −Ｖthp ｜) Δ｜Ｖcpj ｜｝／Σ｛(Wpj／Lp j)( Ｖcntpj −Ｖthp)**2 ｝ …（７９）
【０１７２】第２の回路例 図１６は本発明に係る遅延回路の第２の実施形態を適用
した第２の回路例を示す回路図である。図示のように、
本例の遅延回路は、図１５に示す本実施形態の第１の回
路例と異なる点は、本例の遅延回路において制御電圧あ
るいはバイアス電圧として供給されるＶcntp1 、Ｖcntp
2 、Ｖcntn1 、Ｖcntn2 のうち、Ｖcntp2 とＶcntn2 に
ついては、ＡＣ的加算手段が設けられているが、Ｖcntp
1 とＶcntn1 については、キャパシタの分圧によるＡＣ
的加算手段が設けられているのではなく、電源電圧の変
動の影響を防ぎ、ゲートソース間電圧を安定化させるた
めのキャパシタＣdp1 ，Ｃsn1 のみ設けられている点で
ある。
【０１７３】トランジスタＮＭ１１のＶgsにおける電源
電圧の変動ΔＶddによる影響を発生しにくくする手段と
して、Ｎ１１のゲート入力ラインと接地ラインとの間に
キャパシタＣsn1 が設けられており、トランジスタＰ１
１のＶgsにおける電源電圧の変動による影響を発生しに
くくする手段として、Ｐ１１のゲート入力ラインと電源
ラインとの間にキャパシタＣdp1 が設けられている。即
ち、ΔＶｃｎ１＝０、ΔＶｃｐ１＝０である。このた
め、入力される制御電圧またはバイアス電圧Ｖcntp1 と
Ｖcntn1 は、電源電圧Ｖddの変動による影響を受けるこ
となく、遅延部２００ａに供給される。
【０１７４】遅延部２００ａにおいて、例えば、初段の
遅延段では、ＣＭＯＳインバータの電源ライン側に接続
されている電流源トランジスタＰ１１のゲートに、制御
電圧Ｖcp1 ＝Ｖcntp1 が印加され、電流源トランジスタ
Ｐ１２のゲートに、制御電圧Ｖcp2 ＝Ｖcntp2 ＋ΔＶcp
2 が印加される。一方、ＣＭＯＳインバータの接地ライ
ン側に接続されている電流源トランジスタＮ１１のゲー
トに、制御電圧Ｖcn1 ＝Ｖcntp1 が印加され、電流源ト
ランジスタＮ１２のゲートに、制御電圧Ｖcn2 ＝Ｖcntp
2 ＋ΔＶcn2 が印加される。
【０１７５】トランジスタＮ１２のＶｇｓへのＡＣ的な
加算手段は、Ｎ１２のゲート入力ラインと接地ラインと
の間に設けられたキャパシタＣｓｎ２とＮ１２のゲート
入力ラインと電源ラインとの間に設けられたキャパシタ
Ｃｄｎ２からなるＡＣ的な分圧回路で構成され、トラン
ジスタＰ１２のＶｇｓへのＡＣ的な加算手段は、Ｐ１２
のゲート入力ラインと電源ラインとの間に設けられたキ
ャパシタＣｄｐ２とＰ１２のゲート入力ラインと接地ラ
インとの間に設けられたキャパシタＣｓｐ２からなるＡ
Ｃ的な分圧回路で構成されている。即ち、電源電圧Ｖdd
の変動ΔＶddによって制御電圧Ｖcntn2 とＶcntp2 に与
える影響ΔＶcn2 とΔＶcp2 は、それぞれ次式によって
求まる。
【０１７６】
【数８０】
【数８１】 ｜ΔＶcp2 ｜＝｛Ｃsp2 ／（Ｃdp2 ＋Ｃsp2 ）｝×ΔＶdd …（８１） キャパシタＣsn2 ，Ｃdn2 及びＣdp2 ，Ｃsp2 の値は、
ＡＣ的分圧とＤＣ的な分圧が一致するような比に設定す
る。即ち、次式が得られる。
【０１７７】
【数８２】 ｛Ｃdn2 ／（Ｃsn2 ＋Ｃdn2 ）｝＝（Ｖcntn2 ／Ｖdd） …（８２）
【数８３】 ｛Ｃsp2 ／（Ｃdp2 ＋Ｃsp2 ）｝＝（｜Ｖcntp2 ｜／Ｖdd） …（８３）
【０１７８】したがって、ΔＶcn2 とΔＶcp2 は、それ
ぞれ次式によって求まる。
【数８４】 ΔＶcn2 ＝（Ｖcntn2 ／Ｖdd）×ΔＶdd…（８４）
【数８５】 ΔＶcp2 ＝（Ｖcntp2 ／Ｖdd）×ΔＶdd…（８５）
【０１７９】ここで、ΔＶｃｎ＝０、ΔＶｃｐ１＝０お
よび（８４）式、（８５）式を（７８）式と（７９）式
へ代入してまとめると、電源ノイズの影響を小さくでき
るトランジスタサイズの比は、次式によって与えられ
る。
【０１８０】
【数８６】 ｛（Ｗn1／Ｌn1）／（Ｗn2／Ｌn2）｝ ≒｛（Ｖcntn2 −Ｖthn )(Ｖcntn2 ＋Ｖthn)｝／｛（Ｖcntn1-Ｖthn)**2 ｝ …（８６）
【数８７】 ｛（Ｗp1／Ｌp1）／（Ｗp2／Ｌp2）｝ ≒｛（Ｖcntp2 −Ｖthp)( Ｖcntp2 ＋Ｖthp)｝／｛（Ｖcntp1-Ｖthp)**2 ｝ …（８７）
【０１８１】例えば、Ｖcntn1 ≒｜Ｖcntp1 ｜≒(1/2)V
dd、Ｖcntn2 ≒｜Ｖcntp2 ｜≒（√5/6)Ｖdd≒0.373 Ｖ
dd、さらにＶthn ≒｜Ｖthp ｜≒(1/6) Ｖddの場合に、
｛(Wn1／Ｌn1）／（Ｗn2／Ln2)｝≒｛(Wp1／Ｌp1) ／
（Wp2 ／Ｌp2) ｝≒１となる。
【０１８２】このような回路構成にすることで、好適に
は、Ｖcntn１とＶcntp１の方を、チャージポンプ出力に
連なる制御電圧専用の供給ラインとして用いて、Ｖcntp
2 とＶcntn2 の方を、電源ノイズの影響を低減するため
のバイアス電源専用の供給ラインとして用いるというよ
うに目的を分けて設計することができる。さらに好適に
は、Ｖcntn2 を発生するバイアス回路およびＶcntp2 を
発生するバイアス回路１３０と１３２を設けて、それら
のバイアス回路は電源ノイズの影響を低減するためのＤ
Ｃ的な加算手段としての働きをさせる。
【０１８３】バイアス電圧Ｖcntn2 を発生するバイアス
回路１３２において、電流源トランジスタＮ１２のゲー
ト入力ラインと接地ラインとの間に、抵抗成分Ｒｓｎ２
と電流源トランジスタＮ１２のゲート入力ラインと電源
ラインとの間の抵抗成分Ｒｄｎ２の分圧比により、次式
に示す分圧電圧Ｖcntn2 が発生される。
【０１８４】
【数８８】
【０１８５】バイアス電圧Ｖcntp2 を発生するバイアス
回路１３０において、電流源トランジスタＰ１２のゲー
ト入力ラインと電源ラインとの間の抵抗成分Ｒｄｐ２と
電流源トランジスタＰ１２のゲート入力ラインと接地ラ
インとの間の抵抗成分Ｒｓｐ２の分圧比により、次式に
示す分圧電圧Ｖcntp2 が発生される。
【０１８６】
【数８９】 ｜Ｖcntp2 ｜＝｛Ｒdp2 ／（Ｒdp2 ＋Ｒsp2 ）｝×Ｖdd …（８９）
【０１８７】ＤＣ的な加算は、当然なことながら、（８
８）式、（８９）式より、それぞれ次式のように求めら
れる。
【０１８８】
【数９０】
【数９１】
【０１８９】本例の遅延回路において、キャパシタから
なるＡＣ的な加算手段だけでなく、抵抗素子で構成され
るＤＣ的な加算手段も備わっているため、広い周波数成
分の電源ノイズに対して有効である。
【０１９０】第３の回路例 図１７は本発明に係る遅延回路の第２の実施形態を適用
した第３の回路例を示す回路図である。本回路例が図１
６に示す第２の回路例と異なる点は、制御電圧あるいは
バイアス電圧として供給されるＶcntp1 、Ｖcntp2 、Ｖ
cntn1 、Ｖcntn2 のうち、Ｖcntp2 とＶcntn2 が共通の
ラインで供給される点である。
【０１９１】図１７に示すように、遅延部２００ａにお
いて、各遅延段の電源ライン側の電流源トランジスタに
供給される制御電圧Ｖcp2 ＝Ｖcntp2 ＋ΔＶcp2 と接地
ライン側の電流源トランジスタに供給される制御電圧Ｖ
cn2 ＝Ｖcntn2 ＋ΔＶcn2 は、同じ制御電圧ラインで供
給される。
【０１９２】例えば、初段の遅延段において、接地ライ
ン側の電流源トランジスタＮ１２のゲート入力ラインと
電源ライン側の電流源トランジスタＰ１２のゲート入力
ラインは共通であり、概ね、トランジスタＮ１２とトラ
ンジスタＰ１２の実効的なゲートソース間電圧が同じに
なるような制御電圧（Ｖcp2 とＶcn2 ）が基準電圧発生
回路１４０により供給される。
【０１９３】即ち、次の式が成り立つ。
【数９２】 Ｖcntn2 −Ｖthn ≒｜Ｖcntp2 −Ｖthp ｜…（９２）
【０１９４】ところで、Ｖcntn2 ＋｜Ｖcntp2 ｜＝Ｖdd
であるから、次の式が得られる。
【数９３】 Ｖcntn2 ≒（Ｖdd＋Ｖthn −｜Ｖthp ｜）／２≒Ｖdd／２ …（９３）
【数９４】 ｜Ｖcntp2 ｜≒（Ｖdd＋｜Ｖthp ｜−Ｖthn ）／２≒Ｖdd／２ …（９４）
【０１９５】図１７に示すように、ＤＣ的加算手段を兼
ねた基準電圧発生回路は、好適には、電流源トランジス
タＮ１２とＰ１２の共通のゲート入力ラインと接地ライ
ンとの間の抵抗成分Ｒｓ２と、電流源トランジスタＮ１
２とＰ１２の共通のゲート入力ラインと電源ラインとの
間の抵抗成分Ｒｄ２で構成されている分圧回路１４２を
含む。
【０１９６】即ち、バイアス電圧は、ＤＣ的な分圧によ
り生成される。
【数９５】 Ｖcntn2 ＝｛Ｒs2／（Ｒs2＋Ｒd2）｝×Ｖdd≒Ｖdd／２ …（９５）
【数９６】 ｜Ｖcntp2 ｜＝｛Ｒd2／（Ｒs2＋Ｒd2｝×Ｖdd≒Ｖdd／２ …（９６） なお、ここで、Ｒｓ２≒Ｒｄ２である。抵抗部分Ｒｓ
２，Ｒｄ２はＭＯＳトランジスタなどで形成しても良
い。
【０１９７】また、図１８に示すように、ＤＣ的加算手
段を兼ねた基準電圧発生回路は、好適には、電源ライン
側に設けられたＶthp 分の電圧を発生するためのゲート
とドレインが接続したＰＭＯＳトランジスタと、接地ラ
イン側に設けられたＶthn 分の電圧を発生するためのゲ
ートとドレインが接続したＮＭＯＳトランジスタと、上
記、２つのトランジスタのドレイン間を直列に接続する
同じ抵抗値の２つの抵抗素子Ｒｄ２とＲｓ２からなる分
圧回路１４２ａを含む。分圧回路１４２ａにおいて、２
つの抵抗素子ｄ２とＲｓ２の接続中点より基準電圧（バ
イアス電圧）が出力される。なお、図１８において、分
圧回路１４２ａを除けば、他の各構成部分は、図１７に
示す第３の回路例とほぼ同じである。
【０１９８】遅延部２００ａにおいて、例えば、初段の
遅延段の電流源トランジスタＮ１２のＶｇｓへのＡＣ的
な加算手段及び電流源トランジスタＰ１２のＶｇｓへの
ＡＣ的な加算手段は、共通のゲート入力ラインと接地ラ
インのと間に設けられたキャパシタＣｓ２と共通のゲー
ト入力ラインと電源ラインとの間に設けられたキャパシ
タＣｄ２によるＡＣ的な分圧による。なお、図１７及び
図１８において、Ｃｓ2 ≒Ｃｄ2 である。即ち、遅延部
２００ａの電源ライン側電流源トランジスタに供給され
る制御電圧Ｖｃｐ２及び接地ライン側トランジスタに供
給される制御電圧Ｖｃｎ２は、それぞれ次式によって求
まる。
【０１９９】
【数９７】 ΔＶcn2 ＝｛Ｃd2／（Ｃs2＋Ｃd2）｝×ΔＶdd≒ΔＶdd／２ …（９７）
【数９８】 ｜ΔＶcp2 ｜＝｛Ｃs2／（Ｃd2＋Ｃs2）｝×ΔＶdd≒ΔＶdd／２ …（９８）
【０２００】さて、バイアス電圧側、即ち、電圧Ｖcntn
2 とＶcntp2 側において、Ｖcntn2≒｜Ｖcntp2 ｜≒Ｖd
d／２であり、制御電圧側、即ち、電圧Ｖcntn1 とＶcnt
p1側においても、Ｖcntn1 ≒｜Ｖcntp1 ｜≒Ｖdd／２で
あるとすると、（８６）式と（８７）式より、電源ノイ
ズの影響を小さくできるトランジスタサイズの比は、次
式によって与えられる。
【０２０１】
【数９９】 ｛(Wn1／Ln1)／(Wn2／Ln2)｝＝［｛( Ｖdd／２）＋Ｖthn)／｛( Ｖdd／２）− Ｖthn ｝］ …（９９）
【数１００】 ｛(Wp1／Lp1)／(Wp2／Lp2)｝＝［｛( Ｖdd／２）＋｜Ｖthp ｜）｝／｛( Ｖdd ／２）−｜Ｖthp ｜｝］ …（１００）
【０２０２】例えば、Ｖthn ≒｜Ｖthp ｜≒(1/6) Ｖdd
の場合、｛(Wn1／Ln1)／（Wn2 ／Ln2)｝≒｛(Wp1／Lp1)
／（Wp2 ／Lp2)｝≒２となる。
【０２０３】このような回路構成にすると、ＡＣ的加算
手段に必要なキャパシタの個数とＤＣ的加算手段に必要
な抵抗素子の個数が半分にできるし、好適には、制御電
圧の反転電圧を発生させるための基準電圧（≒Ｖdd／
２）発生回路の出力をそのまま利用することにより、回
路規模の増加を遅延段の電流源トランジスタの増加のみ
に抑えられるという利点がある。
【０２０４】図２０は、図１７及び図１８に示す本発明
の第２の実施形態を適用した第３の回路例を電圧制御発
振回路に適用した場合のシミュレーションの結果を示し
ている。図２０において、Ｗ4 が電源ノイズがない場合
のシミュレーション波形で、Ｗ5 が電源ノイズがある場
合の従来例を用いたシミュレーション波形で、Ｗ6 が電
源ノイズがある場合の本第３の回路例を用いたシミュレ
ーション波形である。図示のように、本発明の第２の実
施形態を適用した遅延回路により、電源ノイズによる影
響が大幅に低減され、ジッタが大幅に低減できることが
明らかである。
【０２０５】図１９に本発明の第２の実施形態の第３の
回路例のさらに別の構成例を示す。図１８に示した構成
例と異なる点は、遅延段を構成するインバータが差動構
成になっている点である。このように差動構成の遅延段
にはなっているが、遅延時間の制御電圧依存性は、カレ
ントミラー型のような本当の差動型の遅延段の特性より
も、インバータ型の遅延段の特性に近いため、本発明の
電源ノイズの影響を低減する方法を適用できる。
【０２０６】第３の実施形態 本実施形態では、上述した本発明の第１及び第２実施形
態における電源ノイズの影響の低減方法を適用した電圧
制御遅延回路、あるいは、電圧制御発振器の制御電圧範
囲、発振周波数範囲を拡大する方法にを明らかにする。
【０２０７】まず、ここで、τofi を遅延段出力立ち下
がり時の遅延時間、τori を遅延段出力立ち上がり時の
遅延時間とすると、電流源型の遅延段について、本発明
の第１あるいは第２の実施形態における電源ノイズの影
響の低減方法をまとめた式は以下のように書き表せる。
【０２０８】
【数１０１】 Δτofi ＝τofi （｛( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)｝−［２Σ｛(Wnj /Lnj)(Ｖcntnj −Ｖthn)ｋcnj ΔＶdd｝／Σ｛(Wnj/Lnj) ( Ｖcntnj −Ｖthn)** 2 ｝］） …（１０１）
【０２０９】
【数１０２】 Δτori ＝τori ｛( ΔＶthL ／ＶthL)−［２Σ｛(Wpj/Lpj)(｜Ｖcntpj −Ｖ thp ｜) ｋcpj ΔＶdd｝／Σ｛(Wpj/Lpj) (Ｖcntpj −Ｖthp)**2 ｝］） …（１０２）
【０２１０】さて、Ｖdd−ＶthL ≒VthL≒Ｖdd／２で、
Ｖcntnj ＝｜Ｖcntpj ｜＝Ｖctypとすると、（１０１）
式と（１０２）式は、下記に変形される。
【０２１１】
【数１０３】 Δτofi ＝τofi ×( ΔＶdd／Ｖdd) ×｛１−( ｛Ｖdd／（Ｖctyp−Ｖthn)｝ ｛２Σ｛(Wnj/Lnj) ｋcnj ｝／Σ(Wnj/Lnj) ］） …（１０３）
【０２１２】
【数１０４】 Δτori ＝τori ×( ΔＶdd／Ｖdd) ×｛１−（｛Ｖdd／（Ｖctyp−｜Ｖthp ｜) ｝［２Σ｛(Wpj/Lpj) ｋcpj ｝／Σ(Wpj/Lpj) ］ …（１０４）
【０２１３】（１０３）式と（１０４）式において、
｛Ｖdd／（Ｖctyp−Ｖthn)｝及び｛Ｖdd／（Ｖctyp−｜
Ｖthp ｜) ｝の項は、電源電圧Ｖddや制御電圧Ｖctypに
関係なく、一定の値に保てば、特定のｋcnj 、ｋcpj 、
Ｗnj/ Ｌnj、Ｗpj/ Ｌpjの組み合わせでも、制御電圧Ｖ
ctypに関係なくΔτofi ≒Δτori ≒０とすることがで
きる。即ち、次式を満足するようなフィードバックルー
プを設ければ良い。
【０２１４】
【数１０５】 ｋ1 ×Ｖdd≒Ｖctyp−Ｖthn …（１０５）
【０２１５】ただし、Ｖctypに追従してＶddも変化する
ため、Ｖctypに対する遅延時間の変化率（即ち、ＶＣＯ
回路のゲイン）が約２／３に落ちて発振周波数域が狭く
なることと、Ｖctypの電圧に従って、遅延段出力の振幅
が変化するため、他の回路とのインターフェイスを考え
なければいけないことに注意する必要がある。さらに、
外付け回路で遅延段のＶddを発生させる場合には、Ｖct
ypの最大電圧に対応したＶddの最大電圧がデバイスの最
大電圧を越える恐れがあることなどに、注意を要する。
【０２１６】図２１は、本発明の第３の実施形態の遅延
回路、電圧制御遅延回路及び電圧制御発振回路を示す構
成図である。図示のように、本実施形態では、電源ノイ
ズの影響を低減できる制御電圧範囲、発振周波数範囲を
拡大するため、制御電圧と電源電圧が一定の関係を保つ
手段が設けられる。
【０２１７】図２１では、ＰＬＬ、またはＤＬＬにより
制御電圧Ｖcntn1 を制御して、Ｖcntn1 により遅延回路
（または電圧制御遅延回路、電圧制御発振回路）に供給
される電源電圧Ｖddを制御する場合の回路例である。な
お、図２２は、ＰＬＬ、ＤＬＬにより遅延回路に供給さ
れる電源電圧Ｖddを制御し、さらに電源電圧Ｖddにより
Ｖcntn1 を制御する場合の回路例である。さらに、図２
３は（１０５）式の関係を成り立たせるための参照電圧
Ｖcmp を発生するための参照電圧発生回路１７０を示す
回路図である。
【０２１８】図２３において、参照電圧Ｖcmp は、次式
によって与えられる。
【数１０６】 Ｖcmp ＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝×（Ｖdd−ＶGS）＋ＶGS …（１０６）
【０２１９】さらに、図２１及び図２２に示す回路にお
いて、Ｖctyp＝Ｖcmp になるように制御されるので、
（１０２）式、（１０３）式より、次式が得られる。
【数１０７】 （Ｒ2 ／Ｒ1 ）＝｛（１−ｋ1 ）／ｋ1 ｝…（１０７）
【数１０８】 ＶGS＝｛１／（１−ｋ1 ）｝×Ｖthn…（１０８）
【０２２０】（１０８）式より、図２３における電圧Ｖ
GSを発生するトランジスタは、ｋ1の値によっては、２
段あるいは３段でも良い。また、ＶGSを発生するトラン
ジスタがなく抵抗だけの分圧による場合でもある程度の
効果は得られる。
【０２２１】（１０３）式、（１０４）式における｛Ｖ
dd／（Ｖctyp−Ｖthn)｝及び｛Ｖdd／（Ｖctyp−｜Ｖth
p ｜) ｝の値を一定に保つその他の方法として、これら
の項とｋcnj やｋcpj を掛け合わせた値の変動を少なく
する方法が考えられる。ｋcnj とｋcpj は、（７４）
式、（７５）式で与えられるが、これらのキャパシタを
接合容量で形成したとする。
【０２２２】第４の実施形態 図２４は、本発明の遅延回路、電圧制御遅延回路または
電圧制御発振回路の第４の実施形態を示す回路図であ
る。本実施形態では、電源ノイズの影響を低減できる制
御電圧範囲、発振周波数範囲を拡大するため、ＡＣ的加
算手段を構成する容量素子に電圧可変容量素子、即ち接
合容量素子を用いる。
【０２２３】通常、半導体素子に生成される接合容量Ｃ
ｊの容量値は、次式によって与えられる。
【数１０９】
【０２２４】（１０９）式において、ＶBDは外部からＰ
Ｎ接合に印加される逆バイアス電圧、Ｃｊ（ＶBD）は、
電圧ＶBDが印加されるときの容量値、Ｖｐｂ及びｍｊ
は、デバイス定数である。通常シリコン（Ｓi ）半導体
チップの中では、Ｖpb≒１．０Ｖ、ｍj ≒０．５の程度
の値をとるが、周波数逓倍やパラメトリック増幅用のパ
ラクタには、傾斜接合（ｍ≒1/3 ）、階段接合（ｍj ≒
1/2 ）が多く使われ、電子同調用の可変容量ダイオード
には、超階段接合（ｍj ≒1/2 〜8 ）が多く使われる。
【０２２５】図２４に対応した接合容量の電圧依存性の
式は、次のように与えられる。 Ｃdnj ≒Ｃdn0j／｛（Ｖpb＋Ｖdd−Ｖcntnj)**ｍjp｝ Ｃsnj ≒Ｃsn0j／｛（Ｖpb＋Ｖcntnj)**ｍjn｝ Ｃspj ≒Ｃsp0j／｛（Ｖpb＋Ｖdd−｜Ｖcntpj ｜)** ｍjn｝ Ｃdpj ≒Ｃdp0j／｛（Ｖpb＋｜Ｖcntpj ｜)** ｍjp｝ となる。ある電圧における規格化した変化率ΔＣj ／Ｃ
j は、次式によって与えられる。
【数１１０】
【０２２６】標準の電源電圧Ｖdd、標準の制御電圧Ｖcn
tnj ＝｜Ｖntpj｜＝Ｖctypにおいて、ドレイン電圧の変
化ΔＶcnj 、Δ｜Ｖcpj ｜に対する各々の容量素子の規
格化した変化率ΔＣj ／Ｃj は、次のようになる。
【０２２７】 ΔＣdnj ／Ｃdnj ≒ ｍjp×ΔＶcnj ／（Ｖpb＋Ｖdd−Ｖctyp） ΔＣsnj ／Ｃsnj ≒−ｍjn×ΔＶcnj ／（Ｖpb＋Ｖctyp） ΔＣspj ／Ｃspj ≒ ｍjn×Δ｜Ｖcpj ｜／（Ｖpb＋Ｖdd−Ｖctyp） ΔＣdpj ／Ｃdpj ≒−ｍjp×Δ｜Ｖcpj ｜／（Ｖpb＋Ｖctyp）
【０２２８】（７３）式、（７４）式より次の式が得ら
れる。
【数１１１】 Δｋcnj ／ｋcnj ≒（ΔＣdnj/Ｃdnj)−｛（ΔＣsnj ＋ΔＣdnj)/(Ｃsnj ＋Ｃ dnj)｝ ≒（１−ｋcnj)｛( ΔＣdnj/Ｃdnj)-(ΔＣsnj ／Ｃsnj)｝ ≒（１−ｋcnj)ΔＶcnj[｛ｍjp/(Ｖpb＋Ｖdd−Ｖctyp) ｝＋ ｛ｍjn/(Ｖpb＋Ｖctyp) ｝］ …（１１１）
【０２２９】
【数１１２】 Δｋcpj ／ｋcpj ≒（ΔＣspj ／Ｃspj ）−｛（ΔＣdpj ＋ΔＣspj)／（Ｃdp j ＋Ｃspj)｝ ≒（１−ｋcpj)｛( ΔＣspj/Ｃspj)−（ΔＣdpj/Ｃdpj)｝ ≒（１−ｋcpj)Δ｜Ｖcpj ｜［｛ｍjn/(Ｖpb＋Ｖdd−Ｖctyp ) ｝＋｛ｍjp/(Ｖpb＋Ｖctyp) ｝］ …（１１２）
【０２３０】（１０３）式と（１０４）式における｛Ｖ
dd／（Ｖctyp−Ｖthn)｝及び｛Ｖdd／（Ｖctyp−｜Ｖth
p ｜) ｝の項をそれぞれ次式のようにおく。
【０２３１】
【数１１３】 ｋvn＝｛Ｖdd／（Ｖctyp−Ｖthn)｝…（１１３）
【数１１４】 ｋvp＝｛Ｖdd／（Ｖctyp−｜Ｖthp ｜）｝…（１１４）
【０２３２】標準の電源電圧Ｖdd、標準の制御電圧Ｖcn
tnj ＝｜Ｖcntpj ｜＝Ｖctypにおいて、制御電圧の変化
ΔＶctypに対するｋvn、ｋvpの規格化した変化率Δｋvn
／ｋvn、Δｋvp／ｋvpは、それぞれ次の式によって求ま
る。
【数１１５】
【数１１６】
【０２３３】標準の制御電圧Ｖctypをずらしても、電源
ノイズの影響を低減する効果が同じように得られるため
には、（１１１）式、（１１２）式と（１１５）式、
（１１６）式の相対変化率がお互いにキャンセルし合え
ば良い。したがって、次の式が得られる。
【０２３４】
【数１１７】 １／（Ｖctyp−Ｖthn) ≒（１−ｋcnj)［｛ｍjp/ （Ｖpb＋Ｖdd−Ｖctyp) ｝＋｛ｍjn/(Ｖpb＋Ｖct yp) ｝］ …（１１７）
【０２３５】
【数１１８】 １／（Ｖctyp−｜Ｖthp ｜) ≒（１−ｋcpj)［｛ｍjn/ （Ｖpb＋Ｖdd−Ｖctyp) ｝＋｛ｍjp/(Ｖpb＋Ｖct yp) ｝］ …（１１８）
【０２３６】例えば、仮に、Ｖctyp＝Ｖdd／２、Ｖthn
＝｜Ｖthp ｜＝Ｖdd／６、ｋcnj ＝ｋcpj ＝ｋcj、Ｖpb
=1Ｖとして、そして、仮に、ｍjn＝ｍjp＝ｍj とする
と、ｍｊは、次式のように求められる。
【数１１９】 ｍj ＝（３／４）｛１／（１−ｋcj) ｝｛( ２＋Ｖdd) ／Ｖdd｝ …（１１９）
【０２３７】したがって、 ｋcj＝１／２、Ｖdd＝３．３Ｖのとき、ｍj ≒２．４ ｋcj＝１／２、Ｖdd＝２．２Ｖのとき、ｍj ≒２．９ ｋcj＝１／６、Ｖdd＝３．３Ｖのとき、ｍj ≒１．４ ｋcj＝１／６、Ｖdd＝２．２Ｖのとき、ｍj ≒１．７ の超階段接合の可変容量ダイオードを用いれば良い。
【０２３８】Ｃsnj とＣdnj のうちのどちらか一方、Ｃ
dpj とＣspj のうちのどちらか一方を電圧依存性のない
容量素子にした場合（例えば、プロセスとしてＰ＋拡散
層かＮ＋拡散層のどちらか一方だけ超階段接合の可変容
量ダイオードを形成可能にした場合）は、（１１１）式
のΔＣsnj ＝０またはΔＣdnj ＝０、（１１２）式のΔ
Ｃdpj ＝０またはΔＣspj ＝０に相当するので、逆にｍ
j には、２倍の値が必要になる。即ち、ｍｊは次式によ
って求められる。
【０２３９】
【数１２０】 ｍj ＝（３／２）｛１／（１−ｋcj) ｝｛( ２＋Ｖdd) ／Ｖdd｝ …（１２０）
【０２４０】したがって、 ｋcj＝１／２、Ｖdd＝３．３Ｖのとき、ｍj ≒４．８ ｋcj＝１／２、Ｖdd＝２．２Ｖのとき、ｍj ≒５．７ ｋcj＝１／６、Ｖdd＝３．３Ｖのとき、ｍj ≒２．９ ｋcj＝１／６、Ｖdd＝２．２Ｖのとき、ｍj ≒３．４ の超階段接合の可変容量ダイオードを用いれば良い。
【０２４１】ただし、ウェハ製造工程において、超階段
接合の不純物プロファイルを形成するため、パターニン
グ工程とインプラ工程が必要であり、既存のインプラを
うまく組み合わせるなどの工程増加を減らすような工夫
が必要である。また、接合面におけるＰＮ両方の不純物
濃度が高いとブレークダウン電圧が低下したりリーク電
流が増加したりすることがあるので注意を要する。
【０２４２】なお、超階段接合容量素子を形成する場合
に、ウェハプロセスが複雑になり、その結果、半導体チ
ップのコストアップにつながる可能性が高い。この問題
を解決するために、疑似的な可変容量素子によって制御
電圧を制御する方法が有効である。
【０２４３】第５の実施形態 図２５は、本発明の遅延回路、電圧制御遅延回路または
電圧制御発振回路の第５の実施形態を示す回路図であ
る。図示のように、本実施形態では、疑似的な可変容量
素子を用いて制御電圧Ｖcntn2 及びＶcntp2 を生成する
ＡＣ的加算手段を構成することによって、電源ノイズの
影響を低減できる制御電圧範囲、発振周波数範囲の拡大
を実現する。本実施形態では、疑似的な可変容量素子を
用いることにより、超階段接合の容量素子を不要にし、
ウェハプロセスの簡略化をはかり、製造コストの抑制を
実現する。
【０２４４】図２６は、本発明の疑似的な可変容量素子
の構成を示す回路図である。図示のように、疑似的な可
変容量素子１６０は、２の冪乗に従って容量値が設定さ
れたｎ個のキャパシタと、それぞれのキャパシタに接続
されたｎ個のインバータと、これらのインバータに制御
信号を供給する容量分圧比選択回路１６２によって構成
されている。
【０２４５】キャパシタの一方の端子が共通に接続さ
れ、他方の端子がそれぞれインバータの出力端子に接続
されている。インバータの入力端子は容量分圧比選択回
路１６２に接続されている。容量分圧比設定回路１６２
は、入力される容量分圧比設定信号Ｓcnにしたがってそ
れぞれのインバータに制御信号を出力する。インバータ
の出力信号Ｂ０，Ｂ１，…，Ｂ（ｎ−１）に応じて、各
キャパシタの容量が制御される。例えば、インバータの
出力がハイレベルのとき、そのインバータの出力端子に
接続されているキャパシタは電源ラインに接続した容量
素子として働く。一方、インバータ出力信号がローレベ
ルのとき、そのインバータの出力端子に接続されている
キャパシタは接地ラインに接続した容量素子として働
く。
【０２４６】この可変容量素子１６０をＡＣ的加算手段
として用いた場合、インバータ出力がハイレベルのとき
Ｂi ＝１、インバータ出力がローレベルのときＢi ＝０
とすると、電源電圧の変動を制御電圧やバイアス電圧に
フィードバックする割合ｋcjは、次の式によって与えら
れる。
【０２４７】
【数１２１】 ｋcj＝（１／２）｛Ｂ0 ＋Ｂ１／２**1 ＋Ｂ2 ／２**2 ＋ …＋Ｂ(n-2) ／２**（n-2)＋Ｂ（n-1)／２**(n-2) ｝ …（１２１） 即ち、ｋｃj は０から１まで、１／２**(n-1) 刻みで可
変できる。
【０２４８】図２７が疑似的に可変な特性にするための
制御回路の例である。例えば、割り込み信号が発生し、
モードが変化したときに、モード毎の初期設定プログラ
ムにより、疑似的な可変容量素子や可変の抵抗分圧回路
に対して、電源電圧、温度またはプロセスバラツキが標
準の状態でモードとしては最適とされる設定をまず与え
る。そして、実際は諸条件が異なり、制御電圧が変わっ
ているので、好適には、ＡＤ変換器で時々制御電圧をモ
ニターして、電源ノイズの影響が小さくなるように再設
定しフィールドバックをかけていく。
【０２４９】このような制御を行なうことで、制御電圧
が変化しても、ほぼ電源ノイズの影響を低減した状態を
保つことが可能である。制御系の回路規模は非常に大き
いが、ドットクロックを発生させるためのＰＬＬ回路を
マイクロコンピュータなどの半導体チップに搭載した場
合などは、ハードウェアの増加はほとんどなく、ソフト
ウェア（プログラム）の改良のみによってほとんど実現
できるので、コストの増加が必要最小限に抑制しなが
ら、電源ノイズの影響を低減できる遅延回路、電圧制御
遅延回路または電圧制御発振回路を実現できる。なお、
図示しないが図３、図９、図１５、図１６、図１７、図
２４、図２５に示した遅延段を図１９に示したような差
動構成の遅延段に置き換えた実施形態においても、本発
明の電源ノイズの影響を低減する効果を得ることができ
る。
【０２５０】第６の実施形態 本発明の第６の実施形態では、相反する遅延時間の電源
電圧依存性を有する２種類以上の遅延段群の組み合わせ
によって複合遅延回路を構成することによって、遅延回
路全体の遅延時間が電源電圧の依存性を低減できる遅延
回路、電圧制御遅延回路または電圧制御発振回路を提供
する。
【０２５１】図２８は、従来のインバータ型遅延段を用
いた電圧制御発振回路の一例を示す回路図である。図示
のように、インバータ型の遅延段を用いたＶＣＤやＶＣ
Ｏにおいては、出力信号を取り出したり、スタンバイの
とき回路を停止させたり、複数の位相がずれた信号を取
り出したり、あるいは、汎用性を持たせるため遅延段の
段数を可変にしたりするために、少なくとも遅延回路の
１〜２箇所には、バッファとしてのインバータや、論理
ゲートとしてのＮＡＮＤゲートやＮＯＲゲートやトラン
スミッションゲートが組み込まれることが多い。
【０２５２】さて、このようなバッファや論理ゲートに
は、制御信号やバイアス信号が入力されていないので、
電源ノイズの影響を受ける。このため、この部分につい
ては電源ノイズがあると遅延時間の変動が発生してしま
う。
【０２５３】電源電圧をＶdd、ＭＯＳトランジスタのし
きい電圧をＶtht とすると、バッファや論理ゲート部分
の遅延時間τB は、概ね、次式によって求まる。
【数１２２】 τB ∝Ｖdd／（Ｖdd−Ｖtht)**2 …（１２２）
【０２５４】ところで、電源ライン側と接地ライン側の
両方に電流源のトランジスタを設けた電流源型の遅延段
の遅延時間τA は、制御電圧をＶcnt とすると、概ね、
次式によって求まる。
【数１２３】 τA ∝Ｖdd／（Ｖcnt −Ｖtht)**2 …（１２３）
【０２５５】また、シャント型の遅延段の遅延時間τS
は、制御電圧をＶsht とすると、概ね、次式によって求
まる。
【数１２４】
【０２５６】したがって、バッファや論理ゲートの遅延
時間は電源電圧に反比例し、電源電圧が高くなると遅延
時間は小さくなる。逆に、電流源型の遅延段の遅延時間
は電源電圧に比例し、電源電圧が高くなると遅延時間は
大きくなる。シャント型の遅延段の遅延時間は電源電圧
の２乗で反比例し、電源電圧が高くなると遅延時間が小
さくなる。
【０２５７】第１の回路例 図２９は、本実施形態の遅延回路における遅延部の第１
の回路例を示す回路図である。図示のように、遅延部３
００ａは、異なる電源電圧依存性を持つ２種類の遅延
段、即ち、Ａタイプ遅延段とＢタイプ遅延段をそれぞれ
隣り合わせて構成されている。
【０２５８】図３０は、Ａタイプ遅延段とＢタイプ遅延
段の遅延特性を示すグラフである。図３０（ａ）は、Ａ
タイプ遅延段の遅延特性を示し、同図（ｂ）は、Ｂタイ
プ遅延段の遅延特性を示している。なお、ここで、Ａタ
イプ遅延段は、例えば、電源ライン側または接地ライン
側に電流源トランジスタが設けられいるインバータ型の
遅延段からなり、Ｂタイプ遅延段は、例えば、シャント
型の遅延段、バッファまたは論理ゲートなどからなる。
【０２５９】図３０（ａ）に示すように、Ａタイプ遅延
段は、電源電圧の変動ΔＶddに対して、遅延時間の変化
ΔτA が正の特性を示す。即ち、電源電圧Ｖddの増加に
伴い、遅延時間τA が増加し、逆に電源電圧Ｖddが低下
すると、遅延τA が低下する。これに対して、図３０
（ｂ）に示すように、Ｂタイプ遅延段は、電源電圧の変
動ΔＶddに対して、遅延時間の変化ΔτB が負の特性を
示す。即ち、電源電圧Ｖ ddの増加に伴い、遅延時間τA
が低下し、逆に電源電圧Ｖddが低下すると、遅延τA が
増加する。
【０２６０】このように互いに相反する遅延特性を持つ
２種類の遅延段を組み合わせることによって、構成され
た遅延部３００ａにおいて、電源電圧Ｖddが変化した場
合、隣り合うＡタイプ遅延段とＢタイプ遅延段の遅延時
間の変化が互いに打ち消し合うので、遅延部全体の遅延
時間の変化を抑制できる。特に、Ａタイプ遅延段とＢタ
イプ遅延段それぞれの遅延特性を調整し、電源電圧Ｖdd
の変化分ΔＶddに対して、それぞれの遅延段の遅延時間
の変化の合計が（ΣτA ＋ΣτB ≒０）を満たすように
設計することによって、遅延回路の電源電圧依存性をほ
ぼ解消できる。また、本実施形態の遅延回路によれば、
遅延段２段ないし４段程度の遅延時間よりも十分大きな
幅の電源ノイズに対して、遅延時間への電源ノイズの影
響を低減できる。
【０２６１】第２の回路例 図３１は、本実施形態の遅延回路における遅延部の第２
の回路例を示す回路図である。図示のように、遅延部３
００ｂは、異なる電源電圧依存性を持つ２種類の遅延
段、即ち、Ｃタイプ遅延段とＢタイプ遅延段をそれぞれ
所定の数を用いて構成されている。例えば、図示のよう
に、遅延部３００ｂにおいて、２段のＣタイプ遅延段に
続いて、一段のＢタイプ遅延段が接続されている。
【０２６２】図３２は、Ｃタイプ遅延段の遅延特性を示
している。図３２（ａ）に示すように、Ｃタイプ遅延段
は、電源電圧の変動ΔＶddに対して、遅延時間の変化Δ
τCが正の特性を示す。即ち、電源電圧Ｖddの増加に伴
い、遅延時間τA が増加し、逆に電源電圧Ｖddが低下す
ると、遅延τA が低下する。即ち、Ｃタイプ遅延段は、
Ａタイプ遅延段と同じように、正の遅延特性を持つ。た
だし、電源電圧Ｖddの変化量ΔＶddに対して、Ｃタイプ
遅延段の遅延時間変化量ΔτC がＡタイプ遅延段の遅延
時間変化量より小さい。即ち、（ΔτC ／ΔＶdd＜Δτ
A ／ΔＶdd）。
【０２６３】Ｃタイプ遅延段は、例えば、Ａタイプ遅延
段において電源ノイズの対策が施されたが、電源ノイズ
の影響が一部残るように形成されている遅延段である。
なお、Ｂタイプ遅延段の遅延特性は、図３２（ｂ）に示
すように、負の遅延特性を持つ。また、ここで、Ｂタイ
プ遅延段は、例えば、シャント型の遅延段、バッファま
たは論理ゲートなどからなる。
【０２６４】上述したように、Ｃタイプ遅延段は、電源
ノイズ対策が施された結果、電源電圧依存性がわずかに
残っている。これに対して、Ｂタイプ遅延段は、電源ノ
イズ対策が施されることなく、電源依存性が大きい。こ
のため、図３１に示すように、本実施形態の遅延部３０
０ｂにおいて、Ｂタイプ遅延段よりＣタイプ遅延段が多
く設けられ、遅延部全体の電源電圧依存性の抑制する。
例えば、（ΣτC ＋ΣτB ≒０）を満たすように遅延部
３００ｂを構成するＣタイプ遅延段及びＢタイプ遅延段
の数を設定することによって、Ｃタイプ遅延段の電源電
圧依存性とＢタイプ遅延段の電源電圧依存性が互いに打
ち消し、遅延部３００ｂの電源電圧依存性をほぼ解消で
きる。また、本実施形態の遅延回路によれば、遅延段３
段程度の遅延時間よりも十分大きな幅の電源ノイズに対
して、遅延時間への電源ノイズの影響を低減できる。
【０２６５】なお、本実施形態の遅延回路は、図３１に
示す構成に限定されることなく、例えば、図３２（ａ）
及び（ｂ）に示す遅延特性を持つＡタイプ遅延段とＤタ
イプ遅延段を適当な割合で構成することも可能である。
【０２６６】第３の回路例 図３３は、本実施形態の遅延回路における遅延部の第３
の回路例を示す回路図である。図示のように、遅延部３
００ｃは、異なる電源電圧依存性を持つ複数種類の遅延
段、例えば、Ａタイプ遅延段、Ｂタイプ遅延段、Ｃタイ
プ遅延段及びＥタイプ遅延段をそれぞれ所定の数を用い
て構成されている。例えば、図示のように、遅延部３０
０ｃにおいて、制御電圧またはバイアス電圧を入力する
Ａタイプ遅延段の他に、電源ノイズの影響を低減する措
置が施されたＥタイプ遅延段と、電源ノイズの影響を受
けるバッファや論理ゲートからなるＢタイプ遅延段が設
けれている。
【０２６７】実際のインバータ型の遅延回路において
は、途中の遅延段の出力信号を取り出すためのバッファ
や、遅延段の段数を可変にするための切り替え回路など
として、バッファ、論理ゲートまたはトランスミッショ
ンゲートが所々に組み込まれている。バッファや論理ゲ
ートはＢタイプの遅延段として考えられるが、特に遅延
段の段数を可変にするための切り替え回路の部分として
Ｂタイプの遅延段が設けられる。
【０２６８】このため、バッファや論理ゲートが周辺に
存在しない遅延段については、電源ノイズの影響を低減
する措置が施されたＥタイプあるいはＦタイプの遅延段
が設けられる。また、バッファや論理ゲートのＢタイプ
の遅延段が集中して存在する遅延段の段数切り替え回路
の前後については、集中したＢタイプの特性を打ち消す
ためにＡタイプの遅延段か、あるいはＡタイプに近いＣ
タイプの遅延段として設計して、Ａタイプ遅延段とＢタ
イプ遅延段、あるいは、Ｃタイプ遅延段とＢタイプ遅延
段の複合遅延回路３００ｃ１としての遅延時間への電源
ノイズの影響が最も小さくなるように設計する。
【０２６９】また、バッファや論理ゲートからなるＢタ
イプ遅延段が比較的孤立して存在する前後の遅延段は、
Ｃタイプの遅延段として設計して、ＣタイプとＢタイプ
の複合遅延回路３００ｃ２としての遅延時間への電源ノ
イズの影響が最も小さくなるように設計する。
【０２７０】このような様々な工夫によって、実際のイ
ンバータ型の遅延回路、電圧制御遅延回路、電圧制御発
振器における遅延時間への電源ノイズの影響を低減する
ことができる。
【０２７１】第７の実施形態 図３５は、本発明に係る電圧制御発振回路の第７の実施
形態を示す回路図である。図示のように、本実施形態の
電圧制御発振回路では、複数の遅延段がリング状に接続
されてリング発振回路が構成されている。
【０２７２】遅延回路、電圧制御遅延回路または電圧制
御発振回路では、遅延時間、あるいは発振周波数を広い
範囲に対応するためなどで、遅延段の段数を可変にする
ことがしばしば行われている。このような場合、段数の
切り替え回路およびその前後には、制御電圧やバイアス
電圧の制御を受けないバッファ、論理ゲートまたはトラ
ンスミッションゲートが集中して配置されている。
【０２７３】図３５に示すように、この例では、Ｂタイ
プ遅延段によって構成されている切り替え回路が設けら
れている。当該Ｂタイプ遅延段は、例えば、バッファま
たは論理ゲートによって構成され、外部から入力される
切り替え制御信号に応じて、切り替えを行い、リング発
振回路に組み込まれている遅延段の数を切り替えること
によって、リング発振回路の発振周波数を切り替える。
【０２７４】切り替え回路として設けられているＢタイ
プ遅延段は、制御電圧あるいはバイアス電圧Ｖcntn, Ｖ
cntpの制御を受けないので、電源ノイズの影響を受け
て、遅延時間が変化してしまうことがある。このため、
遅延回路全体の遅延時間の電源電圧依存性を抑制するた
めに、図３５に示すように、Ｂタイプ遅延段の前後に、
異なる電源電圧依存性を持つ他の遅延段、例えば、Ｃタ
イプ遅延段が配置され、電圧電圧が変化した場合、これ
らの遅延段の遅延時間の変化が互いに打ち消すように設
計されることによって、遅延回路全体の遅延時間の電源
電圧の依存性を低減できる。
【０２７５】制御電圧の制御を受けないＢタイプ遅延段
の前後に、異なる電源電圧依存性を持つ他の遅延段を接
続されている回路部分では、不感時間が生じることがあ
る。以下、図３６、３７及び３８を参照しつつ、ラグリ
ードフィルタを用いたＰＬＬ回路における不感時間につ
いて説明する。
【０２７６】図３６はラグリードフィルタを用いたドッ
トクロック発生用のＰＬＬ回路の一例を示す回路図であ
る。なお、ここで、ドットクロックは、例えば、テレビ
モニタに通常の映像画面に重畳して文字などの情報を表
示するために用いられるクロック信号である。このクロ
ック信号は、映像信号を表示するための水平同期信号に
同期する必要があるので、通常、水平同期信号を基準ク
ロックとして、ＰＬＬ回路によって生成される。
【０２７７】図３６に示すＰＬＬ回路は、位相比較器１
０、チャージポンプ回路２０−１，２０−２、フィルタ
３０、電圧制御発振器（ＶＣＯ）４０及び分周器５０に
よって構成されている。分周器５０は、ＶＣＯ４０によ
って生成されるクロックＦout を分周比設定信号ＳN に
応じて設定された分周比Ｎで分周し、分周信号Ｎout を
出力する。位相比較器１０は、基準クロック信号として
の水平同期信号Ｈsyncと分周信号Ｎout の位相を比較
し、これらの信号の位相差に応じて、アップ信号ＳUPま
たはダウン信号ＳDWを出力する。チャージポンプ回路２
０−１，２０−２は、位相比較器１０から出力されるア
ップ信号ＳUPまたはダウン信号ＳDWに応じて、電流Ｉ
cp1 とＩcp2 を生成し、フィルタ３０に供給する。
【０２７８】フィルタ３０は、図示のように、ラグリー
ドフィルタによって構成されている。キャパシタＣ１の
容量値は、キャパシタＣ２より十分大きく、即ちＣ１≫
Ｃ２である。キャパシタＣ１は、例えば、外付けであ
る。フィルタ３０によって、チャージポンプ回路２０−
１と２０−２の出力電流に応じて、制御信号Ｖcnt が生
成される。ＶＣＯ４０は、制御信号Ｖcnt によって制御
された発振周波数で発振し、発振信号Ｆout を出力す
る。
【０２７９】なお、図示していないが、ドットクロック
信号は、例えば、ＰＬＬ回路の出力信号Ｆout を受け
て、水平同期信号Ｈsyncの立ち下がりエッジに同期させ
て分周を開始する分周器によって発生する。
【０２８０】図３７に、ラグリードフィルタの動作時の
信号波形を示す波形図である。基準クロック信号として
の水平同期信号Ｈsyncの立ち上がりエッジと分周器の出
力信号Ｎout の立ち下がりエッジの位相差を位相比較器
で検出して、チャージポンプ回路を駆動するアップ信号
ＳUPまたはダウン信号ＳDWを発生する。水平同期信号Ｈ
syncの立ち上がりエッジより分周信号Ｎout の立ち下が
りエッジが遅れているときは、アップ信号ＳUPを発生し
て、水平同期信号Ｈsyncの立ち上がりエッジよりも分周
信号Ｎout の立ち下がりエッジが先行しているときは、
ダウン信号ＳDWを発生して、同時のときはどちらも発生
しない。
【０２８１】ここで、水平同期信号Ｈsyncの周期をＴ、
アップ信号ＳUPまたはダウン信号Ｓ DWの幅（ＰＬＬのジ
ッタ）をΔＴとする。ラグリードフィルタの出力電圧Ｖ
cntには、抵抗素子Ｒに生じた電圧変化分Ｓ１と、キャ
パシタＣ１に生じた電圧変化分Ｓ２が含まれている。抵
抗素子Ｒに生じた電圧変化分Ｓ１は、アップ信号ＳUPま
たはダウン信号ＳDWが発生されたΔＴの期間に、抵抗Ｒ
にＩcp1 の電流が流れることによって、ΔＶ1 ＝Ｉcp1
×Ｒの電圧変化が発生するパルス状の信号Ｓ1 ＝Ｖ1 ×
ΔＴの変化である。キャパシタＣ１に生じた電圧変化分
Ｓ２は、ΔＴの時間だけ（Ｉcp1 ＋Ｉcp2）の電流が流
れた分の電荷量がアップ信号ＳUPまたはダウン信号ＳDW
が終了した後も（Ｃ1 ＋Ｃ2 ）≒Ｃ1 のキャパシタに残
っていることによるΔＶ2 ≒（Ｉcp1 ＋Ｉcp2 ）×ΔＴ
／（Ｃ1 ＋Ｃ2 ）の電圧変化が（Ｔ±α）≒Ｔの期間続
く、時間軸に沿って細長いＳ2 ≒Ｖ2 ×Ｔの変化であ
る。
【０２８２】ラグリードフィルタ３０においては、位相
引込は角速度の変化（∝周波数の変化∝制御電圧の変
化）×時間で行なわれるので、Ｓ1 とＳ2 の和より行な
われるが、周波数の引込は、周波数の変化（∝制御電圧
の変化）で行なわれるので、電圧変化が元に戻ってしま
うＳ1 は関係なくなり、元に戻らないＳ2 のみにより行
なわれる。
【０２８３】したがって、（Ｓ1 ＋Ｓ2 ）／Ｓ2 ∝位相
修正量／周波数修正量となり、水平同期信号Ｈsyncの周
波数が変化しても、Ｓ1 とＳ2 の比を一定に保つように
設定することによって、ＰＬＬ回路が安定した動作が得
られる。
【０２８４】すなわち、図３６に示したＰＬＬ回路で
は、外付けコンデンサＣ1 の容量値は固定でも、分周器
の分周比Ｎを水平同期信号Ｈsyncの周期Ｔに正比例して
設定し、チャージポンプ回路２０−１の出力電流Ｉcp1
を固定して、チャージポンプ回路２０−１とチャージポ
ンプ回路２０−２の出力電流値の和（Ｉcp1 ＋Ｉcp2 ）
を水平同期信号Ｈsyncの周期Ｔに反比例して設定するこ
とで、（Ｓ1 ＋Ｓ2 ）／ΔT ∝位相引込量／位相のずれ
量の比（＝１回にどの位の割合で修正するか）、およ
び、（Ｓ1 ＋Ｓ2 ）／Ｓ2 ∝位相引込量／周波数引込量
の比が一定になり、安定した特性を得ることが可能であ
る。また、ＶＣＯ４０は、ほとんど一定の周波数で動作
すれば良い。
【０２８５】大規模集積回路に搭載した場合、ΔＶ１の
電圧は、数百ｍＶよりは大きくできないので、固定の電
圧にするか２〜３倍可変にするか位の選択しかできな
い。したがって、Ｉcp1 を固定の電流値とし、粗いロッ
ク検出と細かいロック検出ができる場合、Ｓ２すなわち
Ｉcp2 が周波数引込に関係して、（Ｓ１＋Ｓ２）すなわ
ち（Ｉcp1 ＋Ｉcp2 ）が位相引込に関係するので、水平
同期信号Ｈsyncの周波数が変化して粗いロック検出基準
からはずれたら、Ｉcp2 を増加させてＳ2 ＞Ｓ1の関係
にすることで周波数引込時間を短縮することが可能であ
る。粗いロック検出基準を満足したらＩcp2 を減少させ
てＳ2 ≒Ｓ1 の関係にして、位相引込を行なう。細かい
ロック検出基準も満足したら、周波数はほとんど補正す
る必要がなくなるのでＩcp2 をさらに減少させてＳ2 ＜
Ｓ1 の関係にして、ＰＬＬ回路のフィードバックループ
の遅れによる過剰な周波数補正を低減することができ
る。
【０２８６】図３８に、デジタルの電源ノイズに対する
ラグフィルタとラグリードフィルタの応答波形を比較し
て示す。ラグフィルタにおいては、Ｓ１に相当する部分
がなく、Ｓ２に相当するＳ２’のみである。
【０２８７】ラグフィルタとラグリードフィルタの位相
引込量を同じ（Ｓ1 ＋Ｓ2 ＝Ｓ2 ’）に考えた場合、Ｉ
cp1 ＋Ｉcp2 ＝Ｉcp2'のときは、ΔＴ’＝２ΔＴであ
り、ラグリードフィルタはラグフィルタの半分のジッタ
量になる。また、２×（Ｉcp1＋Ｉcp2 ）＝Ｉcp2'のと
きは、ΔＴ’＝ΔＴであるが、２ΔＶcnt ＝ΔＶcnt'で
あり、ラグフィルタでは、制御電圧の変動が２倍になっ
てしまう。すなわち、ラグフィルタでは、Ｓ1 に相当す
る部分がないため、デジタルの電源ノイズの影響が本来
発生して欲しくない制御電圧の変動として多く残ってし
まい、結局ジッタ量が大きくなってしまう。
【０２８８】Ｓ１部分は元々位相比較器のアップ信号Ｓ
UP、またはダウン信号ＳDWとして発生されるので、位相
比較器の不感帯という問題を含んでいる。したがって、
位相比較器の出力で、ジッタの目標値以下のパルス幅で
あっても、チャージポンプ回路、ループフィルタ、バイ
アス回路などを経て、ＶＣＯ回路あるいはＶＣＤ回路に
辿り着いたときに、初めとほぼ同じパルス幅か、やや広
がったパルス幅で辿り着かなければ、Ｓ１部分の有効性
が得られなくなってしまうし、Ｓ２の面積も小さくなっ
てしまい、ジッタが大きくなってしまう。
【０２８９】以上の説明により、ラグリードフィルタに
おけるＳ１部分はデジタルの電源ノイズに対して有効で
ある。ところで、Ｓ1 部分を受け取る方のＶＣＯ回路や
ＶＣＤ回路にも、位相比較器の不感帯と同じ問題があ
る。図３９に一般的なインバータ型の電圧制御発振器の
回路例を示す。従来、広い発振周波数範囲に対応するた
めなどで、遅延段の段数を可変にすることが、しばしば
行なわれていた。このような場合、段数の切り替え回路
およびその前後には、制御電圧やバイアス電圧の制御を
受けない、バッファやトランスミッションゲートや論理
ゲートが集中している。たまたま、制御電圧やバイアス
電圧が絡まない部分が動作しているときに、運悪くＳ1
部分の変化が発生するように設計してしまうと、Ｓ1 部
分の幅が小さいときには、Ｓ1 部分の位相引込の効果は
得られなくなり、ジッタが大きくなってしまうことが考
えられる。
【０２９０】図３５に示す本実施形態の電圧制御発生回
路では、本発明の電源ノイズの影響を低減する方法の効
果を有効に引き出すために必要な電圧制御発振器や電圧
制御遅延回路における不感時間を示している。制御電圧
やバイアス電圧の制御を受けない、バッファやトランス
ミッションゲートや論理ゲートがある部分については、
それらを連続した遅延時間がジッタ量の目標値よりも十
分小さく設計する必要がある。これによって、例えば、
この電圧制御発振回路を用いて、図３６に示すＰＬＬ回
路を構成することで、電源電圧の依存性を低減でき、安
定した発振周波数を持つ発振信号を得ることができ、安
定したドットクロック信号を提供することができる。
【０２９１】第８の実施形態 本実施形態では、本発明の遅延回路、電圧制御遅延回路
または電圧制御発振回路の応用例を示す。
【０２９２】第１の応用例 図４０は、本発明の遅延回路の一応用例を示す回路図で
ある。この応用例は、本発明の遅延回路を用いた遅延時
間調整回路である。図示のように、この遅延時間調整回
路は、遅延回路６０、バイアス回路７０及び遅延時間選
択回路８０によって構成されている。
【０２９３】遅延時間調整回路は、半導体チップ内で、
データ信号とクロック信号のタイミングがずれてしまっ
たときなどに、タイミングを調整するために使われる回
路である。半導体チップの出力ピンに接続されている出
力バッファは、大きな負荷容量を駆動するため、動作時
に大きな電源ノイズが発生する。このような電源ノイズ
により遅延調整調整回路のタイミングの調整量が狂って
しまうことがある。本発明を応用すれば電源ノイズによ
る調整量の狂いを低減できる。
【０２９４】遅延回路６０は、例えば、上述した本発明
の遅延回路であり、電源ノイズ対策が施された複数のイ
ンバータ型遅延段からなる遅延回路である。入力信号Ｓ
inに対して、所定の遅延時間で遅らせた遅延信号を出力
する。なお、遅延回路６０は、例えば、入力信号Ｓinに
対して異なる遅延時間Δτ1 ，…，Δτn を与えた複数
の遅延信号を出力する。バイアス回路７０は、バイアス
電圧Ｖcnt を生成し、遅延回路６０の各遅延段に供給す
る。さらに、バイアス回路７０は、各遅延段の遅延時間
がほぼ一定となるように、電源電圧Ｖddの変動ΔＶddに
応じてバイアス電圧Ｖcnt のレベルを制御する。これに
よって、遅延回路６０の遅延時間Δτ1 ，…，Δτn
は、電源電圧の依存性が低減される。遅延時間選択回路
８０は、外部から入力される選択信号ＳＥＬに従って、
遅延回路６０から出力される複数の遅延信号のうち、所
定の遅延信号を選択して出力する。
【０２９５】上述したように、この遅延時間調整回路よ
れば、電源電圧Ｖddの変動による影響を抑制でき、安定
した遅延時間を得られるので、電源ノイズによる遅延時
間調整量の狂いを低減できる。
【０２９６】第２の応用例 図４１は、本発明の電圧制御発振回路（ＶＣＯ）の一応
用例を示す回路図であり、本発明のＶＣＯを用いて構成
されたＰＬＬ回路の回路図である。図示のように、本例
のＰＬＬ回路は、位相比較器１０、チャージポンプ回路
２０、フィルタ３０、ＶＣＯ４０及び分周器５０によっ
て構成されている。
【０２９７】なお、図４１に示すように、本応用例のＰ
ＬＬ回路は、従来のＰＬＬ回路とほぼ同じ構成を有す
る。ただし、本発明のＶＣＯを用いることによって、位
相比較器１０、チャージポンプ回路２０またはフィルタ
３０は、従来のものと同じであっても、ＰＬＬ回路が引
き込み後電源ノイズに起因するジッタを著しく低減でき
る効果が得られる。
【０２９８】ただし、本発明の効果は様々な条件がうま
くかみ合った場合に得られるため、広い制御電圧範囲、
広い発振周波数範囲で用いる電圧制御遅延回路や電圧制
御発振器にはあまり向いていない。また、基本形がイン
バータ型のため、数百ＭＨｚまでの用途で使用できる。
【０２９９】第３の応用例 図４２は、本発明の電圧制御遅延回路（ＶＣＤ）を応用
したＤＬＬ（Delay Locked Loop ）の一例を示す回路図
である。図示のように、このＤＬＬは、位相比較器１
０、チャージポンプ回路２０、フィルタ３０、ＶＣＯ４
０ａ及び２分周器５０ａによって構成されている。
【０３００】２分周器５０ａは、外部から入力される基
準クロック信号ＣＫref を２分周した分周信号ＣＫ１を
位相比較器１０に供給する。ＶＣＤ４０ａは、フィルタ
３０から出力される制御信号Ｖcnt に応じて遅延時間が
制御される。そして、制御された遅延時間で入力信号Ｃ
Ｋ１を遅らせて、遅延信号ＳD を出力する。位相比較器
１０は、クロック信号ＣＫ１とＶＣＯ４０ａによって出
力された遅延信号ＳD の位相を比較し、これらの信号の
位相差に応じてアップ信号ＳUPまたはダウン信号ＳDWの
何れかを出力する。
【０３０１】本応用例において、位相比較器１０、チャ
ージポンプ回路２０及びフィルタ３０は、従来のものに
よって構成されている。即ち、位相比較器１０の位相比
較結果に応じて、チャージポンプ回路２０及びフィルタ
３０によって、分周クロック信号ＣＫ１と遅延信号ＳD
との位相差に応じた制御信号Ｖcnt が生成され、ＶＣＤ
４０ａに供給される。このため、ＶＣＤ４０ａの遅延時
間Δτは、分周クロック信号ＣＫ１と遅延信号ＳD の位
相差に応じて制御される。この結果、ＶＣＤ４０ａか
ら、分周クロック信号ＣＫ１に位相が同相する発振信号
ＳD を獲得できる。
【０３０２】本応用例のように、本発明のＶＣＤを用い
て構成されたループ発振回路によって、入力される基準
クロック信号ＣＫref に位相同期する信号を提供でき
る。さらに、本発明のＶＣＤを用いることによって、Ｖ
ＣＤの遅延時間が電源電圧Ｖddの変動による影響を低減
でき、安定した発振信号を提供できる。
【０３０３】第３の応用例 図４３は、本発明のＶＣＯを用いて構成されたＰＬＬ回
路及びこのＰＬＬ回路を含むドットクロック発生回路の
回路図である。本例のドットクロック発生回路は、例え
ば、デジタルＴＶ用のドットクロックとＶＢＩサンプリ
ングクロックを発生する発生回路に適用できる。ＰＬＬ
回路は、例えば、親画面の水平同期信号ＨＳＹＮＣ０、
または子画面の水平同期信号ＨＳＹＮＣ１のうち何れか
が選択された水平同期信号ＨＳＹＮＣを基準クロックと
して、その立ち上がりエッジ（画面の右端に対応する）
で分周器出力と同期をとり、画面右端においてチャージ
ポンプ回路が動作する。
【０３０４】図示のように、ＰＬＬ回路部分は、位相比
較回路１０、チャージポンプ回路２０、フィルタ３０、
ＶＣＯ４０、分周器５０及びバイアス回路７０によって
構成される。ＰＬＬ回路のほかに、制御回路４００、Ｖ
ＢＩサンプリングクロック発生回路４１０及びドットク
ロック発生回路４２０と４３０が設けられ、これらの回
路によって、ドットクロックを生成するドットクロック
生成回路が構成される。
【０３０５】ＰＬＬ回路部分において、インバータ型Ｖ
ＣＯ回路に本発明の電源ノイズの影響を受けにくい電圧
制御発振器を用いることで低ジッタのＰＬＬ回路を実現
している。ドットクロック発生回路４２０及び４３０
は、ＶＣＯ回路の出力クロック信号Ｓout を受けて、水
平同期信号のバッファ信号ＨＳＹＮＣ０Ｂ、ＨＳＹＮＣ
１Ｂの立ち下がりエッジ（画面左端）に同期させてドッ
トクロック信号を発生する。
【０３０６】図４４は、本応用例のドットクロック生成
回路が動作するシステムの電源ノイズを示す波形図であ
る。本例のドットクロック生成回路は、図４４（ａ）に
示す水平同期信号Ｈsyncを基準クロックとして、ドット
クロック信号を生成する。図４４（ｂ）、（ｄ）、
（ｅ）及び（ｆ）は、それぞれ電源電圧Ｖddに混入され
るディジタルノイズ、画像表示系ノイズ、サーボ系ノイ
ズ及びモーターノイズを示している。本応用例におい
て、電源ノイズに対策が施されたＶＣＯを用いてＰＬＬ
回路を構成することによって、電源電圧Ｖddに混入され
る様々なノイズによる影響を低減でき、安定した周波数
を持つドットクロック信号を生成することができる。
【０３０７】電源ノイズの影響を受けにくいＶＣＯ回路
の採用と、水平同期信号への同期方法の工夫により、高
逓倍のＰＬＬ回路にもかかわらず、電源電圧Ｖddの変動
による影響を抑制でき、安定した周波数を持つドットク
ロック信号を生成できるので、表示画面上に安定したＯ
ＳＤ文字を表示でき、フリッカーやウェービングが見え
ない表示を得られている。
【０３０８】
【発明の効果】以上説明したように、本発明の遅延回
路、電圧制御遅延回路及び電圧制御発振回路によれば、
電源ノイズの影響を抑制でき、低ジッタのＰＬＬ回路、
ＤＬＬ回路が実現できる。また、本発明に係る電圧制御
発振回路は、半導体チップに内蔵しても十分なジッタ特
性が得られるため、パソコンの映像信号の表示やＴＶの
ＯＳＤ文字の表示用のドットクロック信号の発生源とし
て用いることができる。このため、セット上の部品点数
を削減できる。また、半導体チップに内蔵することで、
分周比の設定も基準クロックの周波数に合わせて変更で
きるなど様々な制御が可能になるため、デジタル放送に
対応したＴＶに使用できる。さらに、本発明によれば、
インバータ型の遅延段が遅延回路、電圧制御遅延回路ま
たは電圧制御発振回路の基本的な構成要素なので、低消
費電力化または低電源電圧化を容易に実現できる。
【図面の簡単な説明】
【図１】本発明に係る遅延回路、電圧制御遅延回路また
は電圧制御発振回路の第１の実施形態を示す概念図であ
る。
【図２】本発明の第１の実施形態の構成図である。
【図３】本発明の第１の実施形態の第１の回路例を示す
回路図である。
【図４】インバータ型遅延段で構成された遅延部の回路
図である。
【図５】インバータ型遅延段で構成された遅延部の動作
を示す波形図である。
【図６】バイアス回路と交流加算手段の構成及び等価回
路を示す図である。
【図７】電源ノイズの影響を同じ割合で伝える直流加算
手段と交流加算手段を示す回路図である。
【図８】本発明の第１の実施形態の第１の回路例のシミ
ュレーション結果を示す図である。
【図９】本発明の第１の実施形態の第２の回路例を示す
回路図である。
【図１０】本発明の第１の実施形態の第３の回路例を示
す回路図である。
【図１１】シャント型遅延段で構成されている遅延部の
回路図である。
【図１２】シャント型遅延段で構成されている遅延部の
動作を示す波形図である。
【図１３】本発明の第２の実施形態の概念を示す図であ
る。
【図１４】本発明の第２の実施形態の構成図である。
【図１５】本発明の第２の実施形態の第１の回路例を示
す回路図である。
【図１６】本発明の第２の実施形態の第２の回路例を示
す回路図である。
【図１７】本発明の第２の実施形態の第３の回路例を示
す回路図である。
【図１８】本発明の第２の実施形態の第３の回路例の他
の構成例を示す回路図である。
【図１９】本発明の第２の実施形態の第３の回路例の別
の構成例を示す回路図である。
【図２０】本発明の第２の実施形態の第３の回路例のシ
ミュレーション結果を示す図である。
【図２１】本発明の第３の実施形態を示す構成図であ
る。
【図２２】本発明の第３の実施形態の他の構成例を示す
図である。
【図２３】しきい値補正抵抗分圧回路の構成を示す回路
図である。
【図２４】本発明の第４の実施形態を示す構成図であ
る。
【図２５】本発明の第５の実施形態を示す構成図であ
る。
【図２６】可変容量素子の構成を示す回路図である。
【図２７】疑似的な可変容量素子の回路例を示す回路図
である。
【図２８】一般的な電圧制御発振回路の一構成例を示す
回路図である。
【図２９】本発明の第６の実施形態の第１の回路例を示
す回路図である。
【図３０】本発明の第６の実施形態の第１の回路例の原
理を示す図である。
【図３１】本発明の第６の実施形態の第２の回路例を示
す回路図である。
【図３２】本発明の第６の実施形態の第２の回路例の原
理を示す図である。
【図３３】本発明の第６の実施形態の第３の回路例を示
す回路図である。
【図３４】本発明の第６の実施形態の第３の回路例の原
理を示す図である。
【図３５】本発明の第７の実施形態をの構成を示す回路
図である。
【図３６】ラグリードフィルタを用いてＰＬＬ回路の回
路例を示す回路図である。
【図３７】ラグリードフィルタの動作を示す波形図であ
る。
【図３８】電源ノイズに対するラグフィルタとラグリー
ドフィルタの応答波形を示す波形図である。
【図３９】一般的なインバータ型の電圧制御発振回路の
回路例を示す回路図である。
【図４０】本発明の第１の応用例である遅延時間調整回
路の構成を示す回路図である。
【図４１】本発明の第２の応用例であるＰＬＬ回路の構
成を示す回路図である。
【図４２】本発明の第３の応用例であるＤＬＬ回路の構
成を示す回路図である。
【図４３】本発明の第４の応用例であるドットクロック
発生生成回路の構成を示す回路図である。
【図４４】本発明の第４の応用例の動作を示す波形図で
ある。
【図４５】従来の高逓倍ＰＬＬ回路におけるジッタ量と
基準クロック周期との関係を示すグラフである。
【符号の説明】
１０…位相比較器、２０…チャージポンプ回路、３０…
フィルタ、４０…電圧制御発振回路（ＶＣＯ）、４０ａ
…電圧制御遅延回路、６０…遅延回路、７０…バイアス
回路、８０…遅延時間選択回路、１００，１００ａ，１
００ｂ，１００ｃ，２００，２００ａ，２００ｂ…遅延
部、１１０，１１２，１１４，１１６，１１０−１，
…，１１０−ｊ…交流加算回路、１３０，１３２…直流
加算回路、１４０，１４２，１４２ａ…基準電圧発生回
路、１５０，１５２…直流分圧回路、１６０，１６２…
疑似的な可変容量素子、１７０…参照電圧発生回路、３
００ａ，３００ｂ，３００ｃ１，３００ｃ２…遅延部、
４００…制御回路、４１０…ＶＢＩサンプリングクロッ
ク発生回路、Ｖdd…電源電圧、ＶSS…基準電位。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J001 AA04 AA05 BB00 BB12 BB15 BB20 BB25 DD01 DD03 DD06 DD09 5J098 AA03 AB36 AC04 AC14 AC30 AD07 FA09 5J106 AA04 CC15 CC58 QQ06 RR17

Claims (71)

    【特許請求の範囲】
  1. 【請求項１】バイアス電圧に応じて駆動電流が制御さ
    れ、当該駆動電流によって遅延時間が決められる遅延段
    を有する遅延回路であって、 電源電圧の変動を所定の割合で上記バイアス電圧に加算
    し、加算結果を上記遅延段に供給する加算手段を有する
    遅延回路。
  2. 【請求項２】上記加算手段は、上記電源電圧の変動量に
    含まれている交流成分を上記バイアス電圧に加算する交
    流加算手段を含む請求項１記載の遅延回路。
  3. 【請求項３】上記交流加算手段は、上記電源電圧の供給
    線と上記バイアス電圧の供給線との間に接続されている
    第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給
    線との間に接続されている第２のキャパシタとを有する
    請求項２記載の遅延回路。
  4. 【請求項４】上記加算手段は、上記電源電圧の変動量に
    含まれている直流成分を上記バイアス電圧に加算する直
    流加算手段を含む請求項１記載の遅延回路。
  5. 【請求項５】上記直流加算手段は、上記電源電圧の供給
    線と上記バイアス電圧の供給線との間に接続されている
    第１の抵抗素子と、 上記バイアス電圧の供給線と基準電圧の供給線との間に
    接続されている第２の抵抗素子とを有する請求項４記載
    の遅延回路。
  6. 【請求項６】上記遅延段は、ＭＯＳ型インバータと、 上記インバータと上記電源電圧の供給線との間に接続さ
    れ、ゲートに第１のバイアス電圧が印加される第１の電
    流源トランジスタと、 上記インバータと基準電圧の供給線との間に接続され、
    ゲートに第２のバイアス電圧が印加される第２の電流源
    トランジスタとを有する請求項１記載の遅延回路。
  7. 【請求項７】上記ＭＯＳ型インバータは、第１の電流源
    トランジスタと第２の電流源トランジスタを電流源トラ
    ンジスタとした差動構成のインバータである請求項６記
    載の遅延回路。
  8. 【請求項８】上記加算手段は、上記電源電圧の変動量に
    含まれている交流成分を上記第１のバイアス電圧に加算
    する第１の交流加算手段と、 上記電源電圧の変動量に含まれている交流成分を上記第
    ２のバイアス電圧に加算する第２の交流加算手段とを含
    む請求項６記載の遅延回路。
  9. 【請求項９】上記交流加算手段は、上記電源電圧の供給
    線と上記バイアス電圧の供給線との間に接続されている
    第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給
    線との間に接続されている第２のキャパシタとを有する
    請求項８記載の遅延回路。
  10. 【請求項１０】上記加算手段は、上記電源電圧の変動量
    に含まれている直流成分を上記第１のバイアス電圧に加
    算する第１の直流加算手段と、 上記電源電圧の変動量に含まれている直流成分を上記第
    ２のバイアス電圧に加算する第２の直流加算手段とを含
    む請求項６記載の遅延回路。
  11. 【請求項１１】上記遅延段は、ＭＯＳ型インバータと、 一方の端子が上記電源電圧の供給線に接続され、ゲート
    に第１のバイアス電圧が印加される複数の第１の電流源
    トランジスタと、 一方の端子が基準電圧の供給線に接続され、ゲートに第
    ２のバイアス電圧が印加される複数の第２の電流源トラ
    ンジスタと、 上記第１の電流源トランジスタと上記インバータとの間
    に接続され、上記複数の第１の電流源トランジスタの出
    力電流の何れかまたは幾つかを選択して上記インバータ
    に供給する第１のスイッチング回路と、 上記第２の電流源トランジスタと上記インバータとの間
    に接続され、上記複数の第２の電流源トランジスタの出
    力電流の何れかまたは幾つかを選択して上記インバータ
    に供給する第２のスイッチング回路とを有する請求項２
    記載の遅延回路。
  12. 【請求項１２】上記ＭＯＳ型インバータは、複数の第１
    の電流源トランジスタと複数の第２電流源トランジスタ
    を電流源トランジスタとした差動構成のインバータであ
    る請求項１１記載の遅延回路。
  13. 【請求項１３】上記交流加算手段は、上記電源電圧の供
    給線と上記バイアス電圧の供給線との間に接続されてい
    る第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給
    線との間に接続されている第２のキャパシタとを有する
    請求項１１記載の遅延回路。
  14. 【請求項１４】上記遅延段は、ＭＯＳ型インバータと、 一方の端子が上記インバータの出力端子に接続され、ゲ
    ートに上記バイアス電圧が印加されるスイッチングトラ
    ンジスタと、 一方の電極が上記スイッチングトランジスタの他方の端
    子に接続され、他方の電極が基準電圧の供給線に接続さ
    れているキャパシタとを有する請求項１記載の遅延回
    路。
  15. 【請求項１５】上記加算手段は、上記電源電圧の供給線
    と上記バイアス電圧の供給線との間に接続され、上記電
    源電圧の変動の交流成分を上記バイアス電圧にカップリ
    ングするキャパシタを有する請求項１４記載の遅延回
    路。
  16. 【請求項１６】供給される駆動電流によって遅延時間が
    決められる遅延段を有する遅延回路であって、 上記遅延段は、ＭＯＳ型インバータと、 第１のバイアス電圧に応じて、上記インバータに第１の
    駆動電流を供給する第１の電流源回路と、 第２のバイアス電圧に応じて、上記第１の駆動電流と異
    なる電源電圧依存性を持つ第２の駆動電流を上記インバ
    ータに供給する第２の電流源回路とを有する遅延回路。
  17. 【請求項１７】上記電源電圧の変動を第１の割合で上記
    第１のバイアス電圧に加算し、加算結果を上記第１の電
    流源回路に供給する第１の加算手段と、 上記電源電圧の変動を第２の割合で上記第２のバイアス
    電圧に加算し、加算結果を上記第２の電流源回路に供給
    する第２の加算手段とを有する請求項１６記載の遅延回
    路。
  18. 【請求項１８】上記第１の加算手段は、上記電源電圧の
    供給線と上記第１のバイアス電圧の供給線との間に接続
    され、上記電源電圧の変動の交流成分を上記バイアス電
    圧にカップリングするキャパシタを有する請求項１７記
    載の遅延回路。
  19. 【請求項１９】上記第２の加算手段は、上記電源電圧の
    供給線と上記第２のバイアス電圧の供給線との間に接続
    されている第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧との供給線との間
    に接続されている第２のキャパシタとを有する請求項１
    ７記載の遅延回路。
  20. 【請求項２０】上記ＭＯＳ型インバータは、共通の電流
    出力端子を有する第１の電流源回路と第２の電流源回路
    を電流源回路とした差動構成のインバータであり、 電源電圧の供給線と第１のバイアス電圧の供給線との間
    に接続されている第１のキャパシタと、第１のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第２のキャパシタとにより、電源電圧の変
    動の交流成分を第１の割合で、第１の電流源回路の制御
    電圧に供給する手段と、 電源電圧の供給線と第２のバイアス電圧の供給線との間
    に接続されている第３のキャパシタと、第２のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第４のキャパシタとにより、電源電圧の変
    動の交流成分を第２の割合で、第２の電流源回路の制御
    電圧に供給する手段とを有する請求項１６記載の遅延回
    路。
  21. 【請求項２１】上記ＭＯＳ型インバータは、共通の電流
    出力端子を有する第１の電流源回路と第２の電流源回路
    を電流源回路とした差動構成のインバータであり、 電源電圧の供給線と第１のバイアス電圧の供給線との間
    に接続されている第１のキャパシタ、あるいは、第１の
    バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線と
    の間に接続されている第１のキャパシタとにより、電源
    電圧の変動の交流成分を第１の電流源回路の制御電圧に
    供給しない手段と、 電源電圧の供給線と第２のバイアス電圧の供給線との間
    に接続されている第２のキャパシタと、第２のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第３のキャパシタとにより、電源電圧の変
    動の交流成分を第２の割合で、第２の電流源回路の制御
    電圧に供給する手段とを有する請求項１６記載の遅延回
    路。
  22. 【請求項２２】上記第１のキャパシタは、可変容量であ
    る請求項１９記載の遅延回路。
  23. 【請求項２３】上記第２のキャパシタは、可変容量であ
    る請求項１９記載の遅延回路。
  24. 【請求項２４】上記第２の加算手段は、上記電源電圧の
    供給線と上記第２のバイアス電圧の供給線との間に接続
    されている第１の抵抗素子と、 上記バイアス電圧の供給線と基準電圧との供給線との間
    に接続されている第２の抵抗素子とを有する請求項１７
    記載の遅延回路。
  25. 【請求項２５】上記第２の加算手段は、上記電源電圧の
    供給線と上記第２のバイアス電圧の供給線との間に直列
    接続されている第１のダイオードと第１の抵抗素子と、 上記第２のバイアス電圧の供給線と基準電圧の供給線と
    の間に直列接続されている第２の抵抗素子と第２のダイ
    オードとを有する請求項１７記載の遅延回路。
  26. 【請求項２６】異なる電源電圧依存性を持つ複数の遅延
    段からなる遅延回路であって、 第１の電源電圧依存性を持つ第１の遅延段と、 上記第１の電源電圧依存性と相反する第２の電源電圧依
    存性を持つ第２の遅延段とを有し、上記第１の遅延段と
    第２の遅延段の段数は所定の割合で決まる遅延回路。
  27. 【請求項２７】上記遅延回路のジッタが所望の目標値以
    下の遅延時間の間に、上記第１の遅延段と第２の遅延段
    の割合が決定される請求項２６記載の遅延回路。
  28. 【請求項２８】上記第１と第２の遅延段の他に、遅延時
    間の電源電圧依存性が抑制された第３の遅延段が設けら
    れている請求項２６記載の遅延回路。
  29. 【請求項２９】入力信号に所定の遅延時間を与えた遅延
    信号を出力する遅延調整回路であって、 バイアス電圧を生成するバイアス回路と、 上記バイアス電圧に応じて制御された複数の異なる遅延
    時間で上記入力信号を遅延し、複数の遅延信号を出力す
    る遅延回路と、 選択信号に応じて、上記遅延回路から出力される複数の
    遅延信号のうち何れかまたは幾つかを選択する選択回路
    とを有し、 上記遅延回路は、請求項１〜２８記載の遅延回路である
    遅延調整回路。
  30. 【請求項３０】制御電圧に応じて駆動電流が制御され、
    当該駆動電流によって遅延時間が決められる遅延段を有
    する電圧制御遅延回路であって、 電源電圧の変動を所定の割合で上記制御電圧に加算し、
    加算結果を上記遅延段に供給する加算手段を有する電圧
    制御遅延回路。
  31. 【請求項３１】上記加算手段は、上記電源電圧の変動量
    に含まれている交流成分を上記制御電圧に加算する交流
    加算手段を含む請求項３０記載の電圧制御遅延回路。
  32. 【請求項３２】上記加算手段は、上記電源電圧の変動量
    に含まれている直流成分を上記制御電圧に加算する直流
    加算手段を含む請求項３０記載の電圧制御遅延回路。
  33. 【請求項３３】上記遅延段は、ＭＯＳ型インバータと、 上記インバータと上記電源電圧の供給線との間に接続さ
    れ、ゲートに第１の制御電圧が印加される第１の電流源
    トランジスタと、 上記インバータと基準電圧の供給線との間に接続され、
    ゲートに第２の制御電圧が印加される第２の電流源トラ
    ンジスタとを有する請求項３０記載の電圧制御遅延回
    路。
  34. 【請求項３４】上記ＭＯＳ型インバータは、第１の電流
    源トランジスタと第２の電流源トランジスタを電流源ト
    ランジスタとした差動構成のインバータである請求項３
    ３記載の電圧制御遅延回路。
  35. 【請求項３５】上記交流加算手段は、上記電源電圧の供
    給線と上記バイアス電圧の供給線との間に接続されてい
    る第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給
    線との間に接続されている第２のキャパシタとを有する
    請求項３１記載の電圧制御遅延回路。
  36. 【請求項３６】上記加算手段は、上記電源電圧の変動量
    に含まれている交流成分を上記第１の制御電圧に加算す
    る第１の交流加算手段と、 上記電源電圧の変動量に含まれている交流成分を上記第
    ２の制御電圧に加算する第２の交流加算手段とを含む請
    求項３５記載の電圧制御遅延回路。
  37. 【請求項３７】上記加算手段は、上記電源電圧の変動量
    に含まれている直流成分を上記第１の制御電圧に加算す
    る第１の直流加算手段と、 上記電源電圧の変動量に含まれている直流成分を上記第
    ２の制御電圧に加算する第２の直流加算手段とを含む請
    求項３５記載の電圧制御遅延回路。
  38. 【請求項３８】上記遅延段は、ＭＯＳ型インバータと、 一方の端子が上記電源電圧の供給線に接続され、ゲート
    に第１の制御電圧が印加される複数の第１の電流源トラ
    ンジスタと、 一方の端子が基準電圧の供給線に接続され、ゲートに第
    ２の制御電圧が印加される複数の第２の電流源トランジ
    スタと、 上記第１の電流源トランジスタと上記インバータとの間
    に接続され、上記複数の第１の電流源トランジスタの出
    力電流の何れかまたは幾つかを選択して上記インバータ
    に供給する第１のスイッチング回路と、 上記第２の電流源トランジスタと上記インバータとの間
    に接続され、上記複数の第２の電流源トランジスタの出
    力電流の何れかまたは幾つかを選択して上記インバータ
    に供給する第２のスイッチング回路とを有する請求項３
    １記載の電圧制御遅延回路。
  39. 【請求項３９】上記ＭＯＳ型インバータは、複数の第１
    の電流源トランジスタと複数の第２の電流源トランジス
    タを電流源トランジスタとした差動構成のインバータで
    ある請求項３８記載の電圧制御遅延回路。
  40. 【請求項４０】上記交流加算手段は、上記電源電圧の供
    給線と上記バイアス電圧の供給線との間に接続されてい
    る第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給
    線との間に接続されている第２のキャパシタとを有する
    請求項３８記載の電圧制御遅延回路。
  41. 【請求項４１】上記遅延段は、ＭＯＳ型インバータと、 一方の端子が上記インバータの出力端子に接続され、ゲ
    ートに上記制御電圧が印加されるスイッチングトランジ
    スタと、 一方の電極が上記スイッチングトランジスタの他方の端
    子に接続され、他方の電極が基準電圧の供給線に接続さ
    れているキャパシタとを有する請求項３０記載の電圧制
    御遅延回路。
  42. 【請求項４２】上記加算手段は、上記電源電圧の供給線
    と上記制御電圧の供給線との間に接続され、上記電源電
    圧の変動の交流成分を上記制御電圧にカップリングする
    キャパシタを有する請求項４１記載の電圧制御遅延回
    路。
  43. 【請求項４３】供給される駆動電流によって遅延時間が
    決められる遅延段を有する電圧制御遅延回路であって、 上記遅延段は、ＭＯＳ型インバータと、 第１の制御電圧に応じて、上記インバータに第１の駆動
    電流を供給する第１の電流源回路と、 第２の制御電圧に応じて、上記第１の駆動電流と異なる
    電源電圧依存性を持つ第２の駆動電流を上記インバータ
    に供給する第２の電流源回路とを有する電圧制御遅延回
    路。
  44. 【請求項４４】上記電源電圧の変動を第１の割合で上記
    第１の制御電圧に加算し、加算結果を上記第１の電流源
    回路に供給する第１の加算手段と、 上記電源電圧の変動を第２の割合で上記第２の制御電圧
    に加算し、加算結果を上記第２の電流源回路に供給する
    第２の加算手段とを有する請求項４３記載の電圧制御遅
    延回路。
  45. 【請求項４５】上記ＭＯＳ型インバータは、共通の電流
    出力端子を有する第１の電流源回路と第２の電流源回路
    を電流源回路とした差動構成のインバータであり、 電源電圧の供給線と第１のバイアス電圧の供給線との間
    に接続されている第１のキャパシタと、第１のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第２のキャパシタとにより、電源電圧の変
    動の交流成分を第１の割合で、第１の電流源回路の制御
    電圧に供給する手段と、 電源電圧の供給線と第２のバイアス電圧の供給線との間
    に接続されている第３のキャパシタと、第２のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第４のキャパシタとにより、電源電圧の変
    動の交流成分を第２の割合で、第２の電流源回路の制御
    電圧に供給する手段とを有する請求項４４記載の電圧制
    御遅延回路。
  46. 【請求項４６】上記ＭＯＳ型インバータは、共通の電流
    出力端子を有する第１の電流源回路と第２の電流源回路
    を電流源回路とした差動構成のインバータであり、 電源電圧の供給線と第１のバイアス電圧の供給線との間
    に接続されている第１のキャパシタ、あるいは、第１の
    バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線と
    の間に接続されている第１のキャパシタとにより、電源
    電圧の変動の交流成分を、第１の電流源回路の制御電圧
    に供給しない手段と、 電源電圧の供給線と第２のバイアス電圧の供給線との間
    に接続されている第２のキャパシタと、第２のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第３のキャパシタとにより、電源電圧の変
    動の交流成分をある割合で、第２の電流源回路の制御電
    圧に供給する手段とを有する請求項４４記載の電圧制御
    遅延回路。
  47. 【請求項４７】異なる電源電圧依存性を持つ複数の遅延
    段からなる電圧制御遅延回路であって、 制御電圧に応じて遅延時間が制御され、第１の電源電圧
    依存性を持つ第１の遅延段と、 上記制御電圧に応じて遅延時間が制御され、上記第１の
    電源電圧依存性と相反する第２の電源電圧依存性を持つ
    第２の遅延段とを有し、上記第１の遅延段と第２の遅延
    段の段数は所定の割合で決まる電圧制御遅延回路。
  48. 【請求項４８】上記電圧制御遅延回路のジッタが所望の
    目標値以下の遅延時間の間に、上記第１の遅延段と第２
    の遅延段の割合が決定される請求項４７記載の電圧制御
    遅延回路。
  49. 【請求項４９】上記第１と第２の遅延段の他に、遅延時
    間の電源電圧依存性が抑制された第３の遅延段が設けら
    れている請求項４７記載の電圧制御遅延回路。
  50. 【請求項５０】入力信号と遅延信号との位相を比較し、
    当該比較結果に応じた位相差信号を出力する位相比較手
    段と、 上記位相差信号に応じて制御電圧を出力する電圧出力手
    段と、 上記制御電圧に応じて制御された遅延時間で上記入力信
    号を遅延し、上記遅延信号を出力する電圧制御遅延回路
    と、 を有し、 上記電圧制御遅延回路は、請求項３０〜４９記載の電圧
    制御遅延回路であるＤＬＬ回路。
  51. 【請求項５１】制御電圧に応じて駆動電流が制御され、
    当該駆動電流によって遅延時間が決められる遅延段がリ
    ング状に接続される電圧制御発振回路であって、 電源電圧の変動を所定の割合で上記制御電圧に加算し、
    加算結果を上記遅延段に供給する加算手段を有する電圧
    制御発振回路。
  52. 【請求項５２】上記加算手段は、上記電源電圧の変動量
    に含まれている交流成分を上記制御電圧に加算する交流
    加算手段を含む請求項５１記載の電圧制御発振回路。
  53. 【請求項５３】上記加算手段は、上記電源電圧の変動量
    に含まれている直流成分を上記制御電圧に加算する直流
    加算手段を含む請求項５１記載の電圧制御発振回路。
  54. 【請求項５４】上記遅延段は、ＭＯＳ型インバータと、 上記インバータと上記電源電圧の供給線との間に接続さ
    れ、ゲートに第１の制御電圧が印加される第１の電流源
    トランジスタと、 上記インバータと基準電圧の供給線との間に接続され、
    ゲートに第２の制御電圧が印加される第２の電流源トラ
    ンジスタとを有する請求項５１記載の電圧制御発振回
    路。
  55. 【請求項５５】上記加算手段は、上記電源電圧の変動量
    に含まれている交流成分を上記第１の制御電圧に加算す
    る第１の交流加算手段と、 上記電源電圧の変動量に含まれている交流成分を上記第
    ２の制御電圧に加算する第２の交流加算手段とを含む請
    求項５４記載の電圧制御発振回路。
  56. 【請求項５６】上記ＭＯＳ型インバータは、第１の電流
    源トランジスタと第２の電流源トランジスタを電流源ト
    ランジスタとした差動構成のインバータである請求項５
    ５記載の電圧制御発振回路。
  57. 【請求項５７】上記交流加算手段は、上記電源電圧の供
    給線と上記バイアス電圧の供給線との間に接続されてい
    る第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給
    線との間に接続されている第２のキャパシタとを有する
    請求項５５記載の電圧制御発振回路。
  58. 【請求項５８】上記加算手段は、上記電源電圧の変動量
    に含まれている直流成分を上記第１の制御電圧に加算す
    る第１の直流加算手段と、 上記電源電圧の変動量に含まれている直流成分を上記第
    ２の制御電圧に加算する第２の直流加算手段とを含む請
    求項５４記載の電圧制御発振回路。
  59. 【請求項５９】上記遅延段は、ＭＯＳ型インバータと、 一方の端子が上記電源電圧の供給線に接続され、ゲート
    に第１の制御電圧が印加される複数の第１の電流源トラ
    ンジスタと、 一方の端子が基準電圧の供給線に接続され、ゲートに第
    ２の制御電圧が印加される複数の第２の電流源トランジ
    スタと、 上記第１の電流源トランジスタと上記インバータとの間
    に接続され、上記複数の第１の電流源トランジスタの出
    力電流の何れかまたは幾つかを選択して上記インバータ
    に供給する第１のスイッチング回路と、 上記第２の電流源トランジスタと上記インバータとの間
    に接続され、上記複数の第２の電流源トランジスタの出
    力電流の何れかまたは幾つかを選択して上記インバータ
    に供給する第２のスイッチング回路とを有する請求項５
    ２記載の電圧制御発振回路。
  60. 【請求項６０】上記ＭＯＳ型インバータは、複数の第１
    の電流源トランジスタと複数の第２の電流源トランジス
    タを電流源トランジスタとした差動構成のインバータで
    ある請求項５９記載の電圧制御発据回路。
  61. 【請求項６１】上記交流加算手段は、上記電源電圧の供
    給線と上記バイアス電圧の供給線との間に接続されてい
    る第１のキャパシタと、 上記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給
    線との間に接続されている第２のキャパシタとを有する
    請求項５９記載の電圧制御発握回路。
  62. 【請求項６２】上記遅延段は、ＭＯＳ型インバータと、 一方の端子が上記インバータの出力端子に接続され、ゲ
    ートに上記制御電圧が印加されるスイッチングトランジ
    スタと、 一方の電極が上記スイッチングトランジスタの他方の端
    子に接続され、他方の電極が基準電圧の供給線に接続さ
    れているキャパシタとを有する請求項５１記載の電圧制
    御発振回路。
  63. 【請求項６３】上記加算手段は、上記電源電圧の供給線
    と上記制御電圧の供給線との間に接続され、上記電源電
    圧の変動の交流成分を上記制御電圧にカップリングする
    キャパシタを有する請求項６２記載の電圧制御発振回
    路。
  64. 【請求項６４】供給される駆動電流によって遅延時間が
    決められる遅延段がリング状に接続される電圧制御発振
    回路であって、 上記遅延段は、ＭＯＳ型インバータと、 第１の制御電圧に応じて、上記インバータに第１の駆動
    電流を供給する第１の電流源回路と、 第２の制御電圧に応じて、上記第１の駆動電流と異なる
    電源電圧依存性を持つ第２の駆動電流を上記インバータ
    に供給する第２の電流源回路とを有する電圧制御発振回
    路。
  65. 【請求項６５】上記電源電圧の変動を第１の割合で上記
    第１の制御電圧に加算し、加算結果を上記第１の電流源
    回路に供給する第１の加算手段と、 上記電源電圧の変動を第２の割合で上記第２の制御電圧
    に加算し、加算結果を上記第２の電流源回路に供給する
    第２の加算手段とを有する請求項６４記載の電圧制御発
    振回路。
  66. 【請求項６６】上記ＭＯＳ型インバータは、共通の電流
    出力端子を有する第１の電流源回路と第２の電流源回路
    を電流源回路とした差動構成のインバータであり、 電源電圧の供給線と第１のバイアス電圧の供給線との間
    に接続されている第１のキャパシタと、第１のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第２のキャパシタとにより、電源電圧の変
    動の交流成分を第１の割合で、第１の電流源回路の制御
    電圧に供給する手段と、 電源電圧の供給線と第２のバイアス電圧の供給線との間
    に接続されている第３のキャパシタと、第２のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第４のキャパシタとにより、電源電圧の変
    動の交流成分を第２の割合で、第２の電流源回路の制御
    電圧に供給する手段とを有する請求項６５記載の電圧制
    御発振回路。
  67. 【請求項６７】上記ＭＯＳ型インバータは、共通の電流
    出力端子を有する第１の電流源回路と第２の電流源回路
    を電流源回路とした差動構成のインバータであり、 電源電圧の供給線と第１のバイアス電圧の供給線との間
    に接続されている第１のキャパシタ、あるいは、第１の
    バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線と
    の間に接続されている第１のキャパシタとにより、電源
    電圧の変動の交流成分を第１の電流源回路の制御電圧に
    供給しない手段と、 電源電圧の供給線と第２のバイアス電圧の供給線との間
    に接続されている第２のキャパシタと、第２のバイアス
    電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接
    続されている第３のキャパシタとにより、電源電圧の変
    動の交流成分をある割合で、第２の電流源回路の制御電
    圧に供給する手段とを有する請求項６５記載の電圧制御
    発振回路。
  68. 【請求項６８】異なる電源電圧依存性を持つ複数の遅延
    段がリング状に接続される電圧制御発振回路であって、 制御電圧に応じて遅延時間が制御され、第１の電源電圧
    依存性を持つ第１の遅延段と、 上記制御電圧に応じて遅延時間が制御され、上記第１の
    電源電圧依存性と相反する第２の電源電圧依存性を持つ
    第２の遅延段とを有し、上記第１の遅延段と第２の遅延
    段の段数は所定の割合で決まる電圧制御発振回路。
  69. 【請求項６９】上記電圧制御発振回路のジッタが所望の
    目標値以下の遅延時間の間に、上記第１の遅延段と第２
    の遅延段の割合が決定される請求項６８記載の電圧制御
    発振回路。
  70. 【請求項７０】上記第１と第２の遅延段の他に、遅延時
    間の電源電圧依存性が抑制された第３の遅延段が設けら
    れている請求項６８記載の電圧制御発振回路。
  71. 【請求項７１】基準信号と発振信号との位相を比較し、
    当該比較結果に応じた位相差信号を出力する位相比較手
    段と、 上記位相差信号に応じて制御電圧を出力する電圧出力手
    段と、 上記制御電圧に応じて制御された発振周波数で発振し、
    上記発振信号を出力する電圧制御発振回路とを有し、 上記電圧制御発振回路は、請求項５１〜７０記載の電圧
    制御発振回路であるＰＬＬ回路。
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