JPH0661801A - 発振器 - Google Patents
発振器Info
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- JPH0661801A JPH0661801A JP21015392A JP21015392A JPH0661801A JP H0661801 A JPH0661801 A JP H0661801A JP 21015392 A JP21015392 A JP 21015392A JP 21015392 A JP21015392 A JP 21015392A JP H0661801 A JPH0661801 A JP H0661801A
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Abstract
(57)【要約】
【目的】 発振周波数が電源電圧に依存しない発振器を
得ること。 【構成】 第１の遅延回路Ｃ１において、トランジスタ
Ｑ９，Ｑ１０で構成されたインバータの出力信号の振幅
はトランジスタＱ７，Ｑ８で制御する。前記インバータ
の出力電流はトランジスタＱ５，Ｑ６によって制御す
る。電源１の電圧変動に伴うインバータの出力電流の変
化による信号遅延時間の変化をトランジスタＱ９，Ｑ１
０のゲート電圧を電源電圧に応じて変えることによって
打ち消す。 【効果】 遅延回路Ｃ１〜Ｃ７の信号遅延時間を電源電
圧の変動に関わらず一定に保ち、リングオシレータの発
振周波数の電圧依存性を小さくする。
得ること。 【構成】 第１の遅延回路Ｃ１において、トランジスタ
Ｑ９，Ｑ１０で構成されたインバータの出力信号の振幅
はトランジスタＱ７，Ｑ８で制御する。前記インバータ
の出力電流はトランジスタＱ５，Ｑ６によって制御す
る。電源１の電圧変動に伴うインバータの出力電流の変
化による信号遅延時間の変化をトランジスタＱ９，Ｑ１
０のゲート電圧を電源電圧に応じて変えることによって
打ち消す。 【効果】 遅延回路Ｃ１〜Ｃ７の信号遅延時間を電源電
圧の変動に関わらず一定に保ち、リングオシレータの発
振周波数の電圧依存性を小さくする。
Description
【０００１】
【産業上の利用分野】この発明は、インバータを多段に
接続して成る発振器に関し、特に発振周波数の電源電圧
依存性を小さくした発振器に関するものである。
接続して成る発振器に関し、特に発振周波数の電源電圧
依存性を小さくした発振器に関するものである。
【０００２】
【従来の技術】ＬＳＩの内部動作用クロックは一般に外
付けの水晶振動子を用いて生成されることが多い。しか
し、オンチップオシレータが十分な精度を持ち要求され
る精度が満たされるならば、オンチップオシレータを用
いた方がコスト、実装密度等の点で有利である。
付けの水晶振動子を用いて生成されることが多い。しか
し、オンチップオシレータが十分な精度を持ち要求され
る精度が満たされるならば、オンチップオシレータを用
いた方がコスト、実装密度等の点で有利である。
【０００３】図３は従来のオンチップオシレータを示す
図である。図において、１は電源、２は接地、３は参照
電圧Ｖ１を出力する定電圧源、Ａ１は参照電圧Ｖ１を非
反転入力端子に入力する演算増幅器、４は一方端を接地
し、他方端を演算増幅器Ａ１の反転入力端子に接続した
抵抗、Ｑ１は抵抗４の一方端にソースを接続し、演算増
幅器Ａ１の出力をゲートに入力するＮＭＯＳトランジス
タである。定電圧源３、演算増幅器Ａ１、抵抗４及びＮ
ＭＯＳトランジスタＱ１で構成されたこの部分は、ＮＭ
ＯＳトランジスタＱ１及び抵抗４を通して一定の電流Ｉ
１を流す定電流源として働く。
図である。図において、１は電源、２は接地、３は参照
電圧Ｖ１を出力する定電圧源、Ａ１は参照電圧Ｖ１を非
反転入力端子に入力する演算増幅器、４は一方端を接地
し、他方端を演算増幅器Ａ１の反転入力端子に接続した
抵抗、Ｑ１は抵抗４の一方端にソースを接続し、演算増
幅器Ａ１の出力をゲートに入力するＮＭＯＳトランジス
タである。定電圧源３、演算増幅器Ａ１、抵抗４及びＮ
ＭＯＳトランジスタＱ１で構成されたこの部分は、ＮＭ
ＯＳトランジスタＱ１及び抵抗４を通して一定の電流Ｉ
１を流す定電流源として働く。
【０００４】Ｑ２は電源１にソースを接続し、ＮＭＯＳ
トランジスタＱ１のドレインにゲート及びドレインを接
続したＰＭＯＳトランジスタ、Ｑ３は電源１にソースを
接続し、ＰＭＯＳトランジスタＱ２のゲートにゲートを
接続したＰＭＯＳトランジスタである。ＰＭＯＳトラン
ジスタＱ２，Ｑ３はカレントミラー回路を構成してい
る。そのため、ＰＭＯＳトランジスタＱ２に流れる電流
Ｉ１と同じ大きさの電流Ｉ２がＰＭＯＳトランジスタＱ
３のソース・ゲート間にも流れる。
トランジスタＱ１のドレインにゲート及びドレインを接
続したＰＭＯＳトランジスタ、Ｑ３は電源１にソースを
接続し、ＰＭＯＳトランジスタＱ２のゲートにゲートを
接続したＰＭＯＳトランジスタである。ＰＭＯＳトラン
ジスタＱ２，Ｑ３はカレントミラー回路を構成してい
る。そのため、ＰＭＯＳトランジスタＱ２に流れる電流
Ｉ１と同じ大きさの電流Ｉ２がＰＭＯＳトランジスタＱ
３のソース・ゲート間にも流れる。
【０００５】Ｑ４は接地２にソースを接続し、ＰＭＯＳ
トランジスタＱ３のドレインにゲート及びドレインを接
続したＮＭＯＳトランジスタである。Ｑ６は接地２にソ
ースを接続し、ＮＭＯＳトランジスタＱ４のゲートにゲ
ートを接続したＮＭＯＳトランジスタである。そして、
電流Ｉ２によって決まるＮＭＯＳトランジスタＱ４のゲ
ート・ソース間電圧をバイアス電圧としてＮＭＯＳトラ
ンジスタＱ６のゲートに与えている。Ｑ５は電源１にソ
ースを接続し、ＰＭＯＳトランジスタＱ２のゲートにゲ
ートを接続したＰＭＯＳトランジスタである。そして、
電流Ｉ１によって決まるＰＭＯＳトランジスタＱ２のゲ
ート・ソース間電圧をバイアス電圧としてＰＭＯＳトラ
ンジスタＱ５のゲートに与えている。
トランジスタＱ３のドレインにゲート及びドレインを接
続したＮＭＯＳトランジスタである。Ｑ６は接地２にソ
ースを接続し、ＮＭＯＳトランジスタＱ４のゲートにゲ
ートを接続したＮＭＯＳトランジスタである。そして、
電流Ｉ２によって決まるＮＭＯＳトランジスタＱ４のゲ
ート・ソース間電圧をバイアス電圧としてＮＭＯＳトラ
ンジスタＱ６のゲートに与えている。Ｑ５は電源１にソ
ースを接続し、ＰＭＯＳトランジスタＱ２のゲートにゲ
ートを接続したＰＭＯＳトランジスタである。そして、
電流Ｉ１によって決まるＰＭＯＳトランジスタＱ２のゲ
ート・ソース間電圧をバイアス電圧としてＰＭＯＳトラ
ンジスタＱ５のゲートに与えている。
【０００６】Ｑ７はノードＮ１でＰＭＯＳトランジスタ
Ｑ５のドレインにソースを接続し、接地２にドレインを
接続し、ゲートに電源電位ＶDDと接地電位ＧＮＤとの中
間の電位ＶDD／２を入力するＰＭＯＳトランジスタであ
る。ノードＮ１の電位は、ＰＭＯＳトランジスタＱ７に
よって与えられ、ＰＭＯＳトランジスタＱ７のゲート電
位にＰＭＯＳトランジスタＱ７のゲート・ソース間電圧
を加えた値になる。また、ノードＮ２でＱ８はＮＭＯＳ
トランジスタＱ６のドレインにソースを接続し、電源１
にドレインを接続し、ゲートに電源電位ＶDDと接地電位
ＧＮＤとの中間の電位ＶDD／２を入力するＮＭＯＳトラ
ンジスタである。ノードＮ２の電位はＮＭＯＳトランジ
スタＱ８によって与えられ、ＮＭＯＳトランジスタＱ８
のゲート電位にＮＭＯＳトランジスタＱ８のゲート・ソ
ース間電圧を加えた値になる。
Ｑ５のドレインにソースを接続し、接地２にドレインを
接続し、ゲートに電源電位ＶDDと接地電位ＧＮＤとの中
間の電位ＶDD／２を入力するＰＭＯＳトランジスタであ
る。ノードＮ１の電位は、ＰＭＯＳトランジスタＱ７に
よって与えられ、ＰＭＯＳトランジスタＱ７のゲート電
位にＰＭＯＳトランジスタＱ７のゲート・ソース間電圧
を加えた値になる。また、ノードＮ２でＱ８はＮＭＯＳ
トランジスタＱ６のドレインにソースを接続し、電源１
にドレインを接続し、ゲートに電源電位ＶDDと接地電位
ＧＮＤとの中間の電位ＶDD／２を入力するＮＭＯＳトラ
ンジスタである。ノードＮ２の電位はＮＭＯＳトランジ
スタＱ８によって与えられ、ＮＭＯＳトランジスタＱ８
のゲート電位にＮＭＯＳトランジスタＱ８のゲート・ソ
ース間電圧を加えた値になる。
【０００７】Ｑ９はノードＮ１にソースを接続したＰＭ
ＯＳトランジスタである。Ｑ１０はノードＮ２にソース
を接続し、ＰＭＯＳトランジスタＱ９のゲートにゲート
を接続し、ＰＭＯＳトランジスタＱ９のドレインにドレ
インを接続したＮＭＯＳトランジスタである。ＰＭＯＳ
トランジスタＱ９及びＮＭＯＳトランジスタＱ１０はイ
ンバータを構成している。前記のＰＭＯＳトランジスタ
Ｑ５及びＮＭＯＳトランジスタＱ６はインバータを構成
するトランジスタＱ９，Ｑ１０のドレイン電流を制御す
るためのトランジスタである。また、ＰＭＯＳトランジ
スタＱ７及びＮＭＯＳトランジスタＱ８はトランジスタ
Ｑ９，Ｑ１０で構成されたインバータの振幅を制御する
ためのトランジスタである。
ＯＳトランジスタである。Ｑ１０はノードＮ２にソース
を接続し、ＰＭＯＳトランジスタＱ９のゲートにゲート
を接続し、ＰＭＯＳトランジスタＱ９のドレインにドレ
インを接続したＮＭＯＳトランジスタである。ＰＭＯＳ
トランジスタＱ９及びＮＭＯＳトランジスタＱ１０はイ
ンバータを構成している。前記のＰＭＯＳトランジスタ
Ｑ５及びＮＭＯＳトランジスタＱ６はインバータを構成
するトランジスタＱ９，Ｑ１０のドレイン電流を制御す
るためのトランジスタである。また、ＰＭＯＳトランジ
スタＱ７及びＮＭＯＳトランジスタＱ８はトランジスタ
Ｑ９，Ｑ１０で構成されたインバータの振幅を制御する
ためのトランジスタである。
【０００８】Ｃ１はトランジスタＱ５〜Ｑ１０で構成さ
れた第１の遅延回路である。Ｃ２〜Ｃ７は第１の遅延回
路Ｃ１と同じ構成の第２〜第７の遅延回路であり、第１
〜第７の遅延回路Ｃ１〜Ｃ７は直列に接続してリングオ
シレータを構成している。
れた第１の遅延回路である。Ｃ２〜Ｃ７は第１の遅延回
路Ｃ１と同じ構成の第２〜第７の遅延回路であり、第１
〜第７の遅延回路Ｃ１〜Ｃ７は直列に接続してリングオ
シレータを構成している。
【０００９】次に動作について説明する。第１〜第７の
遅延回路Ｃ１〜Ｃ７から成るリングオシレータの発振周
波数は各遅延回路Ｃ１〜Ｃ７の入力容量、遅延回路Ｃ１
におけるバイアス電流Ｉ３，Ｉ４を流すＰＭＯＳトラン
ジスタＱ５及びＮＭＯＳトランジスタＱ６ならびに前記
トランジスタＱ５，Ｑ６に相等する遅延回路Ｃ２〜Ｃ７
のトランジスタの駆動力、各遅延回路Ｃ１〜Ｃ７のイン
バータの振幅等で決定される。このうち電源電圧に大き
く依存しているのはバイアス電流である。
遅延回路Ｃ１〜Ｃ７から成るリングオシレータの発振周
波数は各遅延回路Ｃ１〜Ｃ７の入力容量、遅延回路Ｃ１
におけるバイアス電流Ｉ３，Ｉ４を流すＰＭＯＳトラン
ジスタＱ５及びＮＭＯＳトランジスタＱ６ならびに前記
トランジスタＱ５，Ｑ６に相等する遅延回路Ｃ２〜Ｃ７
のトランジスタの駆動力、各遅延回路Ｃ１〜Ｃ７のイン
バータの振幅等で決定される。このうち電源電圧に大き
く依存しているのはバイアス電流である。
【００１０】まず、第１の遅延回路Ｃ１への入力信号Ｉ
Ｎが“Ｈ”から“Ｌ”へ変化すると、ＰＭＯＳトランジ
スタＱ９がオンして電流Ｉ３がＰＭＯＳトランジスタ１
０を通して第２の遅延回路Ｃ２の入力へと流れる。この
電流Ｉ３によって第２の遅延回路の入力容量が充電さ
れ、第１の遅延回路の出力端の電位が上昇する。出力端
の電位はノードＮ１の電位と等しく、ノードＮ１の電位
がＰＭＯＳトランジスタＱ７のゲートの電位より高くな
りＰＭＯＳトランジスタＱ７のしきい値電圧を越えると
ＰＭＯＳトランジスタＱ７がオンする。そしてＰＭＯＳ
トランジスタＱ７がオンすると電流Ｉ３はすべてＰＭＯ
ＳトランジスタＱ７に流れるためノードＮ１の電位はそ
れ以上上昇しなくなり、すなわち、インバータの出力電
圧もその値以上には上がらない。
Ｎが“Ｈ”から“Ｌ”へ変化すると、ＰＭＯＳトランジ
スタＱ９がオンして電流Ｉ３がＰＭＯＳトランジスタ１
０を通して第２の遅延回路Ｃ２の入力へと流れる。この
電流Ｉ３によって第２の遅延回路の入力容量が充電さ
れ、第１の遅延回路の出力端の電位が上昇する。出力端
の電位はノードＮ１の電位と等しく、ノードＮ１の電位
がＰＭＯＳトランジスタＱ７のゲートの電位より高くな
りＰＭＯＳトランジスタＱ７のしきい値電圧を越えると
ＰＭＯＳトランジスタＱ７がオンする。そしてＰＭＯＳ
トランジスタＱ７がオンすると電流Ｉ３はすべてＰＭＯ
ＳトランジスタＱ７に流れるためノードＮ１の電位はそ
れ以上上昇しなくなり、すなわち、インバータの出力電
圧もその値以上には上がらない。
【００１１】次に第１の遅延回路Ｃ１への入力信号ＩＮ
が“Ｌ”から“Ｈ”へ変化すると、ＮＭＯＳトランジス
タＱ１０がオンして電流Ｉ４がＮＭＯＳトランジスタＱ
１０を通して第２の遅延回路Ｃ２の入力から流出する。
この電流Ｉ４によって第２の遅延回路の入力容量が放電
され第１の遅延回路の出力端の電位が下降する。出力端
の電位はノードＮ２の電位と等しく、ノードＮ２の電位
がＮＭＯＳトランジスタＱ８のゲート電位より低くな
り、ＮＭＯＳトランジスタＱ８のしきい値電圧を越える
とＮＭＯＳトランジスタＱ８がオンする。そしてＮＭＯ
ＳトランジスタＱ８がオンすると電流Ｉ４は全てＮＭＯ
ＳトランジスタＱ８を通して電源１より流れ込み、ノー
ドＮ２の電位はそれ以上下降しなくなり、すなわちイン
バータの出力電圧もその値以下には下がらない。
が“Ｌ”から“Ｈ”へ変化すると、ＮＭＯＳトランジス
タＱ１０がオンして電流Ｉ４がＮＭＯＳトランジスタＱ
１０を通して第２の遅延回路Ｃ２の入力から流出する。
この電流Ｉ４によって第２の遅延回路の入力容量が放電
され第１の遅延回路の出力端の電位が下降する。出力端
の電位はノードＮ２の電位と等しく、ノードＮ２の電位
がＮＭＯＳトランジスタＱ８のゲート電位より低くな
り、ＮＭＯＳトランジスタＱ８のしきい値電圧を越える
とＮＭＯＳトランジスタＱ８がオンする。そしてＮＭＯ
ＳトランジスタＱ８がオンすると電流Ｉ４は全てＮＭＯ
ＳトランジスタＱ８を通して電源１より流れ込み、ノー
ドＮ２の電位はそれ以上下降しなくなり、すなわちイン
バータの出力電圧もその値以下には下がらない。
【００１２】上記のようにインバータの振幅はＰＭＯＳ
トランジスタＱ７及びＮＭＯＳトランジスタＱ８のゲー
ト電位であるＶDD／２を中心として、ＰＭＯＳトランジ
スタＱ７及びＮＭＯＳトランジスタＱ８のしきい値電圧
を加減した値となる。従って、トランジスタＱ７，Ｑ８
のゲート・ソース間電圧によって決まり、電源電圧によ
らず一定である。
トランジスタＱ７及びＮＭＯＳトランジスタＱ８のゲー
ト電位であるＶDD／２を中心として、ＰＭＯＳトランジ
スタＱ７及びＮＭＯＳトランジスタＱ８のしきい値電圧
を加減した値となる。従って、トランジスタＱ７，Ｑ８
のゲート・ソース間電圧によって決まり、電源電圧によ
らず一定である。
【００１３】一方、ＰＭＯＳトランジスタＱ５及びＮＭ
ＯＳトランジスタＱ６はバイアス電流Ｉ３，Ｉ４を制御
しているが、電源１の電圧が変動するとトランジスタＱ
５，Ｑ６のソース・ドレイン間電圧が変わるため、バイ
アス電流Ｉ３，Ｉ４が変化する。例えばバイアス電流が
大きくなると次段の入力容量を充電する時間が短くな
り、各遅延回路Ｃ１〜Ｃ７の信号遅延時間が長くなり、
発振器の発振周波数は高くなる。この様子を図４に示
す。図４より参照電圧Ｖ１の値により多少の変動はある
が、電源電圧ＶDDが２〜４Ｖへと増加するに従って発振
周波数も２００〜３５０ＭＨｚへと増加している。
ＯＳトランジスタＱ６はバイアス電流Ｉ３，Ｉ４を制御
しているが、電源１の電圧が変動するとトランジスタＱ
５，Ｑ６のソース・ドレイン間電圧が変わるため、バイ
アス電流Ｉ３，Ｉ４が変化する。例えばバイアス電流が
大きくなると次段の入力容量を充電する時間が短くな
り、各遅延回路Ｃ１〜Ｃ７の信号遅延時間が長くなり、
発振器の発振周波数は高くなる。この様子を図４に示
す。図４より参照電圧Ｖ１の値により多少の変動はある
が、電源電圧ＶDDが２〜４Ｖへと増加するに従って発振
周波数も２００〜３５０ＭＨｚへと増加している。
【００１４】
【発明が解決しようとする課題】従来の発振器は以上の
ように構成されているので、電源電圧の変動に伴って発
振周波数が変動するという問題点があった。
ように構成されているので、電源電圧の変動に伴って発
振周波数が変動するという問題点があった。
【００１５】この発明は上記のような問題点を解消する
ためになされたもので電源電圧が変動しても発振周波数
が一定な発振器を得ることを目的とする。
ためになされたもので電源電圧が変動しても発振周波数
が一定な発振器を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る発振器
は、基準となる電圧を入力し、第１及び第２のバイアス
電圧を出力するバイアス電圧発生回路と、前記バイアス
電圧発生回路に各々接続され、リング状につながれ、前
記第１及び第２のバイアス電圧によって動作する複数の
遅延回路とを備え、各々の前記遅延回路は、第１の電源
に一方電極を接続し、前記バイアス電圧発生回路に制御
電極を接続して前記第１のバイアス電圧を前記制御電極
に入力する第１のトランジスタと、前記第１のトランジ
スタの他方電極に一方電極を接続し、第２の電源に他方
電極を接続した第２のトランジスタと、前記第２の電源
に一方電極を接続し、前記バイアス電圧発生回路に制御
電極を接続して前記第２のバイアス電圧を前記制御電極
に入力する第３のトランジスタと、前記第３のトランジ
スタの他方電極に一方電極を接続し、前記第１の電源に
他方電極を接続した第４のトランジスタと、前記第１の
トランジスタの他方電極と前記第３のトランジスタの他
方電極との間に接続し、前記第１及び第３のトランジス
タの他方電極間の電位差を動作電圧とするインバータと
を備え、前記第１及び第２の電源間の電位差を分割して
異なる電位をそれぞれ前記第２及び第４のトランジスタ
の制御電極に与えることを特徴とする。
は、基準となる電圧を入力し、第１及び第２のバイアス
電圧を出力するバイアス電圧発生回路と、前記バイアス
電圧発生回路に各々接続され、リング状につながれ、前
記第１及び第２のバイアス電圧によって動作する複数の
遅延回路とを備え、各々の前記遅延回路は、第１の電源
に一方電極を接続し、前記バイアス電圧発生回路に制御
電極を接続して前記第１のバイアス電圧を前記制御電極
に入力する第１のトランジスタと、前記第１のトランジ
スタの他方電極に一方電極を接続し、第２の電源に他方
電極を接続した第２のトランジスタと、前記第２の電源
に一方電極を接続し、前記バイアス電圧発生回路に制御
電極を接続して前記第２のバイアス電圧を前記制御電極
に入力する第３のトランジスタと、前記第３のトランジ
スタの他方電極に一方電極を接続し、前記第１の電源に
他方電極を接続した第４のトランジスタと、前記第１の
トランジスタの他方電極と前記第３のトランジスタの他
方電極との間に接続し、前記第１及び第３のトランジス
タの他方電極間の電位差を動作電圧とするインバータと
を備え、前記第１及び第２の電源間の電位差を分割して
異なる電位をそれぞれ前記第２及び第４のトランジスタ
の制御電極に与えることを特徴とする。
【００１７】
【作用】この発明における第２及び第４のトランジスタ
は、第１及び第２の電源間の電位差を分割してそれぞれ
異なる電位を与えられているため、第１及び第２の電源
間の電位差が変わると、それぞれの制御電極電位の差が
第１及び第２の電源の電位差の変化に応じて変化する。
一方、第１及び第２の電源間の電位差の変動に伴い、第
１及び第３のトランジスタの出力電流が変化する。第１
及び第２の電源間の電位差の変動に伴って第１及び第３
のトランジスタの出力電流が変化したときに、第２及び
第４のトランジスタの制御電極電位の差を変化させてイ
ンバータの振幅を変化させて第１及び第３のトランジス
タの出力電流の変化による影響を打ち消して、遅延回路
の信号遅延時間が変化しないようにすることができる。
は、第１及び第２の電源間の電位差を分割してそれぞれ
異なる電位を与えられているため、第１及び第２の電源
間の電位差が変わると、それぞれの制御電極電位の差が
第１及び第２の電源の電位差の変化に応じて変化する。
一方、第１及び第２の電源間の電位差の変動に伴い、第
１及び第３のトランジスタの出力電流が変化する。第１
及び第２の電源間の電位差の変動に伴って第１及び第３
のトランジスタの出力電流が変化したときに、第２及び
第４のトランジスタの制御電極電位の差を変化させてイ
ンバータの振幅を変化させて第１及び第３のトランジス
タの出力電流の変化による影響を打ち消して、遅延回路
の信号遅延時間が変化しないようにすることができる。
【００１８】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、Ｒ１は一方端を電源１に接続した
抵抗、Ｒ２はノードＮ３で抵抗Ｒ１の他方端に一方端を
接続した抵抗、Ｒ３はノードＮ４で抵抗Ｒ２の他方端に
一方端を接続した抵抗である。その他図３と同一符号は
図３と同一もしくは相当する部分を示す。第１の遅延回
路Ｃ１のＰＭＯＳトランジスタＱと７のゲートはノード
Ｎ４に接続されている。またＮＭＯＳトランジスタＱ８
のゲートはノードＮ３に接続されている。そのため、Ｐ
ＭＯＳトランジスタＱ７のゲート電圧は抵抗Ｒ２，Ｒ３
の値によって決まり、ＮＭＯＳトランジスタＱ８のゲー
ト電圧は抵抗Ｒ３の値によって決まる。
する。図１において、Ｒ１は一方端を電源１に接続した
抵抗、Ｒ２はノードＮ３で抵抗Ｒ１の他方端に一方端を
接続した抵抗、Ｒ３はノードＮ４で抵抗Ｒ２の他方端に
一方端を接続した抵抗である。その他図３と同一符号は
図３と同一もしくは相当する部分を示す。第１の遅延回
路Ｃ１のＰＭＯＳトランジスタＱと７のゲートはノード
Ｎ４に接続されている。またＮＭＯＳトランジスタＱ８
のゲートはノードＮ３に接続されている。そのため、Ｐ
ＭＯＳトランジスタＱ７のゲート電圧は抵抗Ｒ２，Ｒ３
の値によって決まり、ＮＭＯＳトランジスタＱ８のゲー
ト電圧は抵抗Ｒ３の値によって決まる。
【００１９】例えば、抵抗Ｒ１〜Ｒ３の抵抗値の比が
９：２：９であったとする。電源電圧ＶDDが４Ｖのと
き、接地２とノード３の間の電圧は２．２Ｖであり、接
地２とノード４の間の電圧は１．８Ｖである。トランジ
スタＱ７，Ｑ８のしきい値電圧を０．７Ｖとするとイン
バータの振幅は１．８ＶPPとなる。そして、電源電圧Ｖ
DDが２Ｖになると接地２とノード３との間の電圧は１．
１Ｖであり、接地２とノード４との間の電圧は０．９Ｖ
であるから、インバータの振幅は１．６ＶPPと小さくな
る。インバータの振幅を小さくすることでバイアス電流
Ｉ３，Ｉ４が小さくなって遅延回路の遅延時間が長くな
り、発振周波数が低くなるのを防止する。図２は、抵抗
Ｒ１〜Ｒ３の抵抗値の比を９：２：９にしたときの発振
周波数の電源電圧依存性を示すグラフである。
９：２：９であったとする。電源電圧ＶDDが４Ｖのと
き、接地２とノード３の間の電圧は２．２Ｖであり、接
地２とノード４の間の電圧は１．８Ｖである。トランジ
スタＱ７，Ｑ８のしきい値電圧を０．７Ｖとするとイン
バータの振幅は１．８ＶPPとなる。そして、電源電圧Ｖ
DDが２Ｖになると接地２とノード３との間の電圧は１．
１Ｖであり、接地２とノード４との間の電圧は０．９Ｖ
であるから、インバータの振幅は１．６ＶPPと小さくな
る。インバータの振幅を小さくすることでバイアス電流
Ｉ３，Ｉ４が小さくなって遅延回路の遅延時間が長くな
り、発振周波数が低くなるのを防止する。図２は、抵抗
Ｒ１〜Ｒ３の抵抗値の比を９：２：９にしたときの発振
周波数の電源電圧依存性を示すグラフである。
【００２０】シュミレーション等により図２に示したよ
うに発振周波数が電源電圧ＶDDによらないような抵抗比
を選ぶことによって、電源電圧が変動しても発振周波数
の安定した発振器が得られる。
うに発振周波数が電源電圧ＶDDによらないような抵抗比
を選ぶことによって、電源電圧が変動しても発振周波数
の安定した発振器が得られる。
【００２１】なお、上記実施例では、ＭＯＳトランジス
タを用いて発振器を構成したが、トランジスタはＭＯＳ
トランジスタに限らず他のトランジスタでもよく上記実
施例と同様の効果を奏する。また、上記実施例では、イ
ンバータをＣＭＯＳにより構成したが、インバータの構
成は他の構成であってもよく、上記実施例と同様の効果
を奏する。
タを用いて発振器を構成したが、トランジスタはＭＯＳ
トランジスタに限らず他のトランジスタでもよく上記実
施例と同様の効果を奏する。また、上記実施例では、イ
ンバータをＣＭＯＳにより構成したが、インバータの構
成は他の構成であってもよく、上記実施例と同様の効果
を奏する。
【００２２】
【発明の効果】以上のように、この発明の発振器によれ
ば、各々の遅延回路は、第１のトランジスタの他方電極
に一方電極を接続し、第２の電源に他方電極を接続した
第２のトランジスタと、第３のトランジスタの他方電極
に一方電極を接続し、第１の電源に他方電極を接続した
第４のトランジスタとを備えて構成され、第１及び第２
の電源間の電位差を分割してそれぞれ異なる電位を第２
及び第４のトランジスタの制御電極に与えるので、遅延
回路の信号遅延時間を第１及び第２の電源電圧によらず
一定に保つことができ、発振器の発振周波数が電源電圧
に依存する度合いを極めて小さくすることができるとい
う効果がある。
ば、各々の遅延回路は、第１のトランジスタの他方電極
に一方電極を接続し、第２の電源に他方電極を接続した
第２のトランジスタと、第３のトランジスタの他方電極
に一方電極を接続し、第１の電源に他方電極を接続した
第４のトランジスタとを備えて構成され、第１及び第２
の電源間の電位差を分割してそれぞれ異なる電位を第２
及び第４のトランジスタの制御電極に与えるので、遅延
回路の信号遅延時間を第１及び第２の電源電圧によらず
一定に保つことができ、発振器の発振周波数が電源電圧
に依存する度合いを極めて小さくすることができるとい
う効果がある。
【図１】この発明の一実施例による発振器の構成を示す
回路図である。
回路図である。
【図２】図１に示した発振器の発振周波数の電源電圧依
存性を示す図である。
存性を示す図である。
【図３】従来の発振器の構成を示す回路図である。
【図４】従来の発振器の発振周波数の電源電圧依存性を
示す図である。
示す図である。
１ 電源 ２ 接地 ３ 定電圧源 ４ 抵抗 Ａ１ 演算増幅器 Ｑ１〜Ｑ１０ トランジスタ Ｒ１〜Ｒ３ 抵抗
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】一方、ＰＭＯＳトランジスタＱ５及びＮＭ
ＯＳトランジスタＱ６はバイアス電流Ｉ３，Ｉ４を制御
しているが、電源１の電圧が変動するとトランジスタＱ
５，Ｑ６のソース・ドレイン間電圧が変わるため、バイ
アス電流Ｉ３，Ｉ４が変化する。例えばバイアス電流が
大きくなると次段の入力容量を充電する時間が短くな
り、各遅延回路Ｃ１〜Ｃ７の信号遅延時間が短くなり、
発振器の発振周波数は高くなる。この様子を図４に示
す。図４より参照電圧Ｖ１の値により多少の変動はある
が、電源電圧ＶDDが２〜４Ｖへと増加するに従って発振
周波数も２００〜３５０ＭＨｚへと増加している。
ＯＳトランジスタＱ６はバイアス電流Ｉ３，Ｉ４を制御
しているが、電源１の電圧が変動するとトランジスタＱ
５，Ｑ６のソース・ドレイン間電圧が変わるため、バイ
アス電流Ｉ３，Ｉ４が変化する。例えばバイアス電流が
大きくなると次段の入力容量を充電する時間が短くな
り、各遅延回路Ｃ１〜Ｃ７の信号遅延時間が短くなり、
発振器の発振周波数は高くなる。この様子を図４に示
す。図４より参照電圧Ｖ１の値により多少の変動はある
が、電源電圧ＶDDが２〜４Ｖへと増加するに従って発振
周波数も２００〜３５０ＭＨｚへと増加している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、Ｒ１は一方端を電源１に接続した
抵抗、Ｒ２はノードＮ３で抵抗Ｒ１の他方端に一方端を
接続した抵抗、Ｒ３はノードＮ４で抵抗Ｒ２の他方端に
一方端を接続した抵抗である。その他図３と同一符号は
図３と同一もしくは相当する部分を示す。第１の遅延回
路Ｃ１のＰＭＯＳトランジスタＱ７のゲートはノードＮ
４に接続されている。またＮＭＯＳトランジスタＱ８の
ゲートはノードＮ３に接続されている。そのため、ＰＭ
ＯＳトランジスタＱ７のゲート電圧は抵抗Ｒ２，Ｒ３の
値によって決まり、ＮＭＯＳトランジスタＱ８のゲート
電圧は抵抗Ｒ３の値によって決まる。
する。図１において、Ｒ１は一方端を電源１に接続した
抵抗、Ｒ２はノードＮ３で抵抗Ｒ１の他方端に一方端を
接続した抵抗、Ｒ３はノードＮ４で抵抗Ｒ２の他方端に
一方端を接続した抵抗である。その他図３と同一符号は
図３と同一もしくは相当する部分を示す。第１の遅延回
路Ｃ１のＰＭＯＳトランジスタＱ７のゲートはノードＮ
４に接続されている。またＮＭＯＳトランジスタＱ８の
ゲートはノードＮ３に接続されている。そのため、ＰＭ
ＯＳトランジスタＱ７のゲート電圧は抵抗Ｒ２，Ｒ３の
値によって決まり、ＮＭＯＳトランジスタＱ８のゲート
電圧は抵抗Ｒ３の値によって決まる。
Claims (1)
- 【請求項１】 基準となる電圧を入力し、第１及び第２
のバイアス電圧を出力するバイアス電圧発生回路と、 前記バイアス電圧発生回路に各々接続され、リング状に
つながれ、前記第１及び第２のバイアス電圧によって動
作する複数の遅延回路とを備え、 各々の前記遅延回路は、 第１の電源に一方電極を接続し、前記バイアス電圧発生
回路に制御電極を接続して前記第１のバイアス電圧を前
記制御電極に入力する第１のトランジスタと、 前記第１のトランジスタの他方電極に一方電極を接続
し、第２の電源に他方電極を接続した第２のトランジス
タと、 前記第２の電源に一方電極を接続し、前記バイアス電圧
発生回路に制御電極を接続して前記第２のバイアス電圧
を前記制御電極に入力する第３のトランジスタと、 前記第３のトランジスタの他方電極に一方電極を接続
し、前記第１の電源に他方電極を接続した第４のトラン
ジスタと、 前記第１のトランジスタの他方電極と前記第３のトラン
ジスタの他方電極との間に接続し、前記第１及び第３の
トランジスタの他方電極間の電位差を動作電圧とするイ
ンバータとを備え、 前記第１及び第２の電源間の電位差を分割して異なる電
位をそれぞれ前記第２及び第４のトランジスタの制御電
極に与えることを特徴とする発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015392A JPH0661801A (ja) | 1992-08-06 | 1992-08-06 | 発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015392A JPH0661801A (ja) | 1992-08-06 | 1992-08-06 | 発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661801A true JPH0661801A (ja) | 1994-03-04 |
Family
ID=16584648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21015392A Pending JPH0661801A (ja) | 1992-08-06 | 1992-08-06 | 発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661801A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| US5764110A (en) * | 1996-07-15 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| US5945883A (en) * | 1996-07-15 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| JP2006121250A (ja) * | 2004-10-20 | 2006-05-11 | Nec Kansai Ltd | 発振回路 |
| JP2007074709A (ja) * | 2005-08-11 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
| JP2009017556A (ja) * | 2007-07-03 | 2009-01-22 | Samsung Electro-Mechanics Co Ltd | 周波数可変オシレータ |
| US8502611B2 (en) | 2005-08-11 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
| US20190222203A1 (en) * | 2018-01-16 | 2019-07-18 | Stmicroelectronics S.R.L. | Oscillator circuit, and related integrated circuit |
-
1992
- 1992-08-06 JP JP21015392A patent/JPH0661801A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| US5764110A (en) * | 1996-07-15 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| US5945883A (en) * | 1996-07-15 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
| JP2006121250A (ja) * | 2004-10-20 | 2006-05-11 | Nec Kansai Ltd | 発振回路 |
| JP2007074709A (ja) * | 2005-08-11 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
| US8502611B2 (en) | 2005-08-11 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
| JP2009017556A (ja) * | 2007-07-03 | 2009-01-22 | Samsung Electro-Mechanics Co Ltd | 周波数可変オシレータ |
| US20190222203A1 (en) * | 2018-01-16 | 2019-07-18 | Stmicroelectronics S.R.L. | Oscillator circuit, and related integrated circuit |
| US10630267B2 (en) * | 2018-01-16 | 2020-04-21 | Stmicroelectronics S.R.L. | Oscillator circuit, and related integrated circuit |
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