CN113328732B - 一种延时时间可控的死区时间产生方法及电路 - Google Patents

Abstract

本发明公开了一种延时时间可控的死区时间产生方法及电路，包括以下步骤：基于串联的电阻和电容网络产生振荡时钟，对振荡时钟进行预处理；振荡时钟作为时钟输入并对数据输入信号进行缓冲处理，产生正反相两路输出信号；振荡时钟和预处理后的振荡时钟作为时钟输入，对数据输入信号的上升沿和下降沿进行识别并产生脉冲指示信号；振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号；基于振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，输出的正反信号之间为八倍时钟周期的死区时间。本发明实现了死区延时时间的可调可控。

Description

一种延时时间可控的死区时间产生方法及电路

技术领域

本发明属于半导体集成电路技术领域，具体属于一种延时时间可控的死区时间产生方法及电路。

背景技术

电机驱动器功率驱动管一般采用NMOS-NMOS结构，NMOS的栅极分别是由两个相位相反的信号驱动。功率管由于耐压等需求会寄生较大的栅极电容，这个较大的寄生电容会使功率管在开启或者关断时都有一个较长的充放电过程，这个过程会导致两路相位相反的信号的上升和下降沿出现交叠部分，在交叠部分会出现一个功率管还没有完全关断，但是另一个功率管已经开启的情况，两个功率管同时开启会形成一条从电源到地的一条低阻通路，低阻通路会造成大电流流过功率管，使其烧毁。

为了避免这种情况的发生，需要在相位相反的信号开启状态之间引入一个时间差，当一路信号由高变为低一段时间后，另一路信号才会由低变高，引入的时间即为死区时间。

图1所示为一种传统延时产生电路，由两个延时子模块和两个与门构成，输出的两路信号就会有死区时间。延时单元采用反相器链和电阻电容组成的RC结构，延时时间由反相器链延时和RC时间常数决定，对工艺的依赖性大，同时RC设计确定后无法更改，因此延时时间固定。图2所示为另一种传统延时产生电路，由两个延时子模块和一个与门及一个或门构成，输出的两路信号有死区时间。延时单元采用反相器链结构，延时时间由反相器链延时决定，对工艺的依赖性大，且延时时间固定。

因此需要提供一种电路满足延时时间可调可控并对工艺制造的依赖性很小的功能需求。

发明内容

为了解决现有技术中存在的问题，本发明提供一种延时时间可控的死区时间产生方法及电路，解决目前延时产生电路存在延时时间固定且对工艺制造的依赖性较大的问题。

为实现上述目的，本发明提供如下技术方案：一种延时时间可控的死区时间产生方法，包括以下步骤：

基于串联的电阻和电容网络产生振荡时钟，对振荡时钟进行预处理；

振荡时钟作为时钟输入并对数据输入信号进行缓冲处理，产生正反相两路输出信号；

振荡时钟和预处理后的振荡时钟作为时钟输入，对数据输入信号的上升沿和下降沿进行识别并产生脉冲指示信号；

振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号；

基于振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，输出的正反信号之间为八倍时钟周期的死区时间。

进一步的，所述振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号的具体步骤如下：

振荡时钟作为时钟输入，脉冲指示信号作为复位输入信号，通过脉冲指示信号进行分频控制，使分频从数据输入信号的第一个上升沿和下降沿开始并在后续每个上升沿和下降沿重新分频，得到数据输入信号的上升沿和下降沿关联的时钟八分频信号。

进一步的，所述振荡时钟通过反相器进行预处理。

本发明还提供一种延时时间可控的死区时间产生方法的电路，包括时钟产生模块、输入预处理模块、延时标识产生模块、八分频时钟产生模块和死区延时产生模块；

所述时钟产生模块用于以串联的电阻和电容产生振荡时钟和预处理后的振荡时钟；

所述输入预处理模块用于以振荡时钟作为时钟输入并对数据输入信号进行缓冲处理，产生正反相两路输出信号；

所述延时标识产生模块用于以振荡时钟和预处理后的振荡时钟作为时钟输入，对数据输入信号的上升沿和下降沿进行识别并产生脉冲指示信号；

所述八分频时钟产生模块用于以振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号；

所述死区延时产生模块用于以振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，输出的正反信号之间为八倍时钟周期的死区时间。

进一步的，所述时钟产生模块包括第一电阻R1、第一电容C1、第一反相器INV1、第二反相器INV2和第三反相器INV3；

所述第一电阻R1的一端接入第一反相器INV1的输入端，所述第一电阻R1的另一端接入第一反相器INV1的输出端，所述第一电容C1一端连接第一反相器INV1的输入，第一电容C1另一端接地；第二反相器INV2的输入接第一反相器INV1输出，第二反相器INV2输出CLK信号；第三反相器INV3的输入接第二反相器INV2输出，第三反相器INV3输出/CLK信号。

进一步的，所述CLK信号还能通过RC网络设置。

进一步的，所述输入预处理模块包括第四反相器INV4、第五反相器INV5、第六反相器INV6和第一触发器D1；

第一触发器D1的数据输入端为全局输入DATAIN信号，第一触发器D1的时钟输入端为CLK信号，第一触发器D1的复位输入端为全局RESET信号，第一触发器D1的输出端依次连接第五反相器INV5和第六反相器INV6，所述第六反相器INV6输出DATAIN_H信号；第一触发器D1的输出端还经过第四反相器INV4的缓冲驱动，输出DATAIN_L信号，DATAIN_H和DATAIN_L互为反信号。

进一步的，所述延时标识产生模块包括第七反相器INV7、第八反相器INV8、第二触发器D2、第三触发器D3、第一与非门NAND1和第一或门OR1；

第二触发器D2的数据输入端为DATAIN信号，第二触发器D2的时钟输入端为CLK信号，第二触发器D2的复位输入端为全局RESET信号，第二触发器D2的输出端连接第七反相器INV7的输入、第八反相器INV8的输入及第三触发器D3的数据输入端，第三触发器D3的时钟输入为/CLK信号，第三触发器D3的复位输入端为全局RESET信号；第一与非门NAND1的输入连接有第三触发器D3的输出，第一与非门NAND1的输入还连接有为第八反相器INV8的输出，第一或门OR1的输入分别连接第七反相器INV7的输出、第一与非门NAND1的输出和第三触发器D3的输出，第一或门OR1的输出为FLAG信号。

进一步的，所述八分频时钟产生模块包括第九反相器INV9、第十反相器INV10、第十一反相器INV11、第四触发器D4、第五触发器D5、第六触发器D6和第一与门AND1；

所述第九反相器INV9并联在第四触发器D4上，所述第十反相器INV10并联在第五触发器D5上，所述第十一反相器INV11并联在第六触发器D6上，第四触发器D4、第五触发器D5和第六触发器D6的时钟输入端为CLK信号，第四触发器D4、第五触发器D5和第六触发器D6的复位输入端为FLAG信号，第四触发器D4的反向输出、第五触发器D5的反向输出和第六触发器D6的反向输出作为第一与门AND1的输入，第一与门AND1输出8CLK信号。

进一步的，所述死区延时产生模块包括第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第七触发器D7、第八触发器D8、第二或门OR2和第三或门OR3；

第七触发器D7的数据输入端为第二或门OR2的输出信号，第七触发器D7的时钟输入端为CLK信号，第七触发器D7的复位输入端为DATAIN_H信号；第八触发器D8的数据输入端为第三或门OR3的输出信号，第八触发器D8的时钟输入端为CLK信号，第八触发器D8的复位输入端为DATAIN_L信号；第二或门OR2的输入分别为8CLK信号和第七触发器D7的输出端；第三或门OR3的输入分别为8CLK信号和第八触发器D8的输出端；第七触发器D7的输出经过第十二反相器INV12、第十三反相器INV13的缓冲驱动，输出DATAOUT_H信号，第八触发器D8的输出经过第十四反相器INV14、第十五反相器INV15的缓冲驱动，输出DATAOUT_L信号。

与现有技术相比，本发明至少具有以下有益效果：

本发明提供的一种延时时间可控的死区时间产生方法，通过制造振荡时钟，并对振荡时钟进行预处理，然后将振荡时钟作为时钟输入，在产生脉冲指示信号时将振荡时钟和预处理后的振荡时钟作为时钟输入；此外，对数据输入信号分别进行缓冲处理和上升沿以及下降沿进行识别从而分别产生正反相两路输出信号和脉冲指示信号，通过脉冲指示信号的控制产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号，接着根据初始的振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，使输出的正反信号之间为八倍时钟周期的死区时间，正反信号输出用于驱动PWM转换器的上下开关，死区的存在可以有效的避免上下开关同时打开造成的大电流和功耗，同时死区的延时时间为八倍的时钟周期，仅与振荡时钟周期有关，而时钟周期由外配串联的电容和电阻值决定，与制造工艺无关。不同的电阻、电容值可以产生不同周期的振荡时钟，即可产生不同的延时时间，实现了死区延时时间的可调可控。

进一步的，通过脉冲指示信号进行分频控制，使分频从数据输入信号的第一个上升沿/下降沿开始，并在后续每个上升沿/下降沿重新分频，得到数据输入信号的上升沿和下降沿关联的时钟八分频信号，该八分频信号同时包含数据输入信号的上升沿/下降沿信息和八倍时钟信息，保证了后续数据输出信号上升沿/下降沿处可产生八倍时钟周期的死区延迟时间。

本发明还提供的一种延时时间可控的死区时间产生电路，通过时钟产生模块产生振荡时钟，输入预处理模块产生正反相两路输出信号，延时标识产生模块对数据输入信号的上升沿和下降沿进行识别并产生脉冲指示信号，八分频时钟产生模块在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号，死区延时产生模块用于以振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，输出的正反信号之间为八倍时钟周期的死区时间。整体电路结构以时钟为参考，通过专门的电路结构识别数据输入信号的上升沿和下降沿，并产生与数据输入信号的上升沿和下降沿相关的八倍分频信号，可以对数据输入信号的上升沿和下降沿进行精确的延时处理，最终实现延时时间大小由时钟周期唯一确定。由于整体电路结构中所有信号处理均以时钟为参考，所有信号变化以时钟上升沿为基准，最终产生的死区时间为八倍的时钟周期，延时时间仅与时钟周期有关，整体电路实现了死区延时时间的精确可控。

进一步的，时钟产生模块采用通用的RC振荡原理，利用施密特反相器INV1的高低阈值及RC的充放电原理，在施密特反相器INV1输出端产生锯齿波，从而在INV2输出端产生振荡时钟CLK。该模块的特点是时钟频率由RC的充放电时间决定，通过设置不同的RC大小，可以产生不同的振荡周期。

进一步的，输入预处理模块对输入信号DATAIN进行缓冲预处理，产生正反相两路输出DATAIN_H和DATAIN_L，通过CLK信号的作用，DATAIN_H和DATAIN_L的上升沿和下降沿与CLK上升沿对齐，保证了所有信号的运算处理均以时钟为参考，进一步保证了延时时间的精确可控。

进一步的，延时标识产生模块能够使FLAG信号出现在输入数据信号上升和下降沿，作为分频信号开始标记。保证后续分频从输入信号上升沿/下降沿开始，第二个上升沿/下降沿重新开始分频，且分频信号从高电平开始，是后续八分频时钟产生模块产生精确分频的基础。

进一步的，八分频时钟产生模块能够使FLAG信号进行分频控制，保证分频从输入信号的第一个上升沿/下降沿开始，第二个及后续每个上升沿/下降沿开始重新分频，得到数据输入信号的上升沿和下降沿关联的时钟八分频信号，该八分频信号同时包含数据输入信号的上升沿/下降沿信息和八倍时钟信息，保证死区延时产生模块可以对数据输入信号每个上升沿进行八倍时钟周期的延时时间。

进一步的，死区延时产生模块利用原始时钟信号CLK、时钟八分频信号8CLK及原始输入的正反相两路输出DATAIN_H和DATAIN_L进行运算处理，最终使输出正反信号DATAOUT_H和DATAOUT_L同时为低电平的时间为八倍时钟周期(即死区时间)。由于DATAIN_H作为D7触发器的复位信号，因此DATAOUT_H在CLK和8CLK信号的作用下对DATAIN_H信号的高脉冲上升沿进行延时，同时下降沿保持不变；同理，由于DATAIN_L作为D8触发器的复位信号，因此DATAOUT_L在CLK和8CLK信号的作用下对DATAIN_L信号的高脉冲上升沿进行延时，同时下降沿保持不变，这样DATAOUT_H与DATAOUT_L之间产生了同时为低电平的时间即死区时间。

附图说明

图1为传统的死区产生电路的等效电路图；

图2为另一实施例中传统的死区产生电路的等效电路图；

图3为本发明的死区电路的等效电路图；

图4为本发明的死区产生电路的功能示意图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步的说明。

如图3所示，本发明提供一种延时时间可控的死区时间产生电路，包括：时钟产生模块和输入预处理模块、延时标识产生模块、八分频时钟产生模块及死区延时产生模块。其中

时钟产生模块通过配置的电阻电容网络产生振荡时钟，

输入预处理模块对输入信号进行缓冲处理，产生正反相两路输出；

延时标识产生模块主要对输入信号的上升沿/下降沿进行识别并产生脉冲指示信号；

八分频时钟产生模块在脉冲指示信号的控制下产生与输入信号上升沿/下降沿相关的时钟八分频信号；

死区延时产生模块利用原始时钟信号、时钟八分频信号及原始输入的正反相两路输出进行运算处理，使输出正反信号同时为低电平的时间为八倍时钟周期(即死区时间)。

正反信号输出用于驱动PWM转换器的上下开关，死区的存在可以有效的避免上下开关同时打开造成的大电流和功耗。

在本实施例中，时钟产生模块包括第一电阻R1、第一电容C1、第一反相器INV1、第二反相器INV2和第三反相器INV3；

所述第一电阻R1的一端接入第一反相器INV1的输入端，所述第一电阻R1的另一端接入第一反相器INV1的输出端，所述第一电容C1一端连接第一反相器INV1的输入，第一电容C1另一端接地；第二反相器INV2的输入接第一反相器INV1输出，第二反相器INV2输出CLK信号；第三反相器INV3的输入接第二反相器INV2输出，第三反相器INV3输出/CLK信号。

输入预处理模块包括第四反相器INV4、第五反相器INV5、第六反相器INV6和第一触发器D1；

所述第一触发器D1的数据输入端为全局输入DATAIN信号，第一触发器D1的时钟输入端为CLK信号，第一触发器D1的复位输入端为全局RESET信号，第一触发器D1的输出端依次连接第五反相器INV5和第六反相器INV6，所述第六反相器INV6输出DATAIN_H信号；第一触发器D1的输出端还经过第四反相器INV4的缓冲驱动，输出DATAIN_L信号，DATAIN_H和DATAIN_L互为反信号。

具体的，本发明中的时钟产生模块采用通用的RC振荡原理，利用施密特反相器INV1的高低阈值及RC的充放电原理，在施密特反相器INV1输出端产生锯齿波，从而在INV2输出端产生振荡时钟CLK。振荡时钟CLK的频率由电阻电容的大小决定。输入预处理模块对输入信号DATAIN进行缓冲预处理，产生正反相两路输出DATAIN_H和DATAIN_L，通过CLK信号的作用，DATAIN_H和DATAIN_L的上升沿和下降沿与CLK上升沿对齐。

在本实施例中，延时标识产生模块包括第七反相器INV7、第八反相器INV8、第二触发器D2、第三触发器D3、第一与非门NAND1、第一或门OR1。其中第二触发器D2的数据输入端为DATAIN信号，第二触发器D2的时钟输入端为CLK信号，第二触发器D2的复位输入端为全局RESET信号，第二触发器D2的输出端为第七反相器INV7的输入、第八反相器INV8的输入及第三触发器D3的数据输入端，第三触发器D3的时钟输入为/CLK信号，第三触发器D3的复位输入端为全局RESET信号；第一与非门NAND1的一个输入为第三触发器D3的输出，另一个输入为第八反相器INV8的输出，第一或门OR1的三个输入分别为第七反相器INV7的输出、第一与非门NAND1的输出和第三触发器D3的输出，第一或门OR1的输出为FLAG信号。

具体的，延时标识产生模块主要对输入信号DATAIN的上升/下降沿进行识别并产生脉冲指示信号FLAG；FLAG信号的周期为输入信号DATAIN周期的一半；脉冲宽度为CLK周期的一半。FLAG信号出现在输入数据信号上升和下降沿，作为分频信号开始标记。保证后续分频从输入信号上升沿开始，第二个上升沿重新开始分频，且分频信号从高电平开始。

在本实施例中，八分频时钟产生模块包括第九反相器INV9、第十反相器INV10、第十一反相器INV11、第四触发器D4、第五触发器D5、第六触发器D6、第一与门AND1。其中第四触发器D4和第九反相器INV9构成二分频电路，第五触发器D5和第十反相器INV10构成二分频电路，第六触发器D6和第十一反相器INV11构成二分频电路；第四触发器D4、第五触发器D5、第六触发器D6的时钟输入端为CLK信号，第四触发器D4、第五触发器D5、第六触发器D6的复位输入端为FLAG信号，第四触发器D4的反向输出、第五触发器D5的反向输出和第六触发器D6的反向输出作为第一与门AND1的输入，第一与门AND1输出8CLK信号。

具体的，八分频时钟产生模块在脉冲指示信号FLAG的控制下产生与输入信号上升/下降沿相关的八分频信号8CLK。基本工作原理为：CLK信号由D触发器分频至2CLK、4CLK和8CLK，之后2CLK、4CLK、8CLK信号进行与操作，输出脉冲宽度为CLK、脉冲周期为8CLK的周期信号。FLAG信号进行分频控制，保证分频从输入信号的第一个上升沿/下降沿开始，第二个及后续每个上升沿/下降沿开始重新分频。

在本实施例中，死区延时产生模块包括第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第七触发器D7、第八触发器D8、第二或门OR2、第三或门OR3。其中第七触发器D7的数据输入端为第二或门OR2的输出信号，第七触发器D7的时钟输入端为CLK信号，第七触发器D7的复位输入端为DATAIN_H信号；其中第八触发器D8的数据输入端为第三或门OR3的输出信号，第八触发器D8的时钟输入端为CLK信号，第八触发器D8的复位输入端为DATAIN_L信号；第二或门OR2的输入分别为8CLK信号和第七触发器D7的输出端；第三或门OR3的输入分别为8CLK信号和第八触发器D8的输出端；第七触发器D7的输出经过第十二反相器INV12、第十三反相器INV13的缓冲驱动，输出DATAOUT_H信号，第八触发器D8的输出经过第十四反相器INV14、第十五反相器INV15的缓冲驱动，输出DATAOUT_L信号。

具体的，死区延时产生模块利用原始时钟信号CLK、时钟八分频信号8CLK及原始输入的正反相两路输出DATAIN_H和DATAIN_L进行运算处理：DATAIN_H第一个上升沿/下降沿到来后，经过八倍的时钟周期，8CLK信号高脉冲到来，作为触发器D7的输入，触发器D7输出跟随8CLK信号高脉冲变高，由于8CLK信号脉冲宽度为CLK周期，之后8CLK信号保持低电平，由于或门OR2的锁存作用，触发器D7输出保持高电平，直到DATAIN_H对触发器D7进行复位，因此DATAOUT_H与DATAIN_H上升沿产生了八倍时钟周期的延时。同理，DATAOUT_L与DATAIN_L上升沿产生了八倍时钟周期的延时；最终使输出正反信号DATAOUT_H和DATAOUT_L同时为低电平的时间为八倍时钟周期(即死区时间)。

如图4所示，DATAIN_H和DATAIN_L为DATAIN缓冲处理后的信号，DATAIN_H和DATAIN_L互为反相信号，即DATAIN_H的上升沿与DATAIN_L的下降沿对齐，DATAIN_H的下降沿与DATAIN_L的上升沿对齐，经过本发明的死区产生电路后，DATAOUT_H和DATAOUT_L也互为反相信号，但DATAOUT_H的下降沿经过八倍时钟周期延时后，DATAOUT_L才会出现上升沿，同时DATAOUT_L的下降沿经过八倍时钟周期延时后，DATAOUT_H才会出现上升沿，DATAOUT_H和DATAOUT_L同时为低电平的时间为八倍时钟周期(即死区时间)。

整体电路输入为DATAIN，输出DATAOUT_H和DATAOUT_L为DATAIN经过死区延时处理后的正反相信号，DATAOUT_H和DATAOUT_L同时为低电平的时间(死区时间)为八倍的时钟周期。由于本发明中的时钟周期可以由外配的RC网络设置，所以死区延时时间可以动态调整，极大的增加了应用的灵活性。

在本发明的另一实施例中，本发明还提供一种延时时间可控的死区时间产生方法，包括以下步骤：基于串联的电阻和电容网络产生振荡时钟，对振荡时钟进行预处理；

振荡时钟作为时钟输入并对数据输入信号进行缓冲处理，产生正反相两路输出信号；

振荡时钟和预处理后的振荡时钟作为时钟输入，对数据输入信号的上升沿和下降沿进行识别并产生脉冲指示信号；

振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号；

基于振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，输出的正反信号之间为八倍时钟周期的死区时间。

最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求所述的保护范围为准。

Claims (10)

1.一种延时时间可控的死区时间产生方法，其特征在于，包括以下步骤：

基于串联的电阻和电容网络产生振荡时钟，对振荡时钟进行预处理；

振荡时钟作为时钟输入并对数据输入信号进行缓冲处理，产生正反相两路输出信号；

振荡时钟和预处理后的振荡时钟作为时钟输入，对数据输入信号的上升沿和下降沿进行识别并产生脉冲指示信号；

振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号；

基于振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，输出的正反信号之间为八倍时钟周期的死区时间。

2.根据权利要求1所述的一种延时时间可控的死区时间产生方法，其特征在于，所述振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号的具体步骤如下：

振荡时钟作为时钟输入，脉冲指示信号作为复位输入信号，通过脉冲指示信号进行分频控制，使分频从数据输入信号的第一个上升沿和下降沿开始并在后续每个上升沿和下降沿重新分频，得到数据输入信号的上升沿和下降沿关联的时钟八分频信号。

3.根据权利要求1所述的一种延时时间可控的死区时间产生方法，其特征在于，所述振荡时钟通过反相器进行预处理。

4.实现权利要求1-3任意一项所述的一种延时时间可控的死区时间产生方法的电路，其特征在于，包括时钟产生模块、输入预处理模块、延时标识产生模块、八分频时钟产生模块和死区延时产生模块；

所述时钟产生模块用于以串联的电阻和电容产生振荡时钟和预处理后的振荡时钟；

所述输入预处理模块用于以振荡时钟作为时钟输入并对数据输入信号进行缓冲处理，产生正反相两路输出信号；

所述延时标识产生模块用于以振荡时钟和预处理后的振荡时钟作为时钟输入，对数据输入信号的上升沿和下降沿进行识别并产生脉冲指示信号；

所述八分频时钟产生模块用于以振荡时钟作为时钟输入，在脉冲指示信号的控制下产生与数据输入信号的上升沿和下降沿关联的时钟八分频信号；

所述死区延时产生模块用于以振荡时钟、正反相两路输出信号和时钟八分频信号进行运算处理，输出的正反信号之间为八倍时钟周期的死区时间。

5.根据权利要求4所述的一种延时时间可控的死区时间产生电路，其特征在于，所述时钟产生模块包括第一电阻R1、第一电容C1、第一反相器INV1、第二反相器INV2和第三反相器INV3；

所述第一电阻R1的一端接入第一反相器INV1的输入端，所述第一电阻R1的另一端接入第一反相器INV1的输出端，所述第一电容C1一端连接第一反相器INV1的输入，第一电容C1另一端接地；第二反相器INV2的输入接第一反相器INV1输出，第二反相器INV2输出CLK信号；第三反相器INV3的输入接第二反相器INV2输出，第三反相器INV3输出/CLK信号。

6.根据权利要求5所述的一种延时时间可控的死区时间产生电路，其特征在于，所述CLK信号还能通过RC网络设置。

7.根据权利要求4所述的一种延时时间可控的死区时间产生电路，其特征在于，所述输入预处理模块包括第四反相器INV4、第五反相器INV5、第六反相器INV6和第一触发器D1；

第一触发器D1的数据输入端为全局输入DATAIN信号，第一触发器D1的时钟输入端为CLK信号，第一触发器D1的复位输入端为全局RESET信号，第一触发器D1的输出端依次连接第五反相器INV5和第六反相器INV6，所述第六反相器INV6输出DATAIN_H信号；第一触发器D1的输出端还经过第四反相器INV4的缓冲驱动，输出DATAIN_L信号，DATAIN_H和DATAIN_L互为反信号。

8.根据权利要求4所述的一种延时时间可控的死区时间产生电路，其特征在于，所述延时标识产生模块包括第七反相器INV7、第八反相器INV8、第二触发器D2、第三触发器D3、第一与非门NAND1和第一或门OR1；

第二触发器D2的数据输入端为DATAIN信号，第二触发器D2的时钟输入端为CLK信号，第二触发器D2的复位输入端为全局RESET信号，第二触发器D2的输出端连接第七反相器INV7的输入、第八反相器INV8的输入及第三触发器D3的数据输入端，第三触发器D3的时钟输入为/CLK信号，第三触发器D3的复位输入端为全局RESET信号；第一与非门NAND1的输入连接有第三触发器D3的输出，第一与非门NAND1的输入还连接有为第八反相器INV8的输出，第一或门OR1的输入分别连接第七反相器INV7的输出、第一与非门NAND1的输出和第三触发器D3的输出，第一或门OR1的输出为FLAG信号。

9.根据权利要求4所述的一种延时时间可控的死区时间产生电路，其特征在于，所述八分频时钟产生模块包括第九反相器INV9、第十反相器INV10、第十一反相器INV11、第四触发器D4、第五触发器D5、第六触发器D6和第一与门AND1；

所述第九反相器INV9并联在第四触发器D4上，所述第十反相器INV10并联在第五触发器D5上，所述第十一反相器INV11并联在第六触发器D6上，第四触发器D4、第五触发器D5和第六触发器D6的时钟输入端为CLK信号，第四触发器D4、第五触发器D5和第六触发器D6的复位输入端为FLAG信号，第四触发器D4的反向输出、第五触发器D5的反向输出和第六触发器D6的反向输出作为第一与门AND1的输入，第一与门AND1输出8CLK信号。

10.根据权利要求4所述的一种延时时间可控的死区时间产生电路，其特征在于，所述死区延时产生模块包括第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第七触发器D7、第八触发器D8、第二或门OR2和第三或门OR3；

第七触发器D7的数据输入端为第二或门OR2的输出信号，第七触发器D7的时钟输入端为CLK信号，第七触发器D7的复位输入端为DATAIN_H信号；第八触发器D8的数据输入端为第三或门OR3的输出信号，第八触发器D8的时钟输入端为CLK信号，第八触发器D8的复位输入端为DATAIN_L信号；第二或门OR2的输入分别为8CLK信号和第七触发器D7的输出端；第三或门OR3的输入分别为8CLK信号和第八触发器D8的输出端；第七触发器D7的输出经过第十二反相器INV12、第十三反相器INV13的缓冲驱动，输出DATAOUT_H信号，第八触发器D8的输出经过第十四反相器INV14、第十五反相器INV15的缓冲驱动，输出DATAOUT_L信号。

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