JP2016192665A

JP2016192665A - 半導体装置

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Publication number: JP2016192665A
Application number: JP2015071345A
Authority: JP
Inventors: 耕平田中; Kohei Tanaka
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-03-31
Filing date: 2015-03-31
Publication date: 2016-11-10
Also published as: CN106023913A; US10061338B2; US20160291626A1; CN106023913B

Abstract

【課題】装置全体の動作を停止させることなく、変換部に貫通電流が流れることを抑制することができる半導体装置を提供する。
【解決手段】基準電圧を生成する基準電圧生成回路２２と、基準電圧生成回路２２により生成された基準電圧Ｖｒｅｆを昇圧してバイアス電圧を生成する昇圧回路２４と、電源電圧ＶＤＤから生成され、かつ液晶表示装置３２の駆動を制御するための表示信号の電位を昇圧回路２４により生成されたバイアス電圧の電位に変換するレベルシフタ２８と、を備えた半導体装置１０Ａにおいて、電源電圧ＶＤＤの電圧値又は電源電圧ＶＤＤを生成する太陽電池２０から流れる電源電流の電流値が予め定められた閾値未満となった場合に、基準電圧生成回路２２及び昇圧回路２４の少なくとも一方の動作を停止させる。
【選択図】図１

Description

本発明は、半導体装置に関する。

従来、液晶表示装置の駆動を制御する駆動回路には、一般に昇圧回路及びレベルシフタ（変換部）が用いられている（例えば、特許文献１参照。）。また、基準電圧を３倍以上の電圧に昇圧する昇圧動作を行う昇圧回路では、昇圧動作用のスイッチング素子が壊れないように、スイッチング素子として高耐圧トランジスタが一般に用いられている。

また、昇圧回路に高耐圧トランジスタが使用された場合、高耐圧トランジスタのオン抵抗の抵抗値が比較的大きく、ドレイン電流の電流値が比較的小さくなるため、昇圧回路の昇圧効率が低下し、液晶表示装置の表示品質が低下する。そこで、液晶表示装置の表示品質を良好とする（昇圧効率を上げる）ために、高耐圧トランジスタのサイズを大きくして高耐圧トランジスタのオン抵抗の抵抗値を小さくし、ドレイン電流の電流値を大きくする対策が行われている。

特開平１１−０１４９６１号公報

ところで、上記対策が行われた昇圧回路は、比較的低い電圧で昇圧動作を行う場合においても比較的高い昇圧効率（例えば、８０％程度）を保持してしまう。このため、レベルシフタでは、電源電圧から生成された該電源電圧より低い電位の電圧の表示信号を、昇圧回路により昇圧されて生成されたバイアス電圧に変換する際に、貫通電流が流れる場合がある。この貫通電流は、電源電圧の電圧値が所定値未満となった場合に、上記表示信号の電圧値とバイアス電圧の電圧値との差が大きくなることにより発生するものである。

また、レベルシフタに貫通電流が流れることにより、液晶表示装置にちらつきが発生したり、装置全体の消費電力が増加したりしてしまう。

特許文献１に記載の技術では、電池が抜き取られ、コンデンサの静電容量によりレベルシフタに供給される電源電圧がレベルシフタの最低動作電圧未満となった場合に、レベルシフタに貫通電流が流れることに起因する液晶表示装置のちらつきを抑制している。しかしながら、特許文献１に記載の技術では、液晶用駆動電圧と基準電圧（ＧＮＤ）とをショートさせてコンデンサに蓄積された電荷を放電させることにより上記ちらつきを抑制しているため、装置全体の動作が停止してしまうという問題点があった。

本発明は、上記問題点を解決するためになされたものであり、装置全体の動作を停止させることなく、変換部に貫通電流が流れることを抑制することができる半導体装置を提供することを目的とする。

上記目的を達成するために、第１の発明の半導体装置は、基準電圧を生成する生成部と、前記生成部により生成された基準電圧を昇圧してバイアス電圧を生成する昇圧部と、電源電圧から生成され、かつ表示装置の駆動を制御するための表示信号の電位を前記昇圧部により生成されたバイアス電圧の電位に変換する変換部と、前記電源電圧の電圧値又は前記電源電圧を生成する電源から流れる電源電流の電流値が予め定められた閾値未満となった場合に、前記生成部及び前記昇圧部の少なくとも一方の動作を停止させる制御を行う制御部と、を備えている。

上記目的を達成するために、第２の発明の半導体装置は、基準電圧を生成する生成部と、クロック信号に基づいて、前記生成部により生成された基準電圧を昇圧してバイアス電圧を生成する昇圧部と、電源電圧から生成され、かつ表示装置の駆動を制御するための表示信号の電位を前記昇圧部により生成されたバイアス電圧の電位に変換する変換部と、前記クロック信号が入力され、かつ前記電源電圧の電圧値又は前記電源電圧を生成する電源から流れる電源電流の電流値が予め定められた閾値以上であるか否かによって、前記昇圧部への前記クロック信号の出力と出力停止とを切り替える切替部と、を備えている。

本発明によれば、装置全体の動作を停止させることなく、変換部に貫通電流が流れることを抑制することができる、という効果が得られる。

第１の実施の形態に係る半導体装置の構成の一例を示すブロック図である。第１の実施の形態に係る駆動制御処理の流れの一例を示すフローチャートである。第１の実施の形態の変形例に係る半導体装置の構成の一例を示すブロック図である。第１の実施の形態の変形例に係る電圧検出回路の構成の一例を示す回路図である。第１の実施の形態の変形例に係る半導体装置の動作の一例を示すタイミングチャートである。第１の実施の形態の変形例に係る半導体装置の構成の一例を示すブロック図である。第１の実施の形態の変形例に係る半導体装置の構成の一例を示すブロック図である。第１の実施の形態の変形例に係る半導体装置の構成の一例を示すブロック図である。第１の実施の形態の変形例に係る半導体装置の構成の一例を示すブロック図である。第２の実施の形態に係る半導体装置の構成の一例を示すブロック図である。第２の実施の形態に係る半導体装置の動作の一例を示すタイミングチャートである。第３の実施の形態に係る半導体装置の構成の一例を示すブロック図である。第３の実施の形態に係る電圧検出回路の構成の一例を示す回路図である。第３の実施の形態に係る半導体装置の動作の一例を示すタイミングチャートである。第４の実施の形態に係る半導体装置の構成の一例を示すブロック図である。第４の実施の形態に係る電圧検出回路の構成の一例を示す回路図（一部ブロック図）である。

以下、図面を参照して、本発明を実施するための形態例を詳細に説明する。

［第１の実施の形態］
まず、図１を参照して、本実施の形態に係る半導体装置１０Ａの構成を説明する。

図１に示すように、本実施の形態に係る半導体装置１０Ａは、太陽電池２０の出力端が接続された基準電圧生成回路２２、昇圧回路２４、ロジック回路２６、レベルシフタ２８、ドライバ回路３０、電圧検出回路３４、及び他の回路３６を備えている。

本実施の形態に係る太陽電池２０は、太陽光等の光エネルギーを電力に変換する電池であり、光エネルギーに応じた電源電圧ＶＤＤを各構成部位に供給する。

本実施の形態に係る基準電圧生成回路２２は、電源電圧ＶＤＤから基準電圧Ｖｒｅｆを生成して昇圧回路２４に出力する。本実施の形態に係る昇圧回路２４は、昇圧クロック信号に基づいて、基準電圧生成回路２２から入力された基準電圧ＶｒｅｆをＮ倍（本実施の形態では、３倍。）に昇圧してバイアス電圧を生成し、レベルシフタ２８に出力する。なお、本実施の形態に係る昇圧回路２４は、チャージポンプ回路を含む昇圧回路としているが、これに限定されない。例えば、昇圧回路２４は、インダクタを含む昇圧回路等のチャージポンプ回路以外を含む昇圧回路としてもよい。

本実施の形態に係るロジック回路２６は、液晶表示装置３２の駆動を制御するための表示信号であって、電源電圧ＶＤＤより低い電位の電圧ＶＤＤＬとされた表示信号を電源電圧ＶＤＤから生成してレベルシフタ２８に出力する。本実施の形態に係るレベルシフタ２８は、ロジック回路２６から入力された表示信号の電位を昇圧回路２４から入力されたバイアス電圧の電位に変換し、変換した表示信号（以下、「変換後信号」という。）をドライバ回路３０に出力する。

本実施の形態に係るドライバ回路３０は、レベルシフタ２８から入力された変換後信号に基づき、液晶表示装置３２の表示（点灯）及び非表示（消灯）を制御する信号を液晶表示装置３２に出力する。本実施の形態に係る液晶表示装置３２は、一例として、所謂７セグメント・タイプのＬＥＤ（Light Emitting Diode）を複数備えており、セグメント端子及びコモン端子への入力信号に応じて、各ＬＥＤの各セグメントの表示及び非表示が切り替えられる。なお、図１では錯綜を回避するために図示を省略しているが、本実施の形態では、一例として、レベルシフタ２８は、セグメント端子及びコモン端子の数に応じて複数設けられている。また、本実施の形態では、一例として、ドライバ回路３０は、複数（本実施の形態では、２つ）のレベルシフタ２８に対して１つずつ設けられている。

本実施の形態に係る電圧検出回路３４は、太陽電池２０から供給される電源電圧ＶＤＤの電圧値を検出して、後述するＣＰＵ（Central Processing Unit）４０に出力する。本実施の形態に係る他の回路３６は、以上説明した構成部位以外の半導体装置１０Ａの動作に必要な回路を備えている。本実施の形態に係る他の回路３６は、一例として、半導体装置１０Ａの全体的な動作を司るＣＰＵ４０、各種プログラムや各種パラメータ等が予め記憶されたＲＯＭ（Read Only Memory）４２、及びフラッシュメモリ等の不揮発性のメモリ４４を備えている。

本実施の形態に係るＣＰＵ４０は、電圧検出回路３４により検出された電源電圧ＶＤＤの電圧値を取得し、取得した電圧値に応じて基準電圧生成回路２２の動作を制御する制御信号を基準電圧生成回路２２に出力する。具体的には、ＣＰＵ４０は、電源電圧ＶＤＤの電圧値が予め定められた閾値Ｖ１未満となった場合に、基準電圧生成回路２２の動作を停止させる停止信号を基準電圧生成回路２２に出力する。また、ＣＰＵ４０は、電源電圧ＶＤＤの電圧値が閾値Ｖ１以上となった場合に、基準電圧生成回路２２の動作を開始させる駆動信号を基準電圧生成回路２２に出力する。なお、上記閾値Ｖ１としては、例えば、半導体装置１０Ａの実機を用いた実験や半導体装置１０Ａの設計仕様に基づくコンピュータ・シミュレーション等により、レベルシフタ２８に貫通電流が流れ始める電源電圧ＶＤＤの電圧値の下限値として予め得られた値や、該下限値に対して所定のマージン値を加味した値等を適用すればよい。

一方、本実施の形態に係る基準電圧生成回路２２は、ＣＰＵ４０から駆動信号が入力されている間は、動作状態が駆動状態となり、通常の動作を行う。また、基準電圧生成回路２２は、ＣＰＵ４０から停止信号が入力されている間は、動作状態が停止状態となる。

次に、図２を参照して、本実施の形態に係る半導体装置１０Ａの作用を説明する。なお、図２は、半導体装置１０Ａの電源端子への駆動用の電力の供給が開始された際にＣＰＵ４０によって実行される駆動制御処理プログラムの処理の流れを示すフローチャートである。また、本駆動制御処理プログラムはＲＯＭ４２に予めインストールされている。

図２のステップ１００では、ＣＰＵ４０は、電圧検出回路３４により検出された電源電圧ＶＤＤの電圧値を取得する。次のステップ１０２では、ＣＰＵ４０は、上記ステップ１００の処理により取得した電源電圧ＶＤＤの電圧値が、閾値Ｖ１未満であるか否かを判定する。ＣＰＵ４０は、この判定が否定判定となった場合はステップ１０６の処理に移行する一方、この判定が肯定判定となった場合はステップ１０４の処理に移行する。

ステップ１０４では、ＣＰＵ４０は、上記停止信号を基準電圧生成回路２２に出力する。基準電圧生成回路２２は、上記停止信号が入力されている間は動作を停止する。また、基準電圧生成回路２２の動作が停止すると、昇圧回路２４による昇圧動作も行われなくなり、レベルシフタ２８にバイアス電圧が入力されなくなる。従って、レベルシフタ２８による変換動作も行われなくなる結果、レベルシフタ２８に貫通電流が流れることを抑制することができる。

ステップ１０６では、ＣＰＵ４０は、上記駆動信号を基準電圧生成回路２２に出力する。基準電圧生成回路２２は、上記駆動信号が入力されている間は動作状態が駆動状態となる。また、基準電圧生成回路２２の動作が開始して駆動状態となると、昇圧回路２４による昇圧が行われるようになり、レベルシフタ２８にバイアス電圧が入力され、半導体装置１０Ａの通常の動作が開始される。

ステップ１０８では、ＣＰＵ４０は、予め定められた終了タイミングが到来したか否かを判定し、この判定が否定判定となった場合は、上記ステップ１００の処理に戻る一方、この判定が肯定判定となった場合は、本駆動制御処理プログラムを終了する。なお、本実施の形態では、上記終了タイミングとして、一例として半導体装置１０Ａの電源端子への駆動用の電力の供給が停止とされたタイミングを適用している。

なお、本実施の形態では、ＣＰＵ４０により上記駆動信号及び停止信号を基準電圧生成回路２２に直接出力しているが、これに限定されない。例えば、半導体装置１０Ａは、レジスタやメモリ４４の所定の領域等に上記駆動信号及び停止信号に対応する情報が書き込まれたことをトリガとして、基準電圧生成回路２２の動作状態が駆動状態及び停止状態の何れかに切り替わるように構成されているものとする。この場合、例えば、上記ステップ１０４の処理に代えて、ＣＰＵ４０は、上記停止信号に対応する情報をメモリ４４の上記所定の領域に記憶する処理を行う。また、例えば、上記ステップ１０６の処理に代えて、ＣＰＵ４０は、上記駆動信号に対応する情報をメモリ４４の上記所定の領域に記憶する処理を行う形態としてもよい。

このように、本実施の形態では、上記駆動制御処理を、プログラムを実行することにより、コンピュータを利用してソフトウェア構成により実現する場合について説明したが、これに限定されない。例えば、上記駆動制御処理を、ハードウェア構成や、ハードウェア構成とソフトウェア構成の組み合わせによって実現する形態としてもよい。以下では、上記駆動制御処理をハードウェア構成により実現する変形例について説明する。

図３を参照して、本変形例に係る半導体装置１０Ｂの構成を説明する。なお、図３における図１と同一の機能を有する構成部位については図１と同一の符号を付して、その説明を省略する。

図３に示すように、本変形例に係る半導体装置１０Ｂは、上記第１の実施の形態に係る基準電圧生成回路２２に代えて基準電圧生成回路２２Ａを備えている。また、本変形例に係る半導体装置１０Ｂは、上記第１の実施の形態に係る電圧検出回路３４に代えて電圧検出回路３４Ａを備えている。

本変形例に係る電圧検出回路３４Ａは、太陽電池２０から供給される電源電圧ＶＤＤの電圧値を検出し、検出した電圧値が閾値Ｖ１以上である場合は、ハイ（High）レベルの信号を基準電圧生成回路２２Ａに出力する。また、本変形例に係る電圧検出回路３４Ａは、上記検出した電圧値が閾値Ｖ１未満である場合は、ロー（Low）レベルの信号を基準電圧生成回路２２Ａに出力する。

本変形例に係る基準電圧生成回路２２Ａは、電圧検出回路３４Ａからハイレベルの信号が入力されている間は、動作状態が駆動状態となり、通常の動作を行う。一方、基準電圧生成回路２２Ａは、電圧検出回路３４Ａからローレベルの信号が入力されている間は、動作状態が停止状態となる。

次に、図４を参照して、本変形例に係る電圧検出回路３４Ａの構成について説明する。なお、以下では、説明の便宜上、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタという。また、以下では、説明の便宜上、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタという。

図４に示すように、本変形例に係る電圧検出回路３４Ａは、抵抗素子Ｒ１、ＮＭＯＳトランジスタＮ１、Ｎ２、ＰＭＯＳトランジスタＰ１、Ｐ２、及びインバータＩ１を備えている。ＰＭＯＳトランジスタＰ１、Ｐ２のソースは、各々電源電圧ＶＤＤを供給する電源ラインに接続されている。ＰＭＯＳトランジスタＰ１のドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続され、ＰＭＯＳトランジスタＰ２のドレインは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ１のドレイン、及びＰＭＯＳトランジスタＰ２のゲートに接続されている。

ＮＭＯＳトランジスタＮ１のゲートには、ＮＭＯＳトランジスタＮ１の電流源からのゲートバイアス信号が入力される。ＮＭＯＳトランジスタＮ２のゲートは、抵抗素子Ｒ１を介して電源電圧ＶＤＤを供給する電源ラインに接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２のソースは、各々接地されている。ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインとの接続点ｒｅｆは、インバータＩ１の入力端子に接続されている。インバータＩ１からの出力信号ＯＵＴは、電圧検出回路３４Ａからの出力信号として基準電圧生成回路２２Ａへ入力される。

ここで、本変形例に係る電圧検出回路３４Ａの動作について説明する。ＮＭＯＳトランジスタＮ１のゲートに上記ゲートバイアス信号が入力されると、ＮＭＯＳトランジスタＮ１にはバイアス電流ｉが流れる。そして、接続点ｒｅｆには、バイアス電流ｉに応じた電流ｎｉが流れる。従って、インバータＩ１に入力される接続点ｒｅｆの電位は、電流ｎｉの値に基づいて定まる。なお、電流ｎｉは、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２との面積比に応じて、バイアス電流ｉがｎ倍された電流となる。

本実施の形態に係るＮＭＯＳトランジスタＮ２は、電源電圧ＶＤＤの電圧値が閾値Ｖ１以上である場合にオン状態となり、該電圧値が閾値Ｖ１未満である場合にオフ状態となるように、ゲート閾値電圧が定められている。従って、電源電圧ＶＤＤの電圧値が閾値Ｖ１未満となった場合、ＮＭＯＳトランジスタＮ２はオフ状態となり、接続点ｒｅｆの電位は電源電圧ＶＤＤの電位に近くなり、インバータＩ１からの出力信号ＯＵＴはローレベルの信号となる。一方、電源電圧ＶＤＤの電圧値が閾値Ｖ１以上となった場合、ＮＭＯＳトランジスタＮ２はオン状態となり、接続点ｒｅｆの電位は接地電位に近くなり、インバータＩ１からの出力信号ＯＵＴはハイレベルの信号となる。

次に、図５を参照して、本変形例に係る半導体装置１０Ｂの動作について説明する。図５の最上段から一段目は、電圧検出回路３４Ａによる電源電圧ＶＤＤの検出値を示し、図５の二段目は、電圧検出回路３４Ａからの出力信号を示している。また、図５の三段目は、基準電圧生成回路２２Ａの動作状態を模式的に示している。また、図５の一段目の破線は閾値Ｖ１を示している。なお、ここでは、錯綜を回避するために、電源電圧ＶＤＤの電圧値が閾値Ｖ１以上で、半導体装置１０Ｂの各構成部位が通常の動作を行っており、太陽電池２０に入射される光エネルギーが低下し始めて電源電圧ＶＤＤが低下し始めた時点を起点（図５の左端）として説明する。

図５に示すように、上記光エネルギーの低下に伴って、電源電圧ＶＤＤの電圧値も低下し、電源電圧ＶＤＤの検出値はタイミングｔ０で閾値Ｖ１未満となる。このため、タイミングｔ０で電圧検出回路３４Ａからの出力信号はハイレベルからローレベルに切り替わる。この出力信号の切り替わりに伴い、基準電圧生成回路２２Ａの動作状態は、駆動状態から停止状態に切り替わる。

次にタイミングｔ１において、上記光エネルギーが増加し始め、光エネルギーの増加に伴って、電源電圧ＶＤＤの電圧値も増加し、電源電圧ＶＤＤの検出値はタイミングｔ２で閾値Ｖ１以上となる。このため、タイミングｔ２で電圧検出回路３４Ａからの出力信号はローレベルからハイレベルに切り替わる。この出力信号の切り替わりに伴い、基準電圧生成回路２２Ａの動作状態は、停止状態から駆動状態に切り替わる。

以上説明したように、本実施の形態では、電源電圧ＶＤＤの電圧値が閾値Ｖ１未満となった場合に、基準電圧生成回路２２、２２Ａのみの動作を停止している。これにより、装置全体の動作を停止させることなく、レベルシフタ２８に貫通電流が流れることを抑制することができる。

特に、半導体装置１０Ａ、１０Ｂの電源端子への駆動用の電力の供給が開始され、装置全体の起動時において、レベルシフタ２８に貫通電流が流れることを抑制することができる結果、貫通電流に起因する起動時の消費電力の増加を抑制することができる。これにより、半導体装置１０Ａ、１０Ｂの起動時間を短縮することができる。

なお、本実施の形態及び変形例では、電源電圧ＶＤＤの電圧値が閾値Ｖ１未満となった場合の停止対象として、基準電圧生成回路２２、２２Ａを適用しているが、これに限定されない。例えば、上記停止対象として、昇圧回路２４を適用する形態としてもよいし、基準電圧生成回路２２、２２Ａ及び昇圧回路２４の双方を適用する形態としてもよい。

具体的には、上記停止対象として昇圧回路２４を適用する場合、図６に示すように、本実施の形態と同様の停止信号及び駆動信号をＣＰＵ４０から昇圧回路２４に出力する。この場合、昇圧回路２４は、本実施の形態の基準電圧生成回路２２と同様に、入力された信号に応じて、動作状態が停止状態及び駆動状態の何れかに切り替わる。また、上記停止対象として基準電圧生成回路２２及び昇圧回路２４の双方を適用する場合、図７に示すように、本実施の形態と同様の停止信号及び駆動信号をＣＰＵ４０から基準電圧生成回路２２及び昇圧回路２４の双方に出力する。この場合、基準電圧生成回路２２及び昇圧回路２４は、本実施の形態の基準電圧生成回路２２と同様に、入力された信号に応じて、動作状態が停止状態及び駆動状態の何れかに切り替わる。

また、上記変形例において上記停止対象として昇圧回路２４を適用する場合、図８に示すように、上記変形例と同様のローレベルの信号及びハイレベルの信号を電圧検出回路３４Ａから昇圧回路２４に出力する。この場合、昇圧回路２４は、上記変形例の基準電圧生成回路２２Ａと同様に、入力された信号に応じて、動作状態が停止状態及び駆動状態の何れかに切り替わる。また、上記変形例において上記停止対象として基準電圧生成回路２２Ａ及び昇圧回路２４の双方を適用する場合、図９に示すように、上記変形例と同様のローレベルの信号及びハイレベルの信号を電圧検出回路３４Ａから基準電圧生成回路２２Ａ及び昇圧回路２４の双方に出力する。この場合、基準電圧生成回路２２Ａ及び昇圧回路２４は、上記変形例の基準電圧生成回路２２Ａと同様に、入力された信号に応じて、動作状態が停止状態及び駆動状態の何れかに切り替わる。

［第２の実施の形態］
まず、図１０を参照して、本実施の形態に係る半導体装置１０Ｃの構成を説明する。なお、図１０における図３と同一の機能を有する構成部位については図３と同一の符号を付して、その説明を省略する。

本実施の形態に係る半導体装置１０Ｃは、ロジック回路５０をさらに備えている。上記昇圧クロック信号及び電圧検出回路３４Ａからの出力信号は、ロジック回路５０に各々入力される。

本実施の形態に係るロジック回路５０は、電圧検出回路３４Ａからハイレベルの信号が入力された場合は、昇圧クロック信号をそのまま昇圧回路２４に出力する。一方、ロジック回路５０は、電圧検出回路３４Ａからローレベルの信号が入力された場合は、昇圧クロック信号の出力を停止する。なお、ロジック回路５０の一例としては、ＡＮＤ回路が挙げられる。

次に、図１１を参照して、本実施の形態に係る半導体装置１０Ｃの動作について説明する。図１１の最上段から一段目は、上記第１の実施の形態の変形例（図５参照。）と同様に、電圧検出回路３４Ａによる電源電圧ＶＤＤの検出値を示している。タイミングｔ０〜ｔ２も各々上記第１の実施の形態の変形例と同様である。図１１の二段目は、昇圧クロック信号を示し、図１１の三段目は、電圧検出回路３４Ａからの出力信号を示し、図１１の四段目は、ロジック回路５０からの出力信号を示している。

図１１に示すように、タイミングｔ０で電圧検出回路３４Ａからの出力信号はハイレベルからローレベルに切り替わる。この出力信号の切り替わりに伴い、ロジック回路５０は、昇圧クロック信号の出力を停止する。また、ロジック回路５０が昇圧クロック信号の出力を停止すると、昇圧回路２４による昇圧動作も行われなくなり、レベルシフタ２８にバイアス電圧が入力されなくなる。従って、レベルシフタ２８による変換動作も行われなくなる結果、レベルシフタ２８に貫通電流が流れることを抑制することができる。

タイミングｔ２で電圧検出回路３４Ａからの出力信号はローレベルからハイレベルに切り替わる。この出力信号の切り替わりに伴い、ロジック回路５０は昇圧クロック信号の出力を開始する。また、ロジック回路５０が昇圧クロック信号の出力を開始すると、昇圧回路２４による昇圧動作も行われるようになり、レベルシフタ２８にバイアス電圧が入力され、半導体装置１０Ｃの通常の動作が開始される。

以上説明したように、本実施の形態でも、上記第１の実施の形態と同様の効果を奏することができる。また、本実施の形態では、電源電圧ＶＤＤの電圧値が閾値Ｖ１以上であるか否かによって、ロジック回路５０からの昇圧クロック信号の出力と出力停止が切り替えられる。従って、上記第１の実施の形態のように停止信号を用いる場合に比較して、昇圧回路２４による昇圧動作をより早く停止することができる結果、レベルシフタ２８に流れる貫通電流をより早く抑制することができる。また、上記第１の実施の形態のように駆動信号を用いる場合に比較して、昇圧回路２４による昇圧動作をより早く開始することができる結果、装置全体の動作をより早く開始することができる。

［第３の実施の形態］
まず、図１２を参照して、本実施の形態に係る半導体装置１０Ｄの構成を説明する。なお、図１２における図１０と同一の機能を有する構成部位については図１０と同一の符号を付して、その説明を省略する。

図１２に示すように、本実施の形態に係る半導体装置１０Ｄは、上記第２の実施の形態に係る電圧検出回路３４Ａに代えて電圧検出回路３４Ｂを備えている。本実施の形態に係る電圧検出回路３４Ｂは、ヒステリシス特性を有する点が電圧検出回路３４Ａとは異なっている。

次に、図１３を参照して、本実施の形態に係る電圧検出回路３４Ｂの構成を説明する。なお、図１３における図４と同一の機能を有する構成部位については図４と同一の符号を付して、その説明を省略する。

図１３に示すように、本実施の形態に係る電圧検出回路３４Ｂは、ＰＭＯＳトランジスタＰ３、Ｐ４をさらに備えている。ＰＭＯＳトランジスタＰ３のソースは、電源電圧ＶＤＤを供給する電源ラインに接続されている。ＰＭＯＳトランジスタＰ３のゲートは、インバータＩ１の出力端子に接続されている。ＰＭＯＳトランジスタＰ３のドレインは、ＰＭＯＳトランジスタＰ４のソースに接続されている。ＰＭＯＳトランジスタＰ４のゲートは、ＰＭＯＳトランジスタＰ１のドレインに接続されている。ＰＭＯＳトランジスタＰ４のドレインは、接続点ｒｅｆに接続されている。

ここで、本実施の形態に係る電圧検出回路３４Ｂの動作について説明する。本実施の形態に係るＰＭＯＳトランジスタＰ３は、インバータＩ１からの出力信号ＯＵＴがローレベルの信号の場合にオン状態となり、インバータＩ１からの出力信号ＯＵＴがハイレベルの信号の場合にオフ状態となる。例えば、電源電圧ＶＤＤの電圧値が閾値Ｖ１以上である場合、出力信号ＯＵＴはハイレベルの信号となり、ＰＭＯＳトランジスタＰ３はオフ状態となる。従って、この場合の電圧検出回路３４Ｂの動作は、上記第１の実施の形態の変形例及び第２の実施の形態に係る電圧検出回路３４Ａの動作と同じ動作となる。

一方、電源電圧ＶＤＤの電圧値が閾値Ｖ１未満である場合、出力信号ＯＵＴはローレベルの信号となり、ＰＭＯＳトランジスタＰ３はオン状態となる。これに伴い、接続点ｒｅｆには、ＰＭＯＳトランジスタＰ２からの電流路とＰＭＯＳトランジスタＰ３、Ｐ４からの電流路の２つの電流路から電源電圧ＶＤＤが供給されることになる。このため、この場合、電源電圧ＶＤＤの電圧値が上昇して閾値Ｖ１以上となり、ＮＭＯＳトランジスタＮ２がオン状態となった場合における接続点ｒｅｆの電位の低下速度は、上記電圧検出回路３４Ａよりも遅くなる。

すなわち、この場合、インバータＩ１からの出力信号ＯＵＴがローレベルの信号からハイレベルの信号に切り替わるタイミングが、上記電圧検出回路３４Ａよりも遅くなる。従って、本実施の形態に係る電圧検出回路３４Ｂは、電源電圧ＶＤＤの電圧値が閾値Ｖ１の近傍にある場合は、出力信号のレベルが切り替わらない。

次に、図１４を参照して、本実施の形態に係る半導体装置１０Ｄの動作について説明する。なお、ここでは、上記第２の実施の形態に係る半導体装置１０Ｃの動作と異なる部分についてのみ説明する。図１４の最上段から一段目は、電圧検出回路３４Ｂによる電源電圧ＶＤＤの検出値を示し、図１４の二段目は、電圧検出回路３４Ｂからの出力信号を示している。また、図１４の一点鎖線は、ヒステリシス幅を示している。

図１４の矩形の破線で囲まれた部分に示すように、電圧検出回路３４Ｂによる電源電圧ＶＤＤの検出値には、ノイズ等の影響による誤検知やチャタリングの影響が含まれる場合がある。本実施の形態に係る電圧検出回路３４Ｂはヒステリシス特性を有するため、上記誤検知やチャタリングの影響により電源電圧ＶＤＤの検出値がヒステリシス幅内で閾値Ｖ１を上回ったり下回ったりした場合でも、電圧検出回路３４Ｂの出力信号のレベルは切り替わらない。従って、本実施の形態では、上記第１の実施の形態及び第２の実施の形態と同様の効果を奏することができると共に、上記誤検知やチャタリングによる影響を抑制することができる。

［第４の実施の形態］
まず、図１５を参照して、本実施の形態に係る半導体装置１０Ｅの構成を説明する。なお、図１５における図１２と同一の機能を有する構成部位については図１２と同一の符号を付して、その説明を省略する。

図１５に示すように、本実施の形態に係る半導体装置１０Ｅは、上記第３の実施の形態に係る電圧検出回路３４Ｂに代えて電圧検出回路３４Ｃを備えている。また、本実施の形態に係る半導体装置１０Ｅは、トリミング回路５２をさらに備えている。本実施の形態に係るトリミング回路５２は、電圧検出回路３４Ｃの出力信号のレベルが切り替えられる基準となる上記閾値Ｖ１をトリミング（微調整）して変更する。

次に、図１６を参照して、本実施の形態に係る電圧検出回路３４Ｃ及びトリミング回路５２の構成を説明する。なお、図１６における図１３と同一の機能を有する構成部位については図１３と同一の符号を付して、その説明を省略する。

図１６に示すように、本実施の形態に係る電圧検出回路３４Ｃは、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃ、及びＰ６Ａ〜Ｐ６Ｃをさらに備えている。なお、以下では、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃを区別する必要がない場合は、符号末尾のアルファベットを省略する。また、以下では、ＰＭＯＳトランジスタＰ６Ａ〜Ｐ６Ｃを区別する必要がない場合は、符号末尾のアルファベットを省略する。

図１６に示すように、各ＰＭＯＳトランジスタＰ５、Ｐ６は同様の構成とされており、電圧検出回路３４Ｃには３組のＰＭＯＳトランジスタＰ５及びＰＭＯＳトランジスタＰ６が並列に設けられている。また、本実施の形態に係るトリミング回路５２は、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６との組み合わせの数と同数（本実施の形態では、３つ）のヒューズ５６Ａ〜５６Ｃ、インバータＩ２〜Ｉ４、及び１つのデコーダ５８を備えている。

ＰＭＯＳトランジスタＰ５のソースは、電源電圧ＶＤＤを供給する電源ラインに接続されている。ＰＭＯＳトランジスタＰ５のドレインは、ＰＭＯＳトランジスタＰ６のソースに接続されている。ＰＭＯＳトランジスタＰ６のゲートは、ＰＭＯＳトランジスタＰ１のドレインに接続されている。ＰＭＯＳトランジスタＰ６のドレインは、接続点ｒｅｆに接続されている。

ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５ＣとインバータＩ２〜Ｉ４は１対１で対応し、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃの各々のゲートは、対応するインバータＩ２〜Ｉ４の出力端子に接続されている。

ヒューズ５６Ａ〜５６Ｃは、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃと１対１で対応して設けられている。デコーダ５８は、ヒューズ５６Ａ〜５６Ｃが溶断されているか否かを検出する。そして、デコーダ５８は、検出したヒューズ５６Ａ〜５６Ｃの状態を、対応するＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのオンオフの状態を制御する信号にデコードする。さらに、デコーダ５８は、デコードした信号を対応するインバータＩ２〜Ｉ４を介して、対応するＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのゲートに出力する。

従って、本実施の形態に係る電圧検出回路３４Ｃは、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのオンオフの状態が切り替えられることにより、インバータＩ１からの出力信号ＯＵＴのレベルの切り替えの基準となる閾値Ｖ１がきめ細かく変更される。なお、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６との組み合わせの数は３組に限定されず、所望の閾値Ｖ１の変更幅に応じて３組以外としてもよいことは言うまでもない。

次に、トリミング回路５２によるトリミングについて説明する。半導体装置１０Ｅは、各構成部位の製造工程におけるばらつき等により、レベルシフタ２８に貫通電流が流れ始める電源電圧ＶＤＤの電圧値の下限値（閾値Ｖ１に対応する値）が異なる場合がある。そこで、本実施の形態では、半導体装置１０Ｅの製造後のテスト工程においてトリミング回路５２によるトリミングを行う。

半導体装置１０Ｅのテストを行う検査員は、製造後の半導体装置１０Ｅに電圧を印加し、レベルシフタに貫通電流が流れ始める電圧値の下限値を測定する。また、検査員は、閾値Ｖ１が測定した電圧値の下限値に一致する値か、又は最も近い値になるように、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのオンオフの状態を決定する。そして、検査員は、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのオンオフの状態が決定した状態となるように、対応するヒューズ５６Ａ〜５６Ｃを溶断する。

なお、本実施の形態に係る半導体装置１０Ｅの動作は、上記第３の実施の形態に係る半導体装置１０Ｄの動作と同様であるため、ここでの説明は省略する。

以上説明したように、本実施の形態でも、上記第１の実施の形態〜第３の実施の形態と同様の効果を奏することができる。さらに、本実施の形態では、半導体装置１０Ｅの製造工程におけるばらつきを考慮して閾値Ｖ１を変更しているので、レベルシフタ２８に流れる貫通電流を精度良く抑制することができる。

なお、本実施の形態では、ヒューズ５６Ａ〜５６Ｃの状態によってＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのオンオフの状態を決定しているが、これに限定されない。例えば、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのオンオフの状態を示す情報をメモリ４４に記憶し、ＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃがメモリ４４に記憶された情報を読み出すことによりＰＭＯＳトランジスタＰ５Ａ〜Ｐ５Ｃのオンオフの状態を決定する形態としてもよい。なお、メモリ４４の一例としては、フラッシュメモリが挙げられる。

また、本実施の形態では、上記第３の実施の形態に係る半導体装置１０Ｄにトリミング回路５２を設け、電圧検出回路３４ＢにＰＭＯＳトランジスタＰ５、Ｐ６を設けているが、これに限定されない。例えば上記第１の実施の形態の変形例及び第２の実施の形態に係る半導体装置１０Ｂ、１０Ｃにトリミング回路５２を設け、電圧検出回路３４ＡにＰＭＯＳトランジスタＰ５、Ｐ６を設ける形態としてもよい。

以上、各実施の形態を説明したが、本発明の技術的範囲は上記各実施の形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記各実施の形態に多様な変更又は改良を加えることができ、当該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記各実施の形態は、クレーム（請求項）にかかる発明を限定するものではなく、また各実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。前述した各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の組み合わせにより種々の発明が抽出される。各実施の形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

例えば、上記各実施の形態では、電圧検出回路３４Ａ〜３４ＣにインバータＩ１を用いた場合について説明したが、本発明はこれに限定されるものではない。例えば、電圧検出回路３４Ａ〜３４Ｃにコンパレータを用いる形態としてもよい。この場合、コンパレータの非反転入力端子に電源電圧ＶＤＤを入力し、反転入力端子に閾値Ｖ１の電圧を入力する形態が例示される。また、電源電圧ＶＤＤの電圧値が閾値Ｖ１未満である場合と閾値Ｖ１以上である場合とで異なる信号を出力可能な構成であれば、電圧検出回路３４Ａ〜３４Ｃの構成は特に限定されない。

また、上記各実施の形態では、電源電圧ＶＤＤの電圧値が閾値Ｖ１未満であるか否かによって基準電圧生成回路２２、２２Ａの動作や昇圧クロック信号の出力を停止させるか否かを切り替える場合について説明したが、本発明はこれに限定されるものではない。例えば、電源電圧ＶＤＤを生成する太陽電池２０から流れる電源電流の電流値が予め定められた閾値Ｖ２未満であるか否かによって基準電圧生成回路２２、２２Ａの動作や昇圧クロック信号の出力を停止させるか否かを切り替える形態としてもよい。この場合の閾値Ｖ２としては、閾値Ｖ１と同様に、例えば、半導体装置１０Ａ〜１０Ｅの実機を用いた実験や半導体装置１０Ａ〜１０Ｅの設計仕様に基づくコンピュータ・シミュレーション等により、レベルシフタ２８に貫通電流が流れ始める電源電流の電流値の下限値として予め得られた値や、該下限値に対して所定のマージン値を加味した値等を適用すればよい。

また、上記各実施の形態では、電圧検出回路３４、３４Ａ〜３４Ｃにより電源電圧ＶＤＤの電圧値を検出する場合について説明したが、本発明はこれに限定されるものではない。例えば、レベルシフタ２８へ入力される表示信号の電圧ＶＤＤＬの電圧値を電圧検出回路３４、３４Ａ〜３４Ｃにより検出する形態としてもよい。

また、上記各実施の形態では、電源として太陽電池を適用した場合について説明したが、本発明はこれに限定されるものではない。電源として太陽電池以外の電源を適用してもよいことは言うまでもない。

また、上記第１の実施の形態では、駆動制御処理プログラムがＲＯＭ４２に予めインストールされている場合について説明したが、本発明はこれに限定されるものではない。例えば、駆動制御処理プログラムが、ＣＤ−ＲＯＭ（Compact Disk Read Only Memory）等の記憶媒体に格納されて提供される形態、又はネットワークを介して提供される形態としてもよい。

その他、上記各実施の形態で説明した半導体装置及び各回路の構成（図１、図３、図４、図６〜図１０、図１２、図１３、図１５、図１６参照。）は一例であり、本発明の主旨を逸脱しない範囲内において不要な部分を削除したり、新たな部分を追加したりしてもよいことは言うまでもない。

また、上記第１の実施の形態で説明した駆動制御処理の流れ（図２参照。）も一例であり、本発明の主旨を逸脱しない範囲内において不要なステップを削除したり、新たなステップを追加したり、処理順序を入れ替えたりしてもよいことは言うまでもない。

１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ半導体装置
２０太陽電池（電源）
２２、２２Ａ基準電圧生成回路（生成部）
２４昇圧回路（昇圧部）
２８レベルシフタ（変換部）
３４、３４Ａ、３４Ｂ、３４Ｃ電圧検出回路
４０ＣＰＵ（制御部）
５０ロジック回路（切替部）
５２トリミング回路（変更部）

Claims

基準電圧を生成する生成部と、
前記生成部により生成された基準電圧を昇圧してバイアス電圧を生成する昇圧部と、
電源電圧から生成され、かつ表示装置の駆動を制御するための表示信号の電位を前記昇圧部により生成されたバイアス電圧の電位に変換する変換部と、
前記電源電圧の電圧値又は前記電源電圧を生成する電源から流れる電源電流の電流値が予め定められた閾値未満となった場合に、前記生成部及び前記昇圧部の少なくとも一方の動作を停止させる制御を行う制御部と、
を備えた半導体装置。
前記制御部は、さらに、前記電圧値又は前記電流値が前記閾値以上となった場合に、前記制御部により停止させる制御が行われた前記生成部及び前記昇圧部の少なくとも一方の動作を再開させる制御を行う
請求項１記載の半導体装置。
前記制御部は、前記制御の対象となる動作に対してヒステリシス特性を有する
請求項１又は請求項２記載の半導体装置。
基準電圧を生成する生成部と、
クロック信号に基づいて、前記生成部により生成された基準電圧を昇圧してバイアス電圧を生成する昇圧部と、
電源電圧から生成され、かつ表示装置の駆動を制御するための表示信号の電位を前記昇圧部により生成されたバイアス電圧の電位に変換する変換部と、
前記クロック信号が入力され、かつ前記電源電圧の電圧値又は前記電源電圧を生成する電源から流れる電源電流の電流値が予め定められた閾値以上であるか否かによって、前記昇圧部への前記クロック信号の出力と出力停止とを切り替える切替部と、
を備えた半導体装置。
前記切替部は、前記切り替えの動作に対してヒステリシス特性を有する
請求項４記載の半導体装置。
前記電源は、太陽電池である
請求項１から請求項５の何れか１項記載の半導体装置。
前記昇圧部は、チャージポンプ回路を含む
請求項１から請求項６の何れか１項記載の半導体装置。
前記生成部は、前記電源電圧から前記基準電圧を生成する
請求項１から請求項７の何れか１項記載の半導体装置。
前記閾値を変更する変更部をさらに備えた
請求項１から請求項８の何れか１項記載の半導体装置。