JP2009177778A - Ｄｌｌ回路及びこれを用いた半導体装置、並びに、ｄｌｌ回路の制御方法 - Google Patents

Abstract

【課題】チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能なＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させるディレイライン２１０と、ディレイライン２１０による遅延量を制御する制御回路とを備える。ディレイライン２１０は、従属接続された複数の可変遅延素子５００を有し、可変遅延素子５００は、バイアス電流量によって遅延量が変化する差動回路構成であり、制御回路は、バイアス電流量を設定する第１の制御部３００と、複数の可変遅延素子５００のうち出力を取り出す可変遅延素子を選択する第２の制御部４００とを有している。本発明によれば、可変遅延素子によってディレイラインが構成されていることから、少ない段数にて広範囲なクロック周波数に対応することが可能となる。
【選択図】図１

Description

本発明はＤＬＬ（Delay Locked Loop）回路及びこれを備える半導体装置に関し、特に、広範囲なクロック周波数に対応可能なＤＬＬ回路及びこれを備える半導体装置に関する。また、本発明は、このようなＤＬＬ回路の制御方法に関する。

近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要がある。このため、ＤＬＬ回路を用いることにより、外部クロックに同期した内部クロックを生成することが必須である。

図６は、一般的なＤＬＬ回路の回路図である。

図６に示すように、一般的なＤＬＬ回路は、従属接続された複数の遅延素子１０からなるディレイライン２０を備え、初段の遅延素子１０ａには外部クロック信号ＣＬＫが供給される。これら複数の遅延素子１０のうち、いずれの遅延素子１０から出力を取り出すかは、選択回路３０によって選択される。したがって、より後段の遅延素子１０を選択するほど、外部クロック信号ＣＬＫに対する内部クロック信号ＬＣＬＫのディレイ量が大きくなる。

選択回路３０による選択動作は、位相比較回路４０によって制御される。位相比較回路４０は、外部クロック信号ＣＬＫと、レプリカバッファ５０を通過した内部クロック信号ＬＣＬＫの位相を比較する回路である。位相比較回路４０は、外部クロック信号ＣＬＫに対して内部クロック信号ＬＣＬＫの位相が遅れている場合には、内部クロック信号ＬＣＬＫの位相を進めるべく、より前段の遅延素子１０を選択回路３０に選択させる。逆に、外部クロック信号ＣＬＫに対して内部クロック信号ＬＣＬＫの位相が進んでいる場合には、内部クロック信号ＬＣＬＫの位相を遅らせるべく、より後段の遅延素子１０を選択回路３０に選択させる。

ところが、外部クロック信号ＣＬＫの周波数は、製品の仕様や、動作モードによって異なる。このため、ＤＬＬ回路は、ある程度の周波数帯に対応可能であることが求められる。しかしながら、広いクロック周波数に対応するためには、ディレイライン２０を構成する遅延素子１０の段数を増やすとともに、一つの遅延素子１０によるディレイ量を小さく設定する必要がある。このため、対応可能な周波数範囲を広げようとすると、チップ上におけるＤＬＬ回路の占有面積が増大するという問題があった。

他方、近年においては、クロック信号の周波数が非常に高いことから、ディレイラインを伝達するクロック信号にも品質向上が求められている。ディレイラインを伝達するクロック信号の品質を高めるためには、ディレイライン２０を構成する遅延素子１０として差動回路を用いることが効果的である（非特許文献１参照）。

尚、信号品質を高める方法としては、正クロック信号を用いたフィードバックループと、反転クロック信号を用いたフィードバックループを備えたデュアルループ型のＤＬＬ回路が提案されている（非特許文献２参照）。
John G. Maneatis, "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques", IEEE JSSC, Vol. 31 No. 11, November 1996 Se Jun Kim, Sang Hoon Hong, Jae-Kyung Wee, Joo Hwan Cho, Pil Soo Lee, Jin Hong Ahn, and Jin Yong Chung, "A Low-Jitter Wide-Range Skew-Calibrated Dual-Loop DLL Using Antifuse Circuitry for High-Speed DRAM", IEEE JSSC, Vol. 37 No. 6, June 2002

しかしながら、遅延素子１０を差動回路構成とすると、回路規模がさらに増大する。このため、対応可能な周波数範囲を広げるとともに、ディレイラインを伝達するクロック信号の品質を向上させようとすると、チップ上における占有面積が非常に大きくなるという問題があった。

したがって、本発明の目的は、チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能であり、且つ、ディレイラインを伝達するクロック信号の品質が高められたＤＬＬ回路及びこれを備える半導体装置を提供することである。

また、本発明の他の目的は、このようなＤＬＬ回路の制御方法を提供することである。

本発明によるＤＬＬ回路は、クロック信号を遅延させるディレイラインと、ディレイラインによる遅延量を制御する制御回路とを備えるＤＬＬ回路であって、ディレイラインは、従属接続された複数の可変遅延素子を有し、可変遅延素子は、バイアス電流量によって遅延量が変化する差動回路構成であり、制御回路は、バイアス電流量を設定する第１の制御部と、複数の可変遅延素子のうち出力を取り出す可変遅延素子を選択する第２の制御部とを有していることを特徴とする。

また、本発明による半導体装置は、上述したＤＬＬ回路と、ディレイラインによって遅延された内部クロック信号に同期してデータを出力する出力バッファとを備えることを特徴とする。

また、本発明によるＤＬＬ回路の制御方法は、上述したＤＬＬ回路の制御方法であって、クロック信号の周波数に基づいてバイアス電流量を設定する第１のステップと、クロック信号とディレイラインによって遅延された内部クロック信号の位相差に基づいて、複数の可変遅延素子のうち出力を取り出す可変遅延素子を選択する第２のステップとを備えることを特徴とする。

本発明によれば、可変遅延素子によってディレイラインが構成されていることから、少ない段数にて広範囲なクロック周波数に対応することが可能となる。しかも、本発明にて用いる可変遅延素子は、差動回路構成を有していることから、ディレイラインを伝達するクロック信号の品質を高めることが可能となる。さらに、バイアス電流量の制御によって可変遅延素子の遅延量を変化させていることから、遅延量の可変範囲が非常に広い。

可変遅延素子は、並列接続された複数のバイアストランジスタと、オンさせるバイアストランジスタを切り替えるスイッチ回路とを含む可変バイアス回路を備えていることが好ましい。この場合、第１の制御部は、スイッチ回路を制御することによって遅延量を調整することができる。さらに、第１の制御部は、バイアストランジスタのゲートに供給するバイアス電圧を変化させることによっても、遅延量を調整することが可能である。

このように、本発明によれば、チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能であり、且つ、ディレイラインを伝達するクロック信号の品質が高められたＤＬＬ回路及びこれを備える半導体装置を提供することが可能となる。また、このようなＤＬＬ回路の制御方法を提供することも可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。図１には、本実施形態によるＤＬＬ回路を、パーソナルコンピュータやサーバに用いられるＤＲＡＭに内蔵した例を示している。

図１に示す半導体装置１００は、メモリセルアレイ１１０と、メモリセルアレイ１１０に対するアクセス制御を行うコントローラ１２０と、メモリセルアレイ１１０から読み出されたデータを外部に出力する出力バッファ１３０と、外部から入力されるデータを受け付ける入力バッファ１４０と、出力バッファ１３０によるデータの出力タイミングを外部クロック信号ＣＬＫに同期させるＤＬＬ回路２００とを備えている。

半導体装置１００には、外部端子として少なくともクロック端子１０１、アドレス端子１０２、コマンド端子１０３及びデータ入出力端子１０４が設けられている。クロック端子１０１は、外部クロック信号ＣＬＫが入力される端子であり、入力された外部クロック信号ＣＬＫはコントローラ１２０及びＤＬＬ回路２００に供給される。アドレス端子１０２及びコマンド端子１０３は、それぞれアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが入力される端子であり、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤはコントローラ１２０に供給される。

コントローラ１２０は、コマンド信号ＣＭＤがリード動作を示している場合には、メモリセルアレイ１１０に記憶されたデータのうち、アドレス信号ＡＤＤにより指定されるアドレスに記憶されたデータにアクセスし、これを出力バッファ１３０に供給する。出力バッファ１３０に供給されたリードデータＤＱは、ＤＬＬ回路２００による制御のもと、外部クロック信号ＣＬＫに同期してデータ入出力端子１０４より出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力端子１０４に入力されたライトデータＤＱを入力バッファ１４０を介して取り込み、アドレス信号ＡＤＤにより指定されるアドレスに書き込む。

コントローラ１２０によるこれらの動作は、外部クロック信号ＣＬＫに基づき生成された各種内部クロック（図示せず）に同期して行われる。

次に、ＤＬＬ回路２００の回路構成について説明する。

図１に示すように、本実施形態によるＤＬＬ回路２００は、外部クロック信号ＣＬＫを遅延させるコースディレイライン（ディファレンシャルディレイライン）２１０と、ファインディレイライン（インターポレーター）２２０とを備えている。コースディレイライン２１０は、遅延量の調整ピッチが相対的に大きいディレイラインであり、ファインディレイライン２２０は、遅延量の調整ピッチが相対的に小さいディレイラインである。これらディレイライン２１０，２２０による遅延動作は、第１の制御部３００及び第２の制御部４００を含む制御回路によって制御される。

詳細については後述するが、コースディレイライン２１０は、従属接続された複数の可変遅延素子を有しており、一つの可変遅延素子の遅延量はバイアス電流量によって調整可能である。このようなバイアス電流量の設定は、図１に示す第１の制御部３００によって行われる。一方、従属接続された複数の可変遅延素子のうち、出力を取り出す可変遅延素子の選択は、第２の制御部４００によって行われる。つまり、本実施形態によるＤＬＬ回路２００は、一つの可変遅延素子の遅延量を制御するループ（第１の制御ループ）と、使用する可変遅延素子の数を制御するループ（第２の制御ループ）とを含む、デュアルループ構造を有している。

図２は、コースディレイライン２１０の構成を示すブロック図である。

図２に示すように、コースディレイライン２１０は、従属接続された複数の可変遅延素子５００を有しており、初段の可変遅延素子５００ａに外部クロック信号ＣＬＫが供給される。これら複数の可変遅延素子５００のうち、いずれの可変遅延素子５００から出力を取り出すかは、選択回路２１１によって選択される。

可変遅延素子５００は差動回路構成であり、入力信号及び出力信号とも、相補の信号（ＣＬＫ，ＣＬＫＢ）が用いられる。このため、ノイズの影響を受けにくいとともに、電源電圧の変動に対して遅延量の変動が小さい。

図３は、可変遅延素子５００の回路図である。

図３に示すように、可変遅延素子５００は、ソースが共通接点Ａに接続された第１及び第２の入力トランジスタ５１１，５１２と、共通接点Ａと電源配線ＶＳＳとの間に接続された可変バイアス回路５２０と、入力トランジスタ５１１，５１２のドレインと電源配線ＶＤＤとの間にそれぞれ接続された負荷回路５３０とを備えている。

第１及び第２の入力トランジスタ５１１，５１２はいずれもＮチャンネル型のＭＯＳトランジスタであり、そのゲートには相補のクロック信号（ＩＮ，ＩＮＢ）が差動形式で供給される。また、入力トランジスタ５１１，５１２のドレインからは、相補のクロック信号（ＯＵＴＢ，ＯＵＴ）が差動形式で出力される。クロック信号ＩＮ，ＩＮＢが入力されてから、クロック信号ＯＵＴ，ＯＵＴＢが出力されるまでには所定の時間が必要であり、この時間が可変遅延素子５００の遅延量となる。可変遅延素子５００の遅延量は、可変バイアス回路５２０によって調整することができる。

可変バイアス回路５２０は、並列接続された複数のバイアストランジスタ５２１〜５２６と、オンさせるバイアストランジスタを切り替えるスイッチ回路５２７とを含んでいる。バイアストランジスタ５２１〜５２６はいずれもＮチャンネル型のＭＯＳトランジスタであり、そのゲートには、スイッチ回路５２７を介して第１のバイアス電圧ＮＢｉａｓが供給される。

特に限定されるものではないが、バイアストランジスタ５２１〜５２６の少なくとも一部については、チャネル幅が互いに相違していることが好ましい。一例として、バイアストランジスタ５２１〜５２６のチャネル幅をそれぞれ３μｍ，３μｍ，２μｍ，１μｍ，０．５μｍ，０．４μｍに設定すればよい。このように、少なくとも一部のチャネル幅を相違させれば、オンさせるバイアストランジスタ５２１〜５２６の組み合わせに応じて、バイアス電流量の調整範囲を拡大することができる。

スイッチ回路５２７の制御は、バイアス選択信号ＢｉａｓＳｅｌｅｃｔによって行われる。バイアス選択信号ＢｉａｓＳｅｌｅｃｔは、上述したバイアス電圧ＮＢｉａｓとともに、第１の制御部３００より供給される。バイアス選択信号ＢｉａｓＳｅｌｅｃｔはデジタル形式の信号である。

負荷回路５３０は、並列接続された第１及び第２の負荷トランジスタ５３１，５３２によって構成されている。負荷トランジスタ５３１，５３２は、いずれもＰチャンネル型のＭＯＳトランジスタである。第１の負荷トランジスタ５３１はダイオード接続されており、第２の負荷トランジスタ５３２のゲートには第２のバイアス電圧ＰＢｉａｓが供給される。第２のバイアス電圧ＰＢｉａｓについても、第１の制御部３００より供給される。

このような構成により、可変遅延素子５００の遅延量は、バイアス電圧ＮＢｉａｓ及びバイアス選択信号ＢｉａｓＳｅｌｅｃｔの両方によって変化させることができる。具体的には、オンさせるバイアストランジスタ５２１〜５２６の数を少なくするか、或いは、バイアス電圧ＮＢｉａｓを低く設定すれば、バイアス電流が少なくなることから可変遅延素子５００の遅延量は増大する。逆に、オンさせるバイアストランジスタ５２１〜５２６の数を多くするか、或いは、バイアス電圧ＮＢｉａｓを高く設定すれば、バイアス電流が多くなることから可変遅延素子５００の遅延量は減少する。

一例として、オンさせるバイアストランジスタ５２１〜５２６の合計チャネル幅を１μｍ〜１０μｍの範囲で調整し、且つ、バイアス電圧ＮＢｉａｓを０．６Ｖ〜０．８Ｖの範囲で調整した場合、最小遅延量（チャネル幅＝１０μｍ，ＮＢｉａｓ＝０．８Ｖ）は約６７．５ｐｓとなり、最大遅延量（チャネル幅＝１μｍ，ＮＢｉａｓ＝０．６Ｖ）は６２５ｐｓとなる。この例では、最小遅延量と最大遅延量とが約１０倍の差を有しており、非常に広い調整範囲を持つ。

しかも、バイアス選択信号ＢｉａｓＳｅｌｅｃｔはデジタル形式の信号であることから、遅延量の調整をデジタル的に行うことができる。このため、遅延量の調整をアナログ的に行う場合と比べて、制御が容易となる。

図２に示した可変遅延素子５００の段数については特に限定されないが、従来のディレイラインと比べて段数を大幅に削減することが可能である。これは、上述の通り、一つの可変遅延素子５００における遅延量の調整範囲が広いためである。したがって、チップ上における占有面積が縮小されるとともに、広範囲なクロック周波数に対応することが可能となる。しかも、相補のクロック信号を用いていることから、ディレイラインを伝達するクロック信号の品質も高められる。

特に限定されるものではないが、第１及び第２のバイアス電圧ＮＢｉａｓ，ＰＢｉａｓについては、図４に示すバイアス生成回路６００を用いることができる。図４に示すバイアス生成回路６００は、自己バイアス生成型の回路であり、電源電圧の変動に対して第２のバイアス電圧ＰＢｉａｓが追従する。これにより、可変遅延素子５００に含まれる負荷回路５３０の負荷特性も、電源電圧の変動に応じて変動する。他方、第１のバイアス電圧ＮＢｉａｓについては、電源電圧の変動に追従せず、ほぼ一定値を維持する。これらの結果、図４に示すバイアス生成回路６００を用いることにより、可変遅延素子５００の遅延量を一定に保つことが可能となる。

尚、一般的なディレイラインにおいては、電源電圧の変動に起因する遅延量の変動を防止するために、レギュレータが用いられることがある。しかしながら、レギュレータはチップ上の占有面積が大きいとともに、消費電力も大きい。これに対し、本実施形態においては、電源電圧が変動しても遅延量がほぼ一定に保たれることから、レギュレータを用いる必要もない。

また、図４に示すバイアス生成回路６００には、基準電圧Ｖｒｅｆが用いられる。この基準電圧Ｖｒｅｆは、ＤＲＡＭ内において一般的に使用される電圧であり、ＤＲＡＭ内にて既に存在している電圧である。したがって、基準電圧Ｖｒｅｆの生成回路を別途設ける必要もない。

図１に戻って、第１の制御部３００には、リングオシレータ３１０と、クロック周波数カウンタ３２０と、ディレイセット回路３３０が含まれている。図４に示したバイアス生成回路６００は、ディレイセット回路３３０の一部を構成する。

リングオシレータ３１０は、所定の周波数を持った基準クロックＣＬＫＲｅｆを生成する回路であり、生成された基準クロックＣＬＫＲｅｆはクロック周波数カウンタ３２０に供給される。クロック周波数カウンタ３２０は、基準クロックＣＬＫＲｅｆに基づいて外部クロック信号ＣＬＫをカウントすることにより、外部クロック信号ＣＬＫの周波数を判定する回路である。判定の結果はディレイセット回路３３０に供給され、ディレイセット回路３３０はこれに基づいてコースディレイライン２１０の遅延特性を設定する。遅延特性の設定方法については上述の通りであり、第１のバイアス電圧ＮＢｉａｓ及び／又はバイアス選択信号ＢｉａｓＳｅｌｅｃｔによって、可変遅延素子５００に流れるバイアス電流を変化させることにより行う。

一方、第２の制御部４００は、外部クロック信号ＣＬＫと内部クロック信号ＲＣＬＫの位相を比較する位相比較回路４１０と、位相比較回路４１０による位相比較の結果に基づいてカウントアップ又はカウントダウンされるカウンタ回路４２０とを備える。

図１に示すように、内部クロック信号ＲＣＬＫはレプリカバッファ４４０の出力信号である。レプリカバッファ４４０は、出力バッファ１３０と実質的に同じ回路構成を有する回路であり、コースディレイライン２１０及びファインディレイライン２２０によって生成された内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＢに同期して動作する。したがって、レプリカバッファ４４０の出力である内部クロック信号ＲＣＬＫは、出力バッファ１３０によるリードデータＤＱの出力タイミングと完全に同期する。

位相比較回路４１０は、このようにして生成される内部クロック信号ＲＣＬＫと外部クロック信号ＣＬＫの位相を比較する。そして、いずれの位相が進んでいるかによって、カウンタ回路４２０のカウント値をカウントアップ又はカウントダウンする。カウンタ回路４２０のカウント値Ｃｏｕｎｔ（ＣＤＬカウント値）は、図２に示した選択回路２１１に供給され、選択回路２１１はこれに基づいて、出力を取り出す可変遅延素子５００を選択する。これにより、コースディレイライン２１０によって、外部クロック信号ＣＬＫと内部クロック信号ＲＣＬＫの大まかな同期が取られる。

図１に示すように、コースディレイライン２１０の出力は、ファインディレイライン２２０に供給される。上述の通り、ファインディレイライン２２０は、遅延量の最小調整ピッチが相対的に小さいディレイラインであり、これによって、外部クロック信号ＣＬＫと内部クロック信号ＲＣＬＫの正確な同期が取られる。ファインディレイライン２２０の動作は、カウンタ回路４２０のカウント値（ＦＤＬカウント値）に基づくバイアス回路４３０の出力によって制御される。

以上が本実施形態によるＤＬＬ回路２００の構成である。次に、ＤＬＬ回路２００の動作について説明する。

図５は、本実施形態によるＤＬＬ回路２００の動作を示すフローチャートである。

図５に示すように、本実施形態によるＤＬＬ回路２００の動作は、第１の制御ループと第２の制御ループからなる。第１の制御ループは、コースディレイライン２１０を構成する可変遅延素子５００のバイアス電流量を設定する制御ループである。すなわち、個々の可変遅延素子５００の遅延量を設定する動作である。一方、第２の制御ループは、第１の制御ループの後に実行される制御ループであり、コースディレイライン２１０及びファインディレイライン２２０全体の遅延量を設定する動作である。

第１の制御ループにおいては、まず、クロック周波数カウンタ３２０を用いて、基準クロックＣＬＫＲｅｆと外部クロック信号ＣＬＫの周波数を比較し、その結果に基づいてディレイセット回路３３０を制御する（ステップＳ１１）。これにより、コースディレイライン２１０を構成する個々の可変遅延素子５００には、第１のバイアス電圧ＮＢｉａｓ及びバイアス選択信号ＢｉａｓＳｅｌｅｃｔに基づいたバイアス電流が流れることになる。

次に、位相比較回路４１０を用いて、設定したバイアス電流が最適であるか否かを検出する。その結果、バイアス電流が最適であれば（ステップＳ１２：ＹＥＳ）、第１の制御ループを終了し、第２の制御ループに移る。一方、バイアス電流が最適でなければ（ステップＳ１２：ＮＯ）、バイアス電流を変更する（ステップＳ１３）。上述の通り、バイアス電流の変更は、第１のバイアス電圧ＮＢｉａｓ及び／又はバイアス選択信号ＢｉａｓＳｅｌｅｃｔを変更することにより行うことができる。このような処理を繰り返すことにより、最適なバイアス電流に設定する。すなわち、個々の可変遅延素子５００の遅延量を最適値に設定する。

第２の制御ループは、コースディレイライン２１０の制御、ファインディレイライン２２０の制御の順に行われる。コースディレイライン２１０の制御においては、位相比較回路４１０を用いて外部クロック信号ＣＬＫと内部クロック信号ＲＣＬＫの位相比較が行われる（ステップＳ２１）。そして、コースディレイライン２１０の遅延量が最適となるまで（ステップＳ２２：ＹＥＳ）、カウンタ回路４２０のカウント値（ＣＤＬカウント値）をカウントアップ又はカウントダウンする（ステップＳ２３）。このような処理を繰り返すことにより、外部クロック信号ＣＬＫと内部クロック信号ＲＣＬＫの大まかな同期が取られる。

コースディレイライン２１０の遅延量が確定すると、次に、ファインディレイライン２２０の制御が行われる。ファインディレイライン２２０の制御においても、位相比較回路４１０を用いて外部クロック信号ＣＬＫと内部クロック信号ＲＣＬＫの位相比較が行われる（ステップＳ３１）。そして、ファインディレイライン２２０の遅延量が最適となるまで（ステップＳ３２：ＹＥＳ）、カウンタ回路４２０のカウント値（ＦＤＬカウント値）をカウントアップ又はカウントダウンする（ステップＳ３３）。このような処理を繰り返すことにより、外部クロック信号ＣＬＫと内部クロック信号ＲＣＬＫの正確な同期が取られ、ＤＬＬ回路２００がロックする。

以上説明したように、本実施形態によるＤＬＬ回路２００は、コースディレイライン２１０を構成する個々の可変遅延素子５００の遅延量が可変であることから、少ない段数で広範囲なクロック周波数に対応することが可能となる。その結果、従来のＤＬＬ回路と比べて、チップ上の占有面積を削減することが可能となる。

しかも、可変遅延素子５００は、並列接続されたバイアストランジスタ５２１〜５２６からなる可変バイアス回路５２０を有していることから、バイアス電流の変更をデジタル的に行うことが可能となる。このため、バイアス電流の変更をアナログ的に行う方法に比べ、制御を簡素化することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、可変遅延素子５００をコースディレイライン２１０に用いているが、これをファインディレイライン２２０に用いても構わない。

さらに、本発明の適用対象がＤＲＡＭに限定されるものではなく、他の種類の半導体装置に適用することも可能である。

本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。 コースディレイライン２１０の構成を示すブロック図である。 可変遅延素子５００の回路図である。 バイアス生成回路６００の回路図である。 ＤＬＬ回路２００の動作を示すフローチャートである。 一般的なＤＬＬ回路の回路図である。

符号の説明

１００ 半導体装置
１０１ クロック端子
１０２ アドレス端子
１０３ コマンド端子
１０４ データ入出力端子
１１０ メモリセルアレイ
１２０ コントローラ
１３０ 出力バッファ
１４０ 入力バッファ
２００ ＤＬＬ回路
２１０ コースディレイライン
２１１ 選択回路
２２０ ファインディレイライン
３００ 第１の制御部
３１０ リングオシレータ
３２０ クロック周波数カウンタ
３３０ ディレイセット回路
４００ 第２の制御部
４１０ 位相比較回路
４２０ カウンタ回路
４３０ バイアス回路
４４０ レプリカバッファ
５００ 可変遅延素子
５１１，５１２ 入力トランジスタ
５２０ 可変バイアス回路
５２１〜５２６ バイアストランジスタ
５２７ スイッチ回路
５３０ 負荷回路
５３１，５３２ 負荷トランジスタ
６００ バイアス生成回路

Claims (10)

1. クロック信号を遅延させるディレイラインと、前記ディレイラインによる遅延量を制御する制御回路とを備えるＤＬＬ回路であって、
   前記ディレイラインは、従属接続された複数の可変遅延素子を有し、
   前記可変遅延素子は、バイアス電流量によって遅延量が変化する差動回路構成であり、
   前記制御回路は、前記バイアス電流量を設定する第１の制御部と、前記複数の可変遅延素子のうち出力を取り出す可変遅延素子を選択する第２の制御部とを有していることを特徴とするＤＬＬ回路。
2. 前記可変遅延素子は、ソースが共通接点に接続された第１及び第２の入力トランジスタと、前記共通接点と第１の電源配線との間に接続された可変バイアス回路とを含み、
   前記第１及び第２の入力トランジスタのゲートに前記クロック信号が差動形式で供給され、前記第１及び第２の入力トランジスタのドレインから前記クロック信号が差動形式で出力されることを特徴とする請求項１に記載のＤＬＬ回路。
3. 前記可変バイアス回路は、並列接続された複数のバイアストランジスタと、オンさせる前記バイアストランジスタを切り替えるスイッチ回路とを含んでいることを特徴とする請求項２に記載のＤＬＬ回路。
4. 前記第１の制御部は、前記スイッチ回路を制御することにより、オンさせる前記バイアストランジスタを選択することを特徴とする請求項３に記載のＤＬＬ回路。
5. 前記第１の制御部は、前記バイアストランジスタのゲートに供給する第１のバイアス電圧を変化させることを特徴とする請求項３又は４に記載のＤＬＬ回路。
6. 前記可変遅延素子は、前記第１及び第２の入力トランジスタの前記ドレインと第２の電源配線との間にそれぞれ接続された負荷回路をさらに含み、
   前記負荷回路は、並列接続された第１及び第２の負荷トランジスタを含み、前記第１の負荷トランジスタはダイオード接続され、前記第２の負荷トランジスタのゲートには第２のバイアス電圧が供給されることを特徴とする請求項２乃至５のいずれか一項に記載のＤＬＬ回路。
7. 前記第２のバイアス電圧は、前記第２の電源配線に供給される電源電圧の変動に追従することを特徴とする請求項６に記載のＤＬＬ回路。
8. 前記第２の制御部は、前記クロック信号と前記ディレイラインによって遅延された内部クロック信号の位相を比較する位相比較回路と、前記位相比較回路による位相比較の結果に基づいてカウントアップ又はカウントダウンされるカウンタ回路とを備え、前記カウンタ回路のカウンタ値に基づいて、出力を取り出す可変遅延素子が選択されることを特徴とする請求項１乃至７のいずれか一項に記載のＤＬＬ回路。
9. 請求項１乃至８のいずれか一項に記載のＤＬＬ回路と、前記ディレイラインによって遅延された内部クロック信号に同期してデータを出力する出力バッファとを備えることを特徴とする半導体装置。
10. 請求項１乃至８のいずれか一項に記載のＤＬＬ回路の制御方法であって、
    前記クロック信号の周波数に基づいて前記バイアス電流量を設定する第１のステップと、
    前記クロック信号と前記ディレイラインによって遅延された内部クロック信号の位相差に基づいて、前記複数の可変遅延素子のうち出力を取り出す可変遅延素子を選択する第２のステップと、を備えることを特徴とするＤＬＬ回路の制御方法。

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