KR100271633B1 - 지연회로 - Google Patents

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Abstract

종래 기술의 지연회로가 시정수에 의해 지연시간이 결정되므로 등가적인 커패시턴스 값은 일정한 상태에서 외부전압이 낮아질수록 등가적인 온 저항이 증가해 지연시간이 커지며, 특히 낮은 외부전압으로 갈수록 그 영향이 현저해져서 외부전압이 증가함에 따라 지연시간이 줄어드는 문제점이 발생하는데, 이러한 문제를 극복하기 위해 본 발명의 지연회로는 인버터를 구성하는 엔모스 트랜지스터의 기판과 커패시터를 구성하는 엔모스 트랜지스터의 기판에 임의의 다른 전압을 인가하여 서로 다른 문턱전압을 갖도록 하여 외부전압에 관계없이 일정한 지연시간을 유지할 수 있다.

Description

지연회로{DELAY CIRCUIT}
본 발명은 지연회로에 관한 것으로, 특히 외부전압에 대해 일정한 지연시간을 갖도록 한 지연회로에 관한 것이다.
도 1 에 도시된 바와 같이 종래 기술의 지연회로는 직렬 연결된 복수 개의 인버터(IN1-INn)와, 게이트가 상기 인버터(IN1-INn)의 출력에 연결되고, 드레인과 소스가 공통으로 접지전압(VSS)에 연결된 복수 개의 엔모스트랜지스터(NM1'-NMn-1')로 구성된다.
여기서, 상기 인버터(IN1-INn)는 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어 게이트가 공통으로 연결되어 입력단을 형성하고, 드레인이 공통으로 연결되어 출력단을 형성하는 피모스트랜지스터(PM1-PMn) 및 엔모스트랜지스터(NM1-NMn)로 구성된다.
이와 같이 구성된 종래 기술의 지연회로의 동작을 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다.
먼저, 입력신호(VI)가 로우레벨에서 하이레벨로 천이할 때, 첫번째 인버터(IN1)를 구성하는 피모스 트랜지스터(PM1)는 턴오프되고 엔모스트랜지스터(NM1)가 턴온된다.
이때, 상기 인버터(IN1)의 출력이 천이 하는 시간은 그 인버터(IN1)를 구성하는 상기 엔모스트랜지스터(NM1)의 등가적인 온 저항(Effective On Resistance)과 출력단의 등가적인 커패시턴스(Effective Capacitance)의 곱에 의해 결정되는데, 이것을 이용하여 인위적으로 느린 천이시간이 되도록 하여 입력전압(VI)보다 지연된 출력전압(VO)을 출력하게 된다.
여기서, 인버터 출력단의 등가적인 커패시턴스는 상기 첫번째 인버터(IN1)를 구성하는 모스 트랜지스터 성분과 다음단 인버터(IN2)의 게이트 커패시턴스의 합이다.
종래 기술의 지연회로는 도 2 에 도시된 바와 같이 전원전압(VCC)이 낮아질수록 등가적인 커패시턴스 값은 일정한 상태를 유지하지만 등가적인 온 저항이 증가하고, 이때 지연시간은 시정수(RC)에 의해 결정되어지므로 그 지연시간이 증가한다. 이것은 등가적인 온 저항이 게이트와 소오스간 전위차(Vgs)와 문턱전압(Vth)의 차이에 반비례하기 때문이며, 따라서, 전원전압(VCC)이 높아질수록 게이트전위가 높아지고 반비례하여 등가적인 온 저항이 감소하면서 지연시간이 감소하는 문제점이 발생한다.
따라서, 본 발명의 목적은 외부에서 공급되는 전원전압(VCC)의 변화에 관계없이 일정한 지연시간을 유지하게 한 지연회로를 제공함에 있다.
이와 같은 목적을 달성하기 위하여 본 발명의 지연회로는 게이트가 공통으로 연결되어 입력단을 형성하고, 드레인이 공통으로 연결되어 출력단을 형성하며, 기판이 소스에 연결된 피모스트랜지스터 및 기판에 임의의 전압이 인가되는 엔모스트랜지스터가 전원전압과 접지전압 사이에 직렬 연결되어 구성된 복수 개의 인버터가 직렬 연결되고, 게이트가 상기 인버터의 출력에 연결되고, 드레인과 소스가 공통 연결되어 접지전압에 연결되며, 기판에 임의의 전압이 인가된 복수 개의 엔모스트랜지스터로 구성된 것을 특징으로 한다.
도 1 은 종래 기술의 지연 회로도.
도 2 는 도 1 에 있어서, 외부전압에 대한 지연시간의 관계를 나타낸 그래프.
도 3 은 본 발명의 지연 회로도.
도 4 는 도 3 에 있어서, 외부전압에 대한 지연시간의 관계를 나타낸 그래프.
도 5 는 엔모스 트랜지스터로 이루어진 커패시터의 게이트-소스전압에 대한 커패시턴스의 관계를 나타낸 그래프.
도 6 은 입력전압에 대한 첫 번째 인버터 출력전압의 관계를 나타낸 그래프.
도 7 은 본 발명의 지연 회로를 삼중웰 구조로 구현한 단면도.
***** 도면의 주요부분에 대한 부호설명 *****
INV1-INVn : 인버터
PMI1-PMIn-1 : 피모스 트랜지스터
NMI1-NMn-1, NMC-NMCn, : 엔모스 트랜지스터
도 3 에 도시된 바와 같이 본 발명의 지연회로는, 직렬 연결된 복수 개의 인버터(INV1-INVn)와, 게이트가 상기 인버터(INV1-INVn)의 출력단에 연결되고, 드레인과 소스가 공통 연결되어 접지전압(VSS)에 연결되며, 기판에 커패시턴스 기판전압(VBBC)이 인가되는 복수 개의 엔모스트랜지스터(NMC1-NMCn-1)로 구성된다.
여기서, 상기 인버터(INV1-INVn)는 게이트가 공통으로 연결되어 입력단을 형성하고, 드레인이 공통으로 연결되어 출력단을 형성하며 기판이 소스에 연결된 피모스트랜지스터(PMI1-PMIn) 및 기판에 인버터 기판전압(VBBI)이 인가되는 엔모스트랜지스터(NMI1-NMIn)가 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어 구성된다.
이와 같이 구성된 본 발명의 지연회로의 동작을 첨부된 도면을 참조해서 설명하면 다음과 같다.
먼저, 지연하는 동작은 종래 기술의 지연회로의 동작과 같이 입력신호(IN)가 로우레벨에서 하이레벨로 천이할 때, 첫번째 인버터(INV1)를 구성하는 피모스 트랜지스터(PMI1)는 턴오프되고 엔모스트랜지스터(NMI1)가 턴온된다.
이때, 상기 인버터(INV1)의 출력이 천이 하는 시간은 그 인버터(INV1)를 구성하는 상기 엔모스트랜지스터(NMI1)의 등가적인 온 저항과 출력단의 등가적인 커패시턴스의 곱에 의해 결정되는데, 이것을 이용하여 인위적으로 느린 천이시간이 되도록 하여 출력신호(VO)를 지연하게 된다.
그러나, 종래 기술에서 발생하는 문제점인 전원전압(VCC)의 변화에 따른 지연시간의 변화가 일어나지 않도록 커패시터(C1-Cn-1)를 구성하는 엔모스트랜지스터(NMC1-NMCn-1)의 기판에 임의의 전압인 커패시터 기판전압(VBBC)을 입력한다.
따라서, 엔모스트랜지스터(NMC1-NMCn-1)로 구성된 커패시터(C1-Cn-1)는 도 5 에 도시된 바와 같이 문턱전압(Vth) 이상의 전압이 게이트에 인가될 때, 일정한 커패시턴스(COXLW)를 갖게되기 때문에, 이러한 특성을 이용하여 커패시터를 구성하는 엔모스트랜지스터(NMC1-NMCn-1)의 기판에 인가하는 임의의 전압인 커패시터 기판전압(VBBC)을 조정해서 문턱전압(Vth)을 크게 하면, 낮은 전원전압(Low VCC)이 입력되는 경우 엔모스트랜지스터(NMC1-NMCn-1)로 구성된 커패시터(C1-Cn-1)에 의한 지연대신 주로 다음단 인버터(INV2-INVn)의 게이트 커패시턴스가 인버터 출력단의 등가적인 커패시턴스가 되므로, 낮은 전원전압(Low VCC)이 입력되면 커지는 등가적인 온 저항에 대해 일정한 시정수(RC) 지연시간을 유지하게 된다.
또한, 높은 전원전압(High VCC)이 입력되는 경우에도 전원전압(VCC)이 엔모스트랜지스터(NMC1-NMCn-1)로 구성된 커패시터(C1-Cn-1)의 문턱전압(Vth)보다 크므로 시정수(RC) 지연에 엔모스트랜지스터(NMC1-NMCn-1)의 커패시턴스(CG)도 기여하기 때문에 작은 트랜지스터 온 저항에 의해 시정수(RC) 지연시간은 낮은 전원전압(Low VCC)과 비슷하게 유지될 수 있다.
도 6 은 본 발명의 지연회로에서 입력전압(VI)에 대한 첫번째 인버터(INV1)의 출력전압(VO1)의 관계를 나타낸 그래프로서, 상기 출력전압(VO1)이 첫번째 커패시터(C1)를 구성하는 첫번째 엔모스트랜지스터(NMC1)의 문턱전압(Vth1) 보다 작을 때 기울기가 커지는 것은 상기 인버터(INV1) 출력단의 등가적인 커패시턴스가 줄었음을 의미한다.
도 7 은 삼중웰에서 본 발명의 1 차 지연회로가 구현된 단면을 도시한 것이다. 피형 기판 내에 제 1 피웰(P Well)과 제 1, 제 2 딥 엔웰(DN Well1,DN Well2)이 각각 독립적으로 형성되어 있으며, 상기 제 1, 제 2 딥 엔웰(DN Well1,DN Well2)에는 각각 제 2, 제 3 피웰이 형성되어 있다. 그리고 상기 제 1 피웰에는 인버터의 피모스트랜지스터가 형성되고, 상기 제 2, 제 3 피웰에는 인버터와 커패시터의 제 1, 제 2 엔모스 트랜지스터가 각각 형성된다. 상기 제 2, 제 3 피웰에는 제 1, 제 2 기판전압(VBBI, VBBC)이 도 7 에 도시된 바와 같이 서로 독립적으로 인가된다. 이와 같은 구성을 통해 상기 1 차지연회로의 실제소자는 구현된다.
따라서, 본 발명의 지연회로는 인버터를 구성하는 엔모스트랜지스터와 커패시터를 구성하는 엔모스 트랜지스터의 기판에 임의의 다른 전압을 인가하여 서로 다른 문턱전압을 갖도록 함으로써 전원전압의 변화에 상관없이 일정한 지연시간을 얻을 수 있는 효과가 있다.

Claims (2)

  1. 게이트가 입력단에 연결되고, 소오스가 전원전압에 연결됨과 아울러 그 소오스에 기판이 연결되고, 드레인이 출력단에 연결된 피모스 트랜지스터 및 게이트가 상기 입력단에 공통 연결되고 드레인이 상기 출력단에 공통 연결되며, 소오스가 접지전압에 연결됨과 아울러 기판에 인버터 기판전압이 연결된 엔모스 트랜지스터로 구성되어 직렬접속되는 복수개의 인버터와, 상기 인버터의 출력단에 각기 게이트가 연결되고 드레인 및 소오스가 접지전압에 공통 연결됨과 아울러 기판에 커패시턴스 기판 전압이 연결된 복수개의 엔모스 트랜지스터의 커패시터로 구성된 것을 특징으로 하는 지연회로.
  2. 제 1 항에 있어서, 상기 인버터와 커패시터는 삼중웰 구조로 구성된 것을 특징으로 하는 지연회로.
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