KR100510531B1 - 동작 전원전압에 둔감한 지연 스테이지 및 이를 구비하는지연회로 - Google Patents

동작 전원전압에 둔감한 지연 스테이지 및 이를 구비하는지연회로 Download PDF

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Abstract

동작 전원전압에 둔감하고 입력신호의 펄스 간의 시간간격에 무관하게 일정한 지연시간을 갖는 지연 스테이지 및 지연 회로가 개시된다. 상기 지연 스테이지는, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 동작 전원전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 접지전압에 연결되는 제2커패시터, 및 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하고, 특히 상기 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 한다.

Description

동작 전원전압에 둔감한 지연 스테이지 및 이를 구비하는 지연회로{Delay stage with insensitivity to operating voltage and delay circuit including the same}
본 발명은 반도체 집적회로에 관한 것으로, 특히 동작 전원전압에 둔감하고 입력신호의 펄스 간의 시간간격에 무관하게 일정한 지연시간을 갖는 지연 스테이지 및 지연 회로에 관한 것이다.
반도체 집적회로에서는 일반적으로 타이밍 조절을 위해 신호를 소정의 시간 만큼 지연시키는 지연회로가 필요하며 특히 정확한 타이밍 조절을 위해 동작전압의 변화에도 불구하고 항상 일정한 지연시간을 갖는 지연회로가 요구된다.
반도체 집적회로에서 일정한 지연시간을 갖는 지연회로를 구현하기 위해 외부 동작전압보다 낮으며 내부 전원전압 발생회로에 의해 발생되는 내부 전원전압을 이용하는 방법이 있다. 이와 같은 종래의 기술은 외부 동작전압이 1.8볼트(Volt)까지 감소하는 근래의 반도체 집적회로에서는 적용되기 어렵다. 다시말해 낮은 외부 동작전압으로부터 발생되는 내부 전원전압의 레벨은 외부 동작전압의 변동폭 등을 고려하면 외부 동작전압의 레벨에 비하여 상당히 낮아질 수 밖에 없다. 이에 따라 지연회로와 같이 내부 전원전압을 사용하는 회로들은 낮은 동작 전압으로 인해 원하는 특성을 얻기 힘들다. 종래의 대표적인 지연회로가 미국 특허번호 5,068,553에 개시되어 있다.
도 1은 종래의 지연회로의 일예를 나타내는 회로도이다.
도 1에 도시된 종래의 지연회로는 직렬연결되는 복수개의 반전 지연 스테이지(Inverting delay stage)들(11-1n)를 구비하고, 각각의 반전 지연 스테이지는 인버터(IV), 피모스(PMOS) 커패시터(CP), 엔모스(NMOS) 커패시터(CN), 게이트에 접지전압(VSS)이 인가되는 피모스 트랜지스터(PM), 및 게이트에 전원전압(VCC)이 인가되는 엔모스 트랜지스터(NM)를 구비한다.
상기 종래의 지연회로에서는 엔모스 트랜지스터(NM)가 동작 전원전압(VCC)에 따라서 엔모스 커패시터(CN)의 유효 커패시턴스의 양을 변화시킴으로써 동작 전원전압(VCC)에 둔감해 진다. 그러나 상기 종래의 지연회로는 지연시간이 입력신호(IN)의 펄스 간의 시간간격(Time interval) 에 따라서 변화되는 문제점이 있다.
좀더 설명하면, A 노드는 입력신호(IN)의 "하이(High)" 구간동안 VCC로 충전되었다가 입력신호(IN)가 "하이"로부터 "로우(Low)"로 천이(transition)되면 초기에는 빠른 속도로 방전되다가 피모스 트랜지스터(PM)의 Vgs(게이트와 소오스 간의 전압)가 Vtp(상기 피모스 트랜지스터의 문턱전압)에 가까워지면 매우 느리게 방전된다. 후속 입력신호(IN)의 "하이" 천이가 빨리 오게 되면 남아 있는 전하(charge)로 인해 A 노드의 충전이 빨리 이루어지게 된다. 반면에 후속 입력신호(IN)의 "하이" 천이가 늦게 오게 되면 즉 후속 "하이" 천이가 A 노드의 방전이 충분히 이루어진 후 발생하면, A 노드를 많은 양의 전하로 충전하여야 하므로 A 노드의 충전이 늦게 이루어지게 된다.
B 노드는 입력신호(IN)의 "하이" 구간동안 VSS로 방전되었다가 입력신호(IN)가 "하이"로부터 "로우(Low)"로 천이되면 VCC-Vtn(Vtn은 엔모스 트랜지스터의 문턱전압)까지 빠른 속도로 충전되다가 그 이후에는 서스 쓰레스홀드(Subthreshold) 전류에 의해 매우 느리게 충전된다. 따라서 후속 입력신호(IN)의 "하이" 천이가 빨리 오게 되면 VCC-Vtn에 해당하는 전하량만이 VSS로 빠져 나가지만, 후속 "하이" 천이가 B 노드의 충전이 최대 VCC 수준까지 충분히 이루어진 후에 오게 되면 VCC에 해당하는 전하량이 모두 VSS로 방전되므로 지연시간이 증가된다.
이로 인하여 상기 종래의 지연회로에서는 지연시간이 입력신호(IN)의 펄스 간의 시간간격(Time interval)에 따라서 변화되는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 동작 전원전압에 둔감하고 또한 입력신호의 펄스 간의 시간간격에 무관하게 일정한 지연시간을 갖는 지연 스테이지를 제공하는 데 있다.
본 발명이 이루고자하는 기술적 과제는, 동작 전원전압에 둔감하고 또한 입력신호의 펄스 간의 시간간격에 무관하게 일정한 지연시간을 갖는 지연회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 지연 스테이지는, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 동작 전원전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 접지전압에 연결되는 제2커패시터, 및 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하는 것을 특징으로 한다.
특히 상기 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 지연 스테이지는, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 접지전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 동작 전원전압에 연결되는 제2커패시터, 및 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하는 것을 특징으로 한다.
특히 상기 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제3실시예에 따른 지연 스테이지는, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 동작 전원전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치, 상기 제1커패시터의 타단과 접지전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 접지전압에 연결되는 제2커패시터, 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치, 및 상기 제2커패시터의 타단과 동작 전원전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치를 구비하는 것을 특징으로 한다.
또한 본 발명의 제3실시예에 따른 지연 스테이지는, 지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기, 및 상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 더 구비하고, 상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제4실시예에 따른 지연 스테이지는, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 접지전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치, 상기 제1커패시터의 타단과 동작 전원전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 동작 전원전압에 연결되는 제2커패시터, 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치, 및 상기 제2커패시터의 타단과 접지전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치를 구비하는 것을 특징으로 한다.
또한 본 발명의 제4실시예에 따른 지연 스테이지는, 지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기, 및 상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 더 구비하고, 상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들을 구비하고, 상기 지연 스테이지들 각각은, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 동작 전원전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 접지전압에 연결되는 제2커패시터, 및 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하는 것을 특징으로 한다.
특히 상기 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들을 구비하고, 상기 지연 스테이지들 각각은, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 접지전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 동작 전원전압에 연결되는 제2커패시터, 및 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하는 것을 특징으로 한다.
특히 상기 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제3실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들을 구비하고, 상기 지연 스테이지들 각각은, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 동작 전원전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치, 상기 제1커패시터의 타단과 접지전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 접지전압에 연결되는 제2커패시터, 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치, 및 상기 제2커패시터의 타단과 동작 전원전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치를 구비하는 것을 특징으로 한다.
상기 본 발명의 제3실시예에 따른 지연회로는, 지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기, 및 상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 더 구비하고, 상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제4실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들을 구비하고, 상기 지연 스테이지들 각각은, 입력신호를 반전시켜 출력하는 제1인버터, 일단이 접지전압에 연결되는 제1커패시터, 상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치, 상기 제1커패시터의 타단과 동작 전원전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치, 상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터, 일단이 동작 전원전압에 연결되는 제2커패시터, 상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치, 및 상기 제2커패시터의 타단과 접지전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치를 구비하는 것을 특징으로 한다.
상기 본 발명의 제4실시예에 따른 지연회로는, 지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기, 및 상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 더 구비하고, 상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1실시예에 따른 지연회로를 나타내는 회로도이고 도 3은 도 2에 도시된 입력신호(IN) 및 제어신호(PRD)에 대한 타이밍도이다. 제1실시예에 따른 지연회로는 입력신호(IN)의 "로우" 천이로부터 "하이" 천이까지의 시간 간격에 무관하게 일정한 지연시간을 갖는 지연회로이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들(21-2n)를 구비하고, 각각의 지연 스테이지는 두개의 인버터들(IV21,IV22), 두개의 피모스 커패시터들(CP21,CP22), 두개의 피모스 트랜지스터들(PM21,PM22), 두개의 엔모스 커패시터들(CN21,CN22), 및 두개의 엔모스 트랜지스터들(NM21,NM22)을 구비한다.
인버터(IV21)는 입력신호(IN)가 인버터(20)에 의해 반전된 신호를 반전시켜 출력하고, 인버터(IV22)는 인버터(IV21)의 출력신호를 반전시켜 출력한다. 피모스 커패시터(CP21)는 일단이 동작 전원전압(VCC)에 연결된다. 피모스 트랜지스터(PM21)는 일종의 스위치로서 피모스 커패시터(CP21)의 타단과 인버터(IV21)의 출력단 사이에 연결되고 제어신호(PRDB)에 응답하여 턴온된다.
엔모스 커패시터(CN21)는 일단이 접지전압(VSS)에 연결된다. 엔모스 트랜지스터(NM21)는 엔모스 커패시터(CN21)의 타단과 인버터(IV21)의 출력단 사이에 연결되고 엔모스 트랜지스터(NM21)의 게이트에는 동작 전원전압(VCC)이 연결된다. 따라서 엔모스 트랜지스터(NM21)는 항상 턴온된다.
피모스 커패시터(CP22)는 일단이 동작 전원전압(VCC)에 연결된다. 피모스 트랜지스터(PM22)는 피모스 커패시터(CP22)의 타단과 인버터(IV22)의 출력단 사이에 연결되고 피모스 트랜지스터(PM22)의 게이트에는 접지전압(VSS)이 연결된다. 따라서 피모스 트랜지스터(PM22)는 항상 턴온된다.
엔모스 커패시터(CN22)는 일단이 접지전압(VSS)에 연결된다. 엔모스 트랜지스터(NM22)는 일종의 스위치로서 엔모스 커패시터(CN22)의 타단과 인버터(IV22)의 출력단 사이에 연결되고 제어신호(PRDB)의 반전신호(PRD)에 응답하여 턴온된다.
특히 도 3의 타이밍도에 도시된 바와 같이 제어신호(PRD) 및 이의 반전신호(PRDB)는 입력신호(IN)에 비해 더 빨리 천이되어야 한다.
한편 필요에 따라 지연 스테이지(21-2n) 내에 엔모스 커패시터(CN21) 및 엔모스 트랜지스터(NM21)는 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(21-2n) 내에 피모스 커패시터(CP22) 및 피모스 트랜지스터(PM22)가 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(21-2n) 내에 엔모스 커패시터(CN21) 및 엔모스 트랜지스터(NM21), 피모스 커패시터(CP22) 및 피모스 트랜지스터(PM22)가 모두 포함되지 않을 수도 있다.
이하 본 발명의 제1실시예에 따른 지연회로의 동작이 상세히 설명된다. 제1실시예에 따른 지연회로에서는 입력신호(IN)보다 빨리 천이하는 제어 신호 (PRD) 및 그 상보 신호 (PRDB)를 이용하여, 입력신호(IN)가 "로우"로부터 "하이"로 천이하기 전에 미리 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM22)를 턴온시키고 입력신호(IN)가 "하이"로부터 "로우"로 천이하기 전에 미리 피모스 트랜지스터(PM21) 및 엔모스 트랜지스터(NM22)를 턴오프시킨다. 이에 따라 현재의 천이로부터 후속 천이 까지의 시간간격에 따른 해당 노드의 전압레벨의 차이가 최소화된다.
좀더 상세하게는 입력신호(IN)가 "로우"로부터 "하이"로 천이하기 이전에는 "로우" 레벨의 PRDB에 의해 피모스 트랜지스터(PM21)가 턴온됨으로써, A 노드는 인버터(IV21)의 출력단과 전기적으로 연결된다. 입력신호(IN)가 "로우"로부터 "하이"로 천이된 후에는 A 노드는 VCC로 충전되고, 입력신호(IN)가 "하이"로부터 "로우"로 천이시에는 "하이" 레벨의 PRDB에 의해 피모스 트랜지스터(PM21)가 턴오프되어 A 노드의 충전상태가 오래 동안 유지된다.
PRDB의 "하이" 천이가 입력신호(IN)의 "로우" 천이보다 늦는 경우에는 A 노드의 전압은 VCC-Vtp(Vtp는 피모스 트랜지스터의 문턱전압)로 유지되며, PRDB 의 "로우" 천이가 선행되면 A 노드의 전압은 VCC로 유지된다. PRDB의 "하이" 천이가 입력신호(IN)의 "로우" 천이보다 빠른 경우에는 A 노드의 전압이 시간이 경과할 수록 피모스 트랜지스터(PM21)의 누설(leakage) 전류에 의하여 VCC로부터 매우 조금씩 감소하게 된다. 그러나 피모스 트랜지스터(PM21)가 완전히 턴오프되어 있으므로, VSS로 완전히 방전되기 까지는 매우 오랜 시간이 소요된다.
DRAM의 경우, 리프레쉬 주기 정도의 시간 동안만 A 노드의 전압이 Vtp이상을 유지하게 되면, PRDB 신호에 의하여 피모스 트랜지스터(PM21)가 턴온되어 A 노드는 입력신호(IN)의 "로우" 천이로부터 "하이" 천이까지의 간격(interval)에 상관 없이 'Vtp' 의 레벨로 방전되고 이 상태에서 입력신호(IN)의 "하이" 천이가 일어나게 된다.
B 노드는, 입력신호(IN)가 "로우"로부터 "하이"로 천이하기 이전에 "하이" 레벨의 PRD에 의해 엔모스 트랜지스터(NM22)가 턴온됨으로써, 인버터(IV22)의 출력단과 전기적으로 연결된다. 입력신호(IN)가 "로우"로부터 "하이"로 천이된 후에는 B 노드는 VSS로 충전되고, 입력신호(IN)가 "하이"로부터 "로우"로 천이시에는 "로우" 레벨의 PRD에 의해 엔모스 트랜지스터(NM22)가 턴오프되어 B 노드의 방전상태가 오래 동안 유지된다.
PRD의 "로우" 천이가 입력신호(IN)의 "로우" 천이보다 늦는 경우에는 B 노드의 전압은 VCC-Vtn(Vtn은 엔모스 트랜지스터의 문턱전압)로 유지되며, PRD의 "로우" 천이가 선행되면 B 노드의 전압은 VSS로 유지된다. PRD의 "로우" 천이가 입력신호(IN)의 "로우" 천이보다 빠른 경우에는 B 노드의 전압이 시간이 경과할 수록 엔모스 트랜지스터(NM22)의 누설(leakage) 전류에 의하여 VSS로부터 점차 증가하게 된다. 그러나 엔모스 트랜지스터(NM22)가 완전히 턴오프되어 있으므로, VCC로 완전히 충전되기 까지는 매우 오랜 시간이 소요된다.
DRAM의 경우, 리프레쉬 주기 정도의 시간 동안만 B 노드의 전압이 VCC-Vtn이하를 유지하게 되면, PRD 신호에 의하여 엔모스 트랜지스터(NM22)가 턴온되어 B 노드는 입력신호(IN)의 "로우" 천이로부터 "하이" 천이까지의 간격(interval)에 상관 없이 'VCC-Vtn' 의 레벨로 셋팅되고 이 상태에서 입력신호(IN)의 "하이" 천이가 일어나게 된다.
상술한 바와 같은 메카니즘에 의하여 본 발명의 제1실시예에 따른 지연회로는 동작 전원전압에 둔감하면서도 입력신호(IN)의 "로우" 천이로부터 "하이" 천이까지의 시간간격에 무관하게 일정한 지연시간을 갖는다. 한편 입력신호(IN)의 "하이" 천이로부터 "로우" 천이까지의 시간 간격에 대해서도 상기 메카니즘은 동일하게 적용된다.
도 4는 본 발명의 제2실시예에 따른 지연회로를 나타내는 회로도로서 입력신호(IN)의 "하이" 천이로부터 "로우" 천이까지의 시간 간격에 무관하게 일정한 지연시간을 갖는 지연회로이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들(41-4n)를 구비하고, 각각의 지연 스테이지는 두개의 인버터들(IV41,IV42), 두개의 피모스 커패시터들(CP41,CP42), 두개의 피모스 트랜지스터들(PM41,PM42), 두개의 엔모스 커패시터들(CN41,CN42), 및 두개의 엔모스 트랜지스터들(NM41,NM42)을 구비한다.
인버터(IV41)는 입력신호(IN)가 인버터(40)에 의해 반전된 신호를 반전시켜 출력하고, 인버터(IV42)는 인버터(IV41)의 출력신호를 반전시켜 출력한다. 피모스 커패시터(CP41)는 일단이 동작 전원전압(VCC)에 연결된다. 피모스 트랜지스터(PM41)는 피모스 커패시터(CP41)의 타단과 인버터(IV41)의 출력단 사이에 연결되고 피모스 트랜지스터(PM41)의 게이트에는 접지전압(VSS)이 연결된다. 따라서 피모스 트랜지스터(PM41)는 항상 턴온된다.
엔모스 커패시터(CN41)는 일단이 접지전압(VSS)에 연결된다. 엔모스 트랜지스터(NM41)는 일종의 스위치로서 엔모스 커패시터(CN41)의 타단과 인버터(IV41)의 출력단 사이에 연결되고 제어신호(PRD)에 응답하여 턴온된다.
피모스 커패시터(CP42)는 일단이 동작 전원전압(VCC)에 연결된다. 피모스 트랜지스터(PM42)는 피모스 커패시터(CP42)의 타단과 인버터(IV42)의 출력단 사이에 연결되고 제어신호(PRD)의 반전신호(PRDB)에 응답하여 턴온된다.
엔모스 커패시터(CN42)는 일단이 접지전압(VSS)에 연결된다. 엔모스 트랜지스터(NM42)는 엔모스 커패시터(CN42)의 타단과 인버터(IV42)의 출력단 사이에 연결되고 엔모스 트랜지스터(NM42)의 게이트에는 전원전압(VCC)이 연결된다. 따라서 엔모스 트랜지스터(NM42)는 항상 턴온된다.
특히 제1실시예에서와 마찬가지로 제어신호(PRD) 및 이의 반전신호(PRDB)는 입력신호(IN)에 비해 더 빨리 천이되어야 한다.
한편 필요에 따라 지연 스테이지(41-4n) 내에 피모스 커패시터(CP41) 및 피모스 트랜지스터(PM41)는 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(41-4n) 내에 엔모스 커패시터(CN42) 및 엔모스 트랜지스터(NM42)가 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(41-4n) 내에 피모스 커패시터(CP41) 및 피모스 트랜지스터(PM41), 엔모스 커패시터(CN42) 및 엔모스 트랜지스터(NM42)가 모두 포함되지 않을 수도 있다.
본 발명의 제2실시예에 따른 지연회로의 동작은 상술한 본 발명의 제1실시예에 따른 지연회로의 동작과 거의 유사하므로 여기에서 상세한 동작 설명은 생략된다.
도 5는 본 발명의 제3실시예에 따른 지연회로를 나타내는 회로도이고 도 6은 도 5에 도시된 입력신호(IN) 및 제어신호들(PRD,PRDP)에 대한 타이밍도이다. 제3실시예에 따른 지연회로는 입력신호(IN)의 "로우" 천이로부터 "하이" 천이까지의 시간 간격에 무관하게 일정한 지연시간을 갖는 지연회로이다.
도 5를 참조하면, 본 발명의 제3실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들(51-5n) 및 펄스 발생기(500)를 구비한다. 각각의 지연 스테이지는 두개의 인버터들(IV51,IV52), 두개의 피모스 커패시터들(CP51,CP52), 세개의 피모스 트랜지스터들(PM51,PM52,PM53), 두개의 엔모스 커패시터들(CN51,CN52), 및 세개의 엔모스 트랜지스터들(NM51,NM52,NM53)을 구비한다.
인버터(IV51)는 입력신호(IN)가 인버터(50)에 의해 반전된 신호를 반전시켜 출력하고, 인버터(IV52)는 인버터(IV51)의 출력신호를 반전시켜 출력한다. 피모스 커패시터(CP51)는 일단이 동작 전원전압(VCC)에 연결된다. 피모스 트랜지스터(PM51)는 피모스 커패시터(CP51)의 타단과 인버터(IV51)의 출력단 사이에 연결되고 피모스 트랜지스터(PM51)의 게이트에는 접지전압(VSS)이 연결된다. 따라서 피모스 트랜지스터(PM51)는 항상 턴온된다. 엔모스 트랜지스터(NM53)는 피모스 커패시터(CP51)의 타단과 접지전압(VSS) 사이에 연결되고 제어신호(PRDP)에 응답하여 턴온된다.
엔모스 커패시터(CN51)는 일단이 접지전압(VSS)에 연결된다. 엔모스 트랜지스터(NM51)는 엔모스 커패시터(CN51)의 타단과 인버터(IV51)의 출력단 사이에 연결되고 엔모스 트랜지스터(NM51)의 게이트에는 동작 전원전압(VCC)이 연결된다. 따라서 엔모스 트랜지스터(NM51)는 항상 턴온된다.
피모스 커패시터(CP52)는 일단이 동작 전원전압(VCC)에 연결된다. 피모스 트랜지스터(PM52)는 피모스 커패시터(CP52)의 타단과 인버터(IV52)의 출력단 사이에 연결되고 피모스 트랜지스터(PM52)의 게이트에는 접지전압(VSS)이 연결된다. 따라서 피모스 트랜지스터(PM52)는 항상 턴온된다.
엔모스 커패시터(CN52)는 일단이 접지전압(VSS)에 연결된다. 엔모스 트랜지스터(NM52)는 엔모스 커패시터(CN52)의 타단과 인버터(IV52)의 출력단 사이에 연결되고 엔모스 트랜지스터(NM52)의 게이트에는 전원전압(VCC)이 연결된다. 따라서 엔모스 트랜지스터(NM52)는 항상 턴온된다. 피모스 트랜지스터(PM53)는 엔모스 커패시터(CN52)의 타단과 전원전압(VCC) 사이에 연결되고 제어신호(PRDP)의 반전신호(PRDPB)에 응답하여 턴온된다.
펄스 발생기(500)는 통상적인 펄스 발생기로서 지연 제어신호(PRD)를 수신하여 도 6에 도시된 바와 같이 펄스 형태의 제어신호(PRDP)를 발생한다. 인버터(501)는 제어신호(PRDP)를 수신하여 이의 반전신호(PRDPB)를 발생한다. 특히 지연 제어신호(PRD)는 입력신호(IN)에 비해 더 빨리 천이되어야 한다.
한편 필요에 따라 지연 스테이지(51-5n) 내에 피모스 커패시터(CP52) 및 피모스 트랜지스터(PM52)는 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(51-5n) 내에 엔모스 커패시터(CN51) 및 엔모스 트랜지스터(NM51)가 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(51-5n) 내에 피모스 커패시터(CP52) 및 피모스 트랜지스터(PM52), 엔모스 커패시터(CN51) 및 엔모스 트랜지스터(NM51)가 모두 포함되지 않을 수도 있다.
도 2에 도시된 제1실시예에 따른 지연회로에서는 그 특성이 모스 트랜지스터들(PM21,PM22,NM21,NM22)의 누설(leakage) 전류의 영향을 받을 수 있다. 반면에 상술한 제3실시예에서는, 입력신호(IN)의 천이 이전에 A 노드를 VSS로 셋팅하는 수단과 B 노드를 VCC로 셋팅하는 수단을 구비함으로써 누설전류의 영향을 완전히 배제할 수 있는 장점이 있다.
여기에서 입력신호(IN)의 천이 이전에 A 노드를 VSS로 셋팅하는 수단은 엔모스 트랜지스터(NM53)와 엔모스 트랜지스터(NM53)의 게이트에 인가되는 펄스형태의 제어신호(PRDP)이다. 입력신호(IN)의 천이 이전에 B 노드를 VCC로 셋팅하는 수단은 피모스 트랜지스터(PM53)와 피모스 트랜지스터(PM53)의 게이트에 인가되는 제어신호(PRDP)의 반전신호(PRDPB)이다.
상기 본 발명의 제3실시예에 따른 지연회로의 동작은 상술한 본 발명의 제1실시예에 따른 지연회로의 동작과 거의 유사하므로 여기에서 상세한 동작 설명은 생략된다.
도 7은 본 발명의 제4실시예에 따른 지연회로를 나타내는 회로도로서 입력신호(IN)의 "하이" 천이로부터 "로우" 천이까지의 시간 간격에 무관하게 일정한 지연시간을 갖는 지연회로이다.
도 7을 참조하면, 본 발명의 제4실시예에 따른 지연회로는 직렬연결되는 복수개의 지연 스테이지들(71-7n) 및 도 5에 도시된 펄스 발생기(500)를 구비한다. 각각의 지연 스테이지는 두개의 인버터들(IV51,IV52), 두개의 피모스 커패시터들(CP51,CP52), 세개의 피모스 트랜지스터들(PM51,PM52,PM73), 두개의 엔모스 커패시터들(CN51,CN52), 및 세개의 엔모스 트랜지스터들(NM51,NM52,NM73)을 구비한다.
여기에서 참조부호가 도 5의 제3실시예의 것과 동일한 구성요소는 동일한 부재를 나타낸다. 엔모스 트랜지스터(NM73)는 피모스 커패시터(CP52)의 타단과 접지전압(VSS) 사이에 연결되고 펄스형태의 제어신호(PRDP)에 응답하여 턴온된다. 피모스 트랜지스터(PM73)는 엔모스 커패시터(CN51)의 타단과 전원전압(VCC) 사이에 연결되고 제어신호(PRDP)의 반전신호(PRDPB)에 응답하여 턴온된다. 제어신호(PRDP) 및 반전신호(PRDPB)는 도 5의 제3실시예의 것들과 동일한 신호들이다.
한편 필요에 따라 지연 스테이지(71-7n) 내에 피모스 커패시터(CP51) 및 피모스 트랜지스터(PM51)는 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(71-7n) 내에 엔모스 커패시터(CN52) 및 엔모스 트랜지스터(NM52)가 포함되지 않을 수도 있다. 또는 필요에 따라 지연 스테이지(71-7n) 내에 피모스 커패시터(CP51) 및 피모스 트랜지스터(PM51), 엔모스 커패시터(CN52) 및 엔모스 트랜지스터(NM52)가 모두 포함되지 않을 수도 있다.
도 4에 도시된 제2실시예에 따른 지연회로에서는 그 특성이 모스 트랜지스터들(PM41,PM42,NM41,NM42)의 누설 전류의 영향을 받을 수 있다. 반면에 상술한 제4실시예에서는, 입력신호(IN)의 천이 이전에 C 노드를 VSS로 셋팅하는 수단과 D 노드를 VCC로 셋팅하는 수단을 구비함으로써 누설전류의 영향을 완전히 배제할 수 있는 장점이 있다.
여기에서 입력신호(IN)의 천이 이전에 C 노드를 VSS로 셋팅하는 수단은 엔모스 트랜지스터(NM73)와 엔모스 트랜지스터(NM73)의 게이트에 인가되는 펄스형태의 제어신호(PRDP)이다. 입력신호(IN)의 천이 이전에 D 노드를 VCC로 셋팅하는 수단은 피모스 트랜지스터(PM73)와 피모스 트랜지스터(PM73)의 게이트에 인가되는 제어신호(PRDP)의 반전신호(PRDPB)이다.
상기 본 발명의 제4실시예에 따른 지연회로의 동작은 상술한 본 발명의 제1실시예에 따른 지연회로의 동작과 거의 유사하므로 여기에서 상세한 동작 설명은 생략된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 스테이지 및 지연회로는 동작 전원전압의 레벨 변동에 둔감하고 또한 입력신호의 펄스 간의 시간간격에 무관하게 일정한 지연시간을 갖는 장점이 있다. 따라서 반도체 집적회로에서 본 발명에 따른 지연 스테이지 및 지연회로를 사용함으로써 정확한 타이밍 조절이 가능하다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연회로의 일예를 나타내는 회로도이다.
도 2는 본 발명의 제1실시예에 따른 지연회로를 나타내는 회로도이다.
도 3은 도 2에 도시된 입력신호(IN) 및 제어신호(PRD)에 대한 타이밍도이다.
도 4는 본 발명의 제2실시예에 따른 지연회로를 나타내는 회로도이다.
도 5는 본 발명의 제3실시예에 따른 지연회로를 나타내는 회로도이다.
도 6은 도 5에 도시된 입력신호(IN) 및 제어신호들(PRD,PRDP)에 대한 타이밍도이다.
도 7은 본 발명의 제4실시예에 따른 지연회로를 나타내는 회로도이다.

Claims (32)

  1. 입력신호를 반전시켜 출력하는 제1인버터;
    일단이 동작 전원전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 접지전압에 연결되는 제2커패시터; 및
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하고,
    상기 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 스테이지.
  2. 삭제
  3. 제1항에 있어서,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  4. 제1항에 있어서,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  5. 입력신호를 반전시켜 출력하는 제1인버터;
    일단이 접지전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 동작 전원전압에 연결되는 제2커패시터; 및
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하고,
    상기 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 스테이지.
  6. 삭제
  7. 제5항에 있어서,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  8. 제5항에 있어서,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  9. 입력신호를 반전시켜 출력하는 제1인버터;
    일단이 동작 전원전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치;
    상기 제1커패시터의 타단과 접지전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 접지전압에 연결되는 제2커패시터;
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치;
    상기 제2커패시터의 타단과 동작 전원전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치;
    지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기; 및
    상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 구비하고,
    상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 스테이지.
  10. 삭제
  11. 제9항에 있어서,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  12. 제9항에 있어서,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  13. 입력신호를 반전시켜 출력하는 제1인버터;
    일단이 접지전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치;
    상기 제1커패시터의 타단과 동작 전원전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 동작 전원전압에 연결되는 제2커패시터;
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치;
    상기 제2커패시터의 타단과 접지전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치;
    지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기; 및
    상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 구비하고,
    상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 스테이지.
  14. 삭제
  15. 제13항에 있어서,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  16. 제13항에 있어서,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 스테이지.
  17. 직렬연결되는 복수개의 지연 스테이지들을 구비하고,
    상기 지연 스테이지들 각각은,
    입력신호를 반전시켜 출력하는 제1인버터;
    일단이 동작 전원전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 접지전압에 연결되는 제2커패시터; 및
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하고,
    상기 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 회로.
  18. 삭제
  19. 제17항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
  20. 제17항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
  21. 직렬연결되는 복수개의 지연 스테이지들을 구비하고,
    상기 지연 스테이지들 각각은,
    입력신호를 반전시켜 출력하는 제1인버터;
    일단이 접지전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 제어신호에 응답하여 턴온되는 제1스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 동작 전원전압에 연결되는 제2커패시터; 및
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제2스위치를 구비하고,
    상기 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 회로.
  22. 삭제
  23. 제21항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
  24. 제21항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
  25. 직렬연결되는 복수개의 지연 스테이지들을 구비하고,
    상기 지연 스테이지들 각각은,
    입력신호를 반전시켜 출력하는 제1인버터;
    일단이 동작 전원전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치;
    상기 제1커패시터의 타단과 접지전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 접지전압에 연결되는 제2커패시터;
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치;
    상기 제2커패시터의 타단과 동작 전원전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치;
    지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기; 및
    상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 구비하고,
    상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 회로.
  26. 삭제
  27. 제25항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
  28. 제25항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
  29. 직렬연결되는 복수개의 지연 스테이지들을 구비하고,
    상기 지연 스테이지들 각각은,
    입력신호를 반전시켜 출력하는 제1인버터;
    일단이 접지전압에 연결되는 제1커패시터;
    상기 제1커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제1스위치;
    상기 제1커패시터의 타단과 동작 전원전압 사이에 연결되고 제어신호에 응답하여 턴온되는 제2스위치;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제2인버터;
    일단이 동작 전원전압에 연결되는 제2커패시터;
    상기 제2커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제3스위치;
    상기 제2커패시터의 타단과 접지전압 사이에 연결되고 상기 제어신호의 반전신호에 응답하여 턴온되는 제4스위치;
    지연 제어신호를 수신하여 펄스 형태의 상기 제어신호를 발생하는 펄스 발생기; 및
    상기 제어신호를 반전시켜 상기 제어신호의 반전신호를 발생하는 인버터를 구비하고,
    상기 지연 제어신호는 상기 입력신호에 비해 더 빨리 천이되는 것을 특징으로 하는 지연 회로.
  30. 삭제
  31. 제29항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 동작 전원전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제1인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
  32. 제29항에 있어서, 상기 지연 스테이지들 각각은,
    일단이 접지전압에 연결되는 제3커패시터; 및
    상기 제3커패시터의 타단과 상기 제2인버터의 출력단 사이에 연결되고 항상 턴온되어 있는 제5스위치를 더 구비하는 것을 특징으로 하는 지연 회로.
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