KR101232539B1 - 전압 제어 발진 시스템 - Google Patents

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Abstract

본 발명은 차동 구조 지연셀에 흐르는 전류를 감지하여 전압전류변환기를 통하여 발생시키는 주파수의 통제를 통해서 튜닝 범위를 증가시킨 새로운 형태의 광대역 튜닝범위를 갖는 전압 제어 발진 시스템에 관한 것으로, 전압제어발진부; 상기 전압제어발진부에 흐르는 전류를 감지하는 전류감지부; 상기 전압제어발진부에 흐르는 전류를 변화시키는 전압전류변환부; 및 상기 전류감지부의 출력에 근거하여 복수의 출력모드중 하나의 출력모드를 결정하되, 상기 출력모드들간 튜닝영역이 중첩되는 구간에 대해 어느 한 출력모드를 결정하여 상기 전압전류변환부를 동작시키는 코더부;를 포함한다. 차동 구조 지연셀에 흐르는 전류를 감지하여 전압전류변환기를 통하여 발생시키는 주파수를 제어하여 튜닝 범위를 증가시키는 효과가 있다.

Description

전압 제어 발진 시스템{Voltage Controlled Oscillator System}
본 발명은 전압 제어 발진 시스템에 관한 것으로, 더욱 상세하게는, 튜닝 범위를 증가시킨 새로운 형태의 광대역 튜닝범위를 갖는 전압 제어 발진 시스템에 관한 것이다.
차세대 개인 휴대통신 서비스는 복합 다기능을 목표로 종합적이고 다양한 서비스를 제공하기 위한 다중 모드 및 다중대역을 처리할 수 있는 단일 칩이 필요하다. 다중 모드 및 다중 대역을 처리하기 위해서는 PLL(Phase-locked loop)이 핵심 블록이다. 전압제어발진기(Voltage Controlled Oscillator:VCO)는 PLL의 출력신호를 직접 제공하기 때문에 PLL의 가장 중요한 구성요소(element)이다. CMOS VCO는 링 구조(ring structures), 릴렉세이션 회로(relaxation circuits), 또는 LC 공진회로(LC resonant circuit)을 이용하여 만들 수 있다. 그러나, CMOS 공정에 고품질 인덕터(high-quality inductors)를 추가하게 되면, 칩의 복잡도와 비용이 증가하게 되며, 에디커런트(eddy current) 제어 및 제한된 주파수 튜닝 범위(tuning range)와 같은 문제가 생긴다. PLL의 성능을 좌우하는 회로인 전압제어발진기(Voltage Controlled Oscillator:VCO)는 LC 발진기와 링 발진기로 나눌 수 있다. 링 발진기는 표준 CMOS 공정으로 만들 수 있고, LC 설계보다 적은 다이 면적(die area)이 필요하다. 즉, 링 발진기는 LC 발진기보다 주파수 가변 범위가 넓고 집적화하기 용이하며, 기판 잡음 및 전원 잡음의 영향을 최소화하기 위해 링 발진기는 보통 차동으로 설계된다. 차동 증폭기는 여러 단의 지연셀들로 구성되어 있다.
한편, 다중 모드 및 다중 대역을 처리하기 위한 링발진기는 전력소비가 많고, 따라서 링발진기의 주파수 가변범위를 확대시키기 위하여 설계상 제약사항들을 극복하기 위한 많은 요구사항들이 있다.
본 발명의 목적은 상기한 바와 같은 요구사항들을 감안하여 제안된 것으로, 차동 구조 지연셀에 흐르는 전류를 감지하여 전압전류변환기를 통하여 발생시키는 주파수의 통제를 통해서 튜닝 범위를 증가시킨 새로운 형태의 광대역 튜닝범위를 갖는 전압 제어 발진 시스템을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 전압 제어 발진 시스템은, 전압제어발진부; 상기 전압제어발진부에 흐르는 전류를 감지하는 전류감지부; 상기 전압제어발진부에 흐르는 전류를 변화시키는 전압전류변환부; 및 상기 전류감지부의 출력에 근거하여 복수의 출력모드중 하나의 출력모드를 결정하되, 상기 출력모드들간 튜닝영역이 중첩되는 구간에 대해 어느 한 출력모드를 결정하여 상기 전압전류변환부를 동작시키는 코더부;를 포함한다.
바람직하게, 상기 전압제어발진부에 연결되고 상기 전압전류변환부로부터의 출력신호를 상기 전압제어발진부와 함께 인가받는 복제회로를 추가로 포함하여도된다.
코더부는 한 모드에서 다른 모드로 변환할 때 둘 중 한 모드만 선택하는 모드선택부를 포함한다.
상기 모드선택부는 상기 전류감지부로부터 수신된 신호가 고주파에서 저주파로 변하는지 판단하여 변하는 경우 한 모드의 튜닝범위의 가장 자리에서 다른 모드의 주파수가 중첩되면 하위모드로 변환시킨다.
상기 모드선택부는 상기 전류감지부로부터 수신된 신호가 저주파에서 고주파로 변하는지 판단하여 변하는 경우 한 모드의 튜닝범위의 가장 자리에서 다른 모드의 주파수가 중첩되면 상위모드로 변환시킨다.
상기 전압전류변환부는 다수의 저항을 포함하고, 상기 전압전류변환부는 상기 코더부의 출력에 따라 상기 다수의 저항중 어느 한 저항이 선택되어 저항값에 따라서 상기 전압제어발진부에 흐르는 전류를 변화시킨다.
상기 전압전류변환부는 다수의 저항 및 전류원을 포함하고, 상기 전압전류변환부는 상기 코더부의 출력에 따라 상기 다수의 저항 및 전류원중에서 어느 한 저항 및 전류원이 선택되어 상기 전압제어발진부에 흐르는 전류를 변환시킨다.
상기 전압제어발진부의 발진주파수는 다음 수학식으로 주어진 것을 특징으로 한다.
Figure 112011011191830-pat00001
여기서 N은 단의 수이고, Idd는 차동 쌍의 부하전류이고, Vdd는 공급 전압이고, CL은 차동 지연셀의 입출력 캐패시턴스의 합에 의해 주어진 각 단의 총 캐패시턴스이고, Requ는 부하저항이고, Vs는 각 단의 출력에서 최대 단일-단부(singl-ended) 전압이다.
그리고, 상기 전압제어발진부의 이득(Kvco)은 다음 수학식으로 계산되는 것을 특징으로 한다.
Figure 112011011191830-pat00002
여기서, Gm7=dItune/dVtune이 되고, Gm7은 튜닝 트랜지스터 M7의 트랜스컨덕턴스이다.
이상 설명한 바와 같은 본 발명에 의하면, 차동 구조 지연셀에 흐르는 전류를 감지하여 전압전류변환기를 통하여 발생시키는 주파수를 제어하여 튜닝 범위를 증가시킨 효과를 가진다.
구체적으로, 본 발명에서는 자동적으로 지연셀에 흐르는 전류를 감지하여 주파수를 변화시켜는 전압제어발진기를 TSMC 0.18 um 공정을 이용하여 설계하였다.
또한, LC 회로를 사용하지 않고 59.6 MHz ~ 2.95 GHz 대역의 넓은 주파수 튜닝 범의를 갖는 주파수를 생성시킨 효과가 있다.
도 1은 본 발명의 제 1실시예에 따른 전압 제어 발진 시스템의 블록 다이어그램이다.
도 2는 도 1의 일부 구성의 내부 회로 예를 나타낸 도면이다.
도 3은 도 1의 전압전류변환부의 내부 회로 예를 나타낸 도면이다.
도 4는 도 1의 코더부와 전류감지부의 내부 회로 예를 나타낸 도면이다.
도 5는 본 발명의 제 1실시예에 따른 전압 제어 발진 시스템에 복제 회로가 채용된 도면이다.
도 6 내지 도 12는 도 1에 도시된 전압제어발진부의 실시예를 나타낸 도면들이다.
도 13은 본 발명의 제 2실시예에 따른 전압 제어 발진 시스템의 구성도이다.
도 14는 도 13에 도시된 코더부 및 전압전류변환부의 동작을 설명하는 개략적인 회로도이다.
도 15 내지 도 18은 본 발명에 따른 전압 제어 발진 시스템에서의 제어전압 대 전류비 관계 및 선형성(linearity)을 나타낸 도면들이다.
도 19 및 도 20은 본 발명에 따른 전압 제어 발진 시스템에서의 제어전압 대 전주파수관계 및 제어전압 대 전류 관계를 나타낸 도면들이다.
도 21은 본 발명에 따른 전압 제어 발진 시스템에서의 전류의 함수로서 주파수를 나타낸 도면이다.
도 22는 본 발명에 따른 전압 제어 발진 시스템의 전압제어발진기의 이득이 모드별로 나타나는 모습을 표시한 것으로서, 모드 1에 대한 결과 파형을 나타낸 것이다.
도 23은 본 발명에 따른 전압 제어 발진 시스템에서 모드들간 겹치는 구간에서 정확하게 어떤 모드로 동작하는지 설명하는 설명도이다.
이하, 본 발명에 따른 전압 제어 발진 시스템에 대하여 첨부도면을 참조로 상세히 설명한다. 본 발명의 전압제어 발진시스템은 입력 전압 변화에 대해 대체로 선형적으로 변화하는 출력주파수를 발생시킨다.
도 1은 본 발명의 제 1실시예에 따른 전압 제어 발진 시스템의 블록 다이어그램이다.
제 1실시예의 전압 제어 발진 시스템은 전류감지부(10), 코더부(20), 전압전류변환부(30), 및 전압제어발진부(40)를 포함한다.
전류감지부(10)는 전압제어발진부(40)에 흐르는 전류를 감지한다.
전압전류변환부(20)는 전압제어발진부(40)에 흐르는 전류를 변화시킨다.
코더부(30)는 전류감지부(10)의 출력에 근거하여 복수의 출력모드중 하나의 출력모드를 결정한다. 이때, 코더부(30)는 출력모드들간 튜닝영역이 중첩되는 구간에 대해 어느 한 출력모드를 결정하여 전압전류변환부(20)를 동작시킨다.
전압제어발진부(40)는 입력전압이 조절되어 출력주파수를 바꾸어 출력시킨다. 전압제어발진부(40)는 다양한 전류변화에 의해 넓은 튜닝 범위를 갖는다.
도 2는 도 1의 일부 구성의 내부 회로 예를 나타낸 도면이고, 도 3은 도 1의 전압전류변환부의 내부 회로 예를 나타낸 도면이고, 도 4는 도 1의 코더부와 전류감지부의 내부 회로 예를 나타낸 도면이다.
전류감지부(10)는 차동 지연셀(전압제어발진부(40)의 단위 구조)의 전류레벨에 비례하는 순간 전압(instantaneous voltage)을 발생시킨다. 전류감지부(10)는 비교기, 저항 및 전류미러를 포함한다. 전류감지부(10)는 차동 지연셀의 전류레벨을 감지하기(detect) 위하여 높은 선형성과 정밀도(accuracy)를 요구한다. 비교기의 입력 전압은 각 레퍼런스 값을 비교하며, 비교기의 출력단에서 디지털 워드를 발생시킨다. 만약 비교기의 입력 전압이 상기 저항값보다 적으면 전류감지부(10)가 각 저항 레벨에 대해 '모두 로우'를 나타낸다. 만약 전류감지부(10)의 출력전압이 저항에 대한 전압보다 크거나 같으면, 디지털 워드는 비교기의 출력단에서 '하이'를 발생시킨다. 비교기의 출력단은 디코더 회로의 입력단에 연결되어 이진 출력(binary output)을 생성한다.
코더부(20)는 전류감지부(10)의 출력을 받아서 전압전류변환부(30)의 전류 및 저항을 선택하는 회로이다. 코더부(20)는 한 모드(mode)에서 다른 모드로 변환할 때 둘 중 한 모드만 선택한다. 여기서, 모드란 전압제어발진부(40)의 이득(Kvco)이 일정한 제어전압에 의해서 전류가 일정하게 증가하는 영역을 말한다. 도 4의 코더부(20)는 2개의 모드(출력모드)가 존재할 때 사용되는 구성이다.
도 2 및 도 4의 전압전류변환부(Voltage-to-current converter)(30)는 코더부(20)의 출력에 따라 다른 저항을 선택한다. 도 2 및 도 4의 전압전류변환부(30)는 저항값에 따라 전압제어발진부(40)에 흐르는 전류를 변화시킨다.
도 3의 전압전류변환기(Voltage-to-current converter)(30)는 코더부(20)의 출력에 따라 다른 저항 및 전류원을 선택한다. 도 3의 전압전류변환기(30)는 전류원과 저항값에 따라서 전압제어발진부(40)에 흐르는 전류를 변화시킨다.
도 3의 전압전류변환부(30)는 제 1단이 공급전원전압단(Vdd)에 연결되고 제 2단이 인버터를 통해 코더부(20)의 출력단에 연결된 제1 내지 제 4 PMOS 트랜지스터와, 제 1단이 공급전원전압단(Vdd)에 연결되고 제 2단으로 제어전압(Vctrl)을 인가받는 NMOS 트랜지스터와, 접지전원전압단에 각각 저항을 매개로 소스가 연결되며 NMOS 트랜지스터와 드레인이 연결된 제1 내지 제 4 NMOS 트랜지스터를 포함하여 이루어진다.
코더부(20)의 출력신호(제1 내지 제 4 신호)에 따라 제1 내지 제4 PMOS 트랜지스터 및 제1 내지 제 4 NMOS트랜지스터 중 하나가 각각 스위칭된다.
전압제어발진부(40)는 차동 구조의 지연셀을 갖는다.
도 5는 본 발명의 제 1실시예에 따른 전압 제어 발진 시스템에 복제 회로가 채용된 도면이다.
전압제어발진부(40)는 복제회로(50)의 오피앰프(51) 출력신호를 게이트로 인가받으며 공급전원전압(Vdd)단과 제1 출력노드(V-out) 사이에 소오스-드레인 경로가 접속된 PMOS 트랜지스터(M1)와, 복제회로(50)의 오피앰프(51) 출력신호를 게이트로 인가받으며 공급전원전압(Vdd)단과 제2 출력노드(V+out) 사이에 소오스-드레인 경로가 접속된 PMOS 트랜지스터(M2)와, PMOS 트랜지스터(M1)와 직렬연결된 NMOS 트랜지스터(M5)와, PMOS 트랜지스터(M2)와 직렬연결된 NMOS 트랜지스터(M6)와, 전압전류변환부(30)의 출력을 게이트로 인가받으며 소스가 접지전원전압과 연결되며 드레인이 한 쌍의 NMOS 트랜지스터(M5,M6)에 공통연결된 NMOS 트랜지스터(M7)와, 제1 출력노드(V-out) 및 상기 제 2 출력노드(V+out)에 크로스커플드(cross coupled) 연결된 NMOS 트랜지스터(M3,M4)를 포함한다.
바람직하게는, 전압제어발진부(40)의 NMOS 트랜지스터(M7)는 튜닝트랜지스터이다.
복제회로(Replica circuit)(50)는 전압제어발진부(40)의 P-MOSFET(M1 및 M2)를 깊은 트라이오드(deep triode)영역에서 사용하기 위한 회로이다.
복제회로(50)는 공급전원전압단(Vdd)에 공통연결된 한 쌍의 소스커플드 P-MOS 트랜지스터(M42,M43), 접지전원전압단에 N-MOS 트랜지스(M39)터를 매개로 공통연결되며 P-MOS 트랜지스터(M42,M43)에 각각 직렬로 드레인 연결된 한 쌍의 소스커플드 N-MOS 트랜지스터(M40,M41), 음단자가 P-MOS 트랜지스터(M42)의 드레인에 연결되고 양단자가 차동구조의 한쌍의 N-MOS 트랜지스터의(M40,M41) 게이트에 연결된 구조의 오피앰프(51)로 이루어진다.
여기서, 오피앰프(51)의 출력은 한 쌍의 P-MOS 트랜지스터(M42,M43)의 게이트 및 전압제어발진부(40)의 P-MOS 트랜지스터(M1,M2)의 게이트에 연결된다.
복제회로(50)는 전압전류변환부(30)의 제어신호를 접지전원전압에 연결된 N-MOS 트랜지스터(M39)의 게이트로 인가받는다. 이와 함께, 전압제어발진부(40)는 전압전류변환부(30)의 제어신호를 접지전원전압에 연결된 N-MOS 트랜지스터(M7)의 게이트로 인가받는다. 그에 따라, 전압제어발진부(40)(지연셀)및 복제회로(50)는 전압전류변환부(30)의 제어를 받는다.
도 6 내지 도 12는 도 1에 도시된 전압제어발진부의 실시예를 나타낸 도면들이다.
도 6을 참조하면, 3단 구조(three stage structures)로 직렬 연결되어 구성된 지연셀(42,44,46)이 있다. 각각의 지연셀은 PMOS 트랜지스터(M7,M8,M9)를 매개로 공급전원전압(Vdd)과 각각 연결되고 NMOS 트랜지스터(M10,M11,M12)를 매개로 접지전원전압과 연결된다. 첫번째 지연셀과 세번째 지연셀이 서로 궤환 연결되어 있다.
도 7을 참조하면, 3단 구조(three stage structures)로 직렬연결되어 구성된 지연셀(42,44,46)이 있다. 각각의 지연셀은 PMOS 트랜지스터(M7,M8,M9)를 매개로 공급전원전압(Vdd)과 각각 연결되고 접지전원전압과는 각각 직접 연결된다. 첫번째 지연셀과 세번째 지연셀이 서로 궤환 연결되어 있다.
도 8을 참조하면, 3단 구조(three stage structures)로 직렬연결되어 구성된 지연셀(42,44,46)이 있다. 각각의 지연셀은 공급전원전압(Vdd)과 각각 직접 연결되고 NMOS 트랜지스터(M10,M11,M12)를 매개로 접지전원전압과 연결된다. 첫번째 지연셀과 세번째 지연셀이 서로 궤환 연결되어 있다.
도 9를 참조하면, 3단 구조(three stage structures)로 직렬연결되어 구성된 지연셀(42,44,46)이 있다. 각각의 지연셀은 PMOS 트랜지스터(M8)을 매개로 공급전원전압(Vdd)과 공통연결되고 접지전원전압과는 각각 연결된다. 첫번째 지연셀과 세번째 지연셀이 서로 궤환 연결되어 있다.
도 10을 참조하면, 3단 구조(three stage structures)로 직렬연결되어 구성된 지연셀(42,44,46)이 있다. 각각의 지연셀은 공급전원전압(Vdd)과 각각 직접연결되고 접지전원전압과는 NMOS 트랜지스터(M11)을 매개로 공통연결된다. 첫번째 지연셀과 세번째 지연셀이 서로 궤환 연결되어 있다.
도 11을 참조하면, 3단 구조(three stage structures)로 직렬연결되어 구성된 지연셀(42,44,46)과 마지막 교차연결된 지연셀(48)이 있다. 각각의 지연셀은 바이어스전압(Vbp)와 각각 연결되고 또 다른 바이어스전압(Vbn)과 각각 연결된다. 각각의 지연셀은 다른 하나의 지연셀과 첫번째 지연셀과 마지막 교차연결된 지연셀이 서로 궤환 연결되어 있다.
도 12를 참조하면, 3단 구조(three stage structures)로 직렬연결되어 구성된 지연셀(42,44,46)이 있다. 각각의 지연셀은 바이어스전압(Vbp)과 바이어스전압(Vbn)과 각각 연결된다. 각각의 지연셀들 중에서 첫번째 두개의 지연셀(42,44)은 서로 다른 지연셀과 한 번씩 연결되는 반해, 마지막 지연셀(46)과는 두번씩 연결되는 구조이다.
도 13은 본 발명의 제 2실시예에 따른 전압 제어 발진 시스템의 구성도로서, 복제회로(50)를 채용한 경우이다.
도 13의 전압 제어 발진 시스템은 전류공급 및 밴드갭 레퍼런스(70)와, 전류감지부(10), 코더부(20), 전압전류변환부(30), 전압제어발진부(40),복제회로(50) 및 버퍼(60)로 구성된다. 여기서, 코더부(20)와 전압전류변환부(30)의 동작에 대해서는 후술한다. 그리고, 복제회로(50)에 대한 보다 상세한 설명도 후술한다.
제 2실시예의 전압 제어 발진 시스템은 4가지 모드(출력모드)가 존재하는 경우 전류변화를 제공하며, 4개의 전류변화를 통해서 넓은 튜닝 범위를 갖는다.
도 5를 다시 참조하면, 본 발명의 전압 제어 발진 시스템의 전압제어발진부(40)는 체인수(the number of chains)를 줄이기 위해 3단 구조(three stage structures)로 구성되며, 주파수를 증가시킬 수 있고 동시에 전류 소모를 줄일 수 있다. 전압 제어 발진부(40)는 3단 차동 링 발진기에 기초한다. 각 단(stage)에 전류-제어 차동 지연셀(current-controlled differential cell)을 가진다. 지연셀은 P-MOSFET 부하요소를 가진 N-MOSFET 소스 커플드 쌍에 기초한다. 크로스커플드(cross coupled) 트랜지스터 쌍은 상승 및 하강 시간(rise and fall times)을 줄이며 출력 전압의 시간 변위(timining jitter)에 대한 공급전압 변동(supply voltage flutuation)의 효과를 최소화한다.
하프회로법(half circuit method)을 이용하여 양의 저항 Ron1 ,2와 평행하게 위치된 음의 저항은 다음 수학식 1로 표현된다.
Figure 112011011191830-pat00003
여기서, Ron1 ,2는 triod 영역에서 바이어스된 P-MOSFET 부하의 저항이고, gm3,4는 트랜지스터 M3,M4의 트랜스컨덕턴스이다.
차동 링발진기의 발진주파수는 다음 수학식 2로 주어진다.
Figure 112011011191830-pat00004
여기서 N은 단의 수이고, Idd는 차동 쌍의 부하전류이고, Vdd는 공급 전압이고, CL은 차동 지연셀의 입출력 캐패시턴스의 합에 의해 주어진 각 단의 총 캐패시턴스이고, Requ는 부하저항이고, Vs는 각 단의 출력에서 최대 단일-단부(singl-ended) 전압이다. 발진 주파수는 CL에 의존하다. 가변 지연은 tail 전류원의 조정에 의해 달성되며, 일정 출력 스윙(constant output swing)은 복제회로(50)의 P-MOSFET 게이트 전압(Vpbias)을 조정함으로써 유지된다.
지연은 가변 tail 전류원(current source)에 반비례한다. 따라서, 전압제어발진부(40)의 주파수는 trail 전류원에 정비례하고, 바람직한 양의 선형 슬로프를 가진다. 상기 수학식 2의 양변을 미분하면, 수학식 3과 같이 된다.
Figure 112011011191830-pat00005
여기서, Itune은 차동쌍의 tail 전류이다. 주파수제어는 전압전류변환부(40)로부터 발생된 Iture을 가변시켜 달성된다. 최종적으로, 이득(Kvco)은 다음 수학식 4로 계산할 수 있다.
Figure 112011011191830-pat00006
최종적으로 Gm7=dItune/dVtune이 된다. 여기서 Gm은 튜닝 트랜지스터 M7의 트랜스컨덕턴스이다. 원하는 전력소비내에 머무는 동안 모든 모드에 이르는데 충분한 Kvco를 가진 주파수를 얻기에 충분하도록 저속에서 고속까지 발진하는 전압제어발진기를 설계하였다.
전압전류변환부(30)는 차동 지연 요소의 전류 레벨을 제어한다. 전압제어발진부(40)의 주파수는 전압전류변환기(30)를 통해 공급된 tail 전류에 의해 제어된다. 전압전류변환부(30)는 전압 입력 신호를 가지고 주파수를 제어하기 위하여 두개의 전류 경로를 이용한다. 본 발명의 비 이상적인(non-ideal) 전압전류변환부(전류경로 1)는 소스 디제너레이션(source degenration)을 가진 공통소스구성에 기초한다. 비 이상적인 전압전류변환기의 출력전류가 전압전류변환으로서 설계되었는데, 트랜스컨덕턴스 Gm은 다음 수학식 5로 주어진다.
Figure 112011011191830-pat00007
여기서, Vctrl은 전압전류변환부의 제어전압이다. IM26,IM27,IM28 및 IM29는 트랜지스터 M26, M27, M28 및 M29 각각의 폭과 길이의 드레인 전류 함수이다. gm26,gm27,gm28 및 gm29는 트랜지스터 M26, M27, M28 및 M29 각각의 트랜스컨덕턴스이다. R1,R2,R3 및 R4는 상기 전압전류변환부에서의 공통소스구성의 저항들이다. 집적회로 설계에 있어서 전압 Vctrl은 밴드갭 레퍼런스(reference)에 의해 발생될 수 있으며, 전압전류변환부(30)내의 전류경로 1는 다음 수학식 6과 같은 출력전류를 생성한다.
Figure 112011011191830-pat00008
여기서 K1,K2,K3 및 K4는 시간,온도 또는 전압 레벨에 독립적인 상수이다. 전압제어발진부의 이득(gain)을 결정하기 위하여 소스 디제너레이션(degeneration) 저항들에 역비례하는 Ipath1 를 가지는 것이 중요하다. 디제너레이션은 트랜지스터의 게이트 및 소스사이에 가해진 신호 스윙을 감소시키고, 입력과 출력특성을 더욱더 선형적으로 만든다. 본 발명에서는 출력전압이 밴드갭 레퍼런스 전압에 의해 설정된 CMOS 전류 미러 회로를 이용한다. 도 14를 참조하면, 전류 미러는 트랜지스터 M1 및 M4의 상부 입력 및 출력 쌍과 트랜지스터 M2 및 M3의 하부 입력 및 출력쌍을 포함한다. 트랜지스터 M1은 다른 입력 트랜지스터에 적어도 4배의 폭과 길이의 비 W/L을 가진다. 트랜지스터 M5 및 M6의 전류는 상기 코더회로에 따라 상기 지연셀내에 전류 레벨을 조절하기 위하여 M8,M9,M11,M12,M14,M15,M17 및 M18로 미러된다. 전류원의 스위치가 가능할 때, 전류는 한 경로를 통해 흐른다. 트랜지스터 M23 및 M24사이 노드에서 KCL을 인가함으로써, 각 이득 모드는 수학식 7로 표현될 수 있다.
Figure 112011011191830-pat00009
여기서 Iref1, Iref2, Iref3는 트랜지스터 M8,M11,M14 및 M17 각각의 폭과 길이의 드레인 전류 함수이다.
전압전류변환부(30)는 수학식 8로 표현될 수 있는 총 출력 전류를 생성한다.
Figure 112011011191830-pat00010
여기서,Imodel=K1Vctrl+Iref1,Imode2=K2Vctrl+Iref2,Imode3=K3Vctrl+Iref3,Imode4=K4Vctrl+Iref4이다.
지연셀의 주파수 튜닝은 두개의 차동 전류경로를 통해 달성된다. 전압전류변환부(30)에서 총 전류레벨은 지연셀의 전류레벨에 영향을 미친다. 레퍼런스를 안정적으로 만들기 위하여, 공급 노이즈를 제거하기 위하여 VDD로부터 그라운드까지 캐패시터를 이용하는 게이트 및 소스/드레인 단자사이에 캐패시턴스를 계산하였다.
이번에는, 복제회로(50)에 대한 보다 상세한 설명을 한다.
도 13에는 전압제어발진부(40)의 지연셀과 함께 복제회로(50)가 도시되었다. 도 13의 복제회로(50)는 도 5의 복제회로(50)와 동일하게 구성된다. 신호진폭은 복제회로(50)에 의해 일정하게 유지된다. 복제회로(50)는 P-MOSFET(M42,M43)에 적당한 바이어스를 부하로 발생하도록 오피 앰프 및 지연셀을 이용한다. 1.8V의 파워공급으로부터 차동 이득 90dB가 달성되며, unity-gain 주파수 90MHz, 및 >50dB CMRR이 달성된다. 복제 바이어싱은 전압제어발진기로서 차동 증폭기와 함께 동일한 지연셀을 이용한다. 소스커플드 N-MOSFET(M40,M41) 쌍에 두 입력은 오피앰프(51)의 레퍼런스 전압(밴드갭 레퍼런스로부터 발생된)에 연결된다. 복제회로(50)에서 차동 쌍의 tail 전류원은 각 지연셀내에서 tail 전류원내에 동일한 양의 전류를 흐르게 한다. 이것이 최대 신호 조건이다. 증폭기 이득은 피드백이 레퍼런스 전압과 같게 되기에 충분할만큼 높다. 전압제어 단계에서 오피앰프의 출력은 저항을 바이어스하기 위해서 사용되기 때문에 전압제어발진부(40)에서의 신호 진폭은 레퍼런스 전압과 같다. 상기 링 발진기의 출력에서 증폭기는 CMOS레벨로 소신호 스윙을 변환한다. 트랜지스터 M42 및 M43은 deep triode 영역내에서 동작하고 오피앰프는 트랜지스터 M42 및 M43의 게이트에 음의 피드백을 인가한다. 만약 루프이득(loop gain)이 충분히 크다면, 오피앰프의 차동 입력 전압은 작아야 하며, Vp≒VREP 및 lVDSM42l≒VDD-VREF이다. tail 전류 Itune이 변하더라도, 피드백은 상대적으로 일정한 드레인-소스 전압을 보장한다. 실제로, Itune이 감소하면, 오피앰프의 이득은 트랜지스터 M42의 게이트 전압을 올리는데, 이를 테면, RonM42Itune≒VDD-VREF. 복제 회로의 설계에 있어서, 큰 튜닝 범위는 차동쌍의 트랜스컨덕턴스에 역비례하게 상기 부하 임피던스가 조정될 것을 요구한다. P-MOSFET 트랜지스터 M1 및 M2에 의해 구현된 부하 임피던스는 복제회로(50)의 트랜스컨덕턴스에 역비례하게 조정된다.
이번에는, 코더부(20)와 전압전류변환부(30)의 동작에 대한 보다 상세한 설명을 한다.
도 14를 참조하면, 전류제어 메카니즘은 8개의 트랜지스터(M7,M10,M13,M16,M26,M27,M28 및 M29)에 의해 달성되며, 전압제어발진부(40)의 지연셀의 전류 레벨을 제어하기 위한 전류 제어는 전압전류변환부(30)의 8개의 트랜지스터(M7,M10,M13,M16,M26,M27,M28 및 M29)를 온/오프 스위칭함에 의해 수행된다. 한편, 전압제어발진부(40)의 지연셀에 흐르는 최적의 전류 조건을 찾기 위해, 도 4의 참조부호 32는 큰 전류 공급원이 되고, 참조부호 34는 작은 전류 공급원이 된다.
도 14를 보면, 4개의 전류 제어 모드가 수행되는데, 전압제어발진부(40)의 주파수는 상기 4개의 전류모드중 하나를 선택하여 가변될 수 있다.
이번에는, 전압제어발진부(40)의 시뮬레이션결과를 설명한다.
본 발명은 표준 CMOS공정에서 제조된 링 VCO로서, 더 낮고 더 높은 주파수 제한및 노이즈 성능을 나타낸다. 이러한 성능은 Cadence Spectre-RF 및 HSPICE로 평가되었다.
표 1은 1.8V 공급전압하에서 다른 전류모드를 가진 본 발명에 따른 VCO의 특성을 나타낸다.
VCO의 튜닝 주파수 범위가 59M~2.96GHz까지 변하는 것을 나타낸다.
Figure 112011011191830-pat00011
표 1을 통해보면, 3단 차동지연셀의 위상 노이즈(phase noise)는 600kHz 오오프셋에서 -101 dBc/Hz 및 -112 dBc/Hz 사이에 있는 것으로 예측되었다. 모드 4의 위상노이즈는 모든 주파수대에서 모드 1보다 더 낮은 것이 주목된다.
표 2는 다른 전류 모드를 가진 VCO의 성능 비교를 나타내며, 튜닝 범위(tuning range), 위상 노이즈(phase noise) 파워소모(power consumption)를 고려하였다.
Figure 112011011191830-pat00012
도 15를 참조하면, 0.6V~1.7V까지 변하는 Vctrl과 소스 디제너레이션 저항에 따라 MOSFET을 통해 전류가 어떻게 가변되는지 나타낸다. Vctrl<VTHN일때, 전류가 shut off되기 때문에 입력 전압 0.6V에서 시작하였다.
도 16을 참조하면, 도 15의 라인의 미분(derivative)을 취하였고, 슬로프의 변화가 안정적이다. 전압전류변환기의 정확한 설계를 위하여 문턱 전압의 선형성의 변화가 제한 요인이 될 수 있다. MOSFET의 출력 임피던스를 증가시키기 위하여 길이를 증가시키는 것은 선형성을 개선하는데 도움을 줄 수 있기 때문에 채널 길이 모듈레이션(modulation)은 또한 비선형성이 기여한다는 점에 주목한다. 게이트 소스 전압이 문턱 전압에 가깝도록 하기 위하여 큰 저항이 사용된다. 만약 문턱 전압이 변하지 않는다면, 드레인 전류는 입력 전압에 선형적으로 관련될 것이다.
도 17을 참조하면, 0.6~1.8V 까지 변하는 Vctrl을 가진 W/L에 따른 시뮬레이션 결과이다. 도 17의 라인을 미분한 도 18을 참조하여 트랜지스터 M31의 폭을 결정한다. 트랜지스터 M31의 폭은 넓게 만들어진다.
도 19 및 도 20을 참조하면, 전압제어발진부의 주파수 및 전류의 특성을 나타낸다. VCO의 튜닝 특성을 선형적으로 만들기 위해, 상기 VCO의 저항값을 모드별로 조정하였다. 곡선은 입력제어전압을 통해 겹치는 지역을 만들 수 있다. 겹치는 지역에 따라, 한 모드에서 다른 모드로 변환할 수 있다. 위상고정루프(phase lock loop)가 이 겹치는 지역을 검출할 때, 코더부는 동시에 두 모드를 검출하는 것을 피하기 위해 오직 한가지 모드만을 제공한다.
도 21은 전류의 함수로서 4가지 전류 모드들에 대한 VCO의 특성을 나타낸다. VCO의 주파수가 59M~2.96GHz까지 변하는 것이 발견되었다.
본 발명에 따르면, 자동적으로 지연셀에 흐르는 전류를 감지하여 주파수를 변화시켜는 전압제어발진기를 TSMC 0.18 um 공정을 이용하여 설계하였다. LC 회로를 사용하지 않고 59.6 MHz ~ 2.95 GHz 대역의 넓은 주파수 튜닝 범의를 갖는 주파수를 생성시켰다.
본 발명에 따른 전압 제어 발진기는 차동 구조 지연셀에 흐르는 전류를 감지하여 전압전류변환기를 통하여 발생시키는 주파수를 통제를 통해서 튜닝 범위를 증가시켰다.
지연셀에 흐르는 전류량에 의해 전압 제어 발진기의 발진 주파수가 결정된다. 또한, 지연셀에 흐르는 최적의 전류 조건을 찾기 위해서 전압전류변환기(40)에 작은 전류 공급원과 큰 전류 공급원을 두었으며, 전류의 조건에 따라서 모드 1, 모드 2, 모드 3, 모드 4로 구별하여 입력 전압 값에 따라서 전압제어발진기의 이득이 선형적으로 변하도록 하였다. 도 22는 모드 1에 대한 결과 파형이다.
본 발명에 따르면 모드들간 겹치는 구간에서 정확하게 어떤 모드로 동작하는지 PLL에서 알 수 있게 하기 위한 회로 구성을 가진다.
도 23을 참조하면, 코더부(20)는 한 모드에서 다른 모드로 변환할 때 둘 중 한 모드만 선택하는 모드선택부(22)를 포함한다.
전류감지부(10)에서 발생한 신호를 이용해서 코더부(20)의 모드선택부(22)에서 디지털 신호를 발생시키는 동시에 고주파에서 저주파로 변화하는지 아니면 저주파에서 고주파로 변화하는지 확인한다.
모드선택부(22)는 고주파에서 저주파로 변할 때 한 모드의 튜닝 범위의 가장 자리에서 다른 모드와 주파수가 중첩되게 되면 하위 모드로 변환시킨다.
모드선택부(22)는 저주파에서 고주파로 변할 때 한 모드의 튜닝 범위의 가장 자리에서 다른 모드와 주파수가 중첩되게 되면 상위 모드로 변환시킨다.
위와 같은 회로를 첨가하면서 PLL이 lock을 겹치는 구간에서 했을 때 정확하게 한가지 모드만 제공하게 된다.
10: 전류감지부 20 : 코더부
30 : 전압전류변환부 40 : 전압제어발진부
50 : 복제회로

Claims (9)

  1. 전압제어발진부;
    상기 전압제어발진부에 흐르는 전류를 감지하는 전류감지부;
    상기 전압제어발진부에 흐르는 전류를 변화시키는 전압전류변환부; 및
    상기 전류감지부의 출력에 근거하여 복수의 출력모드중 하나의 출력모드를 결정하되, 상기 출력모드들간 튜닝영역이 중첩되는 구간에 대해 어느 한 출력모드를 결정하여 상기 전압전류변환부를 동작시키는 코더부;를 포함하는 것을 특징으로 하는 전압 제어 발진 시스템.
  2. 제 1 항에 있어서,
    상기 전압제어발진부에 연결되고 상기 전압전류변환부로부터의 출력신호를 상기 전압제어발진부와 함께 인가받는 복제회로를 추가로 포함하는 특징으로 하는 전압 제어 발진 시스템.
  3. 제 1 항에 있어서,
    상기 코더부는 한 모드에서 다른 모드로 변환할 때 둘 중 한 모드만 선택하는 모드선택부를 포함하는 것을 특징으로 하는 전압 제어 발진 시스템.
  4. 제 3 항에 있어서,
    상기 모드선택부는 상기 전류감지부로부터 수신된 신호가 고주파에서 저주파로 변하는지 판단하여 변하는 경우 한 모드의 튜닝범위의 가장 자리에서 다른 모드의 주파수가 중첩되면 두 모드 중 주파수가 더 낮은 하위모드로 변환시키는 것을 특징으로 하는 전압 제어 발진 시스템.
  5. 제 3 항에 있어서,
    상기 모드선택부는 상기 전류감지부로부터 수신된 신호가 저주파에서 고주파로 변하는지 판단하여 변하는 경우 한 모드의 튜닝범위의 가장 자리에서 다른 모드의 주파수가 중첩되면 두 모드 중 주파수가 더 높은 상위모드로 변환시키는 것을 특징으로 하는 전압 제어 발진 시스템.
  6. 제 1 항에 있어서,
    상기 전압전류변환부는 다수의 저항을 포함하고,
    상기 전압전류변환부는 상기 코더부의 출력에 따라 상기 다수의 저항중 어느 한 저항이 선택되어 저항값에 따라서 상기 전압제어발진부에 흐르는 전류를 변화시키는 것을 특징으로 하는 전압 제어 발진 시스템.
  7. 제 1 항에 있어서,
    상기 전압전류변환부는 다수의 저항 및 전류원을 포함하고,
    상기 전압전류변환부는 상기 코더부의 출력에 따라 상기 다수의 저항 및 전류원중에서 어느 한 저항 및 전류원이 선택되어 상기 전압제어발진부에 흐르는 전류를 변환시키는 것을 특징으로 하는 전압 제어 발진 시스템.
  8. 제 1 항에 있어서,
    상기 전압제어발진부의 발진주파수는 다음 수학식으로 주어진 것을 특징으로 하는 전압 제어 발진 시스템.
    Figure 112012071256873-pat00013

    여기서 N은 단의 수이고, Idd는 차동 쌍의 부하전류이고, Vdd는 공급 전압이고, CL은 차동 지연셀의 입출력 캐패시턴스의 합에 의해 주어진 각 단의 총 캐패시턴스이고, Requ는 부하저항이고, Vs는 각 단의 출력에서 최대 단일-단부(singl-ended) 전압이고, Vpbias는 P-MOSFET 게이트 전압이다.
  9. 제 8 항에 있어서,
    상기 전압제어발진부의 이득(Kvco)은 다음 수학식으로 계산되는 것을 특징으로 하는 전압 제어 발진 시스템.
    Figure 112011011191830-pat00014

    여기서, Gm7=dItune/dVtune이 되고, Gm7은 튜닝 트랜지스터 M7의 트랜스컨덕턴스이다.
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