JP2000059182A - 電圧制御発振器とその発振周波数の制御方法 - Google Patents
電圧制御発振器とその発振周波数の制御方法Info
- Publication number
- JP2000059182A JP2000059182A JP10229639A JP22963998A JP2000059182A JP 2000059182 A JP2000059182 A JP 2000059182A JP 10229639 A JP10229639 A JP 10229639A JP 22963998 A JP22963998 A JP 22963998A JP 2000059182 A JP2000059182 A JP 2000059182A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- controlled oscillator
- oscillation frequency
- voltage controlled
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 発振周波数の可変範囲を大きくすると共に、
レイアウト面積を小さくすることを可能にした電圧制御
発振器を提供する。 【解決手段】 第１の電源回路１と第２の電源回路２を
有し、複数のインバータ３をリング状に接続してリング
オッシレータ４を形成すると共に、前記第１の電源回路
１に、前記リングオッシレータ４の電源電圧を安定化す
るための安定化手段５を設けた電圧制御発振器におい
て、前記安定化手段５の出力側５１に、前記第１の電源
回路１の電流を前記第２の電源２側に分流させるための
分流手段７を設けたことを特徴とする。
レイアウト面積を小さくすることを可能にした電圧制御
発振器を提供する。 【解決手段】 第１の電源回路１と第２の電源回路２を
有し、複数のインバータ３をリング状に接続してリング
オッシレータ４を形成すると共に、前記第１の電源回路
１に、前記リングオッシレータ４の電源電圧を安定化す
るための安定化手段５を設けた電圧制御発振器におい
て、前記安定化手段５の出力側５１に、前記第１の電源
回路１の電流を前記第２の電源２側に分流させるための
分流手段７を設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器と
その発振周波数の制御方法に係わり、特に、発振周波数
の可変範囲を大きくすると共に、レイアウト面積を小さ
くすることを可能にした電圧制御発振器に関する。
その発振周波数の制御方法に係わり、特に、発振周波数
の可変範囲を大きくすると共に、レイアウト面積を小さ
くすることを可能にした電圧制御発振器に関する。
【０００２】
【従来の技術】従来の電圧制御発振器の構成を図５
（ａ）に示す。この構成は、例えば、特開平９−１４８
８９４号公報に電源電圧の変動に対して安定な電圧制御
発振器として開示されている。図において、４はインバ
ータ３をリング状に接続して構成したリングオッシレー
タ、Ｎ３はリングオッシレータ４の電源回路に設けられ
たリングオッシレータ４の電源電圧を安定化するための
電界効果トランジスタ（以下、ＦＥＴという）、Ｃは各
インバータ３の出力とグランド間に設けられたキャパシ
タ、Ｎ２はキャパシタＣをインバータ３の出力に接続す
るためのＦＥＴである。
（ａ）に示す。この構成は、例えば、特開平９−１４８
８９４号公報に電源電圧の変動に対して安定な電圧制御
発振器として開示されている。図において、４はインバ
ータ３をリング状に接続して構成したリングオッシレー
タ、Ｎ３はリングオッシレータ４の電源回路に設けられ
たリングオッシレータ４の電源電圧を安定化するための
電界効果トランジスタ（以下、ＦＥＴという）、Ｃは各
インバータ３の出力とグランド間に設けられたキャパシ
タ、Ｎ２はキャパシタＣをインバータ３の出力に接続す
るためのＦＥＴである。
【０００３】そして、この回路では、図５（ｂ）に示す
ように制御信号１１によりＦＥＴＮ３を制御して、発振
周波数範囲の変更が可能であり、又、制御信号１２によ
りＦＥＴＮ２を制御して、発振周波数の変更が可能であ
る。しかし、制御信号１１、制御信号１２を作るため
に、制御回路を別途２つ設けなければならないという欠
点があった。発振周波数範囲を広げ、しかも、制御回路
を１つにするには、制御信号１１の電位を電源電位に
し、リングオッシレータ４内のキャパシタＣの容量を大
きくすることが必要である。このときの構成を図６に示
す。この場合、制御信号１２の電位が上がると発振周波
数が下がるが、キャパシタＣの容量が十分大きくないと
最低発振周波数が下がらない。しかし、キャパシタＣの
容量を大きくすると逆にレイアウト面積が増大してしま
うという欠点がある。
ように制御信号１１によりＦＥＴＮ３を制御して、発振
周波数範囲の変更が可能であり、又、制御信号１２によ
りＦＥＴＮ２を制御して、発振周波数の変更が可能であ
る。しかし、制御信号１１、制御信号１２を作るため
に、制御回路を別途２つ設けなければならないという欠
点があった。発振周波数範囲を広げ、しかも、制御回路
を１つにするには、制御信号１１の電位を電源電位に
し、リングオッシレータ４内のキャパシタＣの容量を大
きくすることが必要である。このときの構成を図６に示
す。この場合、制御信号１２の電位が上がると発振周波
数が下がるが、キャパシタＣの容量が十分大きくないと
最低発振周波数が下がらない。しかし、キャパシタＣの
容量を大きくすると逆にレイアウト面積が増大してしま
うという欠点がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、リングオッシレー
タの発振周波数の可変範囲を大きくすると共に、レイア
ウト面積を小さくすることを可能にした新規な電圧制御
発振器とその発振周波数の制御方法を提供するものであ
る。
した従来技術の欠点を改良し、特に、リングオッシレー
タの発振周波数の可変範囲を大きくすると共に、レイア
ウト面積を小さくすることを可能にした新規な電圧制御
発振器とその発振周波数の制御方法を提供するものであ
る。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる電
圧制御発振器の第１態様は、第１の電源回路と第２の電
源回路を有し、複数のインバータをリング状に接続して
リングオッシレータを形成すると共に、前記第１の電源
回路に、前記リングオッシレータの電源電圧を安定化す
るための安定化手段を設けた電圧制御発振器において、
前記安定化手段の出力側に、前記第１の電源回路の電流
を前記第２の電源側に分流させるための分流手段を設け
たことを特徴とするものであり、又、第２態様は、前記
分流手段は、第１の可変インピーダンス手段で構成した
ことを特徴とするものであり、又、第３態様は、前記第
１の可変インピーダンス手段は、第１のＦＥＴを含み、
この第１のＦＥＴのドレイン・ソースを介して前記第２
の電源に分流され、分流する電流は、このＦＥＴのゲー
ト電位で制御されることを特徴とするものであり、又、
第４態様は、前記安定化手段は、抵抗素子であることを
特徴とするものであり、又、第５態様は、前記リングオ
ッシレータを構成する各インバータの出力と前記第１の
電源又は第２の電源との間には、キャパシタと第２の可
変インピーダンス素子との直列回路が設けられ、この第
２の可変インピーダンス素子と前記第１の可変インピー
ダンス素子とを一つの制御信号で制御することを特徴と
するものであり、又、第６態様は、前記第１の可変イン
ピーダンス素子と前記第２の可変インピーダンス素子と
は、ＦＥＴであることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる電
圧制御発振器の第１態様は、第１の電源回路と第２の電
源回路を有し、複数のインバータをリング状に接続して
リングオッシレータを形成すると共に、前記第１の電源
回路に、前記リングオッシレータの電源電圧を安定化す
るための安定化手段を設けた電圧制御発振器において、
前記安定化手段の出力側に、前記第１の電源回路の電流
を前記第２の電源側に分流させるための分流手段を設け
たことを特徴とするものであり、又、第２態様は、前記
分流手段は、第１の可変インピーダンス手段で構成した
ことを特徴とするものであり、又、第３態様は、前記第
１の可変インピーダンス手段は、第１のＦＥＴを含み、
この第１のＦＥＴのドレイン・ソースを介して前記第２
の電源に分流され、分流する電流は、このＦＥＴのゲー
ト電位で制御されることを特徴とするものであり、又、
第４態様は、前記安定化手段は、抵抗素子であることを
特徴とするものであり、又、第５態様は、前記リングオ
ッシレータを構成する各インバータの出力と前記第１の
電源又は第２の電源との間には、キャパシタと第２の可
変インピーダンス素子との直列回路が設けられ、この第
２の可変インピーダンス素子と前記第１の可変インピー
ダンス素子とを一つの制御信号で制御することを特徴と
するものであり、又、第６態様は、前記第１の可変イン
ピーダンス素子と前記第２の可変インピーダンス素子と
は、ＦＥＴであることを特徴とするものである。
【０００６】又、本発明に係わる電圧制御発振器の発振
周波数の制御方法の態様は、第１の電源回路と第２の電
源回路を有し、複数のインバータをリング状に接続して
リングオッシレータを形成すると共に、前記第１の電源
回路に、前記リングオッシレータの電源電圧を安定化す
るための安定化手段を設けた電圧制御発振器の発振周波
数の制御方法において、前記安定化手段の出力側に、前
記電源回路の電流を前記第２の電源側に分流させるため
の分流手段を設け、この分流電流を制御することで、前
記発振周波数を制御することを特徴とするものである。
周波数の制御方法の態様は、第１の電源回路と第２の電
源回路を有し、複数のインバータをリング状に接続して
リングオッシレータを形成すると共に、前記第１の電源
回路に、前記リングオッシレータの電源電圧を安定化す
るための安定化手段を設けた電圧制御発振器の発振周波
数の制御方法において、前記安定化手段の出力側に、前
記電源回路の電流を前記第２の電源側に分流させるため
の分流手段を設け、この分流電流を制御することで、前
記発振周波数を制御することを特徴とするものである。
【０００７】
【発明の実施の形態】本発明に係わる電圧制御発振器
は、第１の電源回路と第２の電源回路を有し、複数のイ
ンバータをリング状に接続してリングオッシレータを形
成すると共に、前記第１の電源回路に、前記リングオッ
シレータの電源電圧を安定化するための安定化手段を設
けた電圧制御発振器において、前記安定化手段の出力側
に、前記第１の電源回路の電流を前記第２の電源側に分
流させるための分流手段を設けたものである。
は、第１の電源回路と第２の電源回路を有し、複数のイ
ンバータをリング状に接続してリングオッシレータを形
成すると共に、前記第１の電源回路に、前記リングオッ
シレータの電源電圧を安定化するための安定化手段を設
けた電圧制御発振器において、前記安定化手段の出力側
に、前記第１の電源回路の電流を前記第２の電源側に分
流させるための分流手段を設けたものである。
【０００８】具体的には、リングオッシレータに流れる
電流を制限しているＮｃｈトランジスタＮ３とリングオ
ッシレータ４との間にＮｃｈトランジスタＮ１を設け、
このトランジスタＮ１のドレインはトランジスタＮ３の
ソース５１に、トランジスタＮ１のソースはグランド２
に、ゲートには制御信号８をくわえる。制御信号８の電
圧が上がるにつれ、トランジスタＮ１がＯＮし、リング
オッシレータ４側に流れる電流をトランジスタＮ１側に
分流することにより、リングオッシレータ４の周波数を
下げる。
電流を制限しているＮｃｈトランジスタＮ３とリングオ
ッシレータ４との間にＮｃｈトランジスタＮ１を設け、
このトランジスタＮ１のドレインはトランジスタＮ３の
ソース５１に、トランジスタＮ１のソースはグランド２
に、ゲートには制御信号８をくわえる。制御信号８の電
圧が上がるにつれ、トランジスタＮ１がＯＮし、リング
オッシレータ４側に流れる電流をトランジスタＮ１側に
分流することにより、リングオッシレータ４の周波数を
下げる。
【０００９】このように構成した本発明の特徴は、制御
回路を一つにし、発振器に付いている容量を大きくせ
ず、Ｎｃｈトランジスタを１個追加することのみで、最
低発振周波数を低くして発振周波数範囲を広げることを
特徴としている。このため、レイアウト面積を小さくす
ることができる。又、このＮｃｈトランジスタＮ１のデ
ィメンジョンを変化させるだけで電圧制御発振器のゲイ
ン（制御電圧の変化に対する発振周波数の変化の割合）
を変えることができ、従って、トランジスタＮ１，Ｎ２
のディメンジョンを変えるだけで多種の発振周波数範囲
の電圧制御発振器の設計が可能になり、電圧制御発振器
の設計工数を大幅に削減できる優れた特徴を有してい
る。
回路を一つにし、発振器に付いている容量を大きくせ
ず、Ｎｃｈトランジスタを１個追加することのみで、最
低発振周波数を低くして発振周波数範囲を広げることを
特徴としている。このため、レイアウト面積を小さくす
ることができる。又、このＮｃｈトランジスタＮ１のデ
ィメンジョンを変化させるだけで電圧制御発振器のゲイ
ン（制御電圧の変化に対する発振周波数の変化の割合）
を変えることができ、従って、トランジスタＮ１，Ｎ２
のディメンジョンを変えるだけで多種の発振周波数範囲
の電圧制御発振器の設計が可能になり、電圧制御発振器
の設計工数を大幅に削減できる優れた特徴を有してい
る。
【００１０】
【実施例】以下に、本発明に係わる電圧制御発振器とそ
の発振周波数の制御方法の具体例を図面を参照しながら
詳細に説明する。図１（ａ）は、本発明に係わる電圧制
御発振器の具体例の回路図、図１（ｂ）は制御信号に対
する出力信号の周波数変化の状態を示すグラフであっ
て、図１（ａ）には、第１の電源回路１と第２の電源回
路２を有し、複数のインバータ３をリング状に接続して
リングオッシレータ４を形成すると共に、前記第１の電
源回路１に、前記リングオッシレータ４の電源電圧を安
定化するための安定化手段５を設けた電圧制御発振器に
おいて、前記安定化手段５の出力側５１に、前記第１の
電源回路１の電流を前記第２の電源２側に分流させるた
めの分流手段７を設けた電圧制御発振器６が示され、
又、前記分流手段７は、第１の可変インピーダンス手段
で構成した電圧制御発振器６が示され、又、前記第１の
可変インピーダンス手段は、第１のＦＥＴＮ１を含み、
この第１のＦＥＴＮ１のドレイン・ソースを介して前記
第２の電源２に分流され、分流する電流は、このＦＥＴ
Ｎ１のゲート電位で制御される電圧制御発振器６が示さ
れ、又、前記リングオッシレータ４を構成する各インバ
ータ３の出力と前記第１の電源１又は第２の電源２との
間には、キャパシタＣと第２の可変インピーダンス素子
Ｎ２との直列回路が設けられ、この第２の可変インピー
ダンス素子Ｎ２と前記第１の可変インピーダンス素子Ｎ
１とを一つの制御信号８で制御する電圧制御発振器６が
示され、更に、前記第１の可変インピーダンス素子Ｎ１
と前記第２の可変インピーダンス素子Ｎ２とは、ＦＥＴ
である電圧制御発振器６が示されている。
の発振周波数の制御方法の具体例を図面を参照しながら
詳細に説明する。図１（ａ）は、本発明に係わる電圧制
御発振器の具体例の回路図、図１（ｂ）は制御信号に対
する出力信号の周波数変化の状態を示すグラフであっ
て、図１（ａ）には、第１の電源回路１と第２の電源回
路２を有し、複数のインバータ３をリング状に接続して
リングオッシレータ４を形成すると共に、前記第１の電
源回路１に、前記リングオッシレータ４の電源電圧を安
定化するための安定化手段５を設けた電圧制御発振器に
おいて、前記安定化手段５の出力側５１に、前記第１の
電源回路１の電流を前記第２の電源２側に分流させるた
めの分流手段７を設けた電圧制御発振器６が示され、
又、前記分流手段７は、第１の可変インピーダンス手段
で構成した電圧制御発振器６が示され、又、前記第１の
可変インピーダンス手段は、第１のＦＥＴＮ１を含み、
この第１のＦＥＴＮ１のドレイン・ソースを介して前記
第２の電源２に分流され、分流する電流は、このＦＥＴ
Ｎ１のゲート電位で制御される電圧制御発振器６が示さ
れ、又、前記リングオッシレータ４を構成する各インバ
ータ３の出力と前記第１の電源１又は第２の電源２との
間には、キャパシタＣと第２の可変インピーダンス素子
Ｎ２との直列回路が設けられ、この第２の可変インピー
ダンス素子Ｎ２と前記第１の可変インピーダンス素子Ｎ
１とを一つの制御信号８で制御する電圧制御発振器６が
示され、更に、前記第１の可変インピーダンス素子Ｎ１
と前記第２の可変インピーダンス素子Ｎ２とは、ＦＥＴ
である電圧制御発振器６が示されている。
【００１１】以下に、本発明を更に詳細に説明する。５
はリングオッシレータ４に供給する電流を制御している
安定化手段であり、Ｎｃｈトランジスタで構成され、図
３のＮ３と同様に動作している。Ｎ１は本発明で提案し
ている最低発振周波数を下げるためのＮｃｈトランジス
タである。又、リングオッシレータ４のインバータ３の
出力にはそれぞれキャパシタＣを付加し、このキャパシ
タＣとインバータ３の出力とは、ＮｃｈトランジスタＮ
２で接続している。
はリングオッシレータ４に供給する電流を制御している
安定化手段であり、Ｎｃｈトランジスタで構成され、図
３のＮ３と同様に動作している。Ｎ１は本発明で提案し
ている最低発振周波数を下げるためのＮｃｈトランジス
タである。又、リングオッシレータ４のインバータ３の
出力にはそれぞれキャパシタＣを付加し、このキャパシ
タＣとインバータ３の出力とは、ＮｃｈトランジスタＮ
２で接続している。
【００１２】トランジスタＮ１，Ｎ２のゲートに印加さ
れる制御信号８の電位が接地電位のとき、Ｎ１、Ｎ２は
ＯＦＦしており、リングオッシレータ４は最高発振周波
数で発振している。制御信号８の電位が上がるにつれ
て、Ｎ１、Ｎ２のインピーダンスが下がり、やがてＯＮ
する。トランジスタＮ１がＯＮすることにより、トラン
ジスタＮ３に流れる電流の一部をグランド２に逃がすこ
とで、リングオッシレータ４の発振周波数は下がる。ま
た、トランジスタＮ２がＯＮすることにより、インバー
タ３にキャパシタＣが付加され、この結果、リングオッ
シレータ４の発振周波数が下がる。
れる制御信号８の電位が接地電位のとき、Ｎ１、Ｎ２は
ＯＦＦしており、リングオッシレータ４は最高発振周波
数で発振している。制御信号８の電位が上がるにつれ
て、Ｎ１、Ｎ２のインピーダンスが下がり、やがてＯＮ
する。トランジスタＮ１がＯＮすることにより、トラン
ジスタＮ３に流れる電流の一部をグランド２に逃がすこ
とで、リングオッシレータ４の発振周波数は下がる。ま
た、トランジスタＮ２がＯＮすることにより、インバー
タ３にキャパシタＣが付加され、この結果、リングオッ
シレータ４の発振周波数が下がる。
【００１３】以上のように、トランジスタＮ１、Ｎ２の
作用により、制御信号８の電位が上がるにつれ、発振器
の発振周波数は下がる。図１の回路構成において、制御
信号８の電位が接地電位から電源電位まで上がる場合の
発振周波数の変化を図１（ｂ）に示した。図中、Ａはキ
ャパシタＣを大きくすることによる発振周波数の低下を
示し、Ｂは本発明のトランジスタＮ１の効果による発振
周波数の低下を示している。又、Ａの周波数低下分とＢ
の周波数低下分を合わせたＣが全体としての周波数低下
分となる。
作用により、制御信号８の電位が上がるにつれ、発振器
の発振周波数は下がる。図１の回路構成において、制御
信号８の電位が接地電位から電源電位まで上がる場合の
発振周波数の変化を図１（ｂ）に示した。図中、Ａはキ
ャパシタＣを大きくすることによる発振周波数の低下を
示し、Ｂは本発明のトランジスタＮ１の効果による発振
周波数の低下を示している。又、Ａの周波数低下分とＢ
の周波数低下分を合わせたＣが全体としての周波数低下
分となる。
【００１４】なお、前記安定化手段５を、図２に示すよ
うに、抵抗素子Ｒで構成しても同様の効果が得られる。
また、容量負荷型の電圧制御発振器だけでなく、図３、
図４に示すような構成にしても良い。
うに、抵抗素子Ｒで構成しても同様の効果が得られる。
また、容量負荷型の電圧制御発振器だけでなく、図３、
図４に示すような構成にしても良い。
【００１５】
【発明の効果】本発明に係わる電圧制御発振器とその発
振周波数の制御方法は、上述のように構成したので、従
来の回路に比べ、最低発振周波数を低くすることが可能
になる。特に、分流用のトランジスタＮ１による効果
は、最低発振周波数を下げるだけでなく、レイアウト面
積の増加を最低限に抑えられるという効果をもたらすも
のである。
振周波数の制御方法は、上述のように構成したので、従
来の回路に比べ、最低発振周波数を低くすることが可能
になる。特に、分流用のトランジスタＮ１による効果
は、最低発振周波数を下げるだけでなく、レイアウト面
積の増加を最低限に抑えられるという効果をもたらすも
のである。
【００１６】又、本発明の発振器を１種類作っておけ
ば、トランジスタＮ１、Ｎ２のディメンジョンを変更す
るだけで、発振周波数範囲やゲインを変えることが出来
るから、設計工数を大幅に削減出来るという優れた効果
もある。
ば、トランジスタＮ１、Ｎ２のディメンジョンを変更す
るだけで、発振周波数範囲やゲインを変えることが出来
るから、設計工数を大幅に削減出来るという優れた効果
もある。
【図１】本発明に係わる電圧制御発振器を示し、（ａ）
はその回路図、（ｂ）は制御信号に対する出力信号の周
波数変化の状態を示すグラフである。
はその回路図、（ｂ）は制御信号に対する出力信号の周
波数変化の状態を示すグラフである。
【図２】本発明の他の具体例を示す回路図である。
【図３】本発明の他の具体例を示す回路図である。
【図４】本発明の他の具体例を示す回路図である。
【図５】従来の電圧制御発振器を示し、（ａ）はその回
路図、（ｂ）は制御信号に対する出力信号の周波数変化
の状態を示すグラフである。
路図、（ｂ）は制御信号に対する出力信号の周波数変化
の状態を示すグラフである。
【図６】従来例の他の回路図である。
１ 第１の電源 ２ 第２の電源 ３ インバータ ４ リングオッシレータ ５ 安定化手段 ６ 電圧制御発振器 ７ 分流手段 ８ 制御信号 Ｎ１〜Ｎ３ 電界効果トランジスタ Ｃ キャパシタ Ｒ 抵抗素子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月１３日（１９９９．８．１
３）
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 電圧制御発振器とその発振周波数の制
御方法
御方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器と
その発振周波数の制御方法に係わり、特に、発振周波数
の可変範囲を大きくすると共に、レイアウト面積を小さ
くすることを可能にした電圧制御発振器に関する。
その発振周波数の制御方法に係わり、特に、発振周波数
の可変範囲を大きくすると共に、レイアウト面積を小さ
くすることを可能にした電圧制御発振器に関する。
【０００２】
【従来の技術】従来の電圧制御発振器の構成を図５
（ａ）に示す。この構成は、例えば、特開平９−１４８
８９４号公報に電源電圧の変動に対して安定な電圧制御
発振器として開示されている。図において、４はインバ
ータ３をリング状に接続して構成したリングオッシレー
タ、Ｎ３はリングオッシレータ４の電源回路に設けられ
たリングオッシレータ４の電源電圧を安定化するための
電界効果トランジスタ（以下、ＦＥＴという）、Ｃは各
インバータ３の出力とグランド間に設けられたキャパシ
タ、Ｎ２はキャパシタＣをインバータ３の出力に接続す
るためのＦＥＴである。
（ａ）に示す。この構成は、例えば、特開平９−１４８
８９４号公報に電源電圧の変動に対して安定な電圧制御
発振器として開示されている。図において、４はインバ
ータ３をリング状に接続して構成したリングオッシレー
タ、Ｎ３はリングオッシレータ４の電源回路に設けられ
たリングオッシレータ４の電源電圧を安定化するための
電界効果トランジスタ（以下、ＦＥＴという）、Ｃは各
インバータ３の出力とグランド間に設けられたキャパシ
タ、Ｎ２はキャパシタＣをインバータ３の出力に接続す
るためのＦＥＴである。
【０００３】そして、この回路では、図５（ｂ）に示す
ように制御信号１１によりＦＥＴＮ３を制御して、発振
周波数範囲の変更が可能であり、又、制御信号１２によ
りＦＥＴＮ２を制御して、発振周波数の変更が可能であ
る。しかし、制御信号１１、制御信号１２を作るため
に、制御回路を別途２つ設けなければならないという欠
点があった。発振周波数範囲を広げ、しかも、制御回路
を１つにするには、制御信号１１の電位を電源電位に
し、リングオッシレータ４内のキャパシタＣの容量を大
きくすることが必要である。このときの構成を図６に示
す。この場合、制御信号１２の電位が上がると発振周波
数が下がるが、キャパシタＣの容量が十分大きくないと
最低発振周波数が下がらない。しかし、キャパシタＣの
容量を大きくすると逆にレイアウト面積が増大してしま
うという欠点がある。
ように制御信号１１によりＦＥＴＮ３を制御して、発振
周波数範囲の変更が可能であり、又、制御信号１２によ
りＦＥＴＮ２を制御して、発振周波数の変更が可能であ
る。しかし、制御信号１１、制御信号１２を作るため
に、制御回路を別途２つ設けなければならないという欠
点があった。発振周波数範囲を広げ、しかも、制御回路
を１つにするには、制御信号１１の電位を電源電位に
し、リングオッシレータ４内のキャパシタＣの容量を大
きくすることが必要である。このときの構成を図６に示
す。この場合、制御信号１２の電位が上がると発振周波
数が下がるが、キャパシタＣの容量が十分大きくないと
最低発振周波数が下がらない。しかし、キャパシタＣの
容量を大きくすると逆にレイアウト面積が増大してしま
うという欠点がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、リングオッシレー
タの発振周波数の可変範囲を大きくすると共に、レイア
ウト面積を小さくすることを可能にした新規な電圧制御
発振器とその発振周波数の制御方法を提供するものであ
る。
した従来技術の欠点を改良し、特に、リングオッシレー
タの発振周波数の可変範囲を大きくすると共に、レイア
ウト面積を小さくすることを可能にした新規な電圧制御
発振器とその発振周波数の制御方法を提供するものであ
る。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる電
圧制御発振器の第１態様は、第１の電源と第２の電源と
を有し、複数のインバータをリング状に接続してリング
オッシレータを形成すると共に、前記第１の電源に、ド
レイン及びゲートが接続され、ソースが前記リングオッ
シレータの電源ラインに接続されたＦＥＴを設けた電圧
制御発振器において、前記ＦＥＴのソースに、前記第１
の電源からの電流を前記第２の電源側に分流させるため
の分流手段を設けたことを特徴とするものであり、又、
第２態様は、前記分流手段は、第１の可変インピーダン
ス手段で構成したことを特徴とするものであり、又、第
３態様は、前記第１の可変インピーダンス手段は、第１
のＦＥＴを含み、この第１のＦＥＴのドレイン・ソース
を介して前記第２の電源に分流され、分流する電流は、
前記第１のＦＥＴのゲート電位で制御されることを特徴
とするものであり、又、第４態様は、前記第１の電源
に、ドレイン及びゲートが接続され、ソースが前記リン
グオッシレータの電源ラインに接続されたＦＥＴを、抵
抗素子にしたことを特徴とするものであり、又、第５態
様は、前記リングオッシレータを構成する各インバータ
の出力と前記第１の電源又は第２の電源との間には、キ
ャパシタと第２の可変インピーダンス素子との直列回路
が設けられ、この第２の可変インピーダンス素子と前記
第１の可変インピーダンス素子とを一つの制御信号で制
御することを特徴とするものであり、又、第６態様は、
前記第１の可変インピーダンス素子と前記第２の可変イ
ンピーダンス素子とは、共にＦＥＴであることを特徴と
するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる電
圧制御発振器の第１態様は、第１の電源と第２の電源と
を有し、複数のインバータをリング状に接続してリング
オッシレータを形成すると共に、前記第１の電源に、ド
レイン及びゲートが接続され、ソースが前記リングオッ
シレータの電源ラインに接続されたＦＥＴを設けた電圧
制御発振器において、前記ＦＥＴのソースに、前記第１
の電源からの電流を前記第２の電源側に分流させるため
の分流手段を設けたことを特徴とするものであり、又、
第２態様は、前記分流手段は、第１の可変インピーダン
ス手段で構成したことを特徴とするものであり、又、第
３態様は、前記第１の可変インピーダンス手段は、第１
のＦＥＴを含み、この第１のＦＥＴのドレイン・ソース
を介して前記第２の電源に分流され、分流する電流は、
前記第１のＦＥＴのゲート電位で制御されることを特徴
とするものであり、又、第４態様は、前記第１の電源
に、ドレイン及びゲートが接続され、ソースが前記リン
グオッシレータの電源ラインに接続されたＦＥＴを、抵
抗素子にしたことを特徴とするものであり、又、第５態
様は、前記リングオッシレータを構成する各インバータ
の出力と前記第１の電源又は第２の電源との間には、キ
ャパシタと第２の可変インピーダンス素子との直列回路
が設けられ、この第２の可変インピーダンス素子と前記
第１の可変インピーダンス素子とを一つの制御信号で制
御することを特徴とするものであり、又、第６態様は、
前記第１の可変インピーダンス素子と前記第２の可変イ
ンピーダンス素子とは、共にＦＥＴであることを特徴と
するものである。
【０００６】又、本発明に係わる電圧制御発振器の発振
周波数の制御方法の態様は、第１の電源と第２の電源と
を有し、複数のインバータをリング状に接続してリング
オッシレータを形成すると共に、前記第１の電源に、ド
レイン及びゲートが接続され、ソースが前記リングオッ
シレータの電源ラインに接続されたＦＥＴを設けた電圧
制御発振器の発振周波数の制御方法において、前記ＦＥ
Ｔのソースに、前記第１の電源からの電流を前記第２の
電源側に分流させるための分流手段を設け、この分流電
流を制御することで、前記発振周波数を制御することを
特徴とするものである。
周波数の制御方法の態様は、第１の電源と第２の電源と
を有し、複数のインバータをリング状に接続してリング
オッシレータを形成すると共に、前記第１の電源に、ド
レイン及びゲートが接続され、ソースが前記リングオッ
シレータの電源ラインに接続されたＦＥＴを設けた電圧
制御発振器の発振周波数の制御方法において、前記ＦＥ
Ｔのソースに、前記第１の電源からの電流を前記第２の
電源側に分流させるための分流手段を設け、この分流電
流を制御することで、前記発振周波数を制御することを
特徴とするものである。
【０００７】
【発明の実施の形態】本発明に係わる電圧制御発振器
は、第１の電源と第２の電源とを有し、複数のインバー
タをリング状に接続してリングオッシレータを形成する
と共に、前記第１の電源に、ドレイン及びゲートが接続
され、ソースが前記リングオッシレータの電源ラインに
接続されたＦＥＴを設けた電圧制御発振器において、前
記ＦＥＴのソースに、前記第１の電源からの電流を前記
第２の電源側に分流させるための分流手段を設けたもの
である。
は、第１の電源と第２の電源とを有し、複数のインバー
タをリング状に接続してリングオッシレータを形成する
と共に、前記第１の電源に、ドレイン及びゲートが接続
され、ソースが前記リングオッシレータの電源ラインに
接続されたＦＥＴを設けた電圧制御発振器において、前
記ＦＥＴのソースに、前記第１の電源からの電流を前記
第２の電源側に分流させるための分流手段を設けたもの
である。
【０００８】具体的には、リングオッシレータに流れる
電流を制限しているＮｃｈトランジスタＮ３とリングオ
ッシレータ４との間にＮｃｈトランジスタＮ１を設け、
このトランジスタＮ１のドレインはトランジスタＮ３の
ソース５１に、トランジスタＮ１のソースはグランド２
に、ゲートには制御信号８をくわえる。制御信号８の電
圧が上がるにつれ、トランジスタＮ１がＯＮし、リング
オッシレータ４側に流れる電流をトランジスタＮ１側に
分流することにより、リングオッシレータ４の周波数を
下げる。
電流を制限しているＮｃｈトランジスタＮ３とリングオ
ッシレータ４との間にＮｃｈトランジスタＮ１を設け、
このトランジスタＮ１のドレインはトランジスタＮ３の
ソース５１に、トランジスタＮ１のソースはグランド２
に、ゲートには制御信号８をくわえる。制御信号８の電
圧が上がるにつれ、トランジスタＮ１がＯＮし、リング
オッシレータ４側に流れる電流をトランジスタＮ１側に
分流することにより、リングオッシレータ４の周波数を
下げる。
【０００９】このように構成した本発明の特徴は、制御
回路を一つにし、発振器に付いている容量を大きくせ
ず、Ｎｃｈトランジスタを１個追加することのみで、最
低発振周波数を低くして発振周波数範囲を広げることを
特徴としている。このため、レイアウト面積を小さくす
ることができる。又、このＮｃｈトランジスタＮ１のデ
ィメンジョンを変化させるだけで電圧制御発振器のゲイ
ン（制御電圧の変化に対する発振周波数の変化の割合）
を変えることができ、従って、トランジスタＮ１，Ｎ２
のディメンジョンを変えるだけで多種の発振周波数範囲
の電圧制御発振器の設計が可能になり、電圧制御発振器
の設計工数を大幅に削減できる優れた特徴を有してい
る。
回路を一つにし、発振器に付いている容量を大きくせ
ず、Ｎｃｈトランジスタを１個追加することのみで、最
低発振周波数を低くして発振周波数範囲を広げることを
特徴としている。このため、レイアウト面積を小さくす
ることができる。又、このＮｃｈトランジスタＮ１のデ
ィメンジョンを変化させるだけで電圧制御発振器のゲイ
ン（制御電圧の変化に対する発振周波数の変化の割合）
を変えることができ、従って、トランジスタＮ１，Ｎ２
のディメンジョンを変えるだけで多種の発振周波数範囲
の電圧制御発振器の設計が可能になり、電圧制御発振器
の設計工数を大幅に削減できる優れた特徴を有してい
る。
【００１０】
【実施例】以下に、本発明に係わる電圧制御発振器とそ
の発振周波数の制御方法の具体例を図面を参照しながら
詳細に説明する。図１（ａ）は、本発明に係わる電圧制
御発振器の具体例の回路図、図１（ｂ）は制御信号に対
する出力信号の周波数変化の状態を示すグラフであっ
て、図１（ａ）には、第１の電源１と第２の電源２とを
有し、複数のインバータ３をリング状に接続してリング
オッシレータ４を形成すると共に、前記第１の電源１
に、ドレイン及びゲートが接続され、ソースが前記リン
グオッシレータ４の電源ラインに接続されたＦＥＴＮ３
を設けた電圧制御発振器において、前記ＦＥＴＮ３のソ
ースに、前記第１の電源１からの電流を前記第２の電源
２側に分流させるための分流手段７を設けた電圧制御発
振器６が示され、又、前記分流手段７は、第１の可変イ
ンピーダンス手段で構成した電圧制御発振器６が示さ
れ、又、前記第１の可変インピーダンス手段は、第１の
ＦＥＴＮ１を含み、この第１のＦＥＴＮ１のドレイン・
ソースを介して前記第２の電源２に分流され、分流する
電流は、このＦＥＴＮ１のゲート電位で制御される電圧
制御発振器６が示され、又、前記リングオッシレータ４
を構成する各インバータ３の出力と前記第１の電源１又
は第２の電源２との間には、キャパシタＣと第２の可変
インピーダンス素子Ｎ２との直列回路が設けられ、この
第２の可変インピーダンス素子Ｎ２と前記第１の可変イ
ンピーダンス素子Ｎ１とを一つの制御信号８で制御する
電圧制御発振器６が示され、更に、前記第１の可変イン
ピーダンス素子Ｎ１と前記第２の可変インピーダンス素
子Ｎ２とは、ＦＥＴである電圧制御発振器６が示されて
いる。
の発振周波数の制御方法の具体例を図面を参照しながら
詳細に説明する。図１（ａ）は、本発明に係わる電圧制
御発振器の具体例の回路図、図１（ｂ）は制御信号に対
する出力信号の周波数変化の状態を示すグラフであっ
て、図１（ａ）には、第１の電源１と第２の電源２とを
有し、複数のインバータ３をリング状に接続してリング
オッシレータ４を形成すると共に、前記第１の電源１
に、ドレイン及びゲートが接続され、ソースが前記リン
グオッシレータ４の電源ラインに接続されたＦＥＴＮ３
を設けた電圧制御発振器において、前記ＦＥＴＮ３のソ
ースに、前記第１の電源１からの電流を前記第２の電源
２側に分流させるための分流手段７を設けた電圧制御発
振器６が示され、又、前記分流手段７は、第１の可変イ
ンピーダンス手段で構成した電圧制御発振器６が示さ
れ、又、前記第１の可変インピーダンス手段は、第１の
ＦＥＴＮ１を含み、この第１のＦＥＴＮ１のドレイン・
ソースを介して前記第２の電源２に分流され、分流する
電流は、このＦＥＴＮ１のゲート電位で制御される電圧
制御発振器６が示され、又、前記リングオッシレータ４
を構成する各インバータ３の出力と前記第１の電源１又
は第２の電源２との間には、キャパシタＣと第２の可変
インピーダンス素子Ｎ２との直列回路が設けられ、この
第２の可変インピーダンス素子Ｎ２と前記第１の可変イ
ンピーダンス素子Ｎ１とを一つの制御信号８で制御する
電圧制御発振器６が示され、更に、前記第１の可変イン
ピーダンス素子Ｎ１と前記第２の可変インピーダンス素
子Ｎ２とは、ＦＥＴである電圧制御発振器６が示されて
いる。
【００１１】以下に、本発明を更に詳細に説明する。Ｎ
３はリングオッシレータ４に供給する電流を制御してい
るＦＥＴであり、Ｎｃｈトランジスタで構成され、図３
のＮ３と同様に動作している。Ｎ１は本発明で提案して
いる最低発振周波数を下げるためのＮｃｈトランジスタ
である。又、リングオッシレータ４のインバータ３の出
力にはそれぞれキャパシタＣを付加し、このキャパシタ
Ｃとインバータ３の出力とは、ＮｃｈトランジスタＮ２
で接続している。
３はリングオッシレータ４に供給する電流を制御してい
るＦＥＴであり、Ｎｃｈトランジスタで構成され、図３
のＮ３と同様に動作している。Ｎ１は本発明で提案して
いる最低発振周波数を下げるためのＮｃｈトランジスタ
である。又、リングオッシレータ４のインバータ３の出
力にはそれぞれキャパシタＣを付加し、このキャパシタ
Ｃとインバータ３の出力とは、ＮｃｈトランジスタＮ２
で接続している。
【００１２】トランジスタＮ１，Ｎ２のゲートに印加さ
れる制御信号８の電位が接地電位のとき、Ｎ１、Ｎ２は
ＯＦＦしており、リングオッシレータ４は最高発振周波
数で発振している。制御信号８の電位が上がるにつれ
て、Ｎ１、Ｎ２のインピーダンスが下がり、やがてＯＮ
する。トランジスタＮ１がＯＮすることにより、トラン
ジスタＮ３に流れる電流の一部をグランド２に逃がすこ
とで、リングオッシレータ４の発振周波数は下がる。ま
た、トランジスタＮ２がＯＮすることにより、インバー
タ３にキャパシタＣが付加され、この結果、リングオッ
シレータ４の発振周波数が下がる。
れる制御信号８の電位が接地電位のとき、Ｎ１、Ｎ２は
ＯＦＦしており、リングオッシレータ４は最高発振周波
数で発振している。制御信号８の電位が上がるにつれ
て、Ｎ１、Ｎ２のインピーダンスが下がり、やがてＯＮ
する。トランジスタＮ１がＯＮすることにより、トラン
ジスタＮ３に流れる電流の一部をグランド２に逃がすこ
とで、リングオッシレータ４の発振周波数は下がる。ま
た、トランジスタＮ２がＯＮすることにより、インバー
タ３にキャパシタＣが付加され、この結果、リングオッ
シレータ４の発振周波数が下がる。
【００１３】以上のように、トランジスタＮ１、Ｎ２の
作用により、制御信号８の電位が上がるにつれ、発振器
の発振周波数は下がる。図１の回路構成において、制御
信号８の電位が接地電位から電源電位まで上がる場合の
発振周波数の変化を図１（ｂ）に示した。図中、Ａはキ
ャパシタＣを大きくすることによる発振周波数の低下を
示し、Ｂは本発明のトランジスタＮ１の効果による発振
周波数の低下を示している。又、Ａの周波数低下分とＢ
の周波数低下分を合わせたＣが全体としての周波数低下
分となる。
作用により、制御信号８の電位が上がるにつれ、発振器
の発振周波数は下がる。図１の回路構成において、制御
信号８の電位が接地電位から電源電位まで上がる場合の
発振周波数の変化を図１（ｂ）に示した。図中、Ａはキ
ャパシタＣを大きくすることによる発振周波数の低下を
示し、Ｂは本発明のトランジスタＮ１の効果による発振
周波数の低下を示している。又、Ａの周波数低下分とＢ
の周波数低下分を合わせたＣが全体としての周波数低下
分となる。
【００１４】なお、前記ＦＥＴＮ３を、図２に示すよう
に、抵抗素子Ｒで構成しても同様の効果が得られる。ま
た、容量負荷型の電圧制御発振器だけでなく、図３、図
４に示すような構成にしても良い。
に、抵抗素子Ｒで構成しても同様の効果が得られる。ま
た、容量負荷型の電圧制御発振器だけでなく、図３、図
４に示すような構成にしても良い。
【００１５】
【発明の効果】本発明に係わる電圧制御発振器とその発
振周波数の制御方法は、上述のように構成したので、従
来の回路に比べ、最低発振周波数を低くすることが可能
になる。特に、分流用のトランジスタＮ１による効果
は、最低発振周波数を下げるだけでなく、レイアウト面
積の増加を最低限に抑えられるという効果をもたらすも
のである。
振周波数の制御方法は、上述のように構成したので、従
来の回路に比べ、最低発振周波数を低くすることが可能
になる。特に、分流用のトランジスタＮ１による効果
は、最低発振周波数を下げるだけでなく、レイアウト面
積の増加を最低限に抑えられるという効果をもたらすも
のである。
【００１６】又、本発明の発振器を１種類作っておけ
ば、トランジスタＮ１、Ｎ２のディメンジョンを変更す
るだけで、発振周波数範囲やゲインを変えることが出来
るから、設計工数を大幅に削減出来るという優れた効果
もある。
ば、トランジスタＮ１、Ｎ２のディメンジョンを変更す
るだけで、発振周波数範囲やゲインを変えることが出来
るから、設計工数を大幅に削減出来るという優れた効果
もある。
【図面の簡単な説明】
【図１】本発明に係わる電圧制御発振器を示し、（ａ）
はその回路図、（ｂ）は制御信号に対する出力信号の周
波数変化の状態を示すグラフである。
はその回路図、（ｂ）は制御信号に対する出力信号の周
波数変化の状態を示すグラフである。
【図２】本発明の他の具体例を示す回路図である。
【図３】本発明の他の具体例を示す回路図である。
【図４】本発明の他の具体例を示す回路図である。
【図５】従来の電圧制御発振器を示し、（ａ）はその回
路図、（ｂ）は制御信号に対する出力信号の周波数変化
の状態を示すグラフである。
路図、（ｂ）は制御信号に対する出力信号の周波数変化
の状態を示すグラフである。
【図６】従来例の他の回路図である。
【符号の説明】 １ 第１の電源 ２ 第２の電源 ３ インバータ ４ リングオッシレータ ６ 電圧制御発振器 ７ 分流手段 ８ 制御信号 Ｎ１〜Ｎ３ 電界効果トランジスタ Ｃ キャパシタ Ｒ 抵抗素子
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J081 AA09 BB10 CC07 CC42 DD04 DD09 DD20 EE01 FF11 FF18 GG01 KK02 KK06 KK22 LL05 MM01 MM03
Claims (7)
- 【請求項１】 第１の電源回路と第２の電源回路を有
し、複数のインバータをリング状に接続してリングオッ
シレータを形成すると共に、前記第１の電源回路に、前
記リングオッシレータの電源電圧を安定化するための安
定化手段を設けた電圧制御発振器において、 前記安定化手段の出力側に、前記第１の電源回路の電流
を前記第２の電源側に分流させるための分流手段を設け
たことを特徴とする電圧制御発振器。 - 【請求項２】 前記分流手段は、第１の可変インピーダ
ンス手段で構成したことを特徴とする請求項１記載の電
圧制御発振器。 - 【請求項３】 前記第１の可変インピーダンス手段は、
第１のＦＥＴを含み、この第１のＦＥＴのドレイン・ソ
ースを介して前記第２の電源に分流され、分流する電流
は、このＦＥＴのゲート電位で制御されることを特徴と
する請求項２記載の電圧制御発振器。 - 【請求項４】 前記安定化手段は、抵抗素子であること
を特徴とする請求項２又は３記載の電圧制御発振器。 - 【請求項５】 前記リングオッシレータを構成する各イ
ンバータの出力と前記第１の電源又は第２の電源との間
には、キャパシタと第２の可変インピーダンス素子との
直列回路が設けられ、この第２の可変インピーダンス素
子と前記第１の可変インピーダンス素子とを一つの制御
信号で制御することを特徴とする請求項１乃至４の何れ
かに記載の電圧制御発振器。 - 【請求項６】 前記第１の可変インピーダンス素子と前
記第２の可変インピーダンス素子とは、ＦＥＴであるこ
とを特徴とする請求項５記載の電圧制御発振器。 - 【請求項７】 第１の電源回路と第２の電源回路を有
し、複数のインバータをリング状に接続してリングオッ
シレータを形成すると共に、前記第１の電源回路に、前
記リングオッシレータの電源電圧を安定化するための安
定化手段を設けた電圧制御発振器の発振周波数の制御方
法において、 前記安定化手段の出力側に、前記電源回路の電流を前記
第２の電源側に分流させるための分流手段を設け、この
分流電流を制御することで、前記発振周波数を制御する
ことを特徴とする電圧制御発振器の発振周波数の制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229639A JP2000059182A (ja) | 1998-08-14 | 1998-08-14 | 電圧制御発振器とその発振周波数の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229639A JP2000059182A (ja) | 1998-08-14 | 1998-08-14 | 電圧制御発振器とその発振周波数の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000059182A true JP2000059182A (ja) | 2000-02-25 |
Family
ID=16895361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229639A Pending JP2000059182A (ja) | 1998-08-14 | 1998-08-14 | 電圧制御発振器とその発振周波数の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000059182A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180503A (ja) * | 2004-12-23 | 2006-07-06 | Samsung Electronics Co Ltd | 周波数によって負荷キャパシタが可変される位相固定ループ装置 |
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
-
1998
- 1998-08-14 JP JP10229639A patent/JP2000059182A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
| JP2006180503A (ja) * | 2004-12-23 | 2006-07-06 | Samsung Electronics Co Ltd | 周波数によって負荷キャパシタが可変される位相固定ループ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8461891B1 (en) | Voltage compensated integrated circuits | |
| EP1102402A1 (en) | Level adjustment circuit and data output circuit thereof | |
| JPH0823268A (ja) | 信号駆動回路 | |
| JPH07263971A (ja) | 外部接続された出力パワーデバイスを有する集積増幅器用出力段 | |
| JPH04277920A (ja) | レベルシフト回路 | |
| US7142059B2 (en) | Amplifier arrangement | |
| JP3625918B2 (ja) | 電圧発生回路 | |
| JP4763924B2 (ja) | レベルシフト回路 | |
| JP2007053746A (ja) | 集積回路 | |
| JPH06188646A (ja) | 高インピーダンス高ミラー比の電流ミラー回路 | |
| JP2000059182A (ja) | 電圧制御発振器とその発振周波数の制御方法 | |
| JP2000174610A (ja) | レベルシフタ回路およびそれを用いた半導体装置 | |
| US6930530B1 (en) | High-speed receiver for high I/O voltage and low core voltage | |
| US6100753A (en) | Bias stabilization circuit | |
| JPH07115351A (ja) | 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 | |
| JP5622120B2 (ja) | バッファ回路 | |
| US20060267659A1 (en) | High-speed, low-noise voltage-controlled delay cell | |
| JPH06188699A (ja) | 遅延回路 | |
| JP5103662B2 (ja) | 水晶発振回路 | |
| JP2001068950A (ja) | ゲートバイアス回路 | |
| JPH10322193A (ja) | 論理ゲート回路 | |
| JP2004274463A (ja) | 差動電子回路 | |
| JPH0786834A (ja) | 発振回路装置 | |
| JP2003044153A (ja) | 電源回路 | |
| JPH02301323A (ja) | レベルシフト回路 |