JP2016134786A

JP2016134786A - Ｄｌｌ回路及びディスプレイドライバ

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Publication number: JP2016134786A
Application number: JP2015008573A
Authority: JP
Inventors: 中山　晃; Akira Nakayama; 中山　　晃
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-01-20
Filing date: 2015-01-20
Publication date: 2016-07-25
Anticipated expiration: 2035-01-20
Also published as: JP6512835B2

Abstract

【目的】チャージポンプ電圧に重畳されるノイズのピークの発生を抑えたＤＬＬ回路及びディスプレイドライバを提供する。
【構成】基準クロック信号に応じて位相の異なる複数の遅延クロック信号を生成する位相遅延回路と、複数の遅延クロック信号のうちの１を比較対象として、基準クロック信号と比較対象クロック信号との位相差を比較する位相比較回路と、位相比較結果に応じて、複数の遅延クロック信号の位相を補正する位相制御電圧を生成するチャージポンプと、を含む。位相遅延回路は、位相制御電圧に応じて入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成して遅延信号ラインを介して次段に供給するとともに複数の遅延クロック信号として出力する複数の遅延回路と、複数の遅延クロック信号のうち比較対象クロック信号よりも遅延し且つ遅延クロック信号とは逆相の補正クロック信号を生成する少なくとも１の補正回路と、を含む。
【選択図】図１

Description

本発明は、ＤＬＬ（Delay Locked Loop）回路及びＤＬＬ回路を含むクロックデータリカバリ回路が形成されたディスプレイドライバに関する。

現在、高速シリアルデータの通信方式として、データ信号中にクロック信号を重畳させて伝送するエンベデットクロック（embedded clock)方式が採用されている。エンベデットクロック方式を採用した通信システムの受信装置には、受信データ信号におけるデータ遷移の周期性を利用して受信データ信号からクロック信号を再生し、再生したクロック信号のタイミングで受信データ信号の取り込みを行うＣＤＲ（Clock Data Recovery）回路が搭載されている。

ＣＤＲ回路は、基準クロック信号を遅延させて基準クロック信号と所定の位相差を有する遅延クロック信号を生成するためのＤＬＬ回路を有する。ＤＬＬ回路は、例えば基準クロック信号を１周期分遅延させた遅延クロック信号の位相をロックさせ、基準クロック信号と同位相のクロック信号を生成する。このようなＤＬＬ回路において、プロセス条件等の違いによる遅延時間のばらつきを抑える方法が提案されている（例えば、特許文献１）。

特開平１０−２５４５７８号公報

かかるＤＬＬ回路は、位相遅延回路、位相比較回路、チャージポンプ等から構成されている。位相遅延回路は、複数の遅延回路から構成され、基準クロック信号からの位相の遅延が互いに異なる複数の遅延クロック信号を生成する。各遅延回路は、例えば相補的に動作する第１及び第２のトランジスタと、チャージポンプ電圧によって可変抵抗として制御される第３のトランジスタとを含む。

このような遅延回路を含むＤＬＬ回路では、各遅延回路の第３のトランジスタのドレイン−ゲート間の寄生容量及びソース−ゲート間の寄生容量により、チャージポンプ電圧にノイズが重畳される。各遅延回路により生じるノイズを合計すると、ＤＬＬ回路全体としてチャージポンプ電圧に重畳されるノイズにピークが生じる。このため、ＤＬＬ回路がロックしているにもかかわらず、遅延クロック信号が所望のタイミングからずれてしまうという問題があった。特に、液晶パネル等を駆動するディスプレイドライバ等に搭載されるＤＬＬ回路においては、複数の遅延クロック信号のうち、基準クロック信号と同位相の遅延クロック信号のタイミングがずれていない場合でも、他の遅延クロック信号のタイミングがずれるとデータの取りこぼしが発生するため、高精細な画像を高速で表現することができなくなってしまう。

本発明は、上記問題を解決するためになされたものであり、本発明に係るＤＬＬ回路は、基準クロック信号に応じて夫々位相の異なる複数の遅延クロック信号を生成する位相遅延回路と、前記複数の遅延クロック信号のうちの１を比較対象クロック信号として、前記基準クロック信号と前記比較対象クロック信号との位相差を比較する位相比較回路と、前記位相比較回路の比較結果に応じて、前記複数の遅延クロック信号の位相を補正する位相制御電圧を生成するチャージポンプと、を含み、前記位相遅延回路は、互いに縦列に接続され、前記位相制御電圧に応じて、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成し、遅延信号ラインを介して次段の入力端子に供給するとともに前記複数の遅延クロック信号として夫々出力する複数の遅延回路と、前記複数の遅延クロック信号のうち前記比較対象クロック信号よりも遅延した位相を有する遅延クロック信号とは逆相の補正クロック信号を生成する少なくとも１の補正回路と、を含むことを特徴とする。

また、本発明に係るディスプレイドライバは、基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路が形成されているディスプレイドライバであって、前記クロックデータリカバリ回路は、前記入力データ信号中のデータの値の遷移を検出して遷移検出信号を生成する遷移検出回路と、イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、この基準遷移部に同期した信号を前記基準クロック信号として生成するクロック生成回路と、前記基準クロック信号に基づいて夫々異なる位相を有する複数の遅延クロック信号を生成するＤＬＬ回路と、前記複数の遅延クロック信号に基づいて基準データ周期を検出する周波数検出回路と、前記基準データ周期と前記複数の遅延クロック信号とに基づいて前記イネーブル信号を生成するイネーブル信号生成回路と、を含み、前記ＤＬＬ回路は、基準クロック信号に応じて夫々位相の異なる複数の遅延クロック信号を生成する位相遅延回路と、前記複数の遅延クロック信号のうちの１を比較対象クロック信号として、前記基準クロック信号と前記比較対象クロック信号との位相差を比較する位相比較回路と、前記位相比較回路の比較結果に応じて、前記遅延クロック信号各々の位相を補正する位相制御電圧を生成するチャージポンプと、を含み、前記位相遅延回路は、互いに縦列に接続され、前記位相制御電圧に応じて、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成し、遅延信号ラインを介して次段の入力端子に供給するとともに前記複数の遅延クロック信号として夫々出力する複数の遅延回路と、前記複数の遅延クロック信号のうち前記比較対象クロック信号よりも遅延した位相を有する遅延クロック信号とは逆相の補正クロック信号を生成する少なくとも１の補正回路と、を含むことを特徴とする。

本発明によれば、チャージポンプ電圧に重畳されるノイズにおけるピークの発生を抑えたＤＬＬ回路及びディスプレイドライバを提供することが可能となる。

ＣＤＲ回路１０の回路構成を示すブロック図である。ＣＤＲ回路１０の内部動作を示すタイムチャートである。位相遅延回路１９の回路構成を示す図である。遅延回路２１〜３８の回路構成を示す図である。ノイズ補正回路４１〜４３の回路構成を示す図である。遅延クロック信号ＣＫ１６〜１８と補正クロック信号ＸＣＫ１６〜１８との関係を示す図である。遅延クロック信号及び補正クロック信号の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生するノイズを模式的に示す図である。チャージポンプ電圧ＣＴＲＬに発生するノイズの様子を比較して示す図である。実施例２における位相遅延回路１９の回路構成を示す図である。実施例２におけるノイズ補正回路４４の回路構成を示す図である。遅延クロック信号ＣＫ１６〜１８と補正クロック信号ＸＣＫ１６＿１８との関係を示す図である。

［実施例１］
以下、本発明の実施例を図面を参照しつつ詳細に説明する。図１は、本発明に係るＣＤＲ（Clock Data Recovery）回路１０の構成を示すブロック図である。

ＣＤＲ回路１０は、図示せぬディスプレイドライバに搭載されている半導体ＩＣに形成されている。ディスプレイドライバは、２値化された入力データ信号ＤＩＮの入力を受ける。入力データ信号ＤＩＮは、図２に示すように、単位データ周期ＵＩを有する複数のデータビットからなるデータ系列中に、基準遷移周期Ｐ毎に１ビット分のダミービットＤＢが挿入されている。

ＣＤＲ回路１０は、遷移検出回路１１、クロック生成回路１２、周波数検出回路１３、遅延クロック信号選択回路１４、ＥＮ信号生成回路１５及びＤＬＬ（Delay Locked Loop）回路１６を含む。

遷移検出回路１１は、入力データ信号ＤＩＮ中からデータビットの値が論理レベル０から論理レベル１に遷移する立ち上がりエッジ部を検出した時、及び論理レベル１から論理レベル０に遷移する立ち下がりエッジ部を検出した時に、図２に示すような短パルスの遷移検出信号ＣＬＫＸ２を生成し、これをクロック生成回路１２に供給する。すなわち、遷移検出回路１１は、入力データ信号ＤＩＮのデータ遷移点を短パルスで表す遷移検出信号ＣＬＫＸ２をクロック生成回路１２に供給する。

クロック生成回路１２は、イネーブル信号ＥＮの供給を受け、遷移検出回路１１から供給された遷移信号ＣＬＫＸ２に基づいて、図２に示すような基準クロック信号ＣＬＫを生成する。

周波数検出回路１３は、遅延クロック信号ＣＫ１及びＣＫ２の位相差を検出し、その位相差に基づいて図２に示すような単位データ周期ＵＩを検出する。

遅延クロック信号選択回路１４は、遅延クロック信号ＣＫ１〜ＣＫ１８のうちから再生信号ＣＫ（Ｘ）を選択し、これをＳＥＴ信号としてＥＮ信号生成回路１５に供給する。また、遅延クロック信号選択回路１４は、遅延クロック信号ＣＫ（Ｘ）よりも１・ＵＩ遅延した遅延クロック信号ＣＫ（Ｘ−１）を、ＲＥＳＥＴ信号としてＥＮ信号生成回路１５に供給する。

ＥＮ信号生成回路１５は、例えばＲＳフリップフロップから構成され、遅延クロック信号選択回路１４から供給されたＳＥＴ信号とＲＥＳＥＴ信号に基づいて、図２に示すような、クロック生成回路１２を動作させるためのイネーブル信号ＥＮを生成する。

ＤＬＬ回路１６は、位相比較回路１７、チャージポンプ１８、位相遅延回路１９及び容量ＣＰを含む。

位相比較回路１７は、基準クロック信号ＣＬＫと遅延クロック信号ＣＫ１５との位相差を比較する。すなわち、遅延クロック信号ＣＫ１５は、図２に破線で示すように基準クロック信号ＣＬＫとの位相比較の対象となる位相比較対象信号である。位相比較回路１７は、比較結果に応じて、図２に示すようなチャージアップ信号ＵＰ及びチャージダウン信号ＤＮをチャージポンプ１８に供給する。

チャージアップ信号ＵＰ及びチャージダウン信号ＤＮの信号幅（信号の立ち上りから立下りまでの位相方向の幅）は、基準クロック信号ＣＬＫと遅延クロック信号ＣＫ１５との位相差に応じて変動する。位相比較回路１７は、基準クロック信号ＣＬＫに対して遅延クロック信号ＣＫ１５の位相が遅れている場合には、チャージダウン信号ＤＮよりも信号幅が大きいチャージアップ信号ＵＰを、チャージポンプ１８に供給する。基準クロック信号ＣＬＫに対して遅延クロック信号ＣＫ１５の位相が進んでいる場合には、チャージアップ信号ＵＰよりも信号幅が大きいチャージダウン信号ＤＮを、チャージポンプ１８に供給する。

チャージポンプ１８は、容量ＣＰとの間で電荷の授受を行い、チャージダウン信号ＤＮよりも信号幅が大きいチャージアップ信号ＵＰが供給されている間は徐々にその電圧値が上昇し、チャージアップ信号ＵＰよりも信号幅が大きいチャージダウン信号ＤＮが供給されている間は徐々にその電圧値が下降するチャージポンプ電圧ＣＴＲＬを生成する。

チャージポンプ１８は、チャージポンプ電圧ＣＴＲＬを位相遅延回路１９に供給する。チャージポンプ電圧ＣＴＲＬは、後述する遅延回路２１〜３８が生成する遅延クロック信号ＣＫ１〜ＣＫ１８の位相遅延を制御する位相制御電圧である。なお、基準クロック信号ＣＬＫと遅延クロック信号ＣＫ１５の位相がそろった場合、チャージポンプ１８と容量ＣＰとの間の電荷の授受はストップし、ＤＬＬ回路１６はいわゆるロック状態となる。この際、チャージアップ信号ＵＰとチャージダウン信号ＤＮの信号幅は等しくなる。

位相遅延回路１９は、図３に示すように、遅延回路２１〜３８と、ノイズ補正回路４１〜４３とを含む。

図４は、遅延回路２１〜３８の各々の内部構成を示す回路図である。ＰチャネルＭＯＳ（metal-oxide semiconductor）型のトランジスタ５１及びＮチャネルＭＯＳ型のトランジスタ５２のゲート端子は、入力端子ＩＮに接続されている。トランジスタ５１のソース端子には電源電圧ＶＤＤが印加されている。トランジスタ５２のソース端子には接地電圧ＧＮＤが印加されている。トランジスタ５３のゲートには、チャージポンプ電圧ＣＴＲＬが印加される。トランジスタ５１のドレイン端子及びトランジスタ５３のソース端子は、ラインＬ１を介してインバータ５４の入力端子に接続されている。

入力端子ＩＮに論理レベル０に対応した電圧が印加されると、トランジスタ５１がＯＮ状態となり、電流がラインＬ１に流れ込む。これにより、ラインＬ１が充電され、ラインＬ１上の電圧が上昇する。入力端子ＩＮに論理レベル０に対応した電圧が印加されてから１ＵＩだけ経過すると、ラインＬ１上の電圧がインバータ５４の閾値電圧を超える。よって、インバータ５４は論理レベル１から論理レベル０に遷移する信号を出力端子ＯＵＴを介して出力する。

他方、入力端子ＩＮに論理レベル１に対応した電圧が印加されると、トランジスタ５２がＯＮ状態となり、トランジスタ５３及びトランジスタ５２を介してラインＬ１から電流が引き出される。これにより、ラインＬ１の電圧が時間経過につれて下降する。入力端子ＩＮに論理レベル１に対応した電圧が印加されてから１ＵＩだけ経過するとラインＬ１上の電圧がインバータ５４の閾値電圧を下回る。よって、インバータ５４は論理レベル０から論理レベル１に遷移する信号を出力端子ＯＵＴを介して出力する。この際、チャージポンプ電圧ＣＴＲＬに応じてトランジスタ５３の抵抗値が増加すると、ラインＬ１を放電する電流量が低下するので、時間経過に伴うラインＬ１上の電圧下降率が低下する。よって、電圧がインバータ５４の閾値電圧を下回るまでの時間が長くなり、インバータ５４が論理レベル１に対応した電圧を出力端子ＯＵＴに送出するタイミングが遅くなる。

上記構成により、遅延回路２１は、入力端子ＩＮに供給された基準クロック信号ＣＬＫを１ＵＩ遅延させた信号を遅延クロック信号ＣＫ１として出力端子ＯＵＴから出力するとともに、これを次段の遅延回路２２の入力端子ＩＮに供給する。遅延回路２２は、入力端子ＩＮに供給された遅延クロック信号ＣＫ１を１ＵＩ遅延させた信号を遅延クロック信号ＣＫ２として出力端子ＯＵＴから出力するとともに、これを次段の遅延回路２３の入力端子ＩＮに供給する。

同様に、遅延回路２３〜３８は、前段の遅延回路から供給された遅延クロック信号ＣＫを１ＵＩだけ遅延させた信号を遅延クロック信号ＣＫ３〜ＣＫ１８として出力端子ＯＵＴから供給するとともに、次段の遅延回路の入力端子ＩＮに供給する。

上記動作により、遅延回路２１〜３８は、図２に示すような互いに位相の異なる遅延クロック信号ＣＫ１〜１８を生成する。

図５は、ノイズ補正回路４１〜４３の各々の内部構成を示す回路図である。ＰチャネルＭＯＳ型のトランジスタ６１及びＮチャネルＭＯＳ型のトランジスタ６２のゲート端子は、インバータ６５を介して入力端子ＩＮに接続されている。トランジスタ６１のソース端子には電源電圧ＶＤＤが印加されている。トランジスタ６２のソース端子には接地電圧ＧＮＤが印加されている。トランジスタ６３のゲートには、チャージポンプ電圧ＣＴＲＬが印加される。トランジスタ６１のドレイン端子及びトランジスタ６３のソース端子は、ラインＬ２を介してインバータ６４の入力端子に接続されている。

入力端子ＩＮからインバータ６５に論理レベル１に対応した電圧が印加されると、インバータ６５はこれを反転した論理レベル０に対応した電圧をトランジスタ６１及びトランジスタ６２のゲートに印加する。これにより、トランジスタ６１がＯＮ状態となり、電流がラインＬ２に流れ込む。これにより、ラインＬ２が充電され、ラインＬ２上の電圧が上昇する。入力端子ＩＮに論理レベル０に対応した電圧が印加されてから１ＵＩだけ経過すると、ラインＬ２上の電圧がインバータ６４の閾値電圧を超える。よって、インバータ６４は論理レベル１から論理レベル０に遷移する信号を出力端子ＯＵＴを介して出力する。

入力端子ＩＮからインバータ６５に論理レベル０に対応した電圧が印加されると、インバータ６５はこれを反転した論理レベル１に対応した電圧をトランジスタ６１及びトランジスタ６２のゲートに印加する。これにより、トランジスタ６２がＯＮ状態となり、トランジスタ６３及びトランジスタ６２を介してラインＬ２から電流が引き出される。これにより、ラインＬ２の電圧が時間経過につれて下降する。入力端子ＩＮに論理レベル０に対応した電圧が印加されてから１ＵＩだけ経過するとラインＬ２上の電圧がインバータ６４の閾値電圧を下回る。よって、インバータ６４は論理レベル０から論理レベル１に遷移する信号を出力端子ＯＵＴを介して出力する。この際、チャージポンプ電圧ＣＴＲＬに応じてトランジスタ６３の抵抗値が増加すると、ラインＬ２を放電する電流量が低下するので、時間経過に伴うラインＬ２上の電圧下降率が低下する。よって、電圧がインバータ６４の閾値電圧を下回るまでの時間が長くなり、インバータ６４が論理レベル１に対応した電圧を出力端子ＯＵＴに送出するタイミングが遅くなる。

上記構成により、ノイズ補正回路４１は、入力端子ＩＮに供給された遅延クロック信号ＣＫ１５を反転させて１ＵＩ遅延させた信号を補正クロック信号ＸＣＫ１６として出力端子ＯＵＴから出力する。ノイズ補正回路４２は、入力端子ＩＮに供給された遅延クロック信号ＣＫ１６を反転させて１ＵＩ遅延させた信号を補正クロック信号ＸＣＫ１７として出力端子ＯＵＴから出力する。ノイズ補正回路４３は、入力端子ＩＮに供給された遅延クロック信号ＣＫ１７を反転させて１ＵＩ遅延させた信号を補正クロック信号ＸＣＫ１８として出力端子ＯＵＴから出力する。

補正クロック信号ＸＣＫ１６は、図６に示すように、遅延クロック信号ＣＫ１６の逆相信号である。したがって、遅延クロック信号ＣＫ１６の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生するノイズと逆相のノイズが、補正クロック信号ＸＣＫ１６の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生する。また、補正クロック信号ＸＣＫ１７は、遅延クロック信号ＣＫ１７の逆相信号である。したがって、遅延クロック信号ＣＫ１７の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生するノイズと逆相のノイズが、補正クロック信号ＸＣＫ１７の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生する。また、補正クロック信号ＸＣＫ１８は、遅延クロック信号ＣＫ１８の逆相信号である。したがって、遅延クロック信号ＣＫ１８の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生するノイズと逆相のノイズが、補正クロック信号ＸＣＫ１８の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生する。

図７は、各遅延クロック信号ＣＫ１〜ＣＫ１８及び各補正クロック信号ＸＣＫ１６〜ＸＣＫ１８の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生するノイズを模式的に示す図である。立ち上り時に発生するノイズを「−１」、立下り時に発生するノイズを「１」とすると、遅延クロック信号ＣＫ１〜ＣＫ１８の立ち上がり及び立下りによりチャージポンプ電圧ＣＴＲＬに発生するノイズのトータル（図７にＣＫ＿Ｔｏｔａｌとして示す）は、局所的に「１」又は「−１」となる。

これに補正クロック信号ＸＣＫ１６〜１８の立ち上がり及び立下りによりチャージポンプ電圧ＣＴＲＬに発生するノイズを加えると、ノイズのトータル（図７にＴｏｔａｌとして示す）は「０」となる。すなわち、補正クロック信号ＸＣＫ１６〜１８立ち上がり及び立下りによりチャージポンプ電圧ＣＴＲＬに発生するノイズにより、ＤＬＬ回路１６全体としてのノイズがキャンセルされる。

以上のように、本実施例のＤＬＬ回路１６によれば、ノイズ補正回路４１〜４３が生成する補正クロック信号ＸＣＫ１６〜１８により、チャージポンプ電圧ＣＴＲＬに発生するノイズをキャンセルすることができる。

図８は、ノイズ補正回路４１〜４３を有しないＤＬＬ回路におけるノイズの発生とノイズ補正回路４１〜４３を有する本実施例のＤＬＬ回路１６におけるノイズの発生とを比較して示す図である。ノイズ補正回路４１〜４３を有しない場合、図８（ａ）に示すように、チャージポンプ電圧ＣＴＲＬに発生するノイズには、局所的にピークが発生する。これに対し、ノイズ補正回路４１〜４３を有する本実施例のＤＬＬ回路１６によれば、図８（ｂ）に示すように、ノイズにピークが発生しない。

［実施例２］
本発明の実施例２に係るＣＤＲ回路１０は、位相遅延回路１９の内部構成において実施例１と異なる。位相遅延回路１９は、図９に示すように、遅延回路２１〜３８と、ノイズ補正回路４４とを有する。

ノイズ補正回路４４は、図１０に示すように、ＰチャネルＭＯＳ型のトランジスタ６１、ＮチャネルＭＯＳ型のトランジスタ６２、ＮチャネルＭＯＳ型のトランジスタ６３、インバータ６４、インバータ６５及びＳＲラッチ６６を備える。

ＳＲラッチ６６は、ＮＯＲ回路６７及びＮＯＲ回路６８から構成される。ＳＲラッチ６６のリセット端子には遅延クロック信号ＣＫ１８が供給され、セット端子には遅延クロック信号ＣＫ１５が供給される。ＳＲラッチ６６は、遅延クロック信号ＣＫ１５の立ち上がりに同期して立ち上がり、遅延クロック信号ＣＫ１８の立ち上がりに同期して立ち下がるクロック信号ＣＫ１５＿１８を生成し、入力端子ＩＮに供給する。

インバータ６５は、クロック信号ＣＫ１５＿１８を反転した反転信号をトランジスタ６１及び６２のゲートに供給する。

論理レベル０に対応した電圧をトランジスタ６１及びトランジスタ６２のゲートに印加することにより、トランジスタ６１がＯＮ状態となり、電流がラインＬ２に流れ込む。これにより、ラインＬ２が充電され、ラインＬ２上の電圧が上昇する。論理レベル０に対応した電圧が印加されてから１ＵＩだけ経過すると、ラインＬ２上の電圧がインバータ６４の閾値電圧を超え、インバータ６４は論理レベル１から論理レベル０に遷移する信号を出力端子ＯＵＴを介して出力する。

論理レベル１に対応した電圧をトランジスタ６１及びトランジスタ６２のゲートに印加することにより、トランジスタ６２がＯＮ状態となり、トランジスタ６３及びトランジスタ６２を介してラインＬ２から電流が引き出される。これにより、ラインＬ２の電圧が時間経過につれて下降する。論理レベル１に対応した電圧が印加されてから１ＵＩだけ経過するとラインＬ２上の電圧がインバータ６４の閾値電圧を下回り、インバータ６４は論理レベル０から論理レベル１に遷移する信号を出力端子ＯＵＴを介して出力する。

上記構成により、ノイズ補正回路４４は、図１１に示すような、遅延クロック信号ＣＫ１６、ＣＫ１７及びＣＫ１８の位相を合成した信号の逆相の信号を生成し、補正クロック信号ＸＣＫ１６＿１８として出力端子ＯＵＴから出力する。補正クロック信号ＸＣＫ１６＿１８は、図１１に破線で示すように、立下りのエッジのタイミングが遅延クロック信号ＣＫ１６の立ち上がりエッジのタイミングと一致し、立ち上りのエッジのタイミングが遅延クロック信号ＣＫ１８の立下りのエッジのタイミングと一致している。

これにより、遅延クロック信号ＣＫ１６、ＣＫ１７及びＣＫ１８の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生するノイズと逆相のノイズが、補正クロック信号ＸＣＫ１６＿１８の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生する。したがって、遅延クロック信号ＣＫ１６〜ＣＫ１８の立ち上がり時及び立下り時にチャージポンプ電圧ＣＴＲＬに発生するノイズをキャンセルすることができる。これにより、本実施例のＤＬＬ回路１６によれば、実施例１と同様、チャージポンプ電圧ＣＴＲＬに重畳されるノイズのピークの発生を抑えることができる。

以上のように、本発明においては、基準クロック信号ＣＬＫとの位相比較の対象となる遅延クロック信号ＣＫ１５よりも遅延した位相を有する遅延クロック信号ＣＫ１６〜ＣＫ１８とは逆相の補正クロック信号を生成することにより、遅延クロック信号ＣＫ１６〜ＣＫ１８の立ち上がり及び立下り時に発生するノイズをキャンセルする。したがって、チャージポンプ電圧ＣＴＲＬにおけるノイズのピークの発生を抑え、これに起因する遅延クロック信号の所望のタイミングからのずれを防止することができる。

また、本発明のＤＬＬ回路１６を搭載したディスプレイドライバによれば、遅延クロック信号のタイミングのずれによるデータの取りこぼしを防ぎ、高精細な画像を高速で表現することが可能となる。

なお、上記実施例では、遅延回路２１〜３８がそれぞれ遅延クロック信号ＣＫ１〜ＣＫ１８を生成し、遅延回路３５が生成する遅延クロック信号ＣＫ１５が基準クロック信号ＣＬＫと位相比較される例について説明した。しかし、遅延回路及び遅延クロック信号の数と、位相比較される遅延クロック信号の選択はこれに限られない。

また、実施例１において、ノイズ補正回路４１〜４３が補正クロック信号ＸＣＫ１６〜１８を生成する例について説明したが、ノイズ補正回路及び補正クロック信号の数はこれに限られない。すなわち、実施例１において、ノイズ補正回路は、基準クロック信号ＣＬＫとの位相比較の対象となる遅延クロック信号を生成する遅延回路よりも後段の遅延回路と同数設けられ、同数の補正クロック信号を夫々生成するものであればよい。

また、実施例２においては、ノイズ補正回路４４は、基準クロック信号ＣＬＫとの位相比較の対象となる遅延クロック信号よりも位相の遅延した遅延クロック信号の位相を合計した信号の逆相の信号を補正クロック信号として生成するものであればよい。

また、上記実施例では、接続関係が一対一に対応するいわゆるPoint-to-Pointの伝送方式を用いる例について説明した。しかし、これに限られず、本発明は、他のプロトコルの伝送方式についても適用することが可能である。

要するに、本発明に係るＤＬＬ回路は、基準クロック信号（ＣＬＫ）に応じて夫々位相の異なる複数の遅延クロック信号（ＣＫ１〜ＣＫ１８）を生成する位相遅延回路（１９）と、複数の遅延クロック信号のうちの１を比較対象クロック信号（ＣＫ１５）として、基準クロック信号と比較対象クロック信号との位相差を比較する位相比較回路（１７）と、位相比較回路の比較結果に応じて、遅延クロック信号各々の位相を補正する位相制御電圧（ＣＴＲＬ）を生成するチャージポンプ（１８）と、を含み、位相遅延回路は、互いに縦列に接続され、位相制御電圧に応じて、入力端子（ＩＮ）に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成し、遅延信号ライン（Ｌ１）を介して次段の入力端子に供給するとともに複数の遅延クロック信号として夫々出力する複数の遅延回路（２１〜３８）と、複数の遅延クロック信号のうち比較対象クロック信号よりも遅延した位相を有する遅延クロック信号（ＣＫ１６〜ＣＫ１８）とは逆相の補正クロック信号（ＸＣＫ１６〜ＸＣＫ１８、ＸＣＫ１６＿１８）を生成する少なくとも１の補正回路（４１〜４３、４４）と、を含むことを特徴とするものである。

１０ＣＤＲ回路
１１遷移検出回路
１２クロック生成回路
１３周波数検出回路
１４遅延クロック信号選択回路
１５ＥＮ信号生成回路
１６ＤＬＬ回路
１７位相比較回路
１８チャージポンプ
１９位相遅延回路
２１〜３８遅延回路
４１〜４４ノイズ補正回路
５１〜５３トランジスタ
５４インバータ
６１〜６３トランジスタ
６４、６５インバータ
６６ＳＲラッチ
６７、６８ＮＯＲ回路

Claims

基準クロック信号に応じて夫々位相の異なる複数の遅延クロック信号を生成する位相遅延回路と、
前記複数の遅延クロック信号のうちの１を比較対象クロック信号として、前記基準クロック信号と前記比較対象クロック信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に応じて、前記複数の遅延クロック信号の位相を補正する位相制御電圧を生成するチャージポンプと、
を含み、
前記位相遅延回路は、
互いに縦列に接続され、前記位相制御電圧に応じて、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成し、遅延信号ラインを介して次段の入力端子に供給するとともに前記複数の遅延クロック信号として夫々出力する複数の遅延回路と、
前記複数の遅延クロック信号のうち前記比較対象クロック信号よりも遅延した位相を有する遅延クロック信号とは逆相の補正クロック信号を生成する少なくとも１の補正回路と、
を含むことを特徴とするＤＬＬ回路。
前記位相遅延回路は、前記複数の遅延回路のうち前記比較対象クロック信号を生成する遅延回路よりも後段のｎ個（ｎは自然数）の遅延回路に対応したｎ個の前記補正回路を含むことを特徴とする請求項１に記載のＤＬＬ回路。
前記補正回路の各々は、
入力端子と、
相補的にオン状態となる第１及び第２トランジスタと、
前記第１及び第２のトランジスタの間に接続され、前記位相制御電圧をゲートに受ける第３のトランジスタと、
前記入力端子に入力された信号の信号レベルを反転して、反転信号を前記第１及び第２のトランジスタのゲートに供給するインバータと、
を含み、
前記反転信号の立下りエッジ部を所定時間だけ遅延させた信号を生成し、前記補正クロック信号として出力することを特徴とする請求項２に記載のＤＬＬ回路。
前記位相遅延回路は、前記複数の遅延クロック信号のうち前記比較対象クロック信号を生成する遅延回路よりも後段のｎ個（ｎは自然数）の遅延回路が生成するｎ個の遅延クロック信号の位相を合成した信号とは逆相の補正クロック信号を生成する１の前記補正回路を含むことを特徴とする請求項１に記載のＤＬＬ回路。
前記補正回路は、
入力端子と、
相補的にオン状態となる第１及び第２トランジスタと、
前記第１及び第２のトランジスタの間に接続され、前記位相制御電圧をゲートに受ける第３のトランジスタと、
前記入力端子に入力された２の信号の位相を合成した位相合成信号を生成するＳＲラッチと、
前記位相合成信号の信号レベルを反転して、反転信号を前記第１及び第２のトランジスタに供給するインバータと、
を含み、
前記反転信号の立下りエッジ部を所定時間だけ遅延させた信号を生成し、前記補正クロック信号として出力することを特徴とする請求項４に記載のＤＬＬ回路。
基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路が形成されているディスプレイドライバであって、
前記クロックデータリカバリ回路は、
前記入力データ信号中のデータの値の遷移を検出して遷移検出信号を生成する遷移検出回路と、
イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、この基準遷移部に同期した信号を前記基準クロック信号として生成するクロック生成回路と、
前記基準クロック信号に基づいて夫々異なる位相を有する複数の遅延クロック信号を生成するＤＬＬ回路と、
前記複数の遅延クロック信号に基づいて基準データ周期を検出する周波数検出回路と、
前記基準データ周期と前記複数の遅延クロック信号とに基づいて前記イネーブル信号を生成するイネーブル信号生成回路と、
を含み、
前記ＤＬＬ回路は、
基準クロック信号に応じて夫々位相の異なる複数の遅延クロック信号を生成する位相遅延回路と、
前記複数の遅延クロック信号のうちの１を比較対象クロック信号として、前記基準クロック信号と前記比較対象クロック信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に応じて、前記遅延クロック信号各々の位相を補正する位相制御電圧を生成するチャージポンプと、
を含み、
前記位相遅延回路は、
互いに縦列に接続され、前記位相制御電圧に応じて、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成し、遅延信号ラインを介して次段の入力端子に供給するとともに前記複数の遅延クロック信号として夫々出力する複数の遅延回路と、
前記複数の遅延クロック信号のうち前記比較対象クロック信号よりも遅延した位相を有する遅延クロック信号とは逆相の補正クロック信号を生成する少なくとも１の補正回路と、
を含むことを特徴とするディスプレイドライバ。
前記位相遅延回路は、前記複数の遅延回路のうち前記比較対象クロック信号を生成する遅延回路よりも後段のｎ個（ｎは自然数）の遅延回路に対応したｎ個の前記補正回路を含むことを特徴とする請求項６に記載のディスプレイドライバ。
前記補正回路の各々は、
入力端子と、
相補的にオン状態となる第１及び第２トランジスタと、
前記第１及び第２のトランジスタの間に接続され、前記位相制御電圧をゲートに受ける第３のトランジスタと、
前記入力端子に入力された信号の信号レベルを反転して、反転信号を前記第１及び第２のトランジスタのゲートに供給するインバータと、
を含み、
前記反転信号の立下りエッジ部を所定時間だけ遅延させた信号を生成し、前記補正クロック信号として出力することを特徴とする請求項７に記載のディスプレイドライバ。
前記位相遅延回路は、前記複数の遅延クロック信号のうち前記比較対象クロック信号を生成する遅延回路よりも後段のｎ個（ｎは自然数）の遅延回路が生成するｎ個の遅延クロック信号の位相を合成した信号とは逆相の補正クロック信号を生成する１の前記補正回路を含むことを特徴とする請求項６に記載のディスプレイドライバ。
前記補正回路は、
入力端子と、
相補的にオン状態となる第１及び第２トランジスタと、
前記第１及び第２のトランジスタの間に接続され、前記位相制御電圧をゲートに受ける第３のトランジスタと、
前記入力端子に入力された２の信号の位相を合成した位相合成信号を生成するＳＲラッチと、
前記位相合成信号の信号レベルを反転して、反転信号を前記第１及び第２のトランジスタに供給するインバータと、
を含み、
前記反転信号の立下りエッジ部を所定時間だけ遅延させた信号を生成し、前記補正クロック信号として出力することを特徴とする請求項９に記載のディスプレイドライバ。