JP2001185724A - Ｄｍｏｓ型トランジスタの製造方法 - Google Patents
Ｄｍｏｓ型トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】信頼性を維持しながら工数削減を実現しつつ製
造コストを低減するＤＭＯＳ型トランジスタの製造方法
を提供する。 【解決手段】シリコン基板１１はＮ- 型のドリフト領域
を形成する。この基板１１上に選択酸化用のマスク層１
２のパターンを形成し、選択的に酸化して素子分離絶縁
膜１３を形成する。その後、このマスク層１２に対して
再度リソグラフィ工程を付加し、マスク層１２をレジス
ト１４のパターンに従ってエッチング加工する。このエ
ッチング加工したマスク層は、Ｐ+ 型ボディー拡散層、
Ｎ- 型のソースオフセット層のイオン注入マスクとして
利用される。これにより、その後のゲート形成工程は、
ＤＭＯＳ以外の他のＭＯＳトランジスタ形成工程と同一
工程で達成する。
造コストを低減するＤＭＯＳ型トランジスタの製造方法
を提供する。 【解決手段】シリコン基板１１はＮ- 型のドリフト領域
を形成する。この基板１１上に選択酸化用のマスク層１
２のパターンを形成し、選択的に酸化して素子分離絶縁
膜１３を形成する。その後、このマスク層１２に対して
再度リソグラフィ工程を付加し、マスク層１２をレジス
ト１４のパターンに従ってエッチング加工する。このエ
ッチング加工したマスク層は、Ｐ+ 型ボディー拡散層、
Ｎ- 型のソースオフセット層のイオン注入マスクとして
利用される。これにより、その後のゲート形成工程は、
ＤＭＯＳ以外の他のＭＯＳトランジスタ形成工程と同一
工程で達成する。
Description
【０００１】
【発明の属する技術分野】本発明は、モノリシックＩＣ
中に組み込まれる高耐圧及び低オン抵抗特性が要求され
るＤＭＯＳ（Double diffused Metal Oxide Semiconduc
tor）型トランジスタの製造方法に関する。
中に組み込まれる高耐圧及び低オン抵抗特性が要求され
るＤＭＯＳ（Double diffused Metal Oxide Semiconduc
tor）型トランジスタの製造方法に関する。
【０００２】
【従来の技術】ＬＳＩチップは多様化し、高集積化、縮
小化、低消費電力化が要求される。例えば液晶ドライバ
ＩＣの出力段の駆動回路等には、高耐圧、低オン抵抗が
要求され、ＤＭＯＳ（Double diffused ＭＯＳ）トラン
ジスタが構成される。
小化、低消費電力化が要求される。例えば液晶ドライバ
ＩＣの出力段の駆動回路等には、高耐圧、低オン抵抗が
要求され、ＤＭＯＳ（Double diffused ＭＯＳ）トラン
ジスタが構成される。
【０００３】図９は、従来のＤＭＯＳトランジスタの製
造方法における要部を示す断面図である。例えばＮ- 型
のドリフト領域を持つシリコン基板２１上に素子分離絶
縁膜２２を形成した後、ゲート酸化膜２３を形成しゲー
ト電極２４をパターニングする。その後、Ｐ+ 型ボディ
ー拡散層２５を形成するためのレジスト２６を形成す
る。このＰ+ 型ボディー拡散層２５は、ゲート電極２４
をマスクとしたイオン注入（点線）及びアニール拡散に
より達成される。
造方法における要部を示す断面図である。例えばＮ- 型
のドリフト領域を持つシリコン基板２１上に素子分離絶
縁膜２２を形成した後、ゲート酸化膜２３を形成しゲー
ト電極２４をパターニングする。その後、Ｐ+ 型ボディ
ー拡散層２５を形成するためのレジスト２６を形成す
る。このＰ+ 型ボディー拡散層２５は、ゲート電極２４
をマスクとしたイオン注入（点線）及びアニール拡散に
より達成される。
【０００４】その後、レジスト２６を除去し、図示しな
いがゲート電極２４をマスクにソース，ドレイン領域形
成のためのイオン注入を行なう。このようにＤＭＯＳ型
トランジスタを形成した後、ＤＭＯＳ以外の他のＭＯＳ
型トランジスタ形成工程に入る。
いがゲート電極２４をマスクにソース，ドレイン領域形
成のためのイオン注入を行なう。このようにＤＭＯＳ型
トランジスタを形成した後、ＤＭＯＳ以外の他のＭＯＳ
型トランジスタ形成工程に入る。
【０００５】
【発明が解決しようとする課題】ＤＭＯＳ型トランジス
タの形成は、ゲート電極をマスクとした自己整合的なボ
ディー部分のイオン注入及び高温の拡散処理を伴なう。
よって、一般にはロジック部などチャネルドープでしき
い値制御される他のＭＯＳトランジスタの形成前にＤＭ
ＯＳ型トランジスタを形成しておく必要がある。従っ
て、ゲート形成工程よりＤＭＯＳ型、ＭＯＳ型それぞれ
専用のリソグラフィ工程を設けなければならない。
タの形成は、ゲート電極をマスクとした自己整合的なボ
ディー部分のイオン注入及び高温の拡散処理を伴なう。
よって、一般にはロジック部などチャネルドープでしき
い値制御される他のＭＯＳトランジスタの形成前にＤＭ
ＯＳ型トランジスタを形成しておく必要がある。従っ
て、ゲート形成工程よりＤＭＯＳ型、ＭＯＳ型それぞれ
専用のリソグラフィ工程を設けなければならない。
【０００６】本発明は上記事情を考慮してなされたもの
で、その課題は、信頼性を維持しながら工数削減を実現
しつつ製造コストを低減するＤＭＯＳ型トランジスタの
製造方法を提供することにある。
で、その課題は、信頼性を維持しながら工数削減を実現
しつつ製造コストを低減するＤＭＯＳ型トランジスタの
製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＤＭＯＳ型トラ
ンジスタの製造方法は、第１導電型の半導体基板上を選
択酸化した際の素子領域上のマスク層を再度選択的にエ
ッチング加工するリソグラフィ工程と、前記マスク層を
イオン注入マスクとして利用し前記素子領域上に第２導
電型のボディー拡散層を形成する工程と、前記マスク層
をイオン注入マスクとして利用し前記ボディー拡散層表
面に第１導電型のオフセット層を形成する工程と、前記
マスク層を除去しゲート酸化膜を介して前記ボディー拡
散層及びオフセット層上に一部オーバーラップするゲー
ト電極を形成する工程と、前記ゲート電極をマスクに前
記素子領域上にソース，ドレイン領域を形成する工程
と、を具備したことを特徴とする。
ンジスタの製造方法は、第１導電型の半導体基板上を選
択酸化した際の素子領域上のマスク層を再度選択的にエ
ッチング加工するリソグラフィ工程と、前記マスク層を
イオン注入マスクとして利用し前記素子領域上に第２導
電型のボディー拡散層を形成する工程と、前記マスク層
をイオン注入マスクとして利用し前記ボディー拡散層表
面に第１導電型のオフセット層を形成する工程と、前記
マスク層を除去しゲート酸化膜を介して前記ボディー拡
散層及びオフセット層上に一部オーバーラップするゲー
ト電極を形成する工程と、前記ゲート電極をマスクに前
記素子領域上にソース，ドレイン領域を形成する工程
と、を具備したことを特徴とする。
【０００８】本発明のＤＭＯＳ型トランジスタの製造方
法によれば、半導体基板上を選択酸化した際に素子領域
上を覆っていたマスク層を再度選択的にエッチング加工
して、ボディー拡散層用のマスク層を形成する。このマ
スク層でさらにオフセット層を自己整合的に形成する。
その後のゲート電極形成は他のトランジスタと共通に行
える。ゲート電極形成前にオフセット層も形成するの
で、ゲート電極が多少ずれて形成されても、オフセット
層とボディー拡散層の拡散プロファイルに変化はない。
法によれば、半導体基板上を選択酸化した際に素子領域
上を覆っていたマスク層を再度選択的にエッチング加工
して、ボディー拡散層用のマスク層を形成する。このマ
スク層でさらにオフセット層を自己整合的に形成する。
その後のゲート電極形成は他のトランジスタと共通に行
える。ゲート電極形成前にオフセット層も形成するの
で、ゲート電極が多少ずれて形成されても、オフセット
層とボディー拡散層の拡散プロファイルに変化はない。
【０００９】
【発明の実施の形態】図１〜図８は、それぞれ本発明の
実施形態に係るＤＭＯＳ（Double diffusedMetal Oxide
Semiconductor ）型トランジスタの製造方法の要部を
工程順に示す断面図である。
実施形態に係るＤＭＯＳ（Double diffusedMetal Oxide
Semiconductor ）型トランジスタの製造方法の要部を
工程順に示す断面図である。
【００１０】まず、図１に示すように、シリコン基板１
１はＮ- 型のドリフト領域を形成する。この基板１１上
に選択酸化用のマスク層１２（Ｓｉ3 Ｎ4 膜）のパター
ンを形成し、パターン露出部分を選択的に酸化する。こ
れにより、素子分離絶縁膜１３（ＳｉＯ2 膜）を形成す
る。その後、このマスク層１２に対し、再度リソグラフ
ィ工程を付加するため選択的にレジスト１４をパターン
形成する。
１はＮ- 型のドリフト領域を形成する。この基板１１上
に選択酸化用のマスク層１２（Ｓｉ3 Ｎ4 膜）のパター
ンを形成し、パターン露出部分を選択的に酸化する。こ
れにより、素子分離絶縁膜１３（ＳｉＯ2 膜）を形成す
る。その後、このマスク層１２に対し、再度リソグラフ
ィ工程を付加するため選択的にレジスト１４をパターン
形成する。
【００１１】次に、図２に示すように、上記マスク層１
２をレジスト１４のパターンに従って選択的にエッチン
グ加工し、マスク層１２Ａを形成する。このマスク層１
２Ａをイオン注入マスクとして利用して、素子領域上へ
のＰ+ 型の不純物イオン注入を実施する。これにより、
Ｐ+ 型のボディー部分（１５）を形成する。その後は、
図３に示すように、適当なアニール処理によって上記マ
スク層１２Ａ下方に一部領域が入り込むＰ+ 型ボディー
拡散層１５が形成される。
２をレジスト１４のパターンに従って選択的にエッチン
グ加工し、マスク層１２Ａを形成する。このマスク層１
２Ａをイオン注入マスクとして利用して、素子領域上へ
のＰ+ 型の不純物イオン注入を実施する。これにより、
Ｐ+ 型のボディー部分（１５）を形成する。その後は、
図３に示すように、適当なアニール処理によって上記マ
スク層１２Ａ下方に一部領域が入り込むＰ+ 型ボディー
拡散層１５が形成される。
【００１２】次に、図４に示すように、さらにマスク層
１２Ａをイオン注入マスクとして利用して、素子領域上
のＰ+ 型ボディー拡散層１５表面にＮ型の不純物イオン
注入を実施する。これにより、Ｎ- 型のソースオフセッ
ト層１６が形成される。その後は、図５に示すように、
マスク層１２Ａを除去する。
１２Ａをイオン注入マスクとして利用して、素子領域上
のＰ+ 型ボディー拡散層１５表面にＮ型の不純物イオン
注入を実施する。これにより、Ｎ- 型のソースオフセッ
ト層１６が形成される。その後は、図５に示すように、
マスク層１２Ａを除去する。
【００１３】次に、図６に示すように、ゲート酸化膜１
７を形成する。その後、ゲート酸化膜１７上にＣＶＤ
（Chemical Vapor Deposition ）法等によりポリシリコ
ンを堆積する。そして図７に示すように、リソグラフィ
工程を経て上記ポリシリコンを選択的にエッチング除去
し、ゲート電極１８を形成する。
７を形成する。その後、ゲート酸化膜１７上にＣＶＤ
（Chemical Vapor Deposition ）法等によりポリシリコ
ンを堆積する。そして図７に示すように、リソグラフィ
工程を経て上記ポリシリコンを選択的にエッチング除去
し、ゲート電極１８を形成する。
【００１４】上記ゲート電極１８は、上記Ｐ+ 型ボディ
ー拡散層１５及びソースオフセット層１６に一部オーバ
ーラップするように設ける。すなわち、ゲート電極１８
は、素子領域上に形成するにあたり、Ｐ+ 型ボディー拡
散層１５縁部からソースオフセット層１６の縁部付近に
亘ってオーバーラップさせる。より具体的には、ゲート
電極１８は、前記マスク層１２Ａのパターンに対し、
０．３μｍ以上ソースオフセット層１６側へオーバーラ
ップさせて形成する。
ー拡散層１５及びソースオフセット層１６に一部オーバ
ーラップするように設ける。すなわち、ゲート電極１８
は、素子領域上に形成するにあたり、Ｐ+ 型ボディー拡
散層１５縁部からソースオフセット層１６の縁部付近に
亘ってオーバーラップさせる。より具体的には、ゲート
電極１８は、前記マスク層１２Ａのパターンに対し、
０．３μｍ以上ソースオフセット層１６側へオーバーラ
ップさせて形成する。
【００１５】次に、図８に示すように、ゲート電極１８
をマスクに素子領域上にソース，ドレイン領域となるＮ
+ 型拡散層１９を形成する。上記ゲート電極１８の形成
及びこのソース，ドレイン領域となるＮ+ 型拡散層１９
の形成は、ＤＭＯＳ以外の他のトランジスタ形成工程と
同時に達成する。
をマスクに素子領域上にソース，ドレイン領域となるＮ
+ 型拡散層１９を形成する。上記ゲート電極１８の形成
及びこのソース，ドレイン領域となるＮ+ 型拡散層１９
の形成は、ＤＭＯＳ以外の他のトランジスタ形成工程と
同時に達成する。
【００１６】上記実施形態の方法によれば、ＤＭＯＳ型
トランジスタ特有のボディー部分のイオン注入及び高温
拡散処理は、素子分離絶縁膜１３形成用のマスク層を再
度選択的にエッチング加工したマスクが利用される。す
なわち、Ｐ+ 型ボディー拡散層１５用のマスク層１２Ａ
として、さらにソースオフセット層１６を自己整合的に
形成するためのマスク層１２Ａとして利用するのであ
る。
トランジスタ特有のボディー部分のイオン注入及び高温
拡散処理は、素子分離絶縁膜１３形成用のマスク層を再
度選択的にエッチング加工したマスクが利用される。す
なわち、Ｐ+ 型ボディー拡散層１５用のマスク層１２Ａ
として、さらにソースオフセット層１６を自己整合的に
形成するためのマスク層１２Ａとして利用するのであ
る。
【００１７】上記のような製造工程を採用すれば、ロジ
ック部などチャネルドープでしきい値制御される他のＭ
ＯＳトランジスタの形成時において同時にＤＭＯＳ型ト
ランジスタの残りの形成工程が含まれるようになる。こ
れにより、ゲート形成工程はＤＭＯＳ型、ＭＯＳ型それ
ぞれ分ける必要がなくなり、ゲート形成工程を２回から
１回にすることができる。これにより、リソグラフィ工
程や洗浄工程等が削減でき、製造コストの大幅な削減が
期待できる。ゲート形成以降は同時形成であるから、当
然他のトランジスタによるＤＭＯＳへの悪影響はなくな
る。
ック部などチャネルドープでしきい値制御される他のＭ
ＯＳトランジスタの形成時において同時にＤＭＯＳ型ト
ランジスタの残りの形成工程が含まれるようになる。こ
れにより、ゲート形成工程はＤＭＯＳ型、ＭＯＳ型それ
ぞれ分ける必要がなくなり、ゲート形成工程を２回から
１回にすることができる。これにより、リソグラフィ工
程や洗浄工程等が削減でき、製造コストの大幅な削減が
期待できる。ゲート形成以降は同時形成であるから、当
然他のトランジスタによるＤＭＯＳへの悪影響はなくな
る。
【００１８】また、ゲート電極１８形成前にマスク層１
２Ａを用いてＰ+ 型ボディー拡散層１５、さらにソース
オフセット層１６を形成するので、ゲート電極１８が多
少ずれて形成されても、ソースオフセット層とＰ+ 型ボ
ディー拡散層の拡散プロファイルに変化はない。これに
より、工程削減が達成すると共に製造の高信頼性も維持
できる。
２Ａを用いてＰ+ 型ボディー拡散層１５、さらにソース
オフセット層１６を形成するので、ゲート電極１８が多
少ずれて形成されても、ソースオフセット層とＰ+ 型ボ
ディー拡散層の拡散プロファイルに変化はない。これに
より、工程削減が達成すると共に製造の高信頼性も維持
できる。
【００１９】ゲート電極１８をパターニングする際、積
極的にソースオフセット層１６側へオーバーラップさせ
ることによって、例えばソース側にのみ二重拡散構造が
でき、パンチスルー耐圧の向上が図れる。この製法はい
わゆるサイドウォール（スペーサ）を形成することなし
に、濃度の低いドープ領域（ソースオフセット層１６）
を設けることができる利点がある。このような点から
も、工数を削減しつつ、安価に高信頼性のＤＭＯＳ型ト
ランジスタがモノリシックＩＣ中に組み込める。
極的にソースオフセット層１６側へオーバーラップさせ
ることによって、例えばソース側にのみ二重拡散構造が
でき、パンチスルー耐圧の向上が図れる。この製法はい
わゆるサイドウォール（スペーサ）を形成することなし
に、濃度の低いドープ領域（ソースオフセット層１６）
を設けることができる利点がある。このような点から
も、工数を削減しつつ、安価に高信頼性のＤＭＯＳ型ト
ランジスタがモノリシックＩＣ中に組み込める。
【００２０】
【発明の効果】以上説明したように本発明の方法によれ
ば、半導体基板上を選択酸化した際に素子領域上を覆っ
ていたマスク層を再度選択的にエッチング加工して、ボ
ディー拡散層用のマスク層を形成する。このマスク層で
さらにオフセット層を自己整合的に形成する。これによ
り、その後のゲート電極形成は他のトランジスタと共通
に行える。ゲート電極形成前にオフセット層も形成する
ので、オフセット層とボディー拡散層の拡散プロファイ
ルに変化はない。この結果、ＬＳＩ製造の中で、工数削
減を実現しつつ高信頼性を維持しながら製造コストを低
減するＤＭＯＳ型トランジスタの製造方法を提供するこ
とができる。
ば、半導体基板上を選択酸化した際に素子領域上を覆っ
ていたマスク層を再度選択的にエッチング加工して、ボ
ディー拡散層用のマスク層を形成する。このマスク層で
さらにオフセット層を自己整合的に形成する。これによ
り、その後のゲート電極形成は他のトランジスタと共通
に行える。ゲート電極形成前にオフセット層も形成する
ので、オフセット層とボディー拡散層の拡散プロファイ
ルに変化はない。この結果、ＬＳＩ製造の中で、工数削
減を実現しつつ高信頼性を維持しながら製造コストを低
減するＤＭＯＳ型トランジスタの製造方法を提供するこ
とができる。
【図１】本発明の実施形態に係るＤＭＯＳ（Double dif
fused ＭＯＳ）型トランジスタの製造方法の要部を工程
順に示す第１の断面図である。
fused ＭＯＳ）型トランジスタの製造方法の要部を工程
順に示す第１の断面図である。
【図２】本発明の実施形態に係るＤＭＯＳ型トランジス
タの製造方法の要部を工程順に示す図１に続く第２の断
面図である。
タの製造方法の要部を工程順に示す図１に続く第２の断
面図である。
【図３】本発明の実施形態に係るＤＭＯＳ型トランジス
タの製造方法の要部を工程順に示す図２に続く第３の断
面図である。
タの製造方法の要部を工程順に示す図２に続く第３の断
面図である。
【図４】本発明の実施形態に係るＤＭＯＳ型トランジス
タの製造方法の要部を工程順に示す図３に続く第４の断
面図である。
タの製造方法の要部を工程順に示す図３に続く第４の断
面図である。
【図５】本発明の実施形態に係るＤＭＯＳ型トランジス
タの製造方法の要部を工程順に示す図４に続く第５の断
面図である。
タの製造方法の要部を工程順に示す図４に続く第５の断
面図である。
【図６】本発明の実施形態に係るＤＭＯＳ型トランジス
タの製造方法の要部を工程順に示す図５に続く第６の断
面図である。
タの製造方法の要部を工程順に示す図５に続く第６の断
面図である。
【図７】本発明の実施形態に係るＤＭＯＳ型トランジス
タの製造方法の要部を工程順に示す図６に続く第７の断
面図である。
タの製造方法の要部を工程順に示す図６に続く第７の断
面図である。
【図８】本発明の実施形態に係るＤＭＯＳ型トランジス
タの製造方法の要部を工程順に示す図７に続く第８の断
面図である。
タの製造方法の要部を工程順に示す図７に続く第８の断
面図である。
【図９】従来のＤＭＯＳ型トランジスタの製造方法にお
ける要部を示す断面図である。
ける要部を示す断面図である。
１１，２１…シリコン基板 １２、１２Ａ…マスク層 １３，２２…素子分離絶縁膜 １４，２６…レジスト １５，２５…Ｐ+ 型ボディー拡散層 １６…ソースオフセット層 １７，２３…ゲート酸化膜 １８，２４…ゲート電極 １９…Ｎ+ 型拡散層
Claims (2)
- 【請求項１】 第１導電型の半導体基板上を選択酸化し
た際の素子領域上のマスク層を再度選択的にエッチング
加工するリソグラフィ工程と、 前記マスク層をイオン注入マスクとして利用し前記素子
領域上に第２導電型のボディー拡散層を形成する工程
と、 前記マスク層をイオン注入マスクとして利用し前記ボデ
ィー拡散層表面に第１導電型のオフセット層を形成する
工程と、 前記マスク層を除去しゲート酸化膜を介して前記ボディ
ー拡散層及びオフセット層上に一部オーバーラップする
ゲート電極を形成する工程と、 前記ゲート電極をマスクに前記素子領域上にソース，ド
レイン領域を形成する工程と、を具備したことを特徴と
するＤＭＯＳ型トランジスタの製造方法。 - 【請求項２】 前記ゲート電極は、前記マスク層のパタ
ーンに対し、０．３μｍ以上前記オフセット層側へオー
バーラップさせて形成することを特徴とする請求項１記
載のＤＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701499A JP2001185724A (ja) | 1999-12-24 | 1999-12-24 | Ｄｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701499A JP2001185724A (ja) | 1999-12-24 | 1999-12-24 | Ｄｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185724A true JP2001185724A (ja) | 2001-07-06 |
Family
ID=18488256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36701499A Withdrawn JP2001185724A (ja) | 1999-12-24 | 1999-12-24 | Ｄｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185724A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7906820B2 (en) | 2007-11-13 | 2011-03-15 | Ricoh Company, Ltd. | Source offset MOSFET optimized for current voltage characteristic invariance with respect to changing temperatures |
| CN102543738A (zh) * | 2010-12-20 | 2012-07-04 | 上海华虹Nec电子有限公司 | 高压ldmos器件及其制造方法 |
| CN102810514A (zh) * | 2011-06-01 | 2012-12-05 | 北大方正集团有限公司 | 高压金属栅互补金属氧化物半导体的制作方法和*** |
| US20130017675A1 (en) * | 2011-07-14 | 2013-01-17 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor device |
| CN105990139A (zh) * | 2015-01-30 | 2016-10-05 | 无锡华润上华半导体有限公司 | 横向扩散金属氧化物半导体场效应管的制造方法 |
| JP2017188585A (ja) * | 2016-04-06 | 2017-10-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
1999
- 1999-12-24 JP JP36701499A patent/JP2001185724A/ja not_active Withdrawn
Cited By (9)
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| JP2013021242A (ja) * | 2011-07-14 | 2013-01-31 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| US8748276B2 (en) * | 2011-07-14 | 2014-06-10 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor device |
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| JP2017188585A (ja) * | 2016-04-06 | 2017-10-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
| WO2017175544A1 (ja) * | 2016-04-06 | 2017-10-12 | 株式会社デンソー | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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