JP2002217412A - Ｄｍｏｓ型トランジスタの製造方法 - Google Patents
Ｄｍｏｓ型トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】ボディー拡散層形成の拡散時間を短くしチャネ
ルストッパーの濃度プロファイルへの影響を軽減するＤ
ＭＯＳ型トランジスタの製造方法を提供する。 【解決手段】シリコン基板１１にＤＭＯＳ型トランジス
タのドリフト領域であるＮ- 型領域１２１、他の素子領
域であるＮ- 型領域１２２を形成する。素子分離絶縁膜
１４下のＰ+ 領域１３は、チャネルストッパーである。
ＤＭＯＳトランジスタはゲート酸化工程を経て（ゲート
酸化膜１５）、ゲート電極１６がパターニングされる。
次に、レジスト１８を形成し、Ｐ+ 型ボディー拡散層１
７を形成するが、後にゲート電極１６に隣接して形成さ
れるゲート電極をマスクにソース領域が形成され、オフ
セット距離が取れるので、Ｐ+ 型ボディー拡散層１７形
成の拡散時間は、ゲート電極１６端部近傍に延在させる
程度の時間でよい。
ルストッパーの濃度プロファイルへの影響を軽減するＤ
ＭＯＳ型トランジスタの製造方法を提供する。 【解決手段】シリコン基板１１にＤＭＯＳ型トランジス
タのドリフト領域であるＮ- 型領域１２１、他の素子領
域であるＮ- 型領域１２２を形成する。素子分離絶縁膜
１４下のＰ+ 領域１３は、チャネルストッパーである。
ＤＭＯＳトランジスタはゲート酸化工程を経て（ゲート
酸化膜１５）、ゲート電極１６がパターニングされる。
次に、レジスト１８を形成し、Ｐ+ 型ボディー拡散層１
７を形成するが、後にゲート電極１６に隣接して形成さ
れるゲート電極をマスクにソース領域が形成され、オフ
セット距離が取れるので、Ｐ+ 型ボディー拡散層１７形
成の拡散時間は、ゲート電極１６端部近傍に延在させる
程度の時間でよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
組み込まれるＤＭＯＳ（Double diffused MetalOxide S
emiconductor）型の製造方法に関する。
組み込まれるＤＭＯＳ（Double diffused MetalOxide S
emiconductor）型の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩチップは多様化し、高集積化、縮
小化、低消費電力化が要求される。例えば液晶ドライバ
ＩＣの出力段の駆動回路等には、高耐圧、低オン抵抗が
要求され、ＤＭＯＳ（Double diffused ＭＯＳ）トラン
ジスタが構成される。
小化、低消費電力化が要求される。例えば液晶ドライバ
ＩＣの出力段の駆動回路等には、高耐圧、低オン抵抗が
要求され、ＤＭＯＳ（Double diffused ＭＯＳ）トラン
ジスタが構成される。
【０００３】図４は、従来のＤＭＯＳトランジスタの製
造方法における一部を含む集積回路の断面図である。Ｐ
型のシリコン基板３１には、図示しないイオン注入マス
クによりドリフト領域を含んだ低濃度Ｎ型領域のＮ- 型
領域３２１，３２２が形成される。Ｎ- 型領域３２１は
ＤＭＯＳ型トランジスタのドリフト領域であり、Ｎ-型
領域３２１は例えば他のＭＯＳ型トランジスタの素子領
域である。次に、図示しないイオン注入マスクによりチ
ャネルストッパーの不純物導入がなされる。例として図
中に示すＰ+ 領域３３は、高濃度Ｐ型不純物でなるチャ
ネルストッパーとなる。次に、図示しない選択酸化用の
マスクパターンを形成し、パターン露出部分を選択的に
酸化する。これにより、素子分離絶縁膜３４（ＳｉＯ2
膜）を形成する。
造方法における一部を含む集積回路の断面図である。Ｐ
型のシリコン基板３１には、図示しないイオン注入マス
クによりドリフト領域を含んだ低濃度Ｎ型領域のＮ- 型
領域３２１，３２２が形成される。Ｎ- 型領域３２１は
ＤＭＯＳ型トランジスタのドリフト領域であり、Ｎ-型
領域３２１は例えば他のＭＯＳ型トランジスタの素子領
域である。次に、図示しないイオン注入マスクによりチ
ャネルストッパーの不純物導入がなされる。例として図
中に示すＰ+ 領域３３は、高濃度Ｐ型不純物でなるチャ
ネルストッパーとなる。次に、図示しない選択酸化用の
マスクパターンを形成し、パターン露出部分を選択的に
酸化する。これにより、素子分離絶縁膜３４（ＳｉＯ2
膜）を形成する。
【０００４】その後、上記マスクパターンを除去し、Ｄ
ＭＯＳトランジスタのゲート酸化工程を経て（ゲート酸
化膜３５）、ゲート電極３６がパターニングされる。次
に、Ｐ+ 型ボディー拡散層３７を形成するためのレジス
ト３８を形成する。この高濃度のＰ型不純物でなるＰ+
型ボディー拡散層３７は、ゲート電極３６をマスクとし
たイオン注入（点線３７ｉ）及びアニール拡散により達
成される。
ＭＯＳトランジスタのゲート酸化工程を経て（ゲート酸
化膜３５）、ゲート電極３６がパターニングされる。次
に、Ｐ+ 型ボディー拡散層３７を形成するためのレジス
ト３８を形成する。この高濃度のＰ型不純物でなるＰ+
型ボディー拡散層３７は、ゲート電極３６をマスクとし
たイオン注入（点線３７ｉ）及びアニール拡散により達
成される。
【０００５】その後、図示しないがレジスト３８を除去
し、例えばゲート電極３６をマスクに高濃度のＮ型不純
物を導入する。これにより、Ｐ+ 型ボディー拡散層３７
表面上にソース領域、及び、Ｎ- 型領域３２１上にドレ
イン導出領域を形成する。
し、例えばゲート電極３６をマスクに高濃度のＮ型不純
物を導入する。これにより、Ｐ+ 型ボディー拡散層３７
表面上にソース領域、及び、Ｎ- 型領域３２１上にドレ
イン導出領域を形成する。
【０００６】
【発明が解決しようとする課題】上記図４において、Ｐ
+ 型ボディー拡散層３７形成のためのアニール拡散は、
ゲート電極３６の一部下までラテラル方向に延在させる
必要上、比較的長時間に及ぶ。この影響によってチャネ
ルストッパー（ここではＰ型のチャネルストッパーとし
てのＰ+ 領域３３）の拡散領域が広がり、不純物の分布
領域が点線３３ｄのようになる。これにより、Ｐ+ 領域
３３の濃度プロファイルが、設計で決定した許容範囲に
納まらなくなる危惧がある。ここでは図示しないＮ型の
チャネルストッパーについても同様である。
+ 型ボディー拡散層３７形成のためのアニール拡散は、
ゲート電極３６の一部下までラテラル方向に延在させる
必要上、比較的長時間に及ぶ。この影響によってチャネ
ルストッパー（ここではＰ型のチャネルストッパーとし
てのＰ+ 領域３３）の拡散領域が広がり、不純物の分布
領域が点線３３ｄのようになる。これにより、Ｐ+ 領域
３３の濃度プロファイルが、設計で決定した許容範囲に
納まらなくなる危惧がある。ここでは図示しないＮ型の
チャネルストッパーについても同様である。
【０００７】本発明は上記のような事情を考慮してなさ
れたもので、ボディー拡散層形成のための拡散時間を短
くしてチャネルストッパーの濃度プロファイルへの影響
を軽減するＤＭＯＳ型トランジスタの製造方法を提供し
ようとするものである。
れたもので、ボディー拡散層形成のための拡散時間を短
くしてチャネルストッパーの濃度プロファイルへの影響
を軽減するＤＭＯＳ型トランジスタの製造方法を提供し
ようとするものである。
【０００８】
【課題を解決するための手段】本発明に係るＤＭＯＳ型
トランジスタの製造方法は、半導体基板上に第１導電型
のドリフト領域を形成する工程と、前記ドリフト領域の
一部上にゲート酸化膜を介して第１のゲート電極を形成
する工程と、前記ドリフト領域において前記第１のゲー
ト電極の一端近傍に延在する第２導電型のボディー拡散
層を形成する工程と、前記ボディー拡散層の一部上に前
記第１のゲート電極と隣接するようにゲート酸化膜を介
して第２のゲート電極を形成する工程と、前記第２のゲ
ート電極を含んだマスクで前記ボディー拡散層表面に第
１導電型のソース・ドレイン領域を形成する工程とを具
備したことを特徴とする。
トランジスタの製造方法は、半導体基板上に第１導電型
のドリフト領域を形成する工程と、前記ドリフト領域の
一部上にゲート酸化膜を介して第１のゲート電極を形成
する工程と、前記ドリフト領域において前記第１のゲー
ト電極の一端近傍に延在する第２導電型のボディー拡散
層を形成する工程と、前記ボディー拡散層の一部上に前
記第１のゲート電極と隣接するようにゲート酸化膜を介
して第２のゲート電極を形成する工程と、前記第２のゲ
ート電極を含んだマスクで前記ボディー拡散層表面に第
１導電型のソース・ドレイン領域を形成する工程とを具
備したことを特徴とする。
【０００９】上記本発明に係るＤＭＯＳ型トランジスタ
の製造方法によれば、第１のゲート電極をマスクにボデ
ィー拡散層を形成した後に、第１のゲート電極と隣接す
る第２のゲート電極を形成する。そして、第２のゲート
電極を含んだマスクでソース・ドレイン領域を形成す
る。このため、ボディー拡散層は、ソース・ドレイン領
域とのオフセットについてラテラル方向の拡散距離とは
別の必然的なオフセット距離が得られる。
の製造方法によれば、第１のゲート電極をマスクにボデ
ィー拡散層を形成した後に、第１のゲート電極と隣接す
る第２のゲート電極を形成する。そして、第２のゲート
電極を含んだマスクでソース・ドレイン領域を形成す
る。このため、ボディー拡散層は、ソース・ドレイン領
域とのオフセットについてラテラル方向の拡散距離とは
別の必然的なオフセット距離が得られる。
【００１０】なお、前記第２のゲート電極を形成する工
程は、前記第１のゲート電極下のゲート酸化膜に隣接す
る別工程のゲート酸化工程の後、前記第１のゲート電極
と同等の電極材を用いて前記第１のゲート電極のサイド
ウォールを形成する要領で達成されることを特徴とす
る。
程は、前記第１のゲート電極下のゲート酸化膜に隣接す
る別工程のゲート酸化工程の後、前記第１のゲート電極
と同等の電極材を用いて前記第１のゲート電極のサイド
ウォールを形成する要領で達成されることを特徴とす
る。
【００１１】
【発明の実施の形態】図１は、本発明の実施形態に係る
ＤＭＯＳ（Double diffused MOS ）型トランジスタの製
造方法の要部を周辺の集積回路の要部と共に示す断面
図、図２、図３は、図１におけるＤＭＯＳ型トランジス
タの製造方法の要部を続けて工程順に示す断面図であ
る。
ＤＭＯＳ（Double diffused MOS ）型トランジスタの製
造方法の要部を周辺の集積回路の要部と共に示す断面
図、図２、図３は、図１におけるＤＭＯＳ型トランジス
タの製造方法の要部を続けて工程順に示す断面図であ
る。
【００１２】図１に示すように、Ｐ型のシリコン基板１
１には、図示しないイオン注入マスクによりドリフト領
域を含んだ低濃度Ｎ型領域のＮ- 型領域１２１，１２２
が形成される。Ｎ- 型領域１２１はＤＭＯＳ型トランジ
スタのドリフト領域であり、Ｎ- 型領域１２２は他のト
ランジスタ等の素子領域である。次に、図示しないイオ
ン注入マスクによりチャネルストッパーの不純物導入が
なされる。例として図中に示すＰ+ 領域１３は、高濃度
Ｐ型不純物でなるチャネルストッパーとなる。次に、図
示しない選択酸化用のマスクパターンを形成し、パター
ン露出部分を選択的に酸化する。これにより、素子分離
絶縁膜１４（ＳｉＯ2 膜）を形成する。
１には、図示しないイオン注入マスクによりドリフト領
域を含んだ低濃度Ｎ型領域のＮ- 型領域１２１，１２２
が形成される。Ｎ- 型領域１２１はＤＭＯＳ型トランジ
スタのドリフト領域であり、Ｎ- 型領域１２２は他のト
ランジスタ等の素子領域である。次に、図示しないイオ
ン注入マスクによりチャネルストッパーの不純物導入が
なされる。例として図中に示すＰ+ 領域１３は、高濃度
Ｐ型不純物でなるチャネルストッパーとなる。次に、図
示しない選択酸化用のマスクパターンを形成し、パター
ン露出部分を選択的に酸化する。これにより、素子分離
絶縁膜１４（ＳｉＯ2 膜）を形成する。
【００１３】その後、上記マスクパターンを除去し、Ｄ
ＭＯＳトランジスタのゲート酸化工程を経て（ゲート酸
化膜１５）、ゲート電極１６がパターニングされる。次
に、Ｐ+ 型ボディー拡散層１７を形成するためのレジス
ト１８を形成する。この高濃度のＰ型不純物でなるＰ+
型ボディー拡散層１７は、ゲート電極１６をマスクとし
たイオン注入（点線１７ｉ）及びアニール拡散により達
成される。このときのＰ+ 型ボディー拡散層１７形成の
拡散時間は、ゲート電極１６端部近傍に延在させる程度
の時間でよい。
ＭＯＳトランジスタのゲート酸化工程を経て（ゲート酸
化膜１５）、ゲート電極１６がパターニングされる。次
に、Ｐ+ 型ボディー拡散層１７を形成するためのレジス
ト１８を形成する。この高濃度のＰ型不純物でなるＰ+
型ボディー拡散層１７は、ゲート電極１６をマスクとし
たイオン注入（点線１７ｉ）及びアニール拡散により達
成される。このときのＰ+ 型ボディー拡散層１７形成の
拡散時間は、ゲート電極１６端部近傍に延在させる程度
の時間でよい。
【００１４】次に、図２に示すように、レジスト１８を
除去しゲート電極１６のゲート酸化膜１５に隣接するゲ
ート酸化膜１９を形成する。続いてゲート電極１６上を
含んでゲート電極１６と同じ導電材料を堆積し、ＲＩＥ
（Reactive Ion Etching）技術を用いゲート電極１６の
サイドウォールのようにゲート電極２０を形成する。次
に、図３に示すように、図示しないが他のＭＯＳトラン
ジスタのゲート酸化、ゲート電極の形成工程を経て、他
のＭＯＳトランジスタと共に行われるソース・ドレイン
領域の形成工程により、高濃度のＮ型の不純物が導入さ
れるソース領域としてのＮ+ 型領域２１を形成する（ま
た、ドレイン領域としてのＮ+ 型領域２１はＮ- 型のド
リフト領域（１２１）に繋がる）。
除去しゲート電極１６のゲート酸化膜１５に隣接するゲ
ート酸化膜１９を形成する。続いてゲート電極１６上を
含んでゲート電極１６と同じ導電材料を堆積し、ＲＩＥ
（Reactive Ion Etching）技術を用いゲート電極１６の
サイドウォールのようにゲート電極２０を形成する。次
に、図３に示すように、図示しないが他のＭＯＳトラン
ジスタのゲート酸化、ゲート電極の形成工程を経て、他
のＭＯＳトランジスタと共に行われるソース・ドレイン
領域の形成工程により、高濃度のＮ型の不純物が導入さ
れるソース領域としてのＮ+ 型領域２１を形成する（ま
た、ドレイン領域としてのＮ+ 型領域２１はＮ- 型のド
リフト領域（１２１）に繋がる）。
【００１５】ゲート電極２０を含んだマスクでＮ+ 型領
域２１を形成することにより、Ｎ+型領域２１に対する
Ｐ+ 型ボディー拡散層１７のラテラル方向のオフセット
距離ｄは、ゲート電極２０の分だけ必然的に伸びること
になる。
域２１を形成することにより、Ｎ+型領域２１に対する
Ｐ+ 型ボディー拡散層１７のラテラル方向のオフセット
距離ｄは、ゲート電極２０の分だけ必然的に伸びること
になる。
【００１６】上記実施形態の方法によれば、図２におい
て、ボディー拡散層１７を形成した後に、ゲート電極１
６に隣接するゲート電極２０を形成する。なお、ゲート
電極の配線においては、もちろんゲート電極１６，２０
両者に接続される配線形成が必要である。ゲート電極２
０の形成は、図３に示すようにゲート電極２０の端部近
傍にＮ+ 型領域（ソース領域）２１を形成することにな
る。
て、ボディー拡散層１７を形成した後に、ゲート電極１
６に隣接するゲート電極２０を形成する。なお、ゲート
電極の配線においては、もちろんゲート電極１６，２０
両者に接続される配線形成が必要である。ゲート電極２
０の形成は、図３に示すようにゲート電極２０の端部近
傍にＮ+ 型領域（ソース領域）２１を形成することにな
る。
【００１７】これにより、Ｎ+ 型領域２１に対するＰ+
型ボディー拡散層１７のラテラル方向のオフセット距離
ｄは、拡散に頼らずとも十分得ることができる。従っ
て、上記図１でのアニールによるＰ+ 型ボディー拡散層
１７のラテラル拡散は、従来の図４のように長い時間か
ける必要はない。
型ボディー拡散層１７のラテラル方向のオフセット距離
ｄは、拡散に頼らずとも十分得ることができる。従っ
て、上記図１でのアニールによるＰ+ 型ボディー拡散層
１７のラテラル拡散は、従来の図４のように長い時間か
ける必要はない。
【００１８】図３に示すようにゲート電極２０を形成
し、これをマスクにＮ+ 型領域（ソース領域）２１を形
成すれば、Ｐ+ 型ボディー拡散層１７は従来の半分以下
のラテラル方向拡散で十分なチャネル長を持ったＤＭＯ
Ｓ型トランジスタが実現可能である。この結果、図１に
示したような、他の集積回路領域のチャネルストッパー
（ここではＰ型のチャネルストッパーとしてのＰ+ 領域
１３）に関し、濃度プロファイルに悪影響を及ぼすよう
なアニール拡散の処理は避けることができる。ここでは
図示しないＮ型のチャネルストッパーについても同様で
ある。これにより、チャネルストッパーのとしての機能
を劣化させることなく、もって、ＤＭＯＳ型トランジス
タが含まれる集積回路全体のさらなる高信頼性獲得に寄
与する。
し、これをマスクにＮ+ 型領域（ソース領域）２１を形
成すれば、Ｐ+ 型ボディー拡散層１７は従来の半分以下
のラテラル方向拡散で十分なチャネル長を持ったＤＭＯ
Ｓ型トランジスタが実現可能である。この結果、図１に
示したような、他の集積回路領域のチャネルストッパー
（ここではＰ型のチャネルストッパーとしてのＰ+ 領域
１３）に関し、濃度プロファイルに悪影響を及ぼすよう
なアニール拡散の処理は避けることができる。ここでは
図示しないＮ型のチャネルストッパーについても同様で
ある。これにより、チャネルストッパーのとしての機能
を劣化させることなく、もって、ＤＭＯＳ型トランジス
タが含まれる集積回路全体のさらなる高信頼性獲得に寄
与する。
【００１９】
【発明の効果】以上説明したように本発明の方法によれ
ば、第１のゲート電極をマスクにボディー拡散層を形成
した後に、第１のゲート電極と隣接する第２のゲート電
極を形成する。そして、第２のゲート電極を含んだマス
クでソース・ドレイン領域を形成する。このため、ボデ
ィー拡散層は、ソース・ドレイン領域とのオフセットに
ついてラテラル方向の拡散距離とは別の必然的なオフセ
ット距離が得られる。この結果、ボディー拡散層形成の
ための拡散時間を短くしてチャネルストッパーの濃度プ
ロファイルへの影響を軽減するＤＭＯＳ型トランジスタ
の製造方法を提供することができる。
ば、第１のゲート電極をマスクにボディー拡散層を形成
した後に、第１のゲート電極と隣接する第２のゲート電
極を形成する。そして、第２のゲート電極を含んだマス
クでソース・ドレイン領域を形成する。このため、ボデ
ィー拡散層は、ソース・ドレイン領域とのオフセットに
ついてラテラル方向の拡散距離とは別の必然的なオフセ
ット距離が得られる。この結果、ボディー拡散層形成の
ための拡散時間を短くしてチャネルストッパーの濃度プ
ロファイルへの影響を軽減するＤＭＯＳ型トランジスタ
の製造方法を提供することができる。
【図１】本発明の実施形態に係るＤＭＯＳ（Double dif
fused MOS ）型トランジスタの製造方法の要部を周辺の
集積回路の要部と共に示す断面図である。
fused MOS ）型トランジスタの製造方法の要部を周辺の
集積回路の要部と共に示す断面図である。
【図２】本発明の実施形態に係る図１におけるＤＭＯＳ
型トランジスタの製造方法の要部について続く工程を示
す断面図である。
型トランジスタの製造方法の要部について続く工程を示
す断面図である。
【図３】本発明の実施形態に係る図１におけるＤＭＯＳ
型トランジスタの製造方法の要部について図２に続く工
程を示す断面図である。
型トランジスタの製造方法の要部について図２に続く工
程を示す断面図である。
【図４】従来のＤＭＯＳトランジスタの製造方法におけ
る一部を含む集積回路の断面図である。
る一部を含む集積回路の断面図である。
１１，３１…シリコン基板 １２１，１２２，３２１，３２２…Ｎ- 型領域 １３，３３…Ｐ+ 領域 １４，３４…素子分離絶縁膜 １５，１９，３５…ゲート酸化膜 １６，２０，３６…ゲート電極 １７，３７…Ｐ+ 型ボディー拡散層 １８，３８…レジスト ２１…Ｎ+ 型領域
Claims (2)
- 【請求項１】 半導体基板上に第１導電型のドリフト領
域を形成する工程と、 前記ドリフト領域の一部上にゲート酸化膜を介して第１
のゲート電極を形成する工程と、 前記ドリフト領域において前記第１のゲート電極の一端
近傍に延在する第２導電型のボディー拡散層を形成する
工程と、 前記ボディー拡散層の一部上に前記第１のゲート電極と
隣接するようにゲート酸化膜を介して第２のゲート電極
を形成する工程と、 前記第２のゲート電極を含んだマスクで前記ボディー拡
散層表面に第１導電型のソース・ドレイン領域を形成す
る工程と、を具備したことを特徴とするＤＭＯＳ型トラ
ンジスタの製造方法。 - 【請求項２】 前記第２のゲート電極を形成する工程
は、前記第１のゲート電極下のゲート酸化膜に隣接する
別工程のゲート酸化工程の後、前記第１のゲート電極と
同等の電極材を用いて前記第１のゲート電極のサイドウ
ォールを形成する要領で達成されることを特徴とする請
求項１記載のＤＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001008710A JP2002217412A (ja) | 2001-01-17 | 2001-01-17 | Ｄｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001008710A JP2002217412A (ja) | 2001-01-17 | 2001-01-17 | Ｄｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217412A true JP2002217412A (ja) | 2002-08-02 |
Family
ID=18876289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001008710A Withdrawn JP2002217412A (ja) | 2001-01-17 | 2001-01-17 | Ｄｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002217412A (ja) |
-
2001
- 2001-01-17 JP JP2001008710A patent/JP2002217412A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |