JPH03175670A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03175670A JPH03175670A JP31578189A JP31578189A JPH03175670A JP H03175670 A JPH03175670 A JP H03175670A JP 31578189 A JP31578189 A JP 31578189A JP 31578189 A JP31578189 A JP 31578189A JP H03175670 A JPH03175670 A JP H03175670A
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon dioxide
- dioxide layer
- type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 35
- 239000000377 silicon dioxide Substances 0.000 abstract description 35
- 238000002955 isolation Methods 0.000 abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000889 atomisation Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000009331 sowing Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に相補型電界
効果トランジスタ（ＣＭ ＯＳ ）ランジスタ〉とバイ
ポーラトランジスタを同一半導体基板上に形成した集積
回路（Ｒ１−ＣＭＯＳ ＩＣ）の製造方法に関する。
効果トランジスタ（ＣＭ ＯＳ ）ランジスタ〉とバイ
ポーラトランジスタを同一半導体基板上に形成した集積
回路（Ｒ１−ＣＭＯＳ ＩＣ）の製造方法に関する。
し従来の技術〕
バイポーラトランジスタの高速動作高駆動能力およびＣ
ＭＯＳトランジスタの両者の性能を兼ね備え、゛これら
を同一半導体基板上に形成したＢｉ−ＣＭＯＳ ＩＣは
、近年の低消費電力、高速化の要求から、多くの試みが
なされている。
ＭＯＳトランジスタの両者の性能を兼ね備え、゛これら
を同一半導体基板上に形成したＢｉ−ＣＭＯＳ ＩＣは
、近年の低消費電力、高速化の要求から、多くの試みが
なされている。
第３図（ａ）〜（ｉ〉に、従来のＢ１−ＣＭＯＳ ＩＣ
の製造方法の工程順断面図を示す。
の製造方法の工程順断面図を示す。
まず、第３図＜ａ）に示すように、Ｐ型半導体基板１に
Ｎ＋型橿込み領域２．Ｐ＋型埋込み領域３を形成し、次
いでＮ型エピタキシャル領域４を形成し、この表面を熱
酸化して６００〜８００人の膜厚の第１の２酸化シリコ
ン層５を形成し、選択的にイオン注入することによりＮ
チャネルＭＯＳＦＥＴ形成領域およびバイポーラトラン
ジスタ絶縁分離領域のためのＰ型ウェル領域６を形成し
、さらに、選択的にイオン注入することによりＰチャネ
ルＭＯＳＦＥＴ形成領域のためのＮ型つエル領域７を形
成する。
Ｎ＋型橿込み領域２．Ｐ＋型埋込み領域３を形成し、次
いでＮ型エピタキシャル領域４を形成し、この表面を熱
酸化して６００〜８００人の膜厚の第１の２酸化シリコ
ン層５を形成し、選択的にイオン注入することによりＮ
チャネルＭＯＳＦＥＴ形成領域およびバイポーラトラン
ジスタ絶縁分離領域のためのＰ型ウェル領域６を形成し
、さらに、選択的にイオン注入することによりＰチャネ
ルＭＯＳＦＥＴ形成領域のためのＮ型つエル領域７を形
成する。
次に、第３図（１））に示すように、ＣＶＤ技術を用い
て窒化シリコン層９を第１の２酸化シリコン層５の表面
に付着形成する。さらに、非等方性エンチッグにより素
子分離酸化膜形成予定領域の窒化シリコン層９を選択的
に除去し、熱酸化により素子分離酸化膜１０を形成する
。
て窒化シリコン層９を第１の２酸化シリコン層５の表面
に付着形成する。さらに、非等方性エンチッグにより素
子分離酸化膜形成予定領域の窒化シリコン層９を選択的
に除去し、熱酸化により素子分離酸化膜１０を形成する
。
次に、第３図（Ｃ）に示すように、エツチング技術によ
って窒化シリコン層９を除去し、マスクを用いてＮチャ
ネルＭＯＳＦＥＴのスレ・ソシュホルド調整用のイオン
注入を行ない、さらに、例えばフォトレジスト１１のよ
うなマスクを用いてＰチャネルＭＯＳＦＥＴのスレッシ
ュホルド調整用のイオン注入を行なう。
って窒化シリコン層９を除去し、マスクを用いてＮチャ
ネルＭＯＳＦＥＴのスレ・ソシュホルド調整用のイオン
注入を行ない、さらに、例えばフォトレジスト１１のよ
うなマスクを用いてＰチャネルＭＯＳＦＥＴのスレッシ
ュホルド調整用のイオン注入を行なう。
次に、第３図（（」）に示すように、エツチング技術に
よって第１の２酸化シリコン層５を除去し、熱酸化によ
り２００〜３００人の膜厚のゲート酸化膜１２を形成し
、バイポーラトランジスタのコレクタ形成予定領域を開
口する。続いて、例えばりんを含むＮ１型多結晶シリコ
ン層１３と、例えばタングステンシリサイドやモリブデ
ンシリサイド等のシリサイド層１４とをＣＶＤ技術によ
り付着形成する。さらに、マスクを用い公知の非等方性
エンチッグにより、コレクタ形成予定領域上およびＭＯ
ＳＦＥＴのゲート電極形成予定領域上にシリコン／シリ
サイド構造を残留形成する。
よって第１の２酸化シリコン層５を除去し、熱酸化によ
り２００〜３００人の膜厚のゲート酸化膜１２を形成し
、バイポーラトランジスタのコレクタ形成予定領域を開
口する。続いて、例えばりんを含むＮ１型多結晶シリコ
ン層１３と、例えばタングステンシリサイドやモリブデ
ンシリサイド等のシリサイド層１４とをＣＶＤ技術によ
り付着形成する。さらに、マスクを用い公知の非等方性
エンチッグにより、コレクタ形成予定領域上およびＭＯ
ＳＦＥＴのゲート電極形成予定領域上にシリコン／シリ
サイド構造を残留形成する。
ここで、ゲート電極を多結晶シリコン層のみで形成する
方法もある。次に、熱処理により、コレクタ形成予定領
域上のＮ＋型多結晶シリコン層１３からの熟拡散による
Ｎ”型コレクタ領域８を形成する。
方法もある。次に、熱処理により、コレクタ形成予定領
域上のＮ＋型多結晶シリコン層１３からの熟拡散による
Ｎ”型コレクタ領域８を形成する。
次に、第３図（ｅ）に示すように、ＰチャネルＭＯＳＦ
ＥＴの低濃度Ｐ型拡散領域１５およびＮチャネルＭＯ８
ＦＥＴの低濃度Ｎ型拡ｒｌ！領域１６を、マスクを用い
て形成する。続いて、ＣＶＤ技術により、２０００〜３
０００人の膜厚の第２の２酸化シリコン層１８を付着形
成する。
ＥＴの低濃度Ｐ型拡散領域１５およびＮチャネルＭＯ８
ＦＥＴの低濃度Ｎ型拡ｒｌ！領域１６を、マスクを用い
て形成する。続いて、ＣＶＤ技術により、２０００〜３
０００人の膜厚の第２の２酸化シリコン層１８を付着形
成する。
次に、第３図（ｆ）に示すように、公知の非等方性エツ
チング技術を使用して第２の２酸化シリコン層１８をエ
ッチバックし、サイドウオール１８ａを形成する。
チング技術を使用して第２の２酸化シリコン層１８をエ
ッチバックし、サイドウオール１８ａを形成する。
この際、バイポーラトランジスタのＰ型ベース形成予定
領域上、ＭＯＳＦＥＴの高濃度ソース・ドレイン形成予
定領域（ＰチャネルＭＯＳＦＥＴの高濃度Ｐ型拡散領域
並びにＮチャネルＭＯＳＦＥＴの高濃度Ｎ型拡故領域の
形成が予定されている領域〉上のゲート酸化＠１２も除
去される。
領域上、ＭＯＳＦＥＴの高濃度ソース・ドレイン形成予
定領域（ＰチャネルＭＯＳＦＥＴの高濃度Ｐ型拡散領域
並びにＮチャネルＭＯＳＦＥＴの高濃度Ｎ型拡故領域の
形成が予定されている領域〉上のゲート酸化＠１２も除
去される。
次に、第３図（ｇ＞に示すように、バイポーラ１−ラン
ジスタのＰ型ベース形成予定領域上、ＭＯＳＦＥＴの高
濃度ソース・ドレイン形成予定領域上に、熱酸化により
５００へ−１０００人の膜厚の第３の２酸化シリコン層
２５を形成する。続いて、マスクを用いたイオン注入に
より、バイポーラトランジスタのＰ型ベース領域１７．
ＮチャネルＭＯＳ Ｆ ＥＴの高濃度Ｎ型拡散領域１９
．ＰチャネルＭＯＳＦＥＴの高濃度Ｐ型拡散領域２０を
形成する。
ジスタのＰ型ベース形成予定領域上、ＭＯＳＦＥＴの高
濃度ソース・ドレイン形成予定領域上に、熱酸化により
５００へ−１０００人の膜厚の第３の２酸化シリコン層
２５を形成する。続いて、マスクを用いたイオン注入に
より、バイポーラトランジスタのＰ型ベース領域１７．
ＮチャネルＭＯＳ Ｆ ＥＴの高濃度Ｎ型拡散領域１９
．ＰチャネルＭＯＳＦＥＴの高濃度Ｐ型拡散領域２０を
形成する。
次に、第３図（ｈ）に示すように、ＣＶＤ技術により１
０００〜２０００人の膜厚の第４の２酸化シリコン層２
６を形成する。続いて、バイポーラトランジスタのエミ
ッタ拡散窓をマスクを用いて開口し、例えばりんを含む
第２のＮ１型多結晶シリコン層２２をＣＶＤ技術により
付着し、マスクを用いた公知の非等方性エンチッグによ
り第２のＮ＋型多結晶シリコン層２２がエミッタ拡散窓
を覆うよ°うに残留形成する。
０００〜２０００人の膜厚の第４の２酸化シリコン層２
６を形成する。続いて、バイポーラトランジスタのエミ
ッタ拡散窓をマスクを用いて開口し、例えばりんを含む
第２のＮ１型多結晶シリコン層２２をＣＶＤ技術により
付着し、マスクを用いた公知の非等方性エンチッグによ
り第２のＮ＋型多結晶シリコン層２２がエミッタ拡散窓
を覆うよ°うに残留形成する。
最後に、第３図（ｉ＞に示すように、バイポーラＩ・ラ
ンジスタのベースコンタクト領域２１およびエミッタ領
域２３を形成し、既存の方法による配線形成工程により
引き出し電極２８を形成する。
ンジスタのベースコンタクト領域２１およびエミッタ領
域２３を形成し、既存の方法による配線形成工程により
引き出し電極２８を形成する。
上述した従来のＢ１−ＣＭＯＳ ＩＣの製造方法によれ
ば、第２の２酸化シリコン層１８に非等方性エンチッグ
によるエッチバックを行なってサイドウオール１８ａを
形成する際に、サイドウオール形成部分以外の表面から
第２の２酸化シリコン層１８を完全に除去しなければな
らない６ サイドウオ一ル形成部分以外の表面から第２の２酸化シ
リコン層１８をエツチング除去する時間をＸとすると、
第２の２酸化シリコン層１８の膜厚のばらつき、エツチ
ングのばらつきを考慮して通常１．２ｘ 〜１．２５ｘ
すなわち２０％〜２５ ％のオーバーエッチを行なうが
、オーバーエッチ時にバイポーラトランジスタのＰ型ベ
ース形成予定領域上およびＭＯＳＦＥＴの高濃度ソース
・ドレイン形成予定領域上には２００〜３００人の膜厚
のゲート酸１ヒ膜１２しか残っていないため、特に、バ
イポーラトランジスタのＰ型ベース形成予定領域のシリ
コン表面が直接非等方性エンチッグに晒される。
ば、第２の２酸化シリコン層１８に非等方性エンチッグ
によるエッチバックを行なってサイドウオール１８ａを
形成する際に、サイドウオール形成部分以外の表面から
第２の２酸化シリコン層１８を完全に除去しなければな
らない６ サイドウオ一ル形成部分以外の表面から第２の２酸化シ
リコン層１８をエツチング除去する時間をＸとすると、
第２の２酸化シリコン層１８の膜厚のばらつき、エツチ
ングのばらつきを考慮して通常１．２ｘ 〜１．２５ｘ
すなわち２０％〜２５ ％のオーバーエッチを行なうが
、オーバーエッチ時にバイポーラトランジスタのＰ型ベ
ース形成予定領域上およびＭＯＳＦＥＴの高濃度ソース
・ドレイン形成予定領域上には２００〜３００人の膜厚
のゲート酸１ヒ膜１２しか残っていないため、特に、バ
イポーラトランジスタのＰ型ベース形成予定領域のシリ
コン表面が直接非等方性エンチッグに晒される。
バイポーラ１〜ランジスタのＰ型ベース形成予定領域の
シリコン表面が約１０％以上オーバーエッチされると、
バイポーラトランジスタのエミッタ・ベース間のシリコ
ン表面におけるリーク電流が増加し、電気特性が大きく
劣化するという欠点がある。
シリコン表面が約１０％以上オーバーエッチされると、
バイポーラトランジスタのエミッタ・ベース間のシリコ
ン表面におけるリーク電流が増加し、電気特性が大きく
劣化するという欠点がある。
また、今後さらに高集積化が進み、ゲート酸化膜はさら
に薄Ｉ模化する傾向にあるが、このときＰ型ベース形成
予定領域のシリコン表面はさらに大きなダメージを受け
ることになるため、従来の製造方法ではこれ以上ゲート
酸化膜を薄くすることは困難となる。
に薄Ｉ模化する傾向にあるが、このときＰ型ベース形成
予定領域のシリコン表面はさらに大きなダメージを受け
ることになるため、従来の製造方法ではこれ以上ゲート
酸化膜を薄くすることは困難となる。
本発明の目的は、上述のようなバイポーラトランジスタ
の電気特性の劣化を引き起すことなしにＭＯＳＦＥＴの
高集積化を考慮したＢｉ−ＣＭＯＳＩＣを製造可能とす
る半導体装置の製造方法を提供することにある。
の電気特性の劣化を引き起すことなしにＭＯＳＦＥＴの
高集積化を考慮したＢｉ−ＣＭＯＳＩＣを製造可能とす
る半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、同一の半導体基板に
ＬＤＤ型ＭＯ９電界効果トランジスタとバイポーラトラ
ンジスタとを含む半導体装置の製造方法において、バイ
ポーラトランジスタのベース形成予定領域上にあらかじ
め所定膜厚の熱酸化による２酸化シリコン層を設けてか
らＬＤＤ型ＭＯ８電界効果ｌ・ランジスタのゲート酸化
膜を形成する工程を有している。
ＬＤＤ型ＭＯ９電界効果トランジスタとバイポーラトラ
ンジスタとを含む半導体装置の製造方法において、バイ
ポーラトランジスタのベース形成予定領域上にあらかじ
め所定膜厚の熱酸化による２酸化シリコン層を設けてか
らＬＤＤ型ＭＯ８電界効果ｌ・ランジスタのゲート酸化
膜を形成する工程を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例のＢｉ−
ＣＭＯ５ＩＣの製造方法の主要工程を示す断面図である
。
ＣＭＯ５ＩＣの製造方法の主要工程を示す断面図である
。
まず、第１図（ａ）に示すように、従来の製造方法を用
いて、Ｐ型基板１上にＮ＋型埋込み領域２、Ｐ４型埋込
み領域３．Ｎ型エピタキシャル領ｊ或４，６００〜８０
０人の膜厚の第１の２酸化シｊコンＪｆｆｆｉ５．Ｐ型
今エル領域６．Ｎ型今エル領域７、素子分離酸化膜１０
を形成する。
いて、Ｐ型基板１上にＮ＋型埋込み領域２、Ｐ４型埋込
み領域３．Ｎ型エピタキシャル領ｊ或４，６００〜８０
０人の膜厚の第１の２酸化シｊコンＪｆｆｆｉ５．Ｐ型
今エル領域６．Ｎ型今エル領域７、素子分離酸化膜１０
を形成する。
次に、第１図（ｂ）に示すように、フォトレジス１〜２
４をマスクに用いてＮシャネルＭＯ８ＦＥ′「のスレッ
シュホルド調整用のイオン注入を行ない、続いてマスク
開口部の第１の２酸化シリコン層５を除去する。
４をマスクに用いてＮシャネルＭＯ８ＦＥ′「のスレッ
シュホルド調整用のイオン注入を行ない、続いてマスク
開口部の第１の２酸化シリコン層５を除去する。
次に、第１図（ｃ）に示すように、フォトレジスト２４
ａをマスクに用いてＰシャネルＭＯＳＦＥＴのスレッ
シュホルド調整用のイオン注入を行ない、続いてマスク
開口部の第１の２酸化シリコ〉′層５を除去する。
ａをマスクに用いてＰシャネルＭＯＳＦＥＴのスレッ
シュホルド調整用のイオン注入を行ない、続いてマスク
開口部の第１の２酸化シリコ〉′層５を除去する。
次に、第１図（ｄ）に示すように、熱酸化により２００
〜３００人の膜厚のグーｌ−酸化膜１２を形成し、バイ
ポーラトランジスタのコレクタ形成予定領域上の第１の
２酸化シリコン層５．ゲーＩ・酸化膜１２をエツチング
除去し、コレクタ形成予定領域を開口する。
〜３００人の膜厚のグーｌ−酸化膜１２を形成し、バイ
ポーラトランジスタのコレクタ形成予定領域上の第１の
２酸化シリコン層５．ゲーＩ・酸化膜１２をエツチング
除去し、コレクタ形成予定領域を開口する。
続いて、例えばりんを含むＮ＋型多結晶シリコン層１３
と、例えばタングステンシリサイドやモリブデンシリサ
イド等のシリサイド層１４とを、ＣＶＤ技術により付着
形成する。さらに、マスクを用い公知の非等方性エンチ
ッグにより、コレクタ形成予定領域上およびＭＯＳＦＥ
Ｔのゲート電極形成予定領域上にシリコン／シリサイド
構造を残留形成する。ここで、ゲート電極を多結晶シリ
コン層のみで形成する方法もある。
と、例えばタングステンシリサイドやモリブデンシリサ
イド等のシリサイド層１４とを、ＣＶＤ技術により付着
形成する。さらに、マスクを用い公知の非等方性エンチ
ッグにより、コレクタ形成予定領域上およびＭＯＳＦＥ
Ｔのゲート電極形成予定領域上にシリコン／シリサイド
構造を残留形成する。ここで、ゲート電極を多結晶シリ
コン層のみで形成する方法もある。
次に、熱処理により、コレクタ形成予定領域上のＮ＋型
多結晶シリコン層１３からの熱拡散によるＮ＋型コレク
タ領域８を形成する。
多結晶シリコン層１３からの熱拡散によるＮ＋型コレク
タ領域８を形成する。
次に、第１図（ｅ）に示すように、従来の製造方法を用
いることにより、ＰチャネルＭＯＳＦＥＴの低濃度Ｐ型
拡散領域１５およびＮチャネルＭＯＳＦＥＴの低濃度Ｎ
型拡故領域１６を形成し、ＣＶＤ技術により２０００〜
３０００人の膜厚の第２の２＃Ｉｉ化シリコン層１８を
付着形成する。
いることにより、ＰチャネルＭＯＳＦＥＴの低濃度Ｐ型
拡散領域１５およびＮチャネルＭＯＳＦＥＴの低濃度Ｎ
型拡故領域１６を形成し、ＣＶＤ技術により２０００〜
３０００人の膜厚の第２の２＃Ｉｉ化シリコン層１８を
付着形成する。
次に、非等方性エツチングによりサイドウオールの形成
を行なうが、バイポーラトランジスタのＰ型ベース形成
予定領域上には２００〜３００人のゲート酸化膜１２お
よび６００〜８００人の第１の２酸化シリコン層５が残
っているため、オーバーエッチ時にもバイポーラトラン
ジスタのＰ型ベース形成予定領域のシリコン表面を直接
非等方エツチングに晒すことがなくなる。
を行なうが、バイポーラトランジスタのＰ型ベース形成
予定領域上には２００〜３００人のゲート酸化膜１２お
よび６００〜８００人の第１の２酸化シリコン層５が残
っているため、オーバーエッチ時にもバイポーラトラン
ジスタのＰ型ベース形成予定領域のシリコン表面を直接
非等方エツチングに晒すことがなくなる。
これ以降の引き出し電極の形成工程までは、従来の製造
方法と同じである。
方法と同じである。
本実施例では、窒化シリコン層をマスクに素子分離酸化
１１５１１０を形成し、次に窒化シリコン層を工・ソチ
ング除去し、フォトレジスト２４．２４ａによるマスク
によってバイポーラトランジスタのＰ型ベース形成予定
領域上の第１の２酸化シリコン層５をエツチングから保
護して残したが、窒化シリコン層および第１の２酸化シ
リコン層５を全てエツチング除去し、新たな熱酸ｆヒ膜
を形成し、この熱酸化膜をバイポーラ！・ランジスタの
Ｐ型ベース形成予定領域上に残す方法もある。
１１５１１０を形成し、次に窒化シリコン層を工・ソチ
ング除去し、フォトレジスト２４．２４ａによるマスク
によってバイポーラトランジスタのＰ型ベース形成予定
領域上の第１の２酸化シリコン層５をエツチングから保
護して残したが、窒化シリコン層および第１の２酸化シ
リコン層５を全てエツチング除去し、新たな熱酸ｆヒ膜
を形成し、この熱酸化膜をバイポーラ！・ランジスタの
Ｐ型ベース形成予定領域上に残す方法もある。
第２図（ａ）〜（ｃ）は本発明の第２の実施例のＢｉ−
ＣＭＯ５ＩＣの製造方法の主要工程の断面図である。
ＣＭＯ５ＩＣの製造方法の主要工程の断面図である。
まず、第２図（ａ）に示すように、従来の製造方法を用
いて、Ｐ型哉板１上にＮ＋＋埋込みｍ ｔ４２、Ｐ＋型
埋込み領域３．Ｎ型エピタキシャル領１！ｉ４，６００
〜８００人の膜厚の第１の２酸化ジノコン層５．Ｐ型ウ
ェル領域６．Ｎ型ウェル領域７、素子分離酸化膜ｌＯを
形成する。続いて、フォＩ・レジス１〜２４ｂのような
マスクにより、バイポーラＩ・ランジスタのＰ型ベース
形成予定頭３４上の第１の２酸化シリコン層５を保護し
、池の部分の第１の２酸化シリコン層５をエツチング除
去する。
いて、Ｐ型哉板１上にＮ＋＋埋込みｍ ｔ４２、Ｐ＋型
埋込み領域３．Ｎ型エピタキシャル領１！ｉ４，６００
〜８００人の膜厚の第１の２酸化ジノコン層５．Ｐ型ウ
ェル領域６．Ｎ型ウェル領域７、素子分離酸化膜ｌＯを
形成する。続いて、フォＩ・レジス１〜２４ｂのような
マスクにより、バイポーラＩ・ランジスタのＰ型ベース
形成予定頭３４上の第１の２酸化シリコン層５を保護し
、池の部分の第１の２酸化シリコン層５をエツチング除
去する。
次に、第２図１）に示すように、熱酸化により２００〜
３００人の膜厚のゲート酸化Ｍ１２を形成する。このと
き、バイポーラ）・ランジスタのＰ型ベース形成予定領
域上には２００〜３００人のゲート酸化１１１１２およ
び６００〜８００人の第１の２酸化シリコン層５が形成
されることになる。
３００人の膜厚のゲート酸化Ｍ１２を形成する。このと
き、バイポーラ）・ランジスタのＰ型ベース形成予定領
域上には２００〜３００人のゲート酸化１１１１２およ
び６００〜８００人の第１の２酸化シリコン層５が形成
されることになる。
次に、第２図（ｃ）に示すように、バイポーラ１〜ラン
ジスタのコレクタ形成予定領域上のゲート酸化ＩＢｔ１
２をエツチング除去し、コレクタ形成予定領域を開口す
る。続いて、例えばりんを含むＮ＋型型詰結晶１９３７
層１３、例えばタングステンシリサイドやモリブデンシ
リサイド等のシリサイド層１４とを、ＣＶＤ技術により
付着形成する。さらに、マスクを用い公知の非等方性エ
ンチッグにより、コレクタ形成予定領域ＥおよびＭＯＳ
ＦＥＴのゲート電極形成予定領域上にシリコン／′シリ
サイド構造を残留形成する。その後、ＰチャネルＭＯＳ
ＦＥＴの低濃度Ｐ型拡散領域１５およびＮチャネルＭＯ
８ＦＥＴの低濃度Ｎ型拡散領域１６を形成し、ＣＶＤ技
術により２０００〜３０００人の膜厚の第２の２酸化シ
リコン層１８を付着形成する。
ジスタのコレクタ形成予定領域上のゲート酸化ＩＢｔ１
２をエツチング除去し、コレクタ形成予定領域を開口す
る。続いて、例えばりんを含むＮ＋型型詰結晶１９３７
層１３、例えばタングステンシリサイドやモリブデンシ
リサイド等のシリサイド層１４とを、ＣＶＤ技術により
付着形成する。さらに、マスクを用い公知の非等方性エ
ンチッグにより、コレクタ形成予定領域ＥおよびＭＯＳ
ＦＥＴのゲート電極形成予定領域上にシリコン／′シリ
サイド構造を残留形成する。その後、ＰチャネルＭＯＳ
ＦＥＴの低濃度Ｐ型拡散領域１５およびＮチャネルＭＯ
８ＦＥＴの低濃度Ｎ型拡散領域１６を形成し、ＣＶＤ技
術により２０００〜３０００人の膜厚の第２の２酸化シ
リコン層１８を付着形成する。
これ以降の引き出し電極の形成工程までは、従来の製造
方法と同じである。
方法と同じである。
以上説明したように本発明は、同一の半導体基板にＬＤ
Ｄ型ＭＯＳ電界効果トランジスタとバイポーラ１−ラン
ジスタとをＸむ半導体装置の製造方法において、ゲー）
・酸ｆヒ前に形成した熱酸［ヒによる２酸化シリコン層
をバイポーラ１〜ランジスタのベース形成予定領域上に
残しておくことにより、この領域ではゲート酸化酸化を
することによりゲート酸化膜の膜厚が加算された膜厚の
２酸化シリコン層が形成されることになる。
Ｄ型ＭＯＳ電界効果トランジスタとバイポーラ１−ラン
ジスタとをＸむ半導体装置の製造方法において、ゲー）
・酸ｆヒ前に形成した熱酸［ヒによる２酸化シリコン層
をバイポーラ１〜ランジスタのベース形成予定領域上に
残しておくことにより、この領域ではゲート酸化酸化を
することによりゲート酸化膜の膜厚が加算された膜厚の
２酸化シリコン層が形成されることになる。
このため、非等方性エツチングによりサイドウオールを
形成するとき、バイポーラ１〜ランジスタのベース形成
予定領域のシリコン表面が直接エツチングに晒されるこ
とは避けられる。
形成するとき、バイポーラ１〜ランジスタのベース形成
予定領域のシリコン表面が直接エツチングに晒されるこ
とは避けられる。
このことから、バイポーラトランジスタのエミッタ・ベ
ース間のシリコン表面におけるリーク電流の増加による
電気特性の劣化を防止することが出来る。
ース間のシリコン表面におけるリーク電流の増加による
電気特性の劣化を防止することが出来る。
また、本発明の半導体装置の製造方法は、半ミダ体装置
の高集情化がさらに進みゲート酸化膜がさらに薄膜化し
た場合にも、十分対応することが可能となる。
の高集情化がさらに進みゲート酸化膜がさらに薄膜化し
た場合にも、十分対応することが可能となる。
第１図（ａ）〜（ｅ＞は本発明の第１の実施例の工程１
ｔｌｌｔ Ｉｌｉ面図、第２図（ａ）〜（ｃ）は本発明
σ）第２の実施例の二［程順断面図、第３図（ａ）〜（
ｉ）は従来技術の工程１１旧断面図である。 １・・・１）を半導体基板、２・・・Ｎ＋を埋込み領域
、３・・・Ｐ゛型埋込み領域、４・・・Ｎ型エピタキシ
ャル領域、５・・・第１の２酸化シリコン層、６・・Ｐ
型ウェル領域、７・・・Ｎ型ウェル領域、８・・・Ｎ４
をコレクタ領域、９・・・窒１ヒシリコン層、１０・・
・素子分離酸化膜、ｌ １，２４．２４ａ、２４ｂ・・
・フォＩ・レジス１〜．１２・・・グーｌ−酸化膜、１
３・・・Ｎ″型多結晶シリコン層、１４・・・シリサイ
ド層、１５・・・低濃度「】型拡散領域、１６・・・低
濃度Ｎ型拡散領域、１７・・・Ｐ型ベース領域、１８・
・・第２の２酸化シリコシ層、１８ａ・・・サイドウオ
ール、１９・・・高濃度Ｎ型拡散領域、２０・・・高濃
度Ｐ型拡散領域、２１・・・ベースコンタクト領域、２
２・・・第２のＮ＋型多結晶シリコン層、２３・・・エ
ミッタ領域、２５・・・第３の２酸化シリコン層、２６
・・・第４の２酸化シリコン層、２７・・・第５の２酸
化シリコン層、２８・・・弓き出し電極。
ｔｌｌｔ Ｉｌｉ面図、第２図（ａ）〜（ｃ）は本発明
σ）第２の実施例の二［程順断面図、第３図（ａ）〜（
ｉ）は従来技術の工程１１旧断面図である。 １・・・１）を半導体基板、２・・・Ｎ＋を埋込み領域
、３・・・Ｐ゛型埋込み領域、４・・・Ｎ型エピタキシ
ャル領域、５・・・第１の２酸化シリコン層、６・・Ｐ
型ウェル領域、７・・・Ｎ型ウェル領域、８・・・Ｎ４
をコレクタ領域、９・・・窒１ヒシリコン層、１０・・
・素子分離酸化膜、ｌ １，２４．２４ａ、２４ｂ・・
・フォＩ・レジス１〜．１２・・・グーｌ−酸化膜、１
３・・・Ｎ″型多結晶シリコン層、１４・・・シリサイ
ド層、１５・・・低濃度「】型拡散領域、１６・・・低
濃度Ｎ型拡散領域、１７・・・Ｐ型ベース領域、１８・
・・第２の２酸化シリコシ層、１８ａ・・・サイドウオ
ール、１９・・・高濃度Ｎ型拡散領域、２０・・・高濃
度Ｐ型拡散領域、２１・・・ベースコンタクト領域、２
２・・・第２のＮ＋型多結晶シリコン層、２３・・・エ
ミッタ領域、２５・・・第３の２酸化シリコン層、２６
・・・第４の２酸化シリコン層、２７・・・第５の２酸
化シリコン層、２８・・・弓き出し電極。
Claims (1)
- 同一の半導体基板にＬＤＤ型ＭＯＳ電界効果トランジ
スタとバイポーラトランジスタとを含む半導体装置の製
造方法において、前記バイポーラトランジスタのベース
形成予定領域上にあらかじめ所定膜厚の熱酸化による２
酸化シリコン層を設けてから前記ＬＤＤ型ＭＯＳ電界効
果トランジスタのゲート酸化膜を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315781A JP3038740B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315781A JP3038740B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175670A true JPH03175670A (ja) | 1991-07-30 |
| JP3038740B2 JP3038740B2 (ja) | 2000-05-08 |
Family
ID=18069478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315781A Expired - Lifetime JP3038740B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038740B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145025A (ja) * | 1991-11-20 | 1993-06-11 | Nec Corp | 半導体装置の製造方法 |
| KR100427570B1 (ko) * | 1997-03-28 | 2004-10-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치및그제조방법 |
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
-
1989
- 1989-12-04 JP JP1315781A patent/JP3038740B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145025A (ja) * | 1991-11-20 | 1993-06-11 | Nec Corp | 半導体装置の製造方法 |
| KR100427570B1 (ko) * | 1997-03-28 | 2004-10-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치및그제조방법 |
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3038740B2 (ja) | 2000-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000188339A (ja) | 半導体装置及びその製造方法 | |
| JP3057436B2 (ja) | 半導体デバイス及びその製造方法 | |
| US6596593B2 (en) | Method of manufacturing semiconductor device employing oxygen implantation | |
| JPH0644572B2 (ja) | 半導体装置の製造方法 | |
| JP2000223670A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH03175670A (ja) | 半導体装置の製造方法 | |
| JPH10256390A (ja) | 半導体装置の製造方法 | |
| JP2897555B2 (ja) | 半導体装置の製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| JP2001250950A (ja) | 半導体装置 | |
| JP2950009B2 (ja) | ＢｉＣＭＯＳ集積回路装置及びその製造方法 | |
| JPH0621369A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JP3226252B2 (ja) | 半導体装置の製造方法 | |
| JP3380069B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2003086810A (ja) | 半導体装置及びその製造方法 | |
| JPH1126766A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JPS6057971A (ja) | 半導体装置の製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| KR100898257B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0521455A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0613472A (ja) | 半導体装置および半導体装置の製造方法 |