JP3307028B2 - 高耐圧トランジスタ及びその製造方法 - Google Patents
高耐圧トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本願の発明は、通常の電界効果ト
ランジスタよりも高いドレイン耐圧を有する高耐圧トラ
ンジスタ及びその製造方法に関するものである。
ランジスタよりも高いドレイン耐圧を有する高耐圧トラ
ンジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの高電圧駆動用出力バッファ等に
は、高耐圧トランジスタが用いられている。図３は、こ
の様な高耐圧トランジスタの製造方法の一従来例を示し
ている。この一従来例では、図３（ａ）に示す様に、Ｎ
型のＳｉ基板１１の表面にＳｉＯ2 膜１２を選択的に形
成して素子分離領域を区画し、素子活性領域の表面に犠
牲酸化膜としてのＳｉＯ2 膜１３を形成する。
は、高耐圧トランジスタが用いられている。図３は、こ
の様な高耐圧トランジスタの製造方法の一従来例を示し
ている。この一従来例では、図３（ａ）に示す様に、Ｎ
型のＳｉ基板１１の表面にＳｉＯ2 膜１２を選択的に形
成して素子分離領域を区画し、素子活性領域の表面に犠
牲酸化膜としてのＳｉＯ2 膜１３を形成する。
【０００３】その後、高耐圧トランジスタを形成すべき
領域上に開口１４ａを有するレジスト１４をパターニン
グし、このレジスト１４をマスクにしてＰ型の不純物を
Ｓｉ基板１１にイオン注入して、Ｐウェル１５を形成す
る。
領域上に開口１４ａを有するレジスト１４をパターニン
グし、このレジスト１４をマスクにしてＰ型の不純物を
Ｓｉ基板１１にイオン注入して、Ｐウェル１５を形成す
る。
【０００４】次に、図３（ｂ）に示す様に、ＳｉＯ2 膜
１３を除去した後、ゲート酸化膜としてのＳｉＯ2 膜１
６を素子活性領域の表面に形成する。そして、多結晶Ｓ
ｉ膜１７でゲート電極を形成した後、形成すべき高耐圧
トランジスタのソース側の素子活性領域上に開口２１ａ
を有するレジスト２１をパターニングする。その後、レ
ジスト２１、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１２をマ
スクにしてＮ型の不純物をＳｉ基板１１にイオン注入し
て、Ｐウェル１５中にＮ- 拡散層２２を形成する。
１３を除去した後、ゲート酸化膜としてのＳｉＯ2 膜１
６を素子活性領域の表面に形成する。そして、多結晶Ｓ
ｉ膜１７でゲート電極を形成した後、形成すべき高耐圧
トランジスタのソース側の素子活性領域上に開口２１ａ
を有するレジスト２１をパターニングする。その後、レ
ジスト２１、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１２をマ
スクにしてＮ型の不純物をＳｉ基板１１にイオン注入し
て、Ｐウェル１５中にＮ- 拡散層２２を形成する。
【０００５】次に、図３（ｃ）に示す様に、形成すべき
高耐圧トランジスタのドレイン側の素子活性領域上に開
口２３ａを有するレジスト２３をパターニングし、この
レジスト２３、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１２を
マスクにしてＮ型の不純物をＳｉ基板１１にイオン注入
して、Ｐウェル１５中にＮ- 拡散層２４を形成する。
高耐圧トランジスタのドレイン側の素子活性領域上に開
口２３ａを有するレジスト２３をパターニングし、この
レジスト２３、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１２を
マスクにしてＮ型の不純物をＳｉ基板１１にイオン注入
して、Ｐウェル１５中にＮ- 拡散層２４を形成する。
【０００６】次に、図３（ｄ）に示す様に、ＳｉＯ2 膜
２５で多結晶Ｓｉ膜１７の側壁を形成する。そして、形
成すべき高耐圧トランジスタのソース及びドレイン上に
開口２６ａを有するレジスト２６をパターニングし、こ
のレジスト２６、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１
２、２５をマスクにしてＮ型の不純物をＳｉ基板１１に
イオン注入して、ソース及びドレインとしてのＮ+ 拡散
層２７をＰウェル１５中に形成する。
２５で多結晶Ｓｉ膜１７の側壁を形成する。そして、形
成すべき高耐圧トランジスタのソース及びドレイン上に
開口２６ａを有するレジスト２６をパターニングし、こ
のレジスト２６、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１
２、２５をマスクにしてＮ型の不純物をＳｉ基板１１に
イオン注入して、ソース及びドレインとしてのＮ+ 拡散
層２７をＰウェル１５中に形成する。
【０００７】次に、図３（ｅ）に示す様に、層間絶縁膜
３１、コンタクト孔３２及び配線３３を形成して、ドレ
インとしてのＮ+ 拡散層２７とチャネル領域との間のＮ
- 拡散層２４において空乏層を伸ばすオフセット構造の
高耐圧トランジスタ３４を完成させる。従って、この高
耐圧トランジスタ３４では、Ｎ- 拡散層２４及びＰウェ
ル１５の不純物濃度によってドレイン耐圧が決定されて
いた。
３１、コンタクト孔３２及び配線３３を形成して、ドレ
インとしてのＮ+ 拡散層２７とチャネル領域との間のＮ
- 拡散層２４において空乏層を伸ばすオフセット構造の
高耐圧トランジスタ３４を完成させる。従って、この高
耐圧トランジスタ３４では、Ｎ- 拡散層２４及びＰウェ
ル１５の不純物濃度によってドレイン耐圧が決定されて
いた。
【０００８】
【発明が解決しようとする課題】ところで、ＬＳＩの高
集積化、多機能化のために、上述の高耐圧トランジスタ
３４と論理ＬＳＩ等とを１チップ化つまり複合化するこ
とが考えられている。しかし、特に、最小設計基準が
０．３５μｍという微細な論理ＣＭＯＳ−ＬＳＩとの複
合化には、以下の様な問題がある。
集積化、多機能化のために、上述の高耐圧トランジスタ
３４と論理ＬＳＩ等とを１チップ化つまり複合化するこ
とが考えられている。しかし、特に、最小設計基準が
０．３５μｍという微細な論理ＣＭＯＳ−ＬＳＩとの複
合化には、以下の様な問題がある。
【０００９】まず、論理ＣＭＯＳ−ＬＳＩでは、短チャ
ネル効果の抑制等のために、一般に微細化に伴ってウェ
ルの不純物濃度を高くするのに対して、高耐圧トランジ
スタ３４では、図４（ａ）に示す様に、ドレイン耐圧と
して例えば２０Ｖ以上を確保するためには、Ｐウェル１
５の不純物濃度が４×１０16ｃｍ-3以下である必要があ
る。このため、製造工程の短縮を考慮して、高耐圧トラ
ンジスタ３４のＰウェル１５を論理ＣＭＯＳ−ＬＳＩの
ウェルと共通にすると、高耐圧トランジスタ３４のドレ
イン耐圧を高く保つことができなくなる。
ネル効果の抑制等のために、一般に微細化に伴ってウェ
ルの不純物濃度を高くするのに対して、高耐圧トランジ
スタ３４では、図４（ａ）に示す様に、ドレイン耐圧と
して例えば２０Ｖ以上を確保するためには、Ｐウェル１
５の不純物濃度が４×１０16ｃｍ-3以下である必要があ
る。このため、製造工程の短縮を考慮して、高耐圧トラ
ンジスタ３４のＰウェル１５を論理ＣＭＯＳ−ＬＳＩの
ウェルと共通にすると、高耐圧トランジスタ３４のドレ
イン耐圧を高く保つことができなくなる。
【００１０】逆に、高耐圧トランジスタ３４のドレイン
耐圧を高く保つために、高耐圧トランジスタ３４のＰウ
ェル１５を論理ＣＭＯＳ−ＬＳＩのウェルと別個にする
と、これらのウェルの不純物濃度が互いに異なるので、
高耐圧トランジスタ３４を通常耐圧トランジスタとは別
個に設計及び形成する必要がある。従って、従来の高耐
圧トランジスタ３４では、通常耐圧トランジスタとの１
チップ化つまり複合化を容易には行うことができなかっ
た。
耐圧を高く保つために、高耐圧トランジスタ３４のＰウ
ェル１５を論理ＣＭＯＳ−ＬＳＩのウェルと別個にする
と、これらのウェルの不純物濃度が互いに異なるので、
高耐圧トランジスタ３４を通常耐圧トランジスタとは別
個に設計及び形成する必要がある。従って、従来の高耐
圧トランジスタ３４では、通常耐圧トランジスタとの１
チップ化つまり複合化を容易には行うことができなかっ
た。
【００１１】
【課題を解決するための手段】請求項１の高耐圧トラン
ジスタ４６は、第１のウェル３６中にＭＩＳ型電界効果
トランジスタ４４が形成されており、前記第１のウェル
３６よりも不純物濃度の低い第２のウェル４１中に接合
型電界効果トランジスタ４５が形成されており、前記Ｍ
ＩＳ型電界効果トランジスタ４４のドレイン２７と前記
接合型電界効果トランジスタ４５のソース２７とが電気
的に接続されていることを特徴としている。
ジスタ４６は、第１のウェル３６中にＭＩＳ型電界効果
トランジスタ４４が形成されており、前記第１のウェル
３６よりも不純物濃度の低い第２のウェル４１中に接合
型電界効果トランジスタ４５が形成されており、前記Ｍ
ＩＳ型電界効果トランジスタ４４のドレイン２７と前記
接合型電界効果トランジスタ４５のソース２７とが電気
的に接続されていることを特徴としている。
【００１２】請求項２の高耐圧トランジスタ４６の製造
方法は、第１のウェル３６中にＭＩＳ型電界効果トラン
ジスタ４４を形成する工程と、前記第１のウェル３６よ
りも不純物濃度の低い第２のウェル４１中に接合型電界
効果トランジスタ４５を形成する工程と、前記ＭＩＳ型
電界効果トランジスタ４４のドレイン２７と前記接合型
電界効果トランジスタ４５のソース２７とを電気的に接
続する工程とを有することを特徴としている。
方法は、第１のウェル３６中にＭＩＳ型電界効果トラン
ジスタ４４を形成する工程と、前記第１のウェル３６よ
りも不純物濃度の低い第２のウェル４１中に接合型電界
効果トランジスタ４５を形成する工程と、前記ＭＩＳ型
電界効果トランジスタ４４のドレイン２７と前記接合型
電界効果トランジスタ４５のソース２７とを電気的に接
続する工程とを有することを特徴としている。
【００１３】
【作用】本願の発明による高耐圧トランジスタ４６及び
その製造方法では、第２のウェル４１の不純物濃度が第
１のウェル３６の不純物濃度よりも低いので、接合型電
界効果トランジスタ４５のドレイン耐圧によって決定さ
れる高耐圧トランジスタ４６のドレイン耐圧が高く、ま
た、第２のウェル４１に印加する電圧によって、高耐圧
トランジスタ４６のドレイン耐圧を更に自由に設定する
ことができる。
その製造方法では、第２のウェル４１の不純物濃度が第
１のウェル３６の不純物濃度よりも低いので、接合型電
界効果トランジスタ４５のドレイン耐圧によって決定さ
れる高耐圧トランジスタ４６のドレイン耐圧が高く、ま
た、第２のウェル４１に印加する電圧によって、高耐圧
トランジスタ４６のドレイン耐圧を更に自由に設定する
ことができる。
【００１４】一方、接合型電界効果トランジスタ４５に
おけるドレイン２７のピンチオフ電圧を通常耐圧のＭＩ
Ｓ型電界効果トランジスタにおけるソース・ドレイン耐
圧以下に設定することによって、高耐圧トランジスタ４
６を構成するＭＩＳ型電界効果トランジスタ４４とし
て、通常耐圧のＭＩＳ型電界効果トランジスタを用いる
ことができる。このため、高耐圧のＭＩＳ型電界効果ト
ランジスタを通常耐圧のＭＩＳ型電界効果トランジスタ
とは別個に設計及び形成する必要がない。
おけるドレイン２７のピンチオフ電圧を通常耐圧のＭＩ
Ｓ型電界効果トランジスタにおけるソース・ドレイン耐
圧以下に設定することによって、高耐圧トランジスタ４
６を構成するＭＩＳ型電界効果トランジスタ４４とし
て、通常耐圧のＭＩＳ型電界効果トランジスタを用いる
ことができる。このため、高耐圧のＭＩＳ型電界効果ト
ランジスタを通常耐圧のＭＩＳ型電界効果トランジスタ
とは別個に設計及び形成する必要がない。
【００１５】
【実施例】以下、Ｎチャネル高耐圧トランジスタに適用
した本願の発明の一実施例を、図１、２を参照しながら
説明する。なお、図３に示した一従来例と対応する構成
部分には、同一の符号を付してある。
した本願の発明の一実施例を、図１、２を参照しながら
説明する。なお、図３に示した一従来例と対応する構成
部分には、同一の符号を付してある。
【００１６】本実施例では、図１（ａ）に示す様に、Ｎ
型のＳｉ基板１１の表面に膜厚が４００ｎｍのＳｉＯ2
膜１２をＬＯＣＯＳ法で選択的に形成して素子分離領域
を区画し、素子活性領域の表面に犠牲酸化膜としてのＳ
ｉＯ2 膜１３を形成する。その後、高耐圧トランジスタ
の一部としてのＭＯＳ型電界効果トランジスタを形成す
べき素子活性領域上に開口３５ａを有するレジスト３５
をパターニングし、このレジスト３５をマスクにしてＰ
型の不純物をＳｉ基板１１にイオン注入して、不純物濃
度の最高値が８×１０16ｃｍ-3であるＰウェル３６を形
成する。
型のＳｉ基板１１の表面に膜厚が４００ｎｍのＳｉＯ2
膜１２をＬＯＣＯＳ法で選択的に形成して素子分離領域
を区画し、素子活性領域の表面に犠牲酸化膜としてのＳ
ｉＯ2 膜１３を形成する。その後、高耐圧トランジスタ
の一部としてのＭＯＳ型電界効果トランジスタを形成す
べき素子活性領域上に開口３５ａを有するレジスト３５
をパターニングし、このレジスト３５をマスクにしてＰ
型の不純物をＳｉ基板１１にイオン注入して、不純物濃
度の最高値が８×１０16ｃｍ-3であるＰウェル３６を形
成する。
【００１７】次に、図１（ｂ）に示す様に、高耐圧トラ
ンジスタの一部としての接合型電界効果トランジスタを
形成すべき素子活性領域上に開口３７ａを有するレジス
ト３７をパターニングし、このレジスト３７をマスクに
してＰ型の不純物をＳｉ基板１１にイオン注入して、不
純物濃度の最高値が４×１０16ｃｍ-3であるＰウェル４
１を形成する。
ンジスタの一部としての接合型電界効果トランジスタを
形成すべき素子活性領域上に開口３７ａを有するレジス
ト３７をパターニングし、このレジスト３７をマスクに
してＰ型の不純物をＳｉ基板１１にイオン注入して、不
純物濃度の最高値が４×１０16ｃｍ-3であるＰウェル４
１を形成する。
【００１８】なお、Ｐウェル３６の不純物濃度プロファ
イルは、論理ＣＭＯＳトランジスタ等の通常耐圧トラン
ジスタ用のウェルの不純物濃度プロファイルと同じでよ
く、高耐圧トランジスタ用のウェルの不純物濃度プロフ
ァイルにする必要はない。一方、Ｐウェル４１の不純物
濃度プロファイルは、形成すべき接合型電界効果トラン
ジスタのゲート接合耐圧からドレイン耐圧を設計するた
めに適した不純物濃度プロファイルにする。
イルは、論理ＣＭＯＳトランジスタ等の通常耐圧トラン
ジスタ用のウェルの不純物濃度プロファイルと同じでよ
く、高耐圧トランジスタ用のウェルの不純物濃度プロフ
ァイルにする必要はない。一方、Ｐウェル４１の不純物
濃度プロファイルは、形成すべき接合型電界効果トラン
ジスタのゲート接合耐圧からドレイン耐圧を設計するた
めに適した不純物濃度プロファイルにする。
【００１９】次に、図１（ｃ）に示す様に、ＳｉＯ2 膜
１３を除去した後、ゲート酸化膜としてのＳｉＯ2 膜１
６を素子活性領域の表面に１０ｎｍの膜厚に形成する。
そして、膜厚が２００ｎｍの多結晶Ｓｉ膜１７でゲート
電極を形成した後、形成すべき高耐圧トランジスタの全
領域上に開口４２ａを有するレジスト４２をパターニン
グする。その後、レジスト４２、多結晶Ｓｉ膜１７及び
ＳｉＯ2 膜１２をマスクにしてＮ型の不純物をＳｉ基板
１１にイオン注入して、不純物濃度の最高値が１×１０
17ｃｍ-3であるＮ- 拡散層２２をＰウェル３６、４１中
に形成する。
１３を除去した後、ゲート酸化膜としてのＳｉＯ2 膜１
６を素子活性領域の表面に１０ｎｍの膜厚に形成する。
そして、膜厚が２００ｎｍの多結晶Ｓｉ膜１７でゲート
電極を形成した後、形成すべき高耐圧トランジスタの全
領域上に開口４２ａを有するレジスト４２をパターニン
グする。その後、レジスト４２、多結晶Ｓｉ膜１７及び
ＳｉＯ2 膜１２をマスクにしてＮ型の不純物をＳｉ基板
１１にイオン注入して、不純物濃度の最高値が１×１０
17ｃｍ-3であるＮ- 拡散層２２をＰウェル３６、４１中
に形成する。
【００２０】次に、図１（ｄ）に示す様に、ＣＶＤ法で
堆積させたＳｉＯ2 膜２５をエッチバックして、幅が１
５０ｎｍのＳｉＯ2 膜２５から成る側壁を多結晶Ｓｉ膜
１７に形成する。そして、形成すべき高耐圧トランジス
タを構成するＭＯＳ型電界効果トランジスタ及び接合型
電界効果トランジスタのソース及びドレイン上に開口４
３ａを有するレジスト４３をパターニングする。
堆積させたＳｉＯ2 膜２５をエッチバックして、幅が１
５０ｎｍのＳｉＯ2 膜２５から成る側壁を多結晶Ｓｉ膜
１７に形成する。そして、形成すべき高耐圧トランジス
タを構成するＭＯＳ型電界効果トランジスタ及び接合型
電界効果トランジスタのソース及びドレイン上に開口４
３ａを有するレジスト４３をパターニングする。
【００２１】その後、レジスト４３、多結晶Ｓｉ膜１７
及びＳｉＯ2 膜１２、２５をマスクにしてＮ型の不純物
をＳｉ基板１１にイオン注入して、不純物濃度の最高値
が１×１０21ｃｍ-3であるＮ+ 拡散層２７をソース及び
ドレインとしてＰウェル３６、４１中に形成する。
及びＳｉＯ2 膜１２、２５をマスクにしてＮ型の不純物
をＳｉ基板１１にイオン注入して、不純物濃度の最高値
が１×１０21ｃｍ-3であるＮ+ 拡散層２７をソース及び
ドレインとしてＰウェル３６、４１中に形成する。
【００２２】次に、図１（ｅ）に示す様に、層間絶縁膜
３１、コンタクト孔３２及び配線３３を形成して、図２
にも示す様にＭＯＳ型電界効果トランジスタ４４と接合
型電界効果トランジスタ４５とで構成されている高耐圧
トランジスタ４６を完成させる。
３１、コンタクト孔３２及び配線３３を形成して、図２
にも示す様にＭＯＳ型電界効果トランジスタ４４と接合
型電界効果トランジスタ４５とで構成されている高耐圧
トランジスタ４６を完成させる。
【００２３】本実施例の高耐圧トランジスタ４６では、
接合型電界効果トランジスタ４５のＮ+ 拡散層２７と配
線３３で接続されていないＭＯＳ型電界効果トランジス
タ４４のＮ+ 拡散層２７がソースになっており、ＭＯＳ
型電界効果トランジスタ４４のＮ+ 拡散層２７と配線３
３で接続されていない接合型電界効果トランジスタ４５
のＮ+ 拡散層２７がドレインになっており、このドレイ
ンに例えば２０Ｖの高電圧が印加される。
接合型電界効果トランジスタ４５のＮ+ 拡散層２７と配
線３３で接続されていないＭＯＳ型電界効果トランジス
タ４４のＮ+ 拡散層２７がソースになっており、ＭＯＳ
型電界効果トランジスタ４４のＮ+ 拡散層２７と配線３
３で接続されていない接合型電界効果トランジスタ４５
のＮ+ 拡散層２７がドレインになっており、このドレイ
ンに例えば２０Ｖの高電圧が印加される。
【００２４】しかし、本実施例の高耐圧トランジスタ４
６におけるドレイン耐圧は、接合型電界効果トランジス
タ４５のＮ- 拡散層２２及びＮ+ 拡散層２７の不純物濃
度プロファイルによらず、接合型電界効果トランジスタ
４５のゲート電極になっているＰウェル４１の不純物濃
度プロファイルのみによって、自由に設定することがで
きる。また、Ｐウェル４１に独立に電圧端子を設けれ
ば、Ｐウェル４１の不純物濃度プロファイルにもよら
ず、上述の端子に任意の電圧を印加することによって、
ドレイン耐圧を自由に設定することが可能である。
６におけるドレイン耐圧は、接合型電界効果トランジス
タ４５のＮ- 拡散層２２及びＮ+ 拡散層２７の不純物濃
度プロファイルによらず、接合型電界効果トランジスタ
４５のゲート電極になっているＰウェル４１の不純物濃
度プロファイルのみによって、自由に設定することがで
きる。また、Ｐウェル４１に独立に電圧端子を設けれ
ば、Ｐウェル４１の不純物濃度プロファイルにもよら
ず、上述の端子に任意の電圧を印加することによって、
ドレイン耐圧を自由に設定することが可能である。
【００２５】また、接合型電界効果トランジスタ４５の
ピンチオフ電圧を超えるドレイン電圧はこの接合型電界
効果トランジスタ４５のチャネル領域のうちでドレイン
側の端部に局所的に印加されるので、ＭＯＳ型電界効果
トランジスタ４４には、接合型電界効果トランジスタ４
５のピンチオフ電圧を超える電圧が印加されることはな
い。
ピンチオフ電圧を超えるドレイン電圧はこの接合型電界
効果トランジスタ４５のチャネル領域のうちでドレイン
側の端部に局所的に印加されるので、ＭＯＳ型電界効果
トランジスタ４４には、接合型電界効果トランジスタ４
５のピンチオフ電圧を超える電圧が印加されることはな
い。
【００２６】従って、接合型電界効果トランジスタ４５
におけるドレインのピンチオフ電圧を、例えば１チップ
化する論理ＣＭＯＳトランジスタにおけるソース・ドレ
イン耐圧以下に設定することによって、ＭＯＳ型電界効
果トランジスタ４４として、論理ＣＭＯＳトランジスタ
をそのまま用いることができる。
におけるドレインのピンチオフ電圧を、例えば１チップ
化する論理ＣＭＯＳトランジスタにおけるソース・ドレ
イン耐圧以下に設定することによって、ＭＯＳ型電界効
果トランジスタ４４として、論理ＣＭＯＳトランジスタ
をそのまま用いることができる。
【００２７】例えば、２０Ｖ以上のドレイン耐圧を満足
するためのＰウェル４１の不純物濃度は図４（ａ）から
４×１０16ｃｍ-3であり、そのときのＮ- 拡散層２２の
不純物濃度を１×１０17ｃｍ-3とすると、ピンチオフ電
圧は図４（ｂ）から１０Ｖである。一方、電源電圧が５
ＶのＣＭＯＳトランジスタにおけるソース・ドレイン耐
圧は、１０Ｖ以上である。従って、ＭＯＳ型電界効果ト
ランジスタ４４として、このＣＭＯＳトランジスタをそ
のまま用いることができる。
するためのＰウェル４１の不純物濃度は図４（ａ）から
４×１０16ｃｍ-3であり、そのときのＮ- 拡散層２２の
不純物濃度を１×１０17ｃｍ-3とすると、ピンチオフ電
圧は図４（ｂ）から１０Ｖである。一方、電源電圧が５
ＶのＣＭＯＳトランジスタにおけるソース・ドレイン耐
圧は、１０Ｖ以上である。従って、ＭＯＳ型電界効果ト
ランジスタ４４として、このＣＭＯＳトランジスタをそ
のまま用いることができる。
【００２８】なお、以上の実施例は本願の発明をＮチャ
ネル高耐圧トランジスタに適用したものであるが、本願
の発明はＰチャネル高耐圧トランジスタにも適用するこ
とができる。
ネル高耐圧トランジスタに適用したものであるが、本願
の発明はＰチャネル高耐圧トランジスタにも適用するこ
とができる。
【００２９】
【発明の効果】本願の発明による高耐圧トランジスタ及
びその製造方法では、ドレイン耐圧が高く、また、この
ドレイン耐圧を更に自由に設定することができ、高耐圧
のＭＩＳ型電界効果トランジスタを通常耐圧のＭＩＳ型
電界効果トランジスタとは別個に設計及び形成する必要
がないので、通常耐圧のＭＩＳ型電界効果トランジスタ
との１チップ化つまり複合化を容易に行うことができ
る。
びその製造方法では、ドレイン耐圧が高く、また、この
ドレイン耐圧を更に自由に設定することができ、高耐圧
のＭＩＳ型電界効果トランジスタを通常耐圧のＭＩＳ型
電界効果トランジスタとは別個に設計及び形成する必要
がないので、通常耐圧のＭＩＳ型電界効果トランジスタ
との１チップ化つまり複合化を容易に行うことができ
る。
【図１】本願の発明の一実施例を工程順に示す側断面図
である。
である。
【図２】一実施例の等価回路図である。
【図３】本願の発明の一従来例を工程順に示す側断面図
である。
である。
【図４】（ａ）は不純物濃度とドレイン耐圧との関係を
示すグラフ、（ｂ）は不純物濃度とピンチオフ電圧との
関係を示すグラフである。
示すグラフ、（ｂ）は不純物濃度とピンチオフ電圧との
関係を示すグラフである。
２７ Ｎ+ 拡散層 ３６ Ｐウェル ４１ Ｐウェル ４４ ＭＯＳ型電界効果トランジスタ ４５ 接合型電界効果トランジスタ ４６ 高耐圧トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/06 H01L 21/8232
Claims (2)
- 【請求項１】 第１のウェル中にＭＩＳ型電界効果トラ
ンジスタが形成されており、前記第１のウェルよりも不純物濃度の低い 第２のウェル
中に接合型電界効果トランジスタが形成されており、 前記ＭＩＳ型電界効果トランジスタのドレインと前記接
合型電界効果トランジスタのソースとが電気的に接続さ
れていることを特徴とする高耐圧トランジスタ。 - 【請求項２】 第１のウェル中にＭＩＳ型電界効果トラ
ンジスタを形成する工程と、前記第１のウェルよりも不純物濃度の低い 第２のウェル
中に接合型電界効果トランジスタを形成する工程と、 前記ＭＩＳ型電界効果トランジスタのドレインと前記接
合型電界効果トランジスタのソースとを電気的に接続す
る工程とを有することを特徴とする高耐圧トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27902593A JP3307028B2 (ja) | 1993-10-12 | 1993-10-12 | 高耐圧トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27902593A JP3307028B2 (ja) | 1993-10-12 | 1993-10-12 | 高耐圧トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111290A JPH07111290A (ja) | 1995-04-25 |
| JP3307028B2 true JP3307028B2 (ja) | 2002-07-24 |
Family
ID=17605351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27902593A Expired - Fee Related JP3307028B2 (ja) | 1993-10-12 | 1993-10-12 | 高耐圧トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307028B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030227320A1 (en) * | 2002-06-05 | 2003-12-11 | Intel Corporation | Buffer, buffer operation and method of manufacture |
-
1993
- 1993-10-12 JP JP27902593A patent/JP3307028B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111290A (ja) | 1995-04-25 |
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