JPH08330578A - 電界効果型高耐圧トランジスタ及びその製造方法 - Google Patents
電界効果型高耐圧トランジスタ及びその製造方法Info
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- JPH08330578A JPH08330578A JP15998795A JP15998795A JPH08330578A JP H08330578 A JPH08330578 A JP H08330578A JP 15998795 A JP15998795 A JP 15998795A JP 15998795 A JP15998795 A JP 15998795A JP H08330578 A JPH08330578 A JP H08330578A
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Abstract
(57)【要約】
【目的】 オフセットドレイン領域に起因する寄生抵抗
を小さくして、信頼性及び電流駆動能力の何れもが高い
電界効果型高耐圧トランジスタを提供する。 【構成】 低濃度の不純物領域３５とその上のＳｉＯ2
膜３６とを形成し、ＳｉＯ2 膜３６と一部同士で重畳す
るゲート電極を多結晶Ｓｉ膜４２で形成する。そして、
ＳｉＯ2 膜３６のうちで多結晶Ｓｉ膜４２に覆われてい
ない部分を除去した後に、ドレイン領域としての不純物
領域４５を形成する。このため、ＳｉＯ2膜３６と多結
晶Ｓｉ膜４２とが重畳している長さがオフセットドレイ
ン領域の長さになり、この長さを加工最小幅よりも短く
することができる。
を小さくして、信頼性及び電流駆動能力の何れもが高い
電界効果型高耐圧トランジスタを提供する。 【構成】 低濃度の不純物領域３５とその上のＳｉＯ2
膜３６とを形成し、ＳｉＯ2 膜３６と一部同士で重畳す
るゲート電極を多結晶Ｓｉ膜４２で形成する。そして、
ＳｉＯ2 膜３６のうちで多結晶Ｓｉ膜４２に覆われてい
ない部分を除去した後に、ドレイン領域としての不純物
領域４５を形成する。このため、ＳｉＯ2膜３６と多結
晶Ｓｉ膜４２とが重畳している長さがオフセットドレイ
ン領域の長さになり、この長さを加工最小幅よりも短く
することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、ＬＯＣＯＳオフセ
ットドレイン構造と称されておりオフセットドレイン領
域がフィールド絶縁膜下に設けられている電界効果型高
耐圧トランジスタ及びその製造方法に関するものであ
る。
ットドレイン構造と称されておりオフセットドレイン領
域がフィールド絶縁膜下に設けられている電界効果型高
耐圧トランジスタ及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図５は、ＬＯＣＯＳオフセットドレイン
構造を有するＮＭＯＳ型高耐圧トランジスタの一従来例
であってＣＭＯＳ型半導体装置中に含まれているものを
示している。この一従来例を製造するためには、図６に
示す様に、Ｐ型またはＰウェルを有するＳｉ基板１１の
表面に熱酸化でＳｉＯ2 膜１２を形成し、このＳｉＯ2
膜１２上にＣＶＤ法等でＳｉＮ膜１３を堆積させる。
構造を有するＮＭＯＳ型高耐圧トランジスタの一従来例
であってＣＭＯＳ型半導体装置中に含まれているものを
示している。この一従来例を製造するためには、図６に
示す様に、Ｐ型またはＰウェルを有するＳｉ基板１１の
表面に熱酸化でＳｉＯ2 膜１２を形成し、このＳｉＯ2
膜１２上にＣＶＤ法等でＳｉＮ膜１３を堆積させる。
【０００３】次に、図７（ａ）に示す様に、ＮＭＯＳ型
高耐圧トランジスタのソース領域、ドレイン領域及びチ
ャネル領域を形成すべき部分等を覆い、フィールド領域
及びＮＭＯＳ型高耐圧トランジスタのオフセットドレイ
ン領域を形成すべき部分等の上に開口１４ａを有するパ
ターンのレジスト１４を、フォトリソグラフィ法でＳｉ
Ｎ膜１３上に形成する。そして、レジスト１４をマスク
にして、ＳｉＮ膜１３をエッチングする。
高耐圧トランジスタのソース領域、ドレイン領域及びチ
ャネル領域を形成すべき部分等を覆い、フィールド領域
及びＮＭＯＳ型高耐圧トランジスタのオフセットドレイ
ン領域を形成すべき部分等の上に開口１４ａを有するパ
ターンのレジスト１４を、フォトリソグラフィ法でＳｉ
Ｎ膜１３上に形成する。そして、レジスト１４をマスク
にして、ＳｉＮ膜１３をエッチングする。
【０００４】次に、図７（ｂ）に示す様に、レジスト１
４を除去し、ＮＭＯＳ型高耐圧トランジスタのオフセッ
トドレイン領域を形成すべき部分上にのみ開口を有する
パターンのレジスト（図示せず）をフォトリソグラフィ
法で形成する。そして、このレジストをマスクにしてＳ
ｉ基板１１に不純物をイオン注入して、比較的低濃度の
Ｎ型の不純物領域１５を形成する。
４を除去し、ＮＭＯＳ型高耐圧トランジスタのオフセッ
トドレイン領域を形成すべき部分上にのみ開口を有する
パターンのレジスト（図示せず）をフォトリソグラフィ
法で形成する。そして、このレジストをマスクにしてＳ
ｉ基板１１に不純物をイオン注入して、比較的低濃度の
Ｎ型の不純物領域１５を形成する。
【０００５】その後、レジストを除去し、ＳｉＮ膜１３
を耐酸化マスクにした熱酸化や熱拡散等を行って、Ｓｉ
Ｎ膜１３が設けられていない部分に膜厚が５００ｎｍ程
度のＳｉＯ2 膜１６を形成すると共に不純物領域１５中
の不純物を活性化させる。そして、エッチング等によっ
てＳｉＮ膜１３を除去する。
を耐酸化マスクにした熱酸化や熱拡散等を行って、Ｓｉ
Ｎ膜１３が設けられていない部分に膜厚が５００ｎｍ程
度のＳｉＯ2 膜１６を形成すると共に不純物領域１５中
の不純物を活性化させる。そして、エッチング等によっ
てＳｉＮ膜１３を除去する。
【０００６】次に、図８（ａ）に示す様に、ＳｉＯ2 膜
１６及び必要な場合はＰＭＯＳ型トランジスタの形成領
域を覆うレジスト（図示せず）をマスクにして、閾値電
圧調整用の不純物１７をＳｉ基板１１の表面近傍にイオ
ン注入する。そして、ＳｉＯ2 膜１２を除去した後、Ｓ
ｉＯ2 膜１６に囲まれているＳｉ基板１１の表面にゲー
ト酸化膜としてのＳｉＯ2 膜２１を形成する。
１６及び必要な場合はＰＭＯＳ型トランジスタの形成領
域を覆うレジスト（図示せず）をマスクにして、閾値電
圧調整用の不純物１７をＳｉ基板１１の表面近傍にイオ
ン注入する。そして、ＳｉＯ2 膜１２を除去した後、Ｓ
ｉＯ2 膜１６に囲まれているＳｉ基板１１の表面にゲー
ト酸化膜としてのＳｉＯ2 膜２１を形成する。
【０００７】その後、ＣＶＤ法で多結晶Ｓｉ膜２２を堆
積させ、フォトリソグラフィ法によって多結晶Ｓｉ膜２
２上でレジスト（図示せず）をゲート電極のパターンに
加工し、このレジストをマスクにして多結晶Ｓｉ膜２２
をエッチングする。この時、不純物領域１５上のＳｉＯ
2 膜１６と多結晶Ｓｉ膜２２とを、それらの一部同士で
重畳させる。
積させ、フォトリソグラフィ法によって多結晶Ｓｉ膜２
２上でレジスト（図示せず）をゲート電極のパターンに
加工し、このレジストをマスクにして多結晶Ｓｉ膜２２
をエッチングする。この時、不純物領域１５上のＳｉＯ
2 膜１６と多結晶Ｓｉ膜２２とを、それらの一部同士で
重畳させる。
【０００８】次に、図８（ｂ）に示す様に、ＰＭＯＳ型
トランジスタの形成領域を覆うパターンにリソグラフィ
法でレジスト２３を加工する。そして、このレジスト２
３と多結晶Ｓｉ膜２２とＳｉＯ2 膜１６とをマスクにし
てＳｉ基板１１に不純物をイオン注入して、ソース領域
及びドレイン領域である高濃度のＮ型の不純物領域２
４、２５を形成する。その後、レジスト２３を除去すれ
ば、図５に示したこの一従来例が形成される。
トランジスタの形成領域を覆うパターンにリソグラフィ
法でレジスト２３を加工する。そして、このレジスト２
３と多結晶Ｓｉ膜２２とＳｉＯ2 膜１６とをマスクにし
てＳｉ基板１１に不純物をイオン注入して、ソース領域
及びドレイン領域である高濃度のＮ型の不純物領域２
４、２５を形成する。その後、レジスト２３を除去すれ
ば、図５に示したこの一従来例が形成される。
【０００９】以上の様にして製造した一従来例では、ド
レイン領域である不純物領域２５からの空乏層が比較的
低濃度の不純物領域１５で伸びるので、この不純物領域
１５がチャネル領域のうちでドレイン領域側の端部にお
ける電界を緩和してドレイン耐圧を向上させるためのオ
フセットドレイン領域になっている。
レイン領域である不純物領域２５からの空乏層が比較的
低濃度の不純物領域１５で伸びるので、この不純物領域
１５がチャネル領域のうちでドレイン領域側の端部にお
ける電界を緩和してドレイン耐圧を向上させるためのオ
フセットドレイン領域になっている。
【００１０】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図７（ａ）からも明らかな様に、レジスト１
４をパターニングして不純物領域１５の範囲を定めてい
るので、低濃度の不純物領域１５の長さをフォトリソグ
ラフィの限界に起因する加工最小幅よりも短くすること
ができない。従って、この一従来例では、不純物領域１
５に起因する寄生抵抗が大きく、高い電流駆動能力を得
ることが困難であった。
来例では、図７（ａ）からも明らかな様に、レジスト１
４をパターニングして不純物領域１５の範囲を定めてい
るので、低濃度の不純物領域１５の長さをフォトリソグ
ラフィの限界に起因する加工最小幅よりも短くすること
ができない。従って、この一従来例では、不純物領域１
５に起因する寄生抵抗が大きく、高い電流駆動能力を得
ることが困難であった。
【００１１】
【課題を解決するための手段】請求項１の電界効果型高
耐圧トランジスタは、オフセットドレイン領域とこのオ
フセットドレイン領域上のフィールド絶縁膜とが半導体
基板に設けられており、前記フィールド絶縁膜をゲート
電極の一部が覆っており、前記フィールド絶縁膜及び前
記ゲート電極の側方の前記半導体基板にドレイン領域が
設けられていることを特徴としている。
耐圧トランジスタは、オフセットドレイン領域とこのオ
フセットドレイン領域上のフィールド絶縁膜とが半導体
基板に設けられており、前記フィールド絶縁膜をゲート
電極の一部が覆っており、前記フィールド絶縁膜及び前
記ゲート電極の側方の前記半導体基板にドレイン領域が
設けられていることを特徴としている。
【００１２】請求項２の電界効果型高耐圧トランジスタ
の製造方法は、オフセットドレイン領域とこのオフセッ
トドレイン領域上のフィールド絶縁膜とを半導体基板に
形成する工程と、前記フィールド絶縁膜と一部同士で重
畳するゲート電極を前記半導体基板上に形成する工程
と、前記フィールド絶縁膜のうちで前記ゲート電極に覆
われていない部分を除去する工程と、前記除去の後に、
前記ゲート電極をマスクにして前記半導体基板にドレイ
ン領域を形成する工程とを具備することを特徴としてい
る。
の製造方法は、オフセットドレイン領域とこのオフセッ
トドレイン領域上のフィールド絶縁膜とを半導体基板に
形成する工程と、前記フィールド絶縁膜と一部同士で重
畳するゲート電極を前記半導体基板上に形成する工程
と、前記フィールド絶縁膜のうちで前記ゲート電極に覆
われていない部分を除去する工程と、前記除去の後に、
前記ゲート電極をマスクにして前記半導体基板にドレイ
ン領域を形成する工程とを具備することを特徴としてい
る。
【００１３】
【作用】本願の発明による電界効果型高耐圧トランジス
タ及びその製造方法では、フィールド絶縁膜とゲート電
極とが重畳している長さをオフセットドレイン領域の長
さにしている。
タ及びその製造方法では、フィールド絶縁膜とゲート電
極とが重畳している長さをオフセットドレイン領域の長
さにしている。
【００１４】従って、フィールド絶縁膜を当初は加工最
小幅以上の幅で形成しても、加工最小幅よりも短い長さ
でゲート電極をフィールド絶縁膜に重畳させれば、フィ
ールド絶縁膜のうちでゲート電極に覆われていない部分
をその後に除去することによって、オフセットドレイン
領域の長さを加工最小幅よりも短くすることができる。
小幅以上の幅で形成しても、加工最小幅よりも短い長さ
でゲート電極をフィールド絶縁膜に重畳させれば、フィ
ールド絶縁膜のうちでゲート電極に覆われていない部分
をその後に除去することによって、オフセットドレイン
領域の長さを加工最小幅よりも短くすることができる。
【００１５】
【実施例】以下、ＣＭＯＳ型半導体装置中に含まれてい
るＮＭＯＳ型高耐圧トランジスタに適用した本願の発明
の一実施例を、図１〜４を参照しながら説明する。図１
が、本実施例のＮＭＯＳ型高耐圧トランジスタを示して
いる。本実施例を製造するためには、図２に示す様に、
Ｐ型またはＰウェルを有するＳｉ基板３１の表面に熱酸
化でＳｉＯ2 膜３２を形成し、このＳｉＯ2 膜３２上に
ＣＶＤ法等でＳｉＮ膜３３を堆積させる。
るＮＭＯＳ型高耐圧トランジスタに適用した本願の発明
の一実施例を、図１〜４を参照しながら説明する。図１
が、本実施例のＮＭＯＳ型高耐圧トランジスタを示して
いる。本実施例を製造するためには、図２に示す様に、
Ｐ型またはＰウェルを有するＳｉ基板３１の表面に熱酸
化でＳｉＯ2 膜３２を形成し、このＳｉＯ2 膜３２上に
ＣＶＤ法等でＳｉＮ膜３３を堆積させる。
【００１６】次に、図３（ａ）に示す様に、上述の一従
来例におけるレジスト１４と同じパターンのレジスト３
４をフォトリソグラフィ法でＳｉＮ膜３３上に形成し、
このレジスト３４をマスクにしてＳｉＮ膜３３をエッチ
ングする。
来例におけるレジスト１４と同じパターンのレジスト３
４をフォトリソグラフィ法でＳｉＮ膜３３上に形成し、
このレジスト３４をマスクにしてＳｉＮ膜３３をエッチ
ングする。
【００１７】次に、図３（ｂ）に示す様に、レジスト３
４を除去し、ＮＭＯＳ型高耐圧トランジスタのドレイン
領域を形成すべき部分及びその近傍の部分上にのみ開口
を有するパターンのレジスト（図示せず）をフォトリソ
グラフィ法で形成する。そして、このレジストをマスク
にして不純物をＳｉ基板３１にイオン注入して、比較的
低濃度のＮ型の不純物領域３５を形成する。
４を除去し、ＮＭＯＳ型高耐圧トランジスタのドレイン
領域を形成すべき部分及びその近傍の部分上にのみ開口
を有するパターンのレジスト（図示せず）をフォトリソ
グラフィ法で形成する。そして、このレジストをマスク
にして不純物をＳｉ基板３１にイオン注入して、比較的
低濃度のＮ型の不純物領域３５を形成する。
【００１８】その後、レジストを除去し、ＳｉＮ膜３３
を耐酸化マスクにした熱酸化や熱拡散等を行って、Ｓｉ
Ｎ膜３３が設けられていない部分に膜厚が５００ｎｍ程
度のＳｉＯ2 膜３６を形成すると共に不純物領域３５中
の不純物を活性化させる。そして、エッチング等によっ
てＳｉＮ膜３３を除去する。
を耐酸化マスクにした熱酸化や熱拡散等を行って、Ｓｉ
Ｎ膜３３が設けられていない部分に膜厚が５００ｎｍ程
度のＳｉＯ2 膜３６を形成すると共に不純物領域３５中
の不純物を活性化させる。そして、エッチング等によっ
てＳｉＮ膜３３を除去する。
【００１９】次に、図４（ａ）に示す様に、ＳｉＯ2 膜
３６及び必要な場合はＰＭＯＳ型トランジスタの形成領
域を覆うレジスト（図示せず）をマスクにして、閾値電
圧調整用の不純物３７をＳｉ基板３１の表面近傍にイオ
ン注入する。そして、ＳｉＯ2 膜３２を除去した後、Ｓ
ｉＯ2 膜３６に囲まれているＳｉ基板３１の表面にゲー
ト酸化膜としてのＳｉＯ2 膜４１を形成する。
３６及び必要な場合はＰＭＯＳ型トランジスタの形成領
域を覆うレジスト（図示せず）をマスクにして、閾値電
圧調整用の不純物３７をＳｉ基板３１の表面近傍にイオ
ン注入する。そして、ＳｉＯ2 膜３２を除去した後、Ｓ
ｉＯ2 膜３６に囲まれているＳｉ基板３１の表面にゲー
ト酸化膜としてのＳｉＯ2 膜４１を形成する。
【００２０】その後、ＣＶＤ法で多結晶Ｓｉ膜４２を堆
積させ、フォトリソグラフィ法によって多結晶Ｓｉ膜４
２上でレジスト（図示せず）をゲート電極のパターンに
加工し、このレジストをマスクにして多結晶Ｓｉ膜４２
をエッチングする。この時、不純物領域３５上のＳｉＯ
2 膜３６と多結晶Ｓｉ膜４２とを、それらの一部同士で
重畳させる。
積させ、フォトリソグラフィ法によって多結晶Ｓｉ膜４
２上でレジスト（図示せず）をゲート電極のパターンに
加工し、このレジストをマスクにして多結晶Ｓｉ膜４２
をエッチングする。この時、不純物領域３５上のＳｉＯ
2 膜３６と多結晶Ｓｉ膜４２とを、それらの一部同士で
重畳させる。
【００２１】次に、図４（ｂ）に示す様に、ＮＭＯＳ型
高耐圧トランジスタの形成領域上にのみ開口４３ａを有
するパターンにリソグラフィ法でレジスト４３を加工
し、このレジスト４３と多結晶Ｓｉ膜４２とをマスクに
してＳｉＯ2 膜３６をエッチングする。
高耐圧トランジスタの形成領域上にのみ開口４３ａを有
するパターンにリソグラフィ法でレジスト４３を加工
し、このレジスト４３と多結晶Ｓｉ膜４２とをマスクに
してＳｉＯ2 膜３６をエッチングする。
【００２２】そして、レジスト４３と多結晶Ｓｉ膜４２
とをマスクにしてＳｉ基板３１に不純物をイオン注入し
て、ソース領域及びドレイン領域である高濃度のＮ型の
不純物領域４４、４５を形成する。その後、レジスト４
３を除去すれば、図１に示した本実施例が形成される。
とをマスクにしてＳｉ基板３１に不純物をイオン注入し
て、ソース領域及びドレイン領域である高濃度のＮ型の
不純物領域４４、４５を形成する。その後、レジスト４
３を除去すれば、図１に示した本実施例が形成される。
【００２３】以上の様にして製造した本実施例では、図
１からも明らかな様に、ＳｉＯ2 膜３６と多結晶Ｓｉ膜
４２とを重畳させた長さがオフセットドレイン領域の長
さになっているが、この重畳の長さは加工最小幅よりも
短くすることが可能である。従って、不純物領域３５に
よってドレイン耐圧を高くしつつ不純物領域３５に起因
する寄生抵抗を小さくして、信頼性及び電流駆動能力の
何れもを高くすることができる。
１からも明らかな様に、ＳｉＯ2 膜３６と多結晶Ｓｉ膜
４２とを重畳させた長さがオフセットドレイン領域の長
さになっているが、この重畳の長さは加工最小幅よりも
短くすることが可能である。従って、不純物領域３５に
よってドレイン耐圧を高くしつつ不純物領域３５に起因
する寄生抵抗を小さくして、信頼性及び電流駆動能力の
何れもを高くすることができる。
【００２４】なお、以上の実施例では、上述の様に、図
４（ｂ）の工程で、ＳｉＯ2 膜３６を選択的にエッチン
グし、Ｓｉ基板３１のうちでこのエッチングによって表
面が露出した部分に、ドレイン領域としての不純物領域
４５を形成している。
４（ｂ）の工程で、ＳｉＯ2 膜３６を選択的にエッチン
グし、Ｓｉ基板３１のうちでこのエッチングによって表
面が露出した部分に、ドレイン領域としての不純物領域
４５を形成している。
【００２５】従って、本実施例では、図３（ａ）の工程
で形成したレジスト３４のパターンを、既述の一従来例
における図７（ａ）の工程で形成したレジスト１４のパ
ターンと同じにしているが、この一従来例におけるドレ
イン領域としての不純物領域２５を形成するための素子
活性領域に対応するパターン部をレジスト３４に必ずし
も設ける必要はない。
で形成したレジスト３４のパターンを、既述の一従来例
における図７（ａ）の工程で形成したレジスト１４のパ
ターンと同じにしているが、この一従来例におけるドレ
イン領域としての不純物領域２５を形成するための素子
活性領域に対応するパターン部をレジスト３４に必ずし
も設ける必要はない。
【００２６】
【発明の効果】本願の発明による電界効果型高耐圧トラ
ンジスタ及びその製造方法では、オフセットドレイン領
域の長さを加工最小幅よりも短くすることができるの
で、オフセットドレイン領域によってドレイン耐圧を高
くしつつオフセットドレイン領域に起因する寄生抵抗を
小さくすることができる。従って、信頼性及び電流駆動
能力の何れもが高い電界効果型高耐圧トランジスタを提
供することができる。
ンジスタ及びその製造方法では、オフセットドレイン領
域の長さを加工最小幅よりも短くすることができるの
で、オフセットドレイン領域によってドレイン耐圧を高
くしつつオフセットドレイン領域に起因する寄生抵抗を
小さくすることができる。従って、信頼性及び電流駆動
能力の何れもが高い電界効果型高耐圧トランジスタを提
供することができる。
【図１】本願の発明の一実施例によるＮＭＯＳ型高耐圧
トランジスタの側断面図である。
トランジスタの側断面図である。
【図２】一実施例の最初の工程を示す側断面図である。
【図３】図２に続く工程を順次に示す側断面図である。
【図４】図３に続く工程を順次に示す側断面図である。
【図５】本願の発明の一従来例によるＮＭＯＳ型高耐圧
トランジスタの側断面図である。
トランジスタの側断面図である。
【図６】一従来例の最初の工程を示す側断面図である。
【図７】図６に続く工程を順次に示す側断面図である。
【図８】図７に続く工程を順次に示す側断面図である。
３１ Ｓｉ基板 ３５ 不純物領域 ３６ ＳｉＯ2 膜 ４２ 多結晶Ｓｉ膜 ４５ 不純物領域
Claims (2)
- 【請求項１】 オフセットドレイン領域とこのオフセッ
トドレイン領域上のフィールド絶縁膜とが半導体基板に
設けられており、 前記フィールド絶縁膜をゲート電極の一部が覆ってお
り、 前記フィールド絶縁膜及び前記ゲート電極の側方の前記
半導体基板にドレイン領域が設けられていることを特徴
とする電界効果型高耐圧トランジスタ。 - 【請求項２】 オフセットドレイン領域とこのオフセッ
トドレイン領域上のフィールド絶縁膜とを半導体基板に
形成する工程と、 前記フィールド絶縁膜と一部同士で重畳するゲート電極
を前記半導体基板上に形成する工程と、 前記フィールド絶縁膜のうちで前記ゲート電極に覆われ
ていない部分を除去する工程と、 前記除去の後に、前記ゲート電極をマスクにして前記半
導体基板にドレイン領域を形成する工程とを具備するこ
とを特徴とする電界効果型高耐圧トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15998795A JPH08330578A (ja) | 1995-06-02 | 1995-06-02 | 電界効果型高耐圧トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15998795A JPH08330578A (ja) | 1995-06-02 | 1995-06-02 | 電界効果型高耐圧トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330578A true JPH08330578A (ja) | 1996-12-13 |
Family
ID=15705530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15998795A Pending JPH08330578A (ja) | 1995-06-02 | 1995-06-02 | 電界効果型高耐圧トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330578A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| WO2009012276A3 (en) * | 2007-07-16 | 2009-03-26 | Ibm | Asymmetric field effect transistor structure and method |
| JP2010034302A (ja) * | 2008-07-29 | 2010-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| US7723748B2 (en) | 2007-10-02 | 2010-05-25 | Ricoh Company, Ltd. | Semiconductor device including electrostatic discharge protection circuit |
| US7843016B2 (en) | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
-
1995
- 1995-06-02 JP JP15998795A patent/JPH08330578A/ja active Pending
Cited By (8)
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