JPH04127538A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にパターンを微細化して
も信頼度の高いＭＯＳＦＥＴを有する半導体装置に関す
るものである。

〔従来の技術〕

従来技術によるＬＤＤ　（上１ｇｈｔｌｙ　ｄｏｐｅｄ
　ｄｒａｉｎ）構造のＭＯＳＦＥＴについて、第３図を
参照して説明する。

Ｐ型シリコン基板１上の素子分離領域に、選択酸化法に
よる厚い二酸化シリコン膜２およびチャネルストッパと
なるＰ型拡散層３が形成されている。

素子形成領域にはゲート絶縁膜４が形成され、その上に
ポリシリコンあるいはポリシリコン層とタングステンな
どの高融点金属を含むシリサイド層との積層からなるゲ
ート電極５が形成されている。

ゲート電極５と厚い二酸化シリコン膜２とをマスクとし
て自己整合的に低不純物濃度のＮ型拡散層６が形成され
ている。

低不純物濃度のＮ型拡散層６は例えば燐を加速エネルギ
ー５０〜８０ｋｅＶ、注入量（ドース）２．０×１０′
３〜１．０×１０′４／Ｃｍ２イオン注入することによ
り形成される。

さらにゲート電極５には例えばＣＶＤ法による二酸化シ
リコン膜からなる側壁７が形成されている。

ゲート電極５、側壁７、厚い二酸化シリコン膜２をマス
クとして自己整合的に高不純物濃度のＮ型拡散層８が形
成されている。

高不純物濃度のＮ型拡散層８は例えば砒素を加速エネル
ギー５０〜８０ｋｅＶ１注大量（ドース）３．０ＸＩＯ
′５〜１．０ＸＩＯ１６／ｃｍ２イオン注入することに
より形成される。

後続工程で形成される金属配線層との接触抵抗を低減す
るため、高不純物濃度のＮ型拡散層８には５．０ＸＩＯ
Ｉ９／Ｃｍ３以上の不純物濃度が必要である。

また低不純物濃度のＮ型拡散層６はドレイン側端部にお
けるゲート電極５とＮ型拡散層６，８との間の電界の集
中の防止を目的として、５×１０”　〜１．ＯＸ　１０
”／ｃｍ−３の不純物濃度とする必要がある。

したがって高集積化を目的として、ゲート長を１．２μ
ｍ以下、ゲート絶縁膜の厚さを２５０Å以下とするＭＯ
ＳＦＥＴにおいては、ソース−ドレイン拡散層を不純物
濃度の異なる二重のＮ型拡散層６，８を適用することと
なった。

〔発明が解決しようとする課題〕

このようなＭＯＳＦＥＴにはつぎのような問題があった
。

第１に、高速化、高集積化を目的としてゲート絶縁膜を
さらに薄く、ゲート長を短かくして、電界強度を従来状
態に保とうとすれば、低不純物濃度のＮ型拡散層の不純
物濃度を低下させる必要がある。その結果トランジスタ
本体の単位チャネル幅当りのドレイン電流は増加する一
方、ソース−ドレイン拡散層に付随する寄生抵抗が大き
くなる。したがってトランジスタ本体と寄生抵抗成分と
を加えた全体としてのトランジスタでは、単位チャネル
幅当りのドレイン電流は縮小度合に比べて小さな電流増
加しか得られない。

第２に、半導体装置の特性ばらつきの原因となるゲート
長のパターン精度は、露光装置およびゲート電極のエツ
チング装置の装置能力のみによって決まる。したがって
量産工程においては、ゲート長の製造規格は０．８±０
．１５μｍが限界である。実際にゲート長が０．９５μ
ｍのときと０６５μｍのときとの論理回路の遅延時間の
比は約１．５倍となり、電源電圧変動、温度変動などの
半導体論理回路の動作環境下における遅延時間のばらつ
きを３倍以下に抑える目安となる。さらにゲート長のば
らつき要因として例えばゲート電極材料となるポリシリ
コンの結晶粒界における結晶粒の部分的脱落も考えらる
。この対策は結晶粒を微細化する以外にない。

〔課題を解決するための手段〕

本発明の半導体装置は第１導電型半導体基板の素子分離
領域に選択的に形成された第１の絶縁膜と、前記半導体
基板の素子領域内のチャネル形成領域上に形成されたゲ
ート絶縁膜と、前記素子領域内のチャネル形成領域の外
側に選択形成された前記ゲート酸化膜より厚く、前記第
１の絶縁膜より薄い第２の絶縁膜と、前記ゲート酸化膜
上から前記第２の絶縁膜上にかけて形成されたゲート電
極と、前記第２の絶縁膜下に形成された第２導電型のソ
ース−ドレイン拡散層とを有するものである。

〔実施例〕 本発明の第１の実施例について、第１図（ａ）〜（ｄ）
を参照して説明する。

はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１の素子分離領域に選択酸化法を用いて厚さ６００〜１
１０００ｎの二酸化シリコン膜（第１の絶縁膜）２を形
成する。

つぎに硼素を加速エネルギー７０〜１００ｋｅｖ１注大
量（ドース）１．０ＸＩＯ１３／ｃｍ２イオン注入して
から、９６０〜１０４０℃、Ｈ２−０２雰囲気で２〜４
時間熱酸化することにより、二酸化シリコン膜２の直下
に自己整合的にＰ型拡散層３を形成する。

つぎにＰ型シリコン基板１の素子領域に熱酸化により厚
さ３５〜７０ｎｍの二酸化シリコン膜（第２の絶縁膜）
９を形成する。

つぎに第１図（ｂ）に示すように、フォトリソグラフィ
によりチャネル形成予定領域の二酸化シリコン膜９に開
口１０を形成してから、熱酸化することにより開口１０
に厚さ１０〜２０ｎｍのゲート絶縁膜４を形成する。

つぎに第１図（Ｃ）に示すように、燐ドープポリシリコ
ン層を堆積してから、フォトリングラフィにより選択エ
ツチングしてゲート電極５を形成する。

このとき減圧ＣＶＤ法により厚さ３００〜４５０ｎｍの
ポリシリコン層を堆積し、８２０〜９５０℃で燐を熱拡
散することにより、層抵抗が１０〜４０Ω／口となるよ
うに形成されている。

ゲート電極５の幅！１は開口１０の幅！２よりも大きく
なるように設定される。

したがってゲート電極５はゲート絶縁膜４上から二酸化
シリコン膜９上にかけて形成される。ここでは後続工程
で形成されるソース−ドレイン拡散層６の接合深さに対
応して！ｔ　　ｆ２＝８００ｎｍに設定されている。

つぎに第１図（ｄ）に示すように、二酸化シリコン膜２
およびゲート電極５をマスクとして自己整合的にＮ型拡
散層６，８を形成する。

Ｎ型拡散層６，８は燐を加速エネルギー５０〜８０ｋｅ
Ｖ、注入量（ドース）２．ＯＸ　１０”　〜１．０ＸＩ
Ｏ”／ｃｍ２および砒素を加速エネルギー５０〜１００
ｋｅＶ１注大量（ドース）３゜０×１０′５〜１．０Ｘ
ＩＯ”／ｃｍ２イオン注入してから９５０℃、窒素雰囲
気で熱処理することにより形成される。燐と砒素との拡
散係数の差により、燐による低不純物濃度で接合深さの
深い拡散層６と、砒素による高不純物濃度で接合深さの
浅い拡散層８との二重の拡散層が形成されている。ここ
では燐によるＮ型拡散層６はその接合端が開口１０の直
下近傍に到達するよう、接合深さを５００ｎｍとしてい
る。また不純物がＰ型シリコン基板１に十分イオン注入
できるよう、二酸化シリコン膜９の厚さを１５〜３０ｎ
ｍに減じている。

つぎに本発明の第２の実施例について、第２図（ａ）〜
（ｄ）を参照して説明する。

はじめに第２図（ａ）に示すように、Ｐ型シリコン基板
１の素子分離領域に二酸化シリコン膜２およびＰ型拡散
層３を形成する。つぎに素子領域上に熱酸化により厚さ
５〜１０ｎｍの二酸化シリコン膜１１を形成し、さらに
全面に燐ドープの二酸化シリコンまたはポリシリコンか
らなる厚さ３０〜５０ｎｍの不純物層１２を堆積する。

つぎに第２図（ｂ）に示すように、フォトリングラフィ
によりチャネル形成領域上の不純物層１２を選択除去し
て開口１０を形成する。つぎに９５０〜１０５０℃の温
度で熱酸化することにより、燐を不純物層１２からＰ型
シリコン基板１へ拡散して、低不純物濃度のＮ型拡散層
６を形成する。不純物層１２がポリシリコン層の場合、
この熱酸化により二酸化シリコン層９に変換する。

つぎに第２図（Ｃ）に示すように、全面をエツチングし
てチャネル形成領域のＰ型シリコン基板１を露出してか
ら熱酸化することにより、ゲート絶縁膜４を形成する。

つぎにゲート絶縁膜４から二酸化シリコン膜９にかけて
ゲート電極５を形成する。

つぎに第２図（ｄ）に示すように、二酸化シリコン膜２
とゲート電極５とをマスクとして砒素をイオン注入する
ことにより自己整合的に高不純物濃度のＮ型拡散層８を
形成する。

第１の実施例と違ってこの第２の実施例においては、低
不純物濃度のＮ型拡散層６を開口１０に対して自己整合
的に形成できるという特徴がある。

以上ＮチャネルＭＯ８ＦＥＴについて説明したが、Ｐチ
ャネルＭＯ８ＦＥＴに適用しても同様の効果を得ること
ができる。

〔発明の効果〕

本発明のＭＯＳＦＥＴにおいて、ゲート絶縁膜上からゲ
ート酸化膜より厚い二酸化シリコン膜上にかけてゲート
電極が形成されている。

電界が集中し易いゲート電極のドレイン側端部で、ゲー
ト酸化膜が厚くなっているので電界の集中が緩和され、
ＭＯＳＦＥＴの経時変化が少なくなることにより、信頼
性が向上するという効果がある。

さらにシート電極とソース−ドレイン拡散層との間に構
成される寄生容量が低減でき、回路動作の高速化が可能
になった。

また従来ゲート電極の幅で決定されていたゲート長が本
発明では開口の幅で決定できるようになり、ゲート電極
材料に起因する製造ばらつきを排除できるという効果が
ある。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例を示す断
面図、第２図（ａ）〜（ｄ）は本発明の第２の実施例を
示す断面図、第３図は従来技術によるＬＤＤ構造のＭＯ
ＳＦＥＴの素子部を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・二酸化シリコン膜
（第１の絶縁膜）、３・・・Ｐ型拡散層、４・・・ゲー
ト絶縁膜、５・・・ゲート電極、６・・・Ｎ型拡散層、
７・・・側壁、８・・・Ｎ型拡散層、９・・・二酸化シ
リコン膜、１０・・・開口、１１・・・二酸化シリコン
膜、１２・・・不純物層。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板の素子分離領域に選択的に形
   成された第１の絶縁膜と、前記半導体基板の素子領域内
   のチャネル形成領域上に形成されたゲート絶縁膜と、前
   記素子領域内のチャネル形成領域の外側に選択形成され
   た前記ゲート酸化膜より厚く、前記第１の絶縁膜より薄
   い第２の絶縁膜と、前記ゲート酸化膜上から前記第２の
   絶縁膜上にかけて形成されたゲート電極と、前記第２の
   絶縁膜下に形成された第２導電型のソース−ドレイン拡
   散層とを有することを特徴とする半導体装置。 ２、一導電型半導体基板上の素子分離領域に第１の絶縁
   膜を選択形成する工程と、前記半導体基板上の素子形成
   予定領域に前記第１の絶縁膜より薄い第２の絶縁膜を形
   成する工程と、チャネル形成領域上の第２の絶縁膜を選
   択除去する工程と、前記チャネル形成領域に前記第２の
   絶縁膜より薄いゲート絶縁膜を形成する工程と、該ゲー
   ト絶縁膜上から前記第２の絶縁膜上にかけてゲート電極
   を選択形成する工程と、前記第２の絶縁膜下に第２導電
   型のソース−ドレイン拡散層を形成する工程とからなる
   ことを特徴とする半導体装置の製造方法。