JPH07135313A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH07135313A JPH07135313A JP27962993A JP27962993A JPH07135313A JP H07135313 A JPH07135313 A JP H07135313A JP 27962993 A JP27962993 A JP 27962993A JP 27962993 A JP27962993 A JP 27962993A JP H07135313 A JPH07135313 A JP H07135313A
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- film
- forming
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- oxide film
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Abstract
(57)【要約】
【目的】 浅接合でのサリサイドの形成を可能とし、Ｆ
ＥＴの駆動力が寄生抵抗に影響されない電界効果トラン
ジスタ及びその製造方法を提供する。 【構成】 電界効果トランジスタの製造方法において、
ＬＯＣＯＳ法により素子分離が行われたｐ型シリコン基
板１のｐウェル２にｎ型イオン注入を行い、活性化アニ
ールによって、ＬＤＤ（ｎ- ）層３を形成する工程と、
Ｔｉのスパッタを行いアニールすることによりＴｉシリ
サイド膜４を形成する工程と、チャネルの部位の金属シ
リサイド膜４をエッチングし、更に、その下部のＬＤＤ
（ｎ-）層３の接合深さだけ、ＬＤＤ（ｎ- ）層３をエ
ッチングする工程と、ゲート酸化膜５を形成する工程
と、厚い多結晶シリコン膜６を生成し、ゲートパターニ
ングの後に、ｎ型イオン注入を行い、ｎ型のソース・ド
レイン領域７を形成する工程とを施す。
ＥＴの駆動力が寄生抵抗に影響されない電界効果トラン
ジスタ及びその製造方法を提供する。 【構成】 電界効果トランジスタの製造方法において、
ＬＯＣＯＳ法により素子分離が行われたｐ型シリコン基
板１のｐウェル２にｎ型イオン注入を行い、活性化アニ
ールによって、ＬＤＤ（ｎ- ）層３を形成する工程と、
Ｔｉのスパッタを行いアニールすることによりＴｉシリ
サイド膜４を形成する工程と、チャネルの部位の金属シ
リサイド膜４をエッチングし、更に、その下部のＬＤＤ
（ｎ-）層３の接合深さだけ、ＬＤＤ（ｎ- ）層３をエ
ッチングする工程と、ゲート酸化膜５を形成する工程
と、厚い多結晶シリコン膜６を生成し、ゲートパターニ
ングの後に、ｎ型イオン注入を行い、ｎ型のソース・ド
レイン領域７を形成する工程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆ
ＥＴ（電界効果トランジスタ）、ＭＯＳ（Ｍｅｔａｌ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ及びそ
の製造方法に関するものである。
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆ
ＥＴ（電界効果トランジスタ）、ＭＯＳ（Ｍｅｔａｌ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、Ｈ．Ｈ．Ｔｓｅｎｇ ｅｔａｌ．ＩＥＥＥ Ｔ
ｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ，Ｖ
ｏｌ．４０，Ｎｏ．３，１９９３に示されるものがあっ
た。ＭＯＳＦＥＴを使用した集積回路の集積度が向上す
るに従い、ＭＯＳ型ＦＥＴも大幅に縮小される。ＭＯＳ
型を縮小する場合、比例縮小則が一般的に使用される。
すなわち、ＦＥＴのゲート長及びゲート幅を１／ａとし
た場合、短チャネル効果によるＦＥＴの特性の劣化を防
止するため、ソース・ドレインの接合深さを１／ａとし
なければならない。
例えば、Ｈ．Ｈ．Ｔｓｅｎｇ ｅｔａｌ．ＩＥＥＥ Ｔ
ｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ，Ｖ
ｏｌ．４０，Ｎｏ．３，１９９３に示されるものがあっ
た。ＭＯＳＦＥＴを使用した集積回路の集積度が向上す
るに従い、ＭＯＳ型ＦＥＴも大幅に縮小される。ＭＯＳ
型を縮小する場合、比例縮小則が一般的に使用される。
すなわち、ＦＥＴのゲート長及びゲート幅を１／ａとし
た場合、短チャネル効果によるＦＥＴの特性の劣化を防
止するため、ソース・ドレインの接合深さを１／ａとし
なければならない。
【０００３】現在開発中の０．３μｍ論理回路用及び２
５６Ｍｂメモリ用ＦＥＴは、短チャネル効果によるＦＥ
Ｔの特性の劣化を防止するために、ソース・ドレインの
接合深さを大幅に小さくする。そのソース・ドレインの
接合深さを小さくする手段として、ドーズ量を下げる方
法は工程が簡単なため、広く使われている。しかしなが
ら、ドーズ量を下げると、コンタクトからチャネルまで
寄生抵抗が大きくなり、ＦＥＴの駆動力を低下させる。
５６Ｍｂメモリ用ＦＥＴは、短チャネル効果によるＦＥ
Ｔの特性の劣化を防止するために、ソース・ドレインの
接合深さを大幅に小さくする。そのソース・ドレインの
接合深さを小さくする手段として、ドーズ量を下げる方
法は工程が簡単なため、広く使われている。しかしなが
ら、ドーズ量を下げると、コンタクトからチャネルまで
寄生抵抗が大きくなり、ＦＥＴの駆動力を低下させる。
【０００４】この問題の解決策として、コンタクトから
チャネルまでシリサイドを形成する方法が一般的であ
る。しかし、現在の方法では、アクティブ上のシリサイ
ドとゲート上のシリサイドを分離するため、ゲート近傍
の抵抗の最も大きいところはシリサイドが形成されな
い。更に、ソース・ドレイン層をシリサイド形成後に形
成する場合には、ＬＤＤ層、ソース・ドレインの浅接合
の部位は、接合リーク電流が発生する恐れがあるため、
短チャネル効果を防止する必要最低限の接合深さでも、
シリサイドを形成することは今のところ難しい。
チャネルまでシリサイドを形成する方法が一般的であ
る。しかし、現在の方法では、アクティブ上のシリサイ
ドとゲート上のシリサイドを分離するため、ゲート近傍
の抵抗の最も大きいところはシリサイドが形成されな
い。更に、ソース・ドレイン層をシリサイド形成後に形
成する場合には、ＬＤＤ層、ソース・ドレインの浅接合
の部位は、接合リーク電流が発生する恐れがあるため、
短チャネル効果を防止する必要最低限の接合深さでも、
シリサイドを形成することは今のところ難しい。
【０００５】以下、その点について図を参照しながら説
明する。図３はかかる従来のＦＥＴのゲート酸化膜から
シリサイド形成までの概略工程図である。ここでは、Ｐ
型ＦＥＴを例に挙げて説明する。まず、図３（ａ）に示
すように、ＬＯＣＯＳ法により、素子分離が行われたｐ
型シリコン基板２１のアクティブ領域に、熱酸化による
ゲート酸化膜２２を形成し、その上に多結晶シリコン膜
２３を形成する。ゲートのパターニングの後に、ソース
・ドレイン・イオン注入を行い、ソース・ドレイン領域
２４を形成する。
明する。図３はかかる従来のＦＥＴのゲート酸化膜から
シリサイド形成までの概略工程図である。ここでは、Ｐ
型ＦＥＴを例に挙げて説明する。まず、図３（ａ）に示
すように、ＬＯＣＯＳ法により、素子分離が行われたｐ
型シリコン基板２１のアクティブ領域に、熱酸化による
ゲート酸化膜２２を形成し、その上に多結晶シリコン膜
２３を形成する。ゲートのパターニングの後に、ソース
・ドレイン・イオン注入を行い、ソース・ドレイン領域
２４を形成する。
【０００６】次いで、図３（ｂ）に示すように、ゲート
の両側にサイドウォール２５を形成した後、ソース・ド
レイン及びゲート上にシリサイド膜２６を形成する。
の両側にサイドウォール２５を形成した後、ソース・ド
レイン及びゲート上にシリサイド膜２６を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＦＥＴの製造方法では、サイドウォールの下の
ｘ部分（図３参照）の不純物濃度は非常に小さいので、
その部分の抵抗も非常に大きい。したがって、抵抗の最
も大きい部分は、シリサイドを形成することができない
ので、サリサイド化によるＦＥＴの性能の改善もそれほ
ど見込めない。
た従来のＦＥＴの製造方法では、サイドウォールの下の
ｘ部分（図３参照）の不純物濃度は非常に小さいので、
その部分の抵抗も非常に大きい。したがって、抵抗の最
も大きい部分は、シリサイドを形成することができない
ので、サリサイド化によるＦＥＴの性能の改善もそれほ
ど見込めない。
【０００８】本発明は、以上述べたように、浅接合での
サリサイドの形成を可能とし、ＦＥＴの駆動力が寄生抵
抗に影響されない電界効果トランジスタ及びその製造方
法を提供することを目的とする。
サリサイドの形成を可能とし、ＦＥＴの駆動力が寄生抵
抗に影響されない電界効果トランジスタ及びその製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕電界効果トランジスタにおいて、 （Ａ）基板のアクティブ領域に形成されるｎ型のＬＤＤ
（ｎ- ）層及びソース・ドレイン領域と、該ｎ型のＬＤ
Ｄ（ｎ- ）層及びソース・ドレイン領域上に形成される
金属シリサイド膜と、ゲート酸化膜及び多結晶シリコン
膜からなるゲート電極とを設けるようにしたものであ
る。
成するために、 〔１〕電界効果トランジスタにおいて、 （Ａ）基板のアクティブ領域に形成されるｎ型のＬＤＤ
（ｎ- ）層及びソース・ドレイン領域と、該ｎ型のＬＤ
Ｄ（ｎ- ）層及びソース・ドレイン領域上に形成される
金属シリサイド膜と、ゲート酸化膜及び多結晶シリコン
膜からなるゲート電極とを設けるようにしたものであ
る。
【００１０】（Ｂ）また、基板のアクティブ領域に形成
されるｐ型のソース・ドレイン領域と、該ｐ型のソース
・ドレイン領域上に形成される金属シリサイド膜と、ゲ
ート酸化膜及び多結晶シリコン膜からなるゲート電極と
を設けるようにしたものである。 （Ｃ）前記ゲート酸化膜は熱酸化膜及び又はＣＶＤ酸化
膜からなる。
されるｐ型のソース・ドレイン領域と、該ｐ型のソース
・ドレイン領域上に形成される金属シリサイド膜と、ゲ
ート酸化膜及び多結晶シリコン膜からなるゲート電極と
を設けるようにしたものである。 （Ｃ）前記ゲート酸化膜は熱酸化膜及び又はＣＶＤ酸化
膜からなる。
【００１１】〔２〕電界効果トランジスタの製造方法に
おいて、 （Ａ）素子分離が行われた基板のｐウェルにｎ型イオン
注入を行い、活性化アニールによって、ＬＤＤ（ｎ- ）
層を形成する工程と、金属のスパッタを行いアニールす
ることにより金属シリサイド膜を形成する工程と、チャ
ネルの部位の前記金属シリサイド膜をエッチングし、更
に、その下部のＬＤＤ（ｎ- ）層の接合深さだけ、ＬＤ
Ｄ（ｎ- ）層をエッチングする工程と、ゲート酸化膜を
形成する工程と、厚い多結晶シリコン膜を生成し、ゲー
トパターニングの後に、ｎ型イオン注入を行い、ｎ型の
ソース・ドレイン領域を形成する工程とを施すようにし
たものである。
おいて、 （Ａ）素子分離が行われた基板のｐウェルにｎ型イオン
注入を行い、活性化アニールによって、ＬＤＤ（ｎ- ）
層を形成する工程と、金属のスパッタを行いアニールす
ることにより金属シリサイド膜を形成する工程と、チャ
ネルの部位の前記金属シリサイド膜をエッチングし、更
に、その下部のＬＤＤ（ｎ- ）層の接合深さだけ、ＬＤ
Ｄ（ｎ- ）層をエッチングする工程と、ゲート酸化膜を
形成する工程と、厚い多結晶シリコン膜を生成し、ゲー
トパターニングの後に、ｎ型イオン注入を行い、ｎ型の
ソース・ドレイン領域を形成する工程とを施すようにし
たものである。
【００１２】（Ｂ）素子分離が行われた基板のｎウェル
上に金属のスパッタを行い、アニールすることにより、
金属シリサイド膜を形成する工程と、チャネルの部位の
前記金属シリサイド膜をエッチングする工程と、ゲート
酸化膜を形成する工程と、厚い多結晶シリコン膜を生成
しゲートパターニングの後に、ｐ型イオン注入を行い、
ｐ型のソース・ドレイン領域を形成する工程とを施すよ
うにしたものである。
上に金属のスパッタを行い、アニールすることにより、
金属シリサイド膜を形成する工程と、チャネルの部位の
前記金属シリサイド膜をエッチングする工程と、ゲート
酸化膜を形成する工程と、厚い多結晶シリコン膜を生成
しゲートパターニングの後に、ｐ型イオン注入を行い、
ｐ型のソース・ドレイン領域を形成する工程とを施すよ
うにしたものである。
【００１３】（Ｃ）素子分離が行われた基板のｐウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、該耐酸化性膜パターンをマスクとしてｎ型イ
オン注入を行い活性化アニールによってＬＤＤ（ｎ- ）
層を形成する工程と、絶縁膜を生成し、エッチバックに
よりサイドウォールを形成した後、ｎ型イオン注入を行
い、ｎ型のソース・ドレイン領域を形成する工程と、該
サイドウォールを除去し、金属をスパッタし、アニール
によって金属シリサイド膜を形成する工程と、前記耐酸
化性膜パターンを除去し、ゲート酸化膜、多結晶シリコ
ン膜を生成する工程と、ゲートパターニングを行う工程
とを施すようにしたものである。
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、該耐酸化性膜パターンをマスクとしてｎ型イ
オン注入を行い活性化アニールによってＬＤＤ（ｎ- ）
層を形成する工程と、絶縁膜を生成し、エッチバックに
よりサイドウォールを形成した後、ｎ型イオン注入を行
い、ｎ型のソース・ドレイン領域を形成する工程と、該
サイドウォールを除去し、金属をスパッタし、アニール
によって金属シリサイド膜を形成する工程と、前記耐酸
化性膜パターンを除去し、ゲート酸化膜、多結晶シリコ
ン膜を生成する工程と、ゲートパターニングを行う工程
とを施すようにしたものである。
【００１４】（Ｄ）素子分離が行われた基板のｎウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、該耐酸化性膜パターンをマスクにしてｐ型イ
オン注入を行い、ｐ型のソース・ドレイン領域を形成す
る工程と、金属スパッタを行い、アニールすることによ
って、金属シリサイド膜を形成する工程と、前記耐酸化
性膜パターンを除去し、ゲート酸化膜、多結晶シリコン
膜を生成する工程と、ゲートパターニングを行う工程と
を施すようにしたものである。
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、該耐酸化性膜パターンをマスクにしてｐ型イ
オン注入を行い、ｐ型のソース・ドレイン領域を形成す
る工程と、金属スパッタを行い、アニールすることによ
って、金属シリサイド膜を形成する工程と、前記耐酸化
性膜パターンを除去し、ゲート酸化膜、多結晶シリコン
膜を生成する工程と、ゲートパターニングを行う工程と
を施すようにしたものである。
【００１５】（Ｅ）素子分離が行われた基板のｐウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、金属をスパッタし、アニールによって金属シ
リサイド膜を形成する工程と、ｎ型イオン注入を行い、
活性化アニールによってＬＤＤ（ｎ- ）層を形成する工
程と、絶縁膜を生成し、エッチバックによりサイドウォ
ールを形成した後、ｎ型イオン注入を行い、ｎ型のソー
ス・ドレイン領域を形成する工程と、前記サイドウォー
ルを除去し、前記耐酸化性膜パターンを除去した後、ゲ
ート酸化膜、多結晶シリコン膜を形成する工程と、ゲー
トパターニングを行う工程とを施すようにしたものであ
る。
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、金属をスパッタし、アニールによって金属シ
リサイド膜を形成する工程と、ｎ型イオン注入を行い、
活性化アニールによってＬＤＤ（ｎ- ）層を形成する工
程と、絶縁膜を生成し、エッチバックによりサイドウォ
ールを形成した後、ｎ型イオン注入を行い、ｎ型のソー
ス・ドレイン領域を形成する工程と、前記サイドウォー
ルを除去し、前記耐酸化性膜パターンを除去した後、ゲ
ート酸化膜、多結晶シリコン膜を形成する工程と、ゲー
トパターニングを行う工程とを施すようにしたものであ
る。
【００１６】（Ｆ）素子分離が行われた基板のｎウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、金属をスパッタし、アニールによって金属シ
リサイド膜を形成する工程と、ｐ型イオン注入を行い、
ｐ型のソース・ドレイン領域を形成する工程と、ゲート
酸化膜と厚い多結晶シリコン膜を生成する工程と、ゲー
トパタニングを行う工程とを施すようにしたものであ
る。
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、金属をスパッタし、アニールによって金属シ
リサイド膜を形成する工程と、ｐ型イオン注入を行い、
ｐ型のソース・ドレイン領域を形成する工程と、ゲート
酸化膜と厚い多結晶シリコン膜を生成する工程と、ゲー
トパタニングを行う工程とを施すようにしたものであ
る。
【００１７】
【作用】本発明によれば、上記したように、ＦＥＴの製
造にあたり、素子分離が終わった後に、Ｎ型ＦＥＴの
み、ＬＤＤ（ｎ- ）層を形成し、厚い金属（Ｔｉ）シリ
サイド膜を形成する。次に、ゲートが形成する部位の金
属シリサイド層をエッチングする。その上にゲート酸化
膜及び厚い多結晶シリコン膜を生成した後に、ゲートの
パターニングを行い、このゲートをマスクとしてソース
・ドレイン・イオン注入を行う。
造にあたり、素子分離が終わった後に、Ｎ型ＦＥＴの
み、ＬＤＤ（ｎ- ）層を形成し、厚い金属（Ｔｉ）シリ
サイド膜を形成する。次に、ゲートが形成する部位の金
属シリサイド層をエッチングする。その上にゲート酸化
膜及び厚い多結晶シリコン膜を生成した後に、ゲートの
パターニングを行い、このゲートをマスクとしてソース
・ドレイン・イオン注入を行う。
【００１８】また、ＦＥＴのチャネルからコンタクトま
での領域のサリサイド化を可能にするため、ＬＯＣＯＳ
が形成された後に、耐酸化性膜としてのＳｉ3 Ｎ4 膜を
形成し、ＦＥＴのゲート長と同じ長さになるようパター
ニングする。Ｎ型ＦＥＴの場合のみは、ＬＤＤイオン注
入を行い、サイドウォールを形成してから、ソース・ド
レイン・イオン注入を行う。Ｐ型ＦＥＴの場合は、パタ
ーニング後に、ソース・ドレイン・イオン注入を行う。
次いで、サイドウォール、Ｓｉ3 Ｎ4 膜を除去し、ゲー
ト酸化膜を形成する。その上に多結晶シリコン膜を形成
する。チャネル部分をゲート酸化膜、多結晶シリコンが
確実に覆うように、ゲートはチャネル長よりも大きくな
るようにパターニングする。
での領域のサリサイド化を可能にするため、ＬＯＣＯＳ
が形成された後に、耐酸化性膜としてのＳｉ3 Ｎ4 膜を
形成し、ＦＥＴのゲート長と同じ長さになるようパター
ニングする。Ｎ型ＦＥＴの場合のみは、ＬＤＤイオン注
入を行い、サイドウォールを形成してから、ソース・ド
レイン・イオン注入を行う。Ｐ型ＦＥＴの場合は、パタ
ーニング後に、ソース・ドレイン・イオン注入を行う。
次いで、サイドウォール、Ｓｉ3 Ｎ4 膜を除去し、ゲー
ト酸化膜を形成する。その上に多結晶シリコン膜を形成
する。チャネル部分をゲート酸化膜、多結晶シリコンが
確実に覆うように、ゲートはチャネル長よりも大きくな
るようにパターニングする。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＦＥＴの製造工程断面図である。この実施例では、
Ｎ型ＦＥＴについて説明する。 （１）まず、図１（ａ）に示すように、ＬＯＣＯＳ法に
より素子分離が行われたｐ型シリコン基板１のｐウェル
２に、ｎ- （31Ｐ+ ）イオン注入を行い、活性化アニー
ルによって、ＬＤＤ（ｎ- ）層３を形成する。ここで
は、安価であるのでｐ型シリコン基板１を用いたが、ｎ
型シリコン基板を用いてもよいことは言うまでもない。
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＦＥＴの製造工程断面図である。この実施例では、
Ｎ型ＦＥＴについて説明する。 （１）まず、図１（ａ）に示すように、ＬＯＣＯＳ法に
より素子分離が行われたｐ型シリコン基板１のｐウェル
２に、ｎ- （31Ｐ+ ）イオン注入を行い、活性化アニー
ルによって、ＬＤＤ（ｎ- ）層３を形成する。ここで
は、安価であるのでｐ型シリコン基板１を用いたが、ｎ
型シリコン基板を用いてもよいことは言うまでもない。
【００２０】（２）次に、図１（ｂ）に示すように、Ｔ
ｉのスパッタを行い、アニールすることにより、５００
〜３０００ÅのＴｉシリサイド（ＴｉＳｉx ）膜４を形
成する。 （３）次に、図１（ｃ）に示すように、チャネルの部位
のＴｉＳｉx 膜４をエッチングし、更に、ｎ- の接合深
さだけ、ＬＤＤ（ｎ- ）層３をオーバーエッチングす
る。次に、ゲート酸化膜５（４０〜１５０Å）を形成す
る。ここで、ゲート酸化膜５の形成方法として、通常の
熱酸化法では、シリサイド上の酸化膜は必ずしも均一で
はなく、シリサイドとゲート電極間の絶縁耐圧が問題と
なる。この問題を解決するために、ゲート酸化膜５の膜
厚の約半分を熱酸化法による熱酸化膜５ａで形成し、残
りの半分をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によるＣＶＤ酸化膜５ｂで形成
するのが望ましい。
ｉのスパッタを行い、アニールすることにより、５００
〜３０００ÅのＴｉシリサイド（ＴｉＳｉx ）膜４を形
成する。 （３）次に、図１（ｃ）に示すように、チャネルの部位
のＴｉＳｉx 膜４をエッチングし、更に、ｎ- の接合深
さだけ、ＬＤＤ（ｎ- ）層３をオーバーエッチングす
る。次に、ゲート酸化膜５（４０〜１５０Å）を形成す
る。ここで、ゲート酸化膜５の形成方法として、通常の
熱酸化法では、シリサイド上の酸化膜は必ずしも均一で
はなく、シリサイドとゲート電極間の絶縁耐圧が問題と
なる。この問題を解決するために、ゲート酸化膜５の膜
厚の約半分を熱酸化法による熱酸化膜５ａで形成し、残
りの半分をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によるＣＶＤ酸化膜５ｂで形成
するのが望ましい。
【００２１】（４）次に、図１（ｄ）に示すように、Ｔ
ｉＳｉｘ膜４＋ゲート酸化膜５の膜厚よりも厚い多結晶
シリコン膜６を生成する。そして、ゲートパターンニン
グの後に、ｎチャネル・ソース・ドレイン・イオン（Ａ
ｓ+ ）をイオン注入し、ｎ型のソース・ドレイン領域７
を形成する。図２は本発明の第２の実施例を示すＦＥＴ
の製造工程断面図である。
ｉＳｉｘ膜４＋ゲート酸化膜５の膜厚よりも厚い多結晶
シリコン膜６を生成する。そして、ゲートパターンニン
グの後に、ｎチャネル・ソース・ドレイン・イオン（Ａ
ｓ+ ）をイオン注入し、ｎ型のソース・ドレイン領域７
を形成する。図２は本発明の第２の実施例を示すＦＥＴ
の製造工程断面図である。
【００２２】この実施例では、Ｐ型ＦＥＴについて説明
する。なお、Ｐ型ＦＥＴの場合には、ＬＤＤイオン注入
工程がないため、サイドウォールの形成が不要となる以
外はＮ型ＦＥＴと同様の方法で製造される。 （１）まず、図２（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板１１のｎウ
ェル１２上にＴｉのスパッタを行い、アニールすること
により、５００〜３０００ÅのＴｉシリサイド（ＴｉＳ
ｉx ）膜１３を形成する。
する。なお、Ｐ型ＦＥＴの場合には、ＬＤＤイオン注入
工程がないため、サイドウォールの形成が不要となる以
外はＮ型ＦＥＴと同様の方法で製造される。 （１）まず、図２（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板１１のｎウ
ェル１２上にＴｉのスパッタを行い、アニールすること
により、５００〜３０００ÅのＴｉシリサイド（ＴｉＳ
ｉx ）膜１３を形成する。
【００２３】（２）次に、図２（ｂ）に示すように、チ
ャネルの部位のＴｉＳｉx 膜１３をエッチングする。次
いで、ゲート酸化膜１４（４０〜１５０Å）を形成す
る。ここで、ゲート酸化膜１４の形成方法として、通常
の熱酸化法では、シリサイド上の酸化膜は必ずしも均一
ではなく、シリサイドとゲート電極間の絶縁耐圧が問題
となる。この問題を解決するために、ゲート酸化膜１４
の膜厚の約半分を熱酸化法による熱酸化膜１４ａで形成
し、残りの半分をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるＣＶＤ酸化膜１４
ｂで形成する。 （３）次に、図２（ｃ）に示すように、ＴｉＳｉｘ膜１
３＋ゲート酸化膜１４の膜厚よりも厚い多結晶シリコン
膜１５を生成する。次いで、エッチバックにより、Ｔｉ
Ｓｉｘ膜１３と同じ高さのところまでエッチングする。
その後に、ｐチャネル・ソース・ドレイン・イオン（Ｂ
Ｆ2 + ）注入を行い、ｐ型のソース・ドレイン領域１６
を形成する。
ャネルの部位のＴｉＳｉx 膜１３をエッチングする。次
いで、ゲート酸化膜１４（４０〜１５０Å）を形成す
る。ここで、ゲート酸化膜１４の形成方法として、通常
の熱酸化法では、シリサイド上の酸化膜は必ずしも均一
ではなく、シリサイドとゲート電極間の絶縁耐圧が問題
となる。この問題を解決するために、ゲート酸化膜１４
の膜厚の約半分を熱酸化法による熱酸化膜１４ａで形成
し、残りの半分をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるＣＶＤ酸化膜１４
ｂで形成する。 （３）次に、図２（ｃ）に示すように、ＴｉＳｉｘ膜１
３＋ゲート酸化膜１４の膜厚よりも厚い多結晶シリコン
膜１５を生成する。次いで、エッチバックにより、Ｔｉ
Ｓｉｘ膜１３と同じ高さのところまでエッチングする。
その後に、ｐチャネル・ソース・ドレイン・イオン（Ｂ
Ｆ2 + ）注入を行い、ｐ型のソース・ドレイン領域１６
を形成する。
【００２４】次に、本発明の第３の実施例を示すＦＥＴ
の製造工程断面図である。この実施例ではＮ型ＦＥＴに
ついて説明する。 （１）まず、図４（ａ）に示すように、ＬＯＣＯＳ法に
より素子分離が行われたｐ型シリコン基板３１のｐウェ
ル３２上に、耐酸化性膜としての１０００〜５０００Å
のＳｉ3 Ｎ4 膜パターン３３を形成する。ここで、Ｓｉ
3 Ｎ4 膜パターン３３は、ＦＥＴのゲート長と同じ寸法
になるようパターニングする。
の製造工程断面図である。この実施例ではＮ型ＦＥＴに
ついて説明する。 （１）まず、図４（ａ）に示すように、ＬＯＣＯＳ法に
より素子分離が行われたｐ型シリコン基板３１のｐウェ
ル３２上に、耐酸化性膜としての１０００〜５０００Å
のＳｉ3 Ｎ4 膜パターン３３を形成する。ここで、Ｓｉ
3 Ｎ4 膜パターン３３は、ＦＥＴのゲート長と同じ寸法
になるようパターニングする。
【００２５】（２）次に、図４（ｂ）に示すように、Ｓ
ｉ3 Ｎ4 膜パターン３３をマスクとして、ｎ- （Ｐ+ ）
イオン注入を行い、活性化アニールによってＬＤＤ（ｎ
- ）層３４を形成する。 （３）次に、ＰＳＧ膜又はＮＳＧ膜を生成し、図４
（ｃ）に示すように、エッチバックで５００〜３０００
Åのサイドウォール３５を形成した後、ｎチャネル・ソ
ース・ドレイン・イオン（Ａｓ+ ）注入を行い、ｎ型の
ソース・ドレイン領域３６を形成する。
ｉ3 Ｎ4 膜パターン３３をマスクとして、ｎ- （Ｐ+ ）
イオン注入を行い、活性化アニールによってＬＤＤ（ｎ
- ）層３４を形成する。 （３）次に、ＰＳＧ膜又はＮＳＧ膜を生成し、図４
（ｃ）に示すように、エッチバックで５００〜３０００
Åのサイドウォール３５を形成した後、ｎチャネル・ソ
ース・ドレイン・イオン（Ａｓ+ ）注入を行い、ｎ型の
ソース・ドレイン領域３６を形成する。
【００２６】（４）次に、図４（ｄ）に示すように、サ
イドウォール３５をＨＦで除去してから、Ｔｉをスパッ
タし、アニールによって５００〜３０００ÅのＴｉＳｉ
ｘ膜３７を形成する。 （５）次に、図４（ｅ）に示すように、Ｓｉ3 Ｎ4 膜パ
ターン３３を選択エッチングで除去し、ゲート酸化膜３
８、多結晶シリコン膜３９を生成する。
イドウォール３５をＨＦで除去してから、Ｔｉをスパッ
タし、アニールによって５００〜３０００ÅのＴｉＳｉ
ｘ膜３７を形成する。 （５）次に、図４（ｅ）に示すように、Ｓｉ3 Ｎ4 膜パ
ターン３３を選択エッチングで除去し、ゲート酸化膜３
８、多結晶シリコン膜３９を生成する。
【００２７】（６）次に、図４（ｆ）に示すように、ホ
トリソの合わせ精度を考えてＦＥＴのチャネルを、確実
にゲート酸化膜３８、多結晶シリコン膜３９で覆うよう
に、ＦＥＴのゲート長より大きいサイズでゲート酸化膜
３８及び多結晶シリコン膜３９のゲートパターニングを
行う。次に、本発明の第４の実施例について説明する。
トリソの合わせ精度を考えてＦＥＴのチャネルを、確実
にゲート酸化膜３８、多結晶シリコン膜３９で覆うよう
に、ＦＥＴのゲート長より大きいサイズでゲート酸化膜
３８及び多結晶シリコン膜３９のゲートパターニングを
行う。次に、本発明の第４の実施例について説明する。
【００２８】図５は本発明の第４の実施例を示すＦＥＴ
の製造工程断面図である。この実施例では、Ｐ型ＦＥＴ
について説明する。なお、Ｐ型ＦＥＴの場合には、ＬＤ
Ｄイオン注入工程がないため、サイドウォールの形成が
不要となる以外はＮ型ＦＥＴと同じ方法で製造される。 （１）まず、図５（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板４１のｎウ
ェル４２上に、耐酸化性膜としてのＳｉ3 Ｎ4膜パター
ン４３を形成する。ここで、Ｓｉ3 Ｎ4 膜パターン４３
はＦＥＴのゲート長と同じ寸法になるようパターニング
する。
の製造工程断面図である。この実施例では、Ｐ型ＦＥＴ
について説明する。なお、Ｐ型ＦＥＴの場合には、ＬＤ
Ｄイオン注入工程がないため、サイドウォールの形成が
不要となる以外はＮ型ＦＥＴと同じ方法で製造される。 （１）まず、図５（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板４１のｎウ
ェル４２上に、耐酸化性膜としてのＳｉ3 Ｎ4膜パター
ン４３を形成する。ここで、Ｓｉ3 Ｎ4 膜パターン４３
はＦＥＴのゲート長と同じ寸法になるようパターニング
する。
【００２９】（２）次に、図５（ｂ）に示すように、Ｓ
ｉ3 Ｎ4 膜パターン４３をマスクにして、ｐチャネル・
ソース・ドレイン・イオン（ＢＦ2 + ）注入を行い、ｐ
型のソース・ドレイン領域４４を形成する。 （３）次に、図５（ｃ）に示すように、Ｔｉスパッタを
行い、アニールすることによって、５００〜３０００Å
のＴｉＳｉｘ（Ｔｉシリサイド）膜４５を形成し、ゲー
トを形成するところのＴｉＳｉｘ膜４５をエッチングす
る。
ｉ3 Ｎ4 膜パターン４３をマスクにして、ｐチャネル・
ソース・ドレイン・イオン（ＢＦ2 + ）注入を行い、ｐ
型のソース・ドレイン領域４４を形成する。 （３）次に、図５（ｃ）に示すように、Ｔｉスパッタを
行い、アニールすることによって、５００〜３０００Å
のＴｉＳｉｘ（Ｔｉシリサイド）膜４５を形成し、ゲー
トを形成するところのＴｉＳｉｘ膜４５をエッチングす
る。
【００３０】（４）次に、図５（ｄ）に示すように、４
０〜１５０Åのゲート酸化膜４６を形成してから、Ｔｉ
Ｓｉｘ膜４５よりも厚い多結晶シリコン膜４７を形成す
る。 （５）次に、図５（ｅ）に示すように、その後、エッチ
バックでＴｉＳｉｘ膜４５と同じ高さのところまでエッ
チングし、ゲートパターニングを行う。また、不純物濃
度の小さいところ（浅接合の部位）は、シリサイドを形
成することによって、接合リークの増加が懸念される。
０〜１５０Åのゲート酸化膜４６を形成してから、Ｔｉ
Ｓｉｘ膜４５よりも厚い多結晶シリコン膜４７を形成す
る。 （５）次に、図５（ｅ）に示すように、その後、エッチ
バックでＴｉＳｉｘ膜４５と同じ高さのところまでエッ
チングし、ゲートパターニングを行う。また、不純物濃
度の小さいところ（浅接合の部位）は、シリサイドを形
成することによって、接合リークの増加が懸念される。
【００３１】この問題を解決するために、以下に示すよ
うに、シリサイドを形成した後に、ＬＤＤ、ソース・ド
レイン・イオン注入を行い、活性化アニールすることに
よって接合を形成するという方法を採れば、接合リーク
を抑制できる。以下、接合リークが抑制される実施例に
ついて詳細に説明する。図６は本発明の第５の実施例を
示すＦＥＴの製造工程断面図である。
うに、シリサイドを形成した後に、ＬＤＤ、ソース・ド
レイン・イオン注入を行い、活性化アニールすることに
よって接合を形成するという方法を採れば、接合リーク
を抑制できる。以下、接合リークが抑制される実施例に
ついて詳細に説明する。図６は本発明の第５の実施例を
示すＦＥＴの製造工程断面図である。
【００３２】この実施例ではＮ型ＦＥＴについて説明す
る。 （１）まず、図６（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板５１のｐウ
ェル５２上に、耐酸化性膜としての、１０００〜５００
０ÅのＳｉ3 Ｎ4 膜パターン５３を形成する。ここで、
Ｓｉ3 Ｎ4 膜パターン５３はＦＥＴのゲート長と同じ寸
法になるようパターニングする。
る。 （１）まず、図６（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板５１のｐウ
ェル５２上に、耐酸化性膜としての、１０００〜５００
０ÅのＳｉ3 Ｎ4 膜パターン５３を形成する。ここで、
Ｓｉ3 Ｎ4 膜パターン５３はＦＥＴのゲート長と同じ寸
法になるようパターニングする。
【００３３】（２）次に、図６（ｂ）に示すように、Ｔ
ｉをスパッタし、アニールによって５００〜３０００Å
のＴｉＳｉｘ膜５４を形成する。 （３）次に、図６（ｃ）に示すように、ｎ- （Ｐ+ ）イ
オン注入を行い、活性化アニールによってＬＤＤ
（ｎ- ）層５５を形成する。 （４）次に、ＰＳＧ膜又はＮＳＧ膜を生成し、図６
（ｄ）に示すように、エッチバックで５００〜３０００
Åのサイドウォール５６を形成した後、ｎチャネル・ソ
ース・ドレイン・イオン（Ａｓ+ ）注入を行い、ｎ型の
ソース・ドレイン領域５７を形成する。
ｉをスパッタし、アニールによって５００〜３０００Å
のＴｉＳｉｘ膜５４を形成する。 （３）次に、図６（ｃ）に示すように、ｎ- （Ｐ+ ）イ
オン注入を行い、活性化アニールによってＬＤＤ
（ｎ- ）層５５を形成する。 （４）次に、ＰＳＧ膜又はＮＳＧ膜を生成し、図６
（ｄ）に示すように、エッチバックで５００〜３０００
Åのサイドウォール５６を形成した後、ｎチャネル・ソ
ース・ドレイン・イオン（Ａｓ+ ）注入を行い、ｎ型の
ソース・ドレイン領域５７を形成する。
【００３４】（５）次に、図６（ｅ）に示すように、サ
イドウォール５６をＨＦで除去してから、Ｓｉ3 Ｎ4 膜
パターン５３を選択エッチングで除去し、ゲート酸化膜
５８、多結晶シリコン膜５９を形成する。 （６）次に、図６（ｆ）に示すように、ホトリソの合わ
せ精度を考えて、ＦＥＴのチャネルを、確実にゲート酸
化膜５８、多結晶シリコン膜５９で覆うように、ＦＥＴ
のゲート長より大きいサイズでゲート酸化膜５８及び多
結晶シリコン膜５９のゲートパターニングを行う。
イドウォール５６をＨＦで除去してから、Ｓｉ3 Ｎ4 膜
パターン５３を選択エッチングで除去し、ゲート酸化膜
５８、多結晶シリコン膜５９を形成する。 （６）次に、図６（ｆ）に示すように、ホトリソの合わ
せ精度を考えて、ＦＥＴのチャネルを、確実にゲート酸
化膜５８、多結晶シリコン膜５９で覆うように、ＦＥＴ
のゲート長より大きいサイズでゲート酸化膜５８及び多
結晶シリコン膜５９のゲートパターニングを行う。
【００３５】次に、本発明の第６の実施例について説明
する。図７は本発明の第６の実施例を示すＦＥＴの製造
工程断面図である。この実施例では、Ｐ型ＦＥＴについ
て説明する。なお、Ｐ型ＦＥＴの場合には、ＬＤＤイオ
ン注入工程がないため、サイドウォールの形成が不要と
なる以外はＮ型ＦＥＴと同じ方法で製造される。
する。図７は本発明の第６の実施例を示すＦＥＴの製造
工程断面図である。この実施例では、Ｐ型ＦＥＴについ
て説明する。なお、Ｐ型ＦＥＴの場合には、ＬＤＤイオ
ン注入工程がないため、サイドウォールの形成が不要と
なる以外はＮ型ＦＥＴと同じ方法で製造される。
【００３６】（１）まず、図７（ａ）に示すように、Ｌ
ＯＣＯＳ法により、素子分離が行われたｐ型シリコン基
板６１のｎウェル６２上に、耐酸化性膜としてのＳｉ3
Ｎ4膜パターン６３を形成する。ここで、Ｓｉ3 Ｎ4 膜
パターン６３は、ＦＥＴのゲート長と同じ寸法になるよ
うパターニングする。 （２）次に、図７（ｂ）に示すように、Ｔｉをスパッタ
し、アニールによって５００〜３０００ÅのＴｉＳｉｘ
膜６４を形成する。ゲートを形成するところのＴｉＳｉ
ｘ膜をエッチングする。
ＯＣＯＳ法により、素子分離が行われたｐ型シリコン基
板６１のｎウェル６２上に、耐酸化性膜としてのＳｉ3
Ｎ4膜パターン６３を形成する。ここで、Ｓｉ3 Ｎ4 膜
パターン６３は、ＦＥＴのゲート長と同じ寸法になるよ
うパターニングする。 （２）次に、図７（ｂ）に示すように、Ｔｉをスパッタ
し、アニールによって５００〜３０００ÅのＴｉＳｉｘ
膜６４を形成する。ゲートを形成するところのＴｉＳｉ
ｘ膜をエッチングする。
【００３７】（３）次に、図７（ｃ）に示すように、ｐ
チャネル・ソース・ドレイン・イオン（ＢＦ2 + ）注入
を行い、ｐ型のソース・ドレイン領域６５を形成する。 （４）次に、図７（ｄ）に示すように、４０〜１５０Å
のゲート酸化膜６６を形成してから、ＴｉＳｉｘ膜６４
よりも厚い多結晶シリコン膜６７を生成する。 （５）次に、図７（ｅ）に示すように、その後、エッチ
バックでＴｉＳｉｘ膜６４と同じ高さのところまでエッ
チングし、ゲートパターニングを行う。
チャネル・ソース・ドレイン・イオン（ＢＦ2 + ）注入
を行い、ｐ型のソース・ドレイン領域６５を形成する。 （４）次に、図７（ｄ）に示すように、４０〜１５０Å
のゲート酸化膜６６を形成してから、ＴｉＳｉｘ膜６４
よりも厚い多結晶シリコン膜６７を生成する。 （５）次に、図７（ｅ）に示すように、その後、エッチ
バックでＴｉＳｉｘ膜６４と同じ高さのところまでエッ
チングし、ゲートパターニングを行う。
【００３８】上記した第５の実施例及び第６の実施例に
示すように、シリサイドを形成した後に、ＬＤＤ層形
成、ソース・ドレイン・イオン注入を行い、活性化アニ
ールすることによって、接合を形成するようにしたの
で、接合リークを抑制することができる。また、上記し
たＴｉシリサイド膜に代えて、Ｗシリサイド膜を形成す
るようにしてもよい。その意味で、金属シリサイド膜を
形成するようにすればよい。
示すように、シリサイドを形成した後に、ＬＤＤ層形
成、ソース・ドレイン・イオン注入を行い、活性化アニ
ールすることによって、接合を形成するようにしたの
で、接合リークを抑制することができる。また、上記し
たＴｉシリサイド膜に代えて、Ｗシリサイド膜を形成す
るようにしてもよい。その意味で、金属シリサイド膜を
形成するようにすればよい。
【００３９】なお、ゲート酸化膜は、まず、熱酸化膜を
生成し、次いで、ＣＶＤ酸化膜を生成するのが望ましい
点は、上記第１の実施例から第６の実施例の全てに共通
して言えることである。また、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
生成し、次いで、ＣＶＤ酸化膜を生成するのが望ましい
点は、上記第１の実施例から第６の実施例の全てに共通
して言えることである。また、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
【００４０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）ソース・ドレインの接合の部位を全てサリサイド
化することによって、ＦＥＴの駆動力を大幅に向上させ
ることができる。
よれば、以下のような効果を奏することができる。 （１）ソース・ドレインの接合の部位を全てサリサイド
化することによって、ＦＥＴの駆動力を大幅に向上させ
ることができる。
【００４１】（２）また、ゲート酸化膜を熱酸化法とＣ
ＶＤ法によって形成する場合には、シリサイドとゲート
電極間の絶縁を確保すると同時に、欠陥の少ないゲート
酸化膜を形成することができ、ゲート酸化膜とＦＥＴの
性能の向上を図ることができる。 （３）更に、ソース・ドレイン層をシリサイド形成後に
形成する場合には、シリサイドに起因する接合リークを
抑制することができる。
ＶＤ法によって形成する場合には、シリサイドとゲート
電極間の絶縁を確保すると同時に、欠陥の少ないゲート
酸化膜を形成することができ、ゲート酸化膜とＦＥＴの
性能の向上を図ることができる。 （３）更に、ソース・ドレイン層をシリサイド形成後に
形成する場合には、シリサイドに起因する接合リークを
抑制することができる。
【図１】本発明の第１の実施例を示すＦＥＴの製造工程
断面図である。
断面図である。
【図２】本発明の第２の実施例を示すＦＥＴの製造工程
断面図である。
断面図である。
【図３】従来のＦＥＴの概略製造工程断面図である。
【図４】本発明の第３の実施例を示すＦＥＴの製造工程
断面図である。
断面図である。
【図５】本発明の第４の実施例を示すＦＥＴの製造工程
断面図である。
断面図である。
【図６】本発明の第５の実施例を示すＦＥＴの製造工程
断面図である。
断面図である。
【図７】本発明の第６の実施例を示すＦＥＴの製造工程
断面図である。
断面図である。
１，１１，３１，４１，５１，６１ ｐ型シリコン基
板 ２，３２，５２ ｐウェル ３，３４，５５ ＬＤＤ（ｎ- ）層 ４，１３，３７，４５，５４，６４ Ｔｉシリサイド
（ＴｉＳｉx ）膜 ５，１４，４６ ゲート酸化膜 ５ａ，１４ａ 熱酸化膜 ５ｂ，１４ｂ ＣＶＤ酸化膜 ６，１５，３９，４７，５９，６７ 多結晶シリコン
膜 ７，３６，５７ ｎ型のソース・ドレイン領域 １２，４２，６２ ｎウェル １６，４４，６５ ｐ型のソース・ドレイン領域 ３３，４３，５３，６３ 耐酸化性（Ｓｉ3 Ｎ4 ）膜
パターン ３５，５６ サイドウォール ３８，４６，５８，６６ ゲート酸化膜
板 ２，３２，５２ ｐウェル ３，３４，５５ ＬＤＤ（ｎ- ）層 ４，１３，３７，４５，５４，６４ Ｔｉシリサイド
（ＴｉＳｉx ）膜 ５，１４，４６ ゲート酸化膜 ５ａ，１４ａ 熱酸化膜 ５ｂ，１４ｂ ＣＶＤ酸化膜 ６，１５，３９，４７，５９，６７ 多結晶シリコン
膜 ７，３６，５７ ｎ型のソース・ドレイン領域 １２，４２，６２ ｎウェル １６，４４，６５ ｐ型のソース・ドレイン領域 ３３，４３，５３，６３ 耐酸化性（Ｓｉ3 Ｎ4 ）膜
パターン ３５，５６ サイドウォール ３８，４６，５８，６６ ゲート酸化膜
Claims (10)
- 【請求項１】（ａ）基板のアクティブ領域に形成される
ｎ型のＬＤＤ（ｎ- ）層及びソース・ドレイン領域と、
（ｂ）該ｎ型のＬＤＤ（ｎ- ）層及びソース・ドレイン
領域上に形成される金属シリサイド膜と、（ｃ）ゲート
酸化膜及び多結晶シリコン膜からなるゲート電極とを具
備する電界効果トランジスタ。 - 【請求項２】（ａ）基板のアクティブ領域に形成される
ｐ型のソース・ドレイン領域と、（ｂ）該ｐ型のソース
・ドレイン領域上に形成される金属シリサイド膜と、
（ｃ）ゲート酸化膜及び多結晶シリコン膜からなるゲー
ト電極とを具備する電界効果トランジスタ。 - 【請求項３】 前記ゲート酸化膜は熱酸化膜及び又はＣ
ＶＤ酸化膜からなる請求項１又は２記載の電界効果トラ
ンジスタ。 - 【請求項４】（ａ）素子分離が行われた基板のｐウェル
にｎ型イオン注入を行い、活性化アニールによって、Ｌ
ＤＤ（ｎ- ）層を形成する工程と、（ｂ）金属のスパッ
タを行いアニールすることにより金属シリサイド膜を形
成する工程と、（ｃ）チャネルの部位の前記金属シリサ
イド膜をエッチングし、更に、少なくともその下部のＬ
ＤＤ（ｎ- ）層の接合深さだけ、ＬＤＤ（ｎ- ）層をエ
ッチングする工程と、（ｄ）ゲート酸化膜を形成する工
程と、（ｅ）厚い多結晶シリコン膜を生成し、ゲートパ
ターニングの後に、ｎ型イオン注入を行い、ｎ型のソー
ス・ドレイン領域を形成する工程とを施すことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項５】（ａ）素子分離が行われた基板のｎウェル
上に金属のスパッタを行いアニールすることにより金属
シリサイド膜を形成する工程と、（ｂ）チャネルの部位
の前記金属シリサイド膜をエッチングする工程と、
（ｃ）ゲート酸化膜を形成する工程と、（ｄ）厚い多結
晶シリコン膜を生成しゲートパターニングの後に、ｐ型
イオン注入を行い、ｐ型のソース・ドレイン領域を形成
する工程とを施すことを特徴とする電界効果トランジス
タの製造方法。 - 【請求項６】（ａ）素子分離が行われた基板のｐウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）該耐酸化性膜パターンをマスクとして
ｎ型イオン注入を行い活性化アニールによってＬＤＤ
（ｎ- ）層を形成する工程と、（ｃ）絶縁膜を生成し、
エッチバックによりサイドウォールを形成した後、ｎ型
イオン注入を行い、ｎ型のソース・ドレイン領域を形成
する工程と、（ｄ）該サイドウォールを除去し、金属を
スパッタし、アニールによって金属シリサイド膜を形成
する工程と、（ｅ）前記耐酸化性膜パターンを除去し、
ゲート酸化膜、多結晶シリコン膜を生成する工程と、
（ｆ）ゲートパターニングを行う工程とを施すことを特
徴とする電界効果トランジスタの製造方法。 - 【請求項７】（ａ）素子分離が行われた基板のｎウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）該耐酸化性膜パターンをマスクにして
ｐ型イオン注入を行い、ｐ型のソース・ドレイン領域を
形成する工程と、（ｃ）金属スパッタを行い、アニール
することによって、金属シリサイド膜を形成する工程
と、（ｄ）前記耐酸化性膜パターンを除去し、ゲート酸
化膜、多結晶シリコン膜を生成する工程と、（ｅ）ゲー
トパターニングを行う工程とを施すことを特徴とする電
界効果トランジスタの製造方法。 - 【請求項８】（ａ）素子分離が行われた基板のｐウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）金属をスパッタし、アニールによって
金属シリサイド膜を形成する工程と、（ｃ）ｎ型イオン
注入を行い、活性化アニールによってＬＤＤ（ｎ- ）層
を形成する工程と、（ｄ）絶縁膜を生成し、エッチバッ
クによりサイドウォールを形成した後、ｎ型イオン注入
を行い、ｎ型のソース・ドレイン領域を形成する工程
と、（ｅ）前記サイドウォールを除去し、前記耐酸化性
膜パターンを除去した後、ゲート酸化膜、多結晶シリコ
ン膜を形成する工程と、（ｆ）ゲートパターニングを行
う工程とを施すことを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項９】（ａ）素子分離が行われた基板のｎウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）金属をスパッタし、アニールによって
金属シリサイド膜を形成する工程と、（ｃ）ｐ型イオン
注入を行い、ｐ型のソース・ドレイン領域を形成する工
程と、（ｄ）ゲート酸化膜と厚い多結晶シリコン膜を生
成する工程と、（ｅ）ゲートパタニングを行う工程とを
施すことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項１０】 前記ゲート酸化膜は、まず、熱酸化膜
を生成し、次いで、ＣＶＤ酸化膜を生成することを特徴
とする請求項４から９記載のいずれか１項の電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27962993A JPH07135313A (ja) | 1993-11-09 | 1993-11-09 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27962993A JPH07135313A (ja) | 1993-11-09 | 1993-11-09 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135313A true JPH07135313A (ja) | 1995-05-23 |
Family
ID=17613649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27962993A Withdrawn JPH07135313A (ja) | 1993-11-09 | 1993-11-09 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135313A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032335A (ja) * | 1996-04-10 | 1998-02-03 | Harris Corp | 改良形トレンチｍｏｓゲート装置 |
| KR100425769B1 (ko) * | 2002-04-18 | 2004-04-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| JP2009004804A (ja) * | 2008-09-01 | 2009-01-08 | Renesas Technology Corp | 半導体装置 |
| US8748266B2 (en) | 1997-08-28 | 2014-06-10 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
-
1993
- 1993-11-09 JP JP27962993A patent/JPH07135313A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032335A (ja) * | 1996-04-10 | 1998-02-03 | Harris Corp | 改良形トレンチｍｏｓゲート装置 |
| US8748266B2 (en) | 1997-08-28 | 2014-06-10 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
| US9275863B2 (en) | 1997-08-28 | 2016-03-01 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
| KR100425769B1 (ko) * | 2002-04-18 | 2004-04-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| JP2009004804A (ja) * | 2008-09-01 | 2009-01-08 | Renesas Technology Corp | 半導体装置 |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |