JP2001102576A - 半導体装置 - Google Patents
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 単位面積あたり高密度にセルを集積化できる
と共に、チャネルとして活性な部分の電気的特性も均一
化できる、絶縁ゲート型の半導体装置を提供する。 【解決手段】 面方位（１１１）の半導体ウェハを準備
する。その表面にトレンチ３２を形成する。該トレンチ
３２によって区画される半導体層の側壁３３は上方から
見て６角形のパターン３０を構成する。該トレンチ３２
内にゲート電極を形成し、該パターン３０を単位セルと
してＭＯＳＦＥＴ素子を構成する。トレンチ３２横の側
壁３３は、６つの面において互いに等価となるようにそ
の結晶面が選択されている。代表的な例では（１１０）
面あるいはその近傍の結晶面である。
と共に、チャネルとして活性な部分の電気的特性も均一
化できる、絶縁ゲート型の半導体装置を提供する。 【解決手段】 面方位（１１１）の半導体ウェハを準備
する。その表面にトレンチ３２を形成する。該トレンチ
３２によって区画される半導体層の側壁３３は上方から
見て６角形のパターン３０を構成する。該トレンチ３２
内にゲート電極を形成し、該パターン３０を単位セルと
してＭＯＳＦＥＴ素子を構成する。トレンチ３２横の側
壁３３は、６つの面において互いに等価となるようにそ
の結晶面が選択されている。代表的な例では（１１０）
面あるいはその近傍の結晶面である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にトレンチ構造を有する絶縁ゲート型の半導体装置に
関する。
特にトレンチ構造を有する絶縁ゲート型の半導体装置に
関する。
【０００２】
【従来の技術】最近の縦型ＭＯＳＦＥＴにおいては、構
造的に低オン抵抗特性が得やすいことから、トレンチ溝
内にゲート電極を埋め込んだ構造のいわゆるトレンチ型
が注目されている。このようなトレンチ型構造を有する
縦型ＭＯＳＦＥＴは、例えば特開平４−１４６６７４号
公報、特開平５−３３５５８２号公報などにその構造及
び製造工程の概略が開示されている。
造的に低オン抵抗特性が得やすいことから、トレンチ溝
内にゲート電極を埋め込んだ構造のいわゆるトレンチ型
が注目されている。このようなトレンチ型構造を有する
縦型ＭＯＳＦＥＴは、例えば特開平４−１４６６７４号
公報、特開平５−３３５５８２号公報などにその構造及
び製造工程の概略が開示されている。
【０００３】このような縦型ＭＯＳＦＥＴの構造の一例
を、図１３を参照して説明する。表面にＰ型チャネル領
域１２を有し、その下部にＮ型ドレイン層１１ａ、Ｎ＋
型ドレイン層１１ｂとを有する半導体基板に、多数のト
レンチ１３がＰ型チャネル領域１２を超えてＮ型ドレイ
ン層１１ａに達する深さに形成されている。そのトレン
チ１３の表面にはゲート酸化膜１４が形成され、更にそ
の内部は多結晶シリコン等からなるゲート電極１５が埋
設されている。そしてＮ＋のソース領域１６が設けられ
ている。ゲート電極１５上には絶縁層１７が配設され、
セル領域の全面にアルミ等の金属電極１８が設けられ、
この絶縁層１７がゲート電極１５と金属電極１８とを絶
縁分離している。そして、金属電極１８がソース領域１
６とチャネル領域１２とに電気接続するように構成され
ている。
を、図１３を参照して説明する。表面にＰ型チャネル領
域１２を有し、その下部にＮ型ドレイン層１１ａ、Ｎ＋
型ドレイン層１１ｂとを有する半導体基板に、多数のト
レンチ１３がＰ型チャネル領域１２を超えてＮ型ドレイ
ン層１１ａに達する深さに形成されている。そのトレン
チ１３の表面にはゲート酸化膜１４が形成され、更にそ
の内部は多結晶シリコン等からなるゲート電極１５が埋
設されている。そしてＮ＋のソース領域１６が設けられ
ている。ゲート電極１５上には絶縁層１７が配設され、
セル領域の全面にアルミ等の金属電極１８が設けられ、
この絶縁層１７がゲート電極１５と金属電極１８とを絶
縁分離している。そして、金属電極１８がソース領域１
６とチャネル領域１２とに電気接続するように構成され
ている。
【０００４】係る構造の縦型ＭＯＳＦＥＴにおいては、
ゲート電極１５に所定の閾値以上の電圧を与えることに
より、Ｐ型のチャネル領域１２内のトレンチに沿ってＮ
型の反転層を形成し、Ｎ型半導体基板のドレイン層１１
ａ、１１ｂとＮ＋型のソース領域１６との間に電流路を
形成する。これにより縦型ＭＯＳＦＥＴのソース・ドレ
イン間がオン状態となり、ゲート電極１５の電圧を閾値
以下とすることで、チャネル領域１２のＮ型の反転層が
なくなり、縦型ＭＯＳＦＥＴのソース・ドレイン間がオ
フ状態となる。係る縦型ＭＯＳＦＥＴによれば、プレー
ナ型の縦型ＭＯＳＦＥＴに特有の接合型ＦＥＴ効果がな
いことから、そのオン抵抗を小さくすることができると
いう利点が生じる。
ゲート電極１５に所定の閾値以上の電圧を与えることに
より、Ｐ型のチャネル領域１２内のトレンチに沿ってＮ
型の反転層を形成し、Ｎ型半導体基板のドレイン層１１
ａ、１１ｂとＮ＋型のソース領域１６との間に電流路を
形成する。これにより縦型ＭＯＳＦＥＴのソース・ドレ
イン間がオン状態となり、ゲート電極１５の電圧を閾値
以下とすることで、チャネル領域１２のＮ型の反転層が
なくなり、縦型ＭＯＳＦＥＴのソース・ドレイン間がオ
フ状態となる。係る縦型ＭＯＳＦＥＴによれば、プレー
ナ型の縦型ＭＯＳＦＥＴに特有の接合型ＦＥＴ効果がな
いことから、そのオン抵抗を小さくすることができると
いう利点が生じる。
【０００５】ところで、半導体業界では半導体装置の製
造に図１４に示したような面方位（１００）の半導体ウ
ェハ１９が多用されている。面方位は、面が座標軸と交
わった座標値の逆数で定義するので、面方位（１００）
とは、ｘ軸＝（１００）軸と「１」で交わりｙ、ｚ軸と
は無限大で交わる、即ち交わらない結晶面を意味する。
従って、このシリコンウェハ１９は、表面に結晶面（１
００）が露出し、（１００）面に多数の半導体チップ２
０を形成するものである。通常、ＯＦ（オリエンテーシ
ョンフラット）の結晶方位は＜１００＞方向である。半
導体チップ２０は各々が矩形の形状を持ち、スクライブ
ラインとなる領域を挟んで等間隔で配置される。また、
前記スクライブラインがＯＦと平行となるように、多数
の半導体チップ２０が配置される（図面参照）。
造に図１４に示したような面方位（１００）の半導体ウ
ェハ１９が多用されている。面方位は、面が座標軸と交
わった座標値の逆数で定義するので、面方位（１００）
とは、ｘ軸＝（１００）軸と「１」で交わりｙ、ｚ軸と
は無限大で交わる、即ち交わらない結晶面を意味する。
従って、このシリコンウェハ１９は、表面に結晶面（１
００）が露出し、（１００）面に多数の半導体チップ２
０を形成するものである。通常、ＯＦ（オリエンテーシ
ョンフラット）の結晶方位は＜１００＞方向である。半
導体チップ２０は各々が矩形の形状を持ち、スクライブ
ラインとなる領域を挟んで等間隔で配置される。また、
前記スクライブラインがＯＦと平行となるように、多数
の半導体チップ２０が配置される（図面参照）。
【０００６】図１５は、トレンチ型ＭＯＳＦＥＴを上記
（１００）ウェハ１９の半導体チップ２０に製造したと
きの状態を、拡大して示す斜視図である。
（１００）ウェハ１９の半導体チップ２０に製造したと
きの状態を、拡大して示す斜視図である。
【０００７】チャネル領域１２は略正方形の形状を有
し、該正方形のチャネル領域１２を縦横に一定間隔で多
数個並べている。各チャネル領域１２の周囲は一定幅の
トレンチ１３が取り囲む。すなわちトレンチ１３は格子
状となる。各チャネル領域１２において、ソース領域１
６はチャネル領域１２の周辺部分を環状に取り囲む。ま
た、ソース領域１６はトレンチ１３の側壁に露出する。
尚、１つのチャネル領域１２の形状で定義される領域を
「単位セル」と称する。「単位セルのパターン形状」と
は、トレンチ１３の側壁が形成する形状を意味する。こ
の様に、（１００）ウェハでＯＦ面を（１００）とし、
且つ単位セルの形状を矩形とした場合、チャネル領域１
２を囲む４つの側壁は、全てが結晶面（１００）とな
る。また、トレンチ１３の底面も結晶面（１００）とな
る。１１は半導体基板である。
し、該正方形のチャネル領域１２を縦横に一定間隔で多
数個並べている。各チャネル領域１２の周囲は一定幅の
トレンチ１３が取り囲む。すなわちトレンチ１３は格子
状となる。各チャネル領域１２において、ソース領域１
６はチャネル領域１２の周辺部分を環状に取り囲む。ま
た、ソース領域１６はトレンチ１３の側壁に露出する。
尚、１つのチャネル領域１２の形状で定義される領域を
「単位セル」と称する。「単位セルのパターン形状」と
は、トレンチ１３の側壁が形成する形状を意味する。こ
の様に、（１００）ウェハでＯＦ面を（１００）とし、
且つ単位セルの形状を矩形とした場合、チャネル領域１
２を囲む４つの側壁は、全てが結晶面（１００）とな
る。また、トレンチ１３の底面も結晶面（１００）とな
る。１１は半導体基板である。
【０００８】
【発明が解決しようとする課題】第１の目的 縦型ＭＯＳＦＥＴのオン抵抗Ｒｄｓ（ｏｎ）は、単位面
積あたりのセルの個数に反比例する。従って、単位面積
あたりに収納できるセルの個数を増大することがオン抵
抗Ｒｄｓ（ｏｎ）を減じる上で重要な課題である。しか
しながら、ホトエッチング工程の加工精度によって自ず
と限界があるという欠点があった。従って、本発明の第
１の目的は、トレンチを有する半導体装置において、単
位面積あたりに収納できる単位セルの個数を飛躍的に増
大させることにある。
積あたりのセルの個数に反比例する。従って、単位面積
あたりに収納できるセルの個数を増大することがオン抵
抗Ｒｄｓ（ｏｎ）を減じる上で重要な課題である。しか
しながら、ホトエッチング工程の加工精度によって自ず
と限界があるという欠点があった。従って、本発明の第
１の目的は、トレンチを有する半導体装置において、単
位面積あたりに収納できる単位セルの個数を飛躍的に増
大させることにある。
【０００９】上記の第１の目的を達成するため、本願発
明者は図１６（Ａ）に示すようなパターン配列を検討す
るに至った。これは、単位セルのパターン形状２１を６
角形（好ましくは正６角形）とし、該パターン２１をセ
ル間隔ａで配置したものである。セル間隔ａは６角形の
点中心から点中心までの距離であり、点中心から点中心
までを結ぶラインは正三角形を構成する。
明者は図１６（Ａ）に示すようなパターン配列を検討す
るに至った。これは、単位セルのパターン形状２１を６
角形（好ましくは正６角形）とし、該パターン２１をセ
ル間隔ａで配置したものである。セル間隔ａは６角形の
点中心から点中心までの距離であり、点中心から点中心
までを結ぶラインは正三角形を構成する。
【００１０】正６角形のパターン配列は、図１６（Ｂ）
に示した従来のパターン配列に比べて高密度のセル配置
を可能にする。従来のパターン配列は、単位セルのパタ
ーン形状２１を正方形とし、セル間隔（セルピッチ）ａ
で配置したパターンである。点中心から点中心までを結
ぶラインは正方形を構成する。尚、ゲート長ＧＷはパタ
ーン２１の周辺長（各辺の長さの和）に等しい。セルピ
ッチａを同じにして単位セル（パターン２１）１個当た
りの面積を単純に比較すると、正６角形は正方形に対し
て約０．８６倍の面積となる。その結果、セル間隔ａを
同じにした場合に、単位面積当たりのセル数を約１．１
６倍に増大できる。
に示した従来のパターン配列に比べて高密度のセル配置
を可能にする。従来のパターン配列は、単位セルのパタ
ーン形状２１を正方形とし、セル間隔（セルピッチ）ａ
で配置したパターンである。点中心から点中心までを結
ぶラインは正方形を構成する。尚、ゲート長ＧＷはパタ
ーン２１の周辺長（各辺の長さの和）に等しい。セルピ
ッチａを同じにして単位セル（パターン２１）１個当た
りの面積を単純に比較すると、正６角形は正方形に対し
て約０．８６倍の面積となる。その結果、セル間隔ａを
同じにした場合に、単位面積当たりのセル数を約１．１
６倍に増大できる。
【００１１】第２の目的 しかしながら、６角形のトレンチ１３を面方位（１０
０）の半導体ウェハ１９に形成すると、結晶学的な新た
な問題点が生じる。即ち、シリコン単結晶が結晶学的に
立方格子を構成しているので、トレンチ１３の側壁の結
晶面が（１００）面に合致しなくなる。加えて、図１６
（Ａ）に示したパターン２１の各辺２１ａ〜２１ｆに位
置するトレンチ１３の側壁の結晶面が、不均一となるの
である。
０）の半導体ウェハ１９に形成すると、結晶学的な新た
な問題点が生じる。即ち、シリコン単結晶が結晶学的に
立方格子を構成しているので、トレンチ１３の側壁の結
晶面が（１００）面に合致しなくなる。加えて、図１６
（Ａ）に示したパターン２１の各辺２１ａ〜２１ｆに位
置するトレンチ１３の側壁の結晶面が、不均一となるの
である。
【００１２】シリコン表面の電気的・電子的特性はその
結晶方位に著しく依存しているので、トレンチ１３の側
壁の結晶面が互いに不均一であることは、ＭＯＳＦＥＴ
素子の電気的特性が各側壁によって不均一になることを
意味する。その為、ドレイン電流が流れやすい側壁と流
れにくい側壁とが生じることになる。
結晶方位に著しく依存しているので、トレンチ１３の側
壁の結晶面が互いに不均一であることは、ＭＯＳＦＥＴ
素子の電気的特性が各側壁によって不均一になることを
意味する。その為、ドレイン電流が流れやすい側壁と流
れにくい側壁とが生じることになる。
【００１３】更に、トレンチ溝１３の側壁に熱酸化によ
ってゲート酸化膜１４を形成した場合は、結晶方位によ
って酸化膜の成長レートに差があるので、ゲート酸化膜
１４の膜厚も不均一になるという不具合が生じる。その
結果、ＭＯＳＦＥＴのしきい値Ｖｔが各側壁において差
が生じ、図９に示すようにゲート電圧Ｖｇ―ドレイン電
流Ｉｄ特性が悪化する他、スイッチングタイムが増大す
るという欠点、電流集中による破壊が発生しやすくなる
と言う欠点があった。
ってゲート酸化膜１４を形成した場合は、結晶方位によ
って酸化膜の成長レートに差があるので、ゲート酸化膜
１４の膜厚も不均一になるという不具合が生じる。その
結果、ＭＯＳＦＥＴのしきい値Ｖｔが各側壁において差
が生じ、図９に示すようにゲート電圧Ｖｇ―ドレイン電
流Ｉｄ特性が悪化する他、スイッチングタイムが増大す
るという欠点、電流集中による破壊が発生しやすくなる
と言う欠点があった。
【００１４】従って、本発明の第２の目的は、６角形の
トレンチ１３を形成した絶縁ゲート型半導体装置におい
て、トレンチ１３側壁における結晶学的な不均一を解消
することにある。
トレンチ１３を形成した絶縁ゲート型半導体装置におい
て、トレンチ１３側壁における結晶学的な不均一を解消
することにある。
【００１５】
【課題を解決するための手段】本発明は上述した従来の
欠点に鑑みなされたもので、半導体基板にトレンチにて
パターンを構成した半導体装置に於いて、該パターンを
６角形にしたものである。
欠点に鑑みなされたもので、半導体基板にトレンチにて
パターンを構成した半導体装置に於いて、該パターンを
６角形にしたものである。
【００１６】更に、面方位（１１１）の半導体基板を出
発点として、トレンチの側壁の電気的特性が互いに等し
くなるように、パターンを構成したものである。
発点として、トレンチの側壁の電気的特性が互いに等し
くなるように、パターンを構成したものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１８】本発明の半導体装置は、トレンチによって
略６角形のパターンを形成したことを第１の骨子とす
る。また、面方位が（１１１）の半導体ウェハを用いる
ことを第２の骨子とする。先ずは結晶方位と６角形のパ
ターンの例について説明する。
略６角形のパターンを形成したことを第１の骨子とす
る。また、面方位が（１１１）の半導体ウェハを用いる
ことを第２の骨子とする。先ずは結晶方位と６角形のパ
ターンの例について説明する。
【００１９】第１のパターン：図１は、トレンチによっ
て形成した６角形のパターン３０の、第１の例を示す、
（Ａ）平面図、（Ｂ）斜視図である。
て形成した６角形のパターン３０の、第１の例を示す、
（Ａ）平面図、（Ｂ）斜視図である。
【００２０】シリコン半導体基板５１の表面に、多数の
同一形状、同一寸法のパターン３０が縦横に配置され
る。パターン３０は、角度θが各々１２０度プラスマイ
ナス１０度の６角形であり、好ましくはθが１２０度の
正６角形であることが望ましい。複数のパターン３０
は、パターン３０の中心から中心までの距離ａが互いに
一定となるように配置される。また、パターン３０が正
６角形である場合、中心と中心を結ぶラインは正三角形
３１を構成するように配置される。６角形の各辺は隣の
６角形の辺と平行であり、その距離ｂは全て一定であ
る。
同一形状、同一寸法のパターン３０が縦横に配置され
る。パターン３０は、角度θが各々１２０度プラスマイ
ナス１０度の６角形であり、好ましくはθが１２０度の
正６角形であることが望ましい。複数のパターン３０
は、パターン３０の中心から中心までの距離ａが互いに
一定となるように配置される。また、パターン３０が正
６角形である場合、中心と中心を結ぶラインは正三角形
３１を構成するように配置される。６角形の各辺は隣の
６角形の辺と平行であり、その距離ｂは全て一定であ
る。
【００２１】基板５１の表面にトレンチ３２が形成され
る。トレンチ３２は、基板５１表面から垂直方向に掘り
下げた溝である。トレンチ３２は、一定の幅（距離ｂ）
と一定の深さを持ち、格子状あるいは蜂の巣状の形状で
連続している。パターン３０の６つの辺に沿って半導体
層３４の側壁３３が形成される。半導体層の側壁３３は
トレンチ３２の側壁でもある。パターン３０は各々が島
状に独立し、その各々は周囲をトレンチ３２に囲まれ
る。従って、パターン３０の形状は、半導体層３４の表
面とトレンチ３２とが交差する箇所３２ａによって形成
される。これらのトレンチ３２は、シリコン単結晶基板
５１を選択的に異方性エッチングすることによって得る
ことが出来る。
る。トレンチ３２は、基板５１表面から垂直方向に掘り
下げた溝である。トレンチ３２は、一定の幅（距離ｂ）
と一定の深さを持ち、格子状あるいは蜂の巣状の形状で
連続している。パターン３０の６つの辺に沿って半導体
層３４の側壁３３が形成される。半導体層の側壁３３は
トレンチ３２の側壁でもある。パターン３０は各々が島
状に独立し、その各々は周囲をトレンチ３２に囲まれ
る。従って、パターン３０の形状は、半導体層３４の表
面とトレンチ３２とが交差する箇所３２ａによって形成
される。これらのトレンチ３２は、シリコン単結晶基板
５１を選択的に異方性エッチングすることによって得る
ことが出来る。
【００２２】第２のパターン：図２は、第２のパターン
を説明するための（Ａ）平面図、（Ｂ）斜視図である。
第１のパターンが、パターン３０の周囲をトレンチ３２
が囲むのに対して、第２のパターンは、パターン３０の
内側にトレンチ３２を形成した点で相違する。トレンチ
３２が島状に点在し、各パターン３０の周囲を一定幅、
一定高さの半導体層３４が取り囲む。トレンチ３２の深
さは一定である。同じく半導体層３４の側壁３３が６角
形のパターン３０を構成する。パターン３０の形状、配
置、間隔ａ、ｂ等は第１のパターンと同じであるので説
明を省略する。
を説明するための（Ａ）平面図、（Ｂ）斜視図である。
第１のパターンが、パターン３０の周囲をトレンチ３２
が囲むのに対して、第２のパターンは、パターン３０の
内側にトレンチ３２を形成した点で相違する。トレンチ
３２が島状に点在し、各パターン３０の周囲を一定幅、
一定高さの半導体層３４が取り囲む。トレンチ３２の深
さは一定である。同じく半導体層３４の側壁３３が６角
形のパターン３０を構成する。パターン３０の形状、配
置、間隔ａ、ｂ等は第１のパターンと同じであるので説
明を省略する。
【００２３】これらの配置により、単位面積あたりに収
納できるパターン３０の個数を大幅に増大できる。正方
形のパターンと６角形のパターン３０との比較は、図１
６において説明したので省略する。
納できるパターン３０の個数を大幅に増大できる。正方
形のパターンと６角形のパターン３０との比較は、図１
６において説明したので省略する。
【００２４】従って、半導体層３４の側壁３３に沿って
チャネル電流を流すような半導体デバイスを形成したと
きに、その素子を大電流素子にすることが出来る。
チャネル電流を流すような半導体デバイスを形成したと
きに、その素子を大電流素子にすることが出来る。
【００２５】以上に説明した第１と第２のパターンにお
いて、半導体層３４の側壁３３の結晶面を選択すること
によって、更に好適な半導体装置を得ることが出来る。
即ち、６角形のパターン３０に対応して、基板５１の面
方位を（１１１）としたものである。尚、面方位（１１
１）とは、ｘ軸＝＜１００＞軸と１で交わり、ｙ軸＝＜
０１０＞軸と１で交わり、同じくｚ軸＝＜００１＞軸と
１で交わる結晶面を意味する。
いて、半導体層３４の側壁３３の結晶面を選択すること
によって、更に好適な半導体装置を得ることが出来る。
即ち、６角形のパターン３０に対応して、基板５１の面
方位を（１１１）としたものである。尚、面方位（１１
１）とは、ｘ軸＝＜１００＞軸と１で交わり、ｙ軸＝＜
０１０＞軸と１で交わり、同じくｚ軸＝＜００１＞軸と
１で交わる結晶面を意味する。
【００２６】図３は、シリコン単結晶の立方晶系立体模
型を、（１１１）面に対して垂直方向から観測した平面
図である。この状態では、（１１１）面が水平面を構成
し、周囲の６つの辺３５〜４０は紙面に対して垂直な側
壁を構成し、その他は紙面に対して傾斜した面を構成す
る。そして、各辺３５〜４０が正６角形を構成し、各辺
３５〜４０に露出する側壁の全てが、結晶面（１１０）
面に対して等価面（ミラー面）であることに着目すべき
である。例えば、｛１１０｝、｛１０１｝、｛０１１｝
等は全て（１１０）面に対して等価の結晶面である。等
価の結晶面は、そのシリコン表面における、電子の移動
度、界面準位、シリコン酸化膜の成長レート等、の電気
的特性が全て等しい。
型を、（１１１）面に対して垂直方向から観測した平面
図である。この状態では、（１１１）面が水平面を構成
し、周囲の６つの辺３５〜４０は紙面に対して垂直な側
壁を構成し、その他は紙面に対して傾斜した面を構成す
る。そして、各辺３５〜４０が正６角形を構成し、各辺
３５〜４０に露出する側壁の全てが、結晶面（１１０）
面に対して等価面（ミラー面）であることに着目すべき
である。例えば、｛１１０｝、｛１０１｝、｛０１１｝
等は全て（１１０）面に対して等価の結晶面である。等
価の結晶面は、そのシリコン表面における、電子の移動
度、界面準位、シリコン酸化膜の成長レート等、の電気
的特性が全て等しい。
【００２７】図４は、各辺３５〜４０に沿って６角柱を
形成した時の、６角柱を示す斜視図である。６角柱の上
面と下面が（１１１）又はその等価面となり、各辺３５
〜４０に対応する垂直な６つの側壁が、全て（１１０）
の等価面になる。
形成した時の、６角柱を示す斜視図である。６角柱の上
面と下面が（１１１）又はその等価面となり、各辺３５
〜４０に対応する垂直な６つの側壁が、全て（１１０）
の等価面になる。
【００２８】この様な結晶学的な特性を利用することに
より、半導体層３４の側壁３３の結晶面を互いに等しい
面で構成することが可能となる。例えば、図１（Ｂ）の
例では、各パターン３０毎に図４に示した６角柱を配置
するような形態にすれば、半導体層３４の各側壁３３に
（１１０）面を露出させることが可能である。図２
（Ｂ）の例でも同様に各側壁３３に（１１０）面を露出
させることが可能である。
より、半導体層３４の側壁３３の結晶面を互いに等しい
面で構成することが可能となる。例えば、図１（Ｂ）の
例では、各パターン３０毎に図４に示した６角柱を配置
するような形態にすれば、半導体層３４の各側壁３３に
（１１０）面を露出させることが可能である。図２
（Ｂ）の例でも同様に各側壁３３に（１１０）面を露出
させることが可能である。
【００２９】実際の半導体装置の製造においては、図５
に示した、面方位（１１１）の半導体ウェハ４１を用い
る。このウェハ４１は、表面に（１１１）面が露出した
ものであり、該表面に多数の半導体チップを形成するも
のである。オリエンテーションフラットＯＦは結晶方位
＜１１０＞としたが、その他の方位でも良い。そして、
６角形のパターン３０の各辺３５〜４０が結晶方位＜１
１０＞に対して直交するような配置で、パターン３０を
形成する。これにより、半導体層３４の６つの側壁３３
を、全て（１１０）の結晶面（ミラー面）で構成するこ
とが可能になる。側壁３３の結晶面が互いに均等である
ことは、シリコン中における電子の移動度、界面準位等
が同じであるので、該側壁３３にチャネル電流を流すよ
うな電子デバイスを形成したときに、６つの側壁３３全
てにおいて互いに等しいチャネル電流を流すことができ
る事を意味する。
に示した、面方位（１１１）の半導体ウェハ４１を用い
る。このウェハ４１は、表面に（１１１）面が露出した
ものであり、該表面に多数の半導体チップを形成するも
のである。オリエンテーションフラットＯＦは結晶方位
＜１１０＞としたが、その他の方位でも良い。そして、
６角形のパターン３０の各辺３５〜４０が結晶方位＜１
１０＞に対して直交するような配置で、パターン３０を
形成する。これにより、半導体層３４の６つの側壁３３
を、全て（１１０）の結晶面（ミラー面）で構成するこ
とが可能になる。側壁３３の結晶面が互いに均等である
ことは、シリコン中における電子の移動度、界面準位等
が同じであるので、該側壁３３にチャネル電流を流すよ
うな電子デバイスを形成したときに、６つの側壁３３全
てにおいて互いに等しいチャネル電流を流すことができ
る事を意味する。
【００３０】尚、パターン３０の各辺３５〜４０が結晶
軸＜１１０＞方向に対して必ずしも直交している必要は
ない。図５の符号８０のように、＜１１１＞軸を中心に
して左右６０度の範囲で回転した場合でも、その辺３５
〜４０に沿って出現する結晶面の電気的な特性は、互い
に等しくなる。
軸＜１１０＞方向に対して必ずしも直交している必要は
ない。図５の符号８０のように、＜１１１＞軸を中心に
して左右６０度の範囲で回転した場合でも、その辺３５
〜４０に沿って出現する結晶面の電気的な特性は、互い
に等しくなる。
【００３１】また、トレンチ３２の側壁３３は垂直な平
坦面の他、深さ方向に傾斜しても良いし曲折しても良
い。６つの側壁４１が全て同じ形状に加工されているこ
と、即ち６つの側壁３３全ての結晶学的な電気的特性を
同じにする事が条件である。ここで結晶学的な電気的特
性とは、側壁に露出したシリコン表面における、電子の
移動度、界面準位、シリコン酸化膜の成長レート等、を
指す。さらに、トレンチ３２の底面も平坦面であるほ
か、湾曲した面でも良い。
坦面の他、深さ方向に傾斜しても良いし曲折しても良
い。６つの側壁４１が全て同じ形状に加工されているこ
と、即ち６つの側壁３３全ての結晶学的な電気的特性を
同じにする事が条件である。ここで結晶学的な電気的特
性とは、側壁に露出したシリコン表面における、電子の
移動度、界面準位、シリコン酸化膜の成長レート等、を
指す。さらに、トレンチ３２の底面も平坦面であるほ
か、湾曲した面でも良い。
【００３２】第３のパターン：図６に、第３のパターン
を示した。パターン３０の６角形が正６角形ではなく図
面縦方向ｙの距離に対して図面横方向の距離ｘの距離を
長くした６角形である形態を示している。この場合、パ
ターン３０の中心と中心とを結ぶ三角形３１は２等辺三
角形となり、２つの辺の距離ｃは等距離である。三角形
の距離ａは図１の距離ａに等しい。パターン３０の辺
は、隣のパターン３０の辺と平行であり、その距離ｂは
一定である。斯かる形状に於いても、その６面全ての電
気的特性を等しくする事が出来る。
を示した。パターン３０の６角形が正６角形ではなく図
面縦方向ｙの距離に対して図面横方向の距離ｘの距離を
長くした６角形である形態を示している。この場合、パ
ターン３０の中心と中心とを結ぶ三角形３１は２等辺三
角形となり、２つの辺の距離ｃは等距離である。三角形
の距離ａは図１の距離ａに等しい。パターン３０の辺
は、隣のパターン３０の辺と平行であり、その距離ｂは
一定である。斯かる形状に於いても、その６面全ての電
気的特性を等しくする事が出来る。
【００３３】以下、上述したパターンを用いた、絶縁ゲ
ート型半導体装置について説明する。
ート型半導体装置について説明する。
【００３４】第１の実施の形態：図７は、図１の第１の
パターンを利用した、パワーＭＯＳＦＥＴ素子を示す
（Ａ）平面図、（Ｂ）断面図である。断面構造では従来
のものと基本的な変化はない。基本的なパターン配列は
図１に示したものを用いている。
パターンを利用した、パワーＭＯＳＦＥＴ素子を示す
（Ａ）平面図、（Ｂ）断面図である。断面構造では従来
のものと基本的な変化はない。基本的なパターン配列は
図１に示したものを用いている。
【００３５】即ち、Ｎ型ドレイン層５１ａ、Ｎ＋型ドレ
イン層５１ｂとを有するシリコン半導体基板５１の一主
面側に、Ｐ型チャネル領域５２と、トレンチ３２がＰ型
チャネル領域５２を超えてＮ型ドレイン層５１ａに達す
る深さに形成されている。そのトレンチ３２の表面には
熱酸化によりゲート酸化膜５４が形成され、更にその内
部は多結晶シリコン等からなるゲート電極５５が埋設さ
れている。そして、トレンチ３２によって区画された半
導体層の表面に、Ｎ＋型のソース領域５６が設けられて
いる。ソース領域５６はチャネル領域５２の周囲端部の
内側を一定の幅で取り囲む。ソース領域５６で囲まれた
チャネル領域５２の表面にはＰ＋型のコンタクト領域５
７が形成される。
イン層５１ｂとを有するシリコン半導体基板５１の一主
面側に、Ｐ型チャネル領域５２と、トレンチ３２がＰ型
チャネル領域５２を超えてＮ型ドレイン層５１ａに達す
る深さに形成されている。そのトレンチ３２の表面には
熱酸化によりゲート酸化膜５４が形成され、更にその内
部は多結晶シリコン等からなるゲート電極５５が埋設さ
れている。そして、トレンチ３２によって区画された半
導体層の表面に、Ｎ＋型のソース領域５６が設けられて
いる。ソース領域５６はチャネル領域５２の周囲端部の
内側を一定の幅で取り囲む。ソース領域５６で囲まれた
チャネル領域５２の表面にはＰ＋型のコンタクト領域５
７が形成される。
【００３６】ゲート電極５５の上にはＣＶＤ法等による
絶縁層５８が形成される。トレンチ３２の３３即ちチャ
ネル領域５２の外周（ソース領域５６外周に等しい）が
単位セルを定義し、単位セルを多数配置した領域をセル
領域と称する。このとき、単位セルは図１に示したパタ
ーン３０の形状と配置に等しい。即ち、各単位セルは平
面視で６角形の形状を持ち、その周囲をトレンチ３２が
取り囲む。トレンチ３２は一定の幅、一定の深さを持
ち、連続する。また、複数の単位セルはその中心から中
心までのセルピッチが均等となるように配列されてい
る。これらのトレンチ３２とパターン３０は、全体とし
て「蜂の巣」の様なハニカム形状に配置される。
絶縁層５８が形成される。トレンチ３２の３３即ちチャ
ネル領域５２の外周（ソース領域５６外周に等しい）が
単位セルを定義し、単位セルを多数配置した領域をセル
領域と称する。このとき、単位セルは図１に示したパタ
ーン３０の形状と配置に等しい。即ち、各単位セルは平
面視で６角形の形状を持ち、その周囲をトレンチ３２が
取り囲む。トレンチ３２は一定の幅、一定の深さを持
ち、連続する。また、複数の単位セルはその中心から中
心までのセルピッチが均等となるように配列されてい
る。これらのトレンチ３２とパターン３０は、全体とし
て「蜂の巣」の様なハニカム形状に配置される。
【００３７】そして、セル領域の全面にアルミ等の金属
電極５９が設けられ、この絶縁層５８がゲート電極５５
と金属電極５９とを絶縁分離している。そして、金属電
極５９がソース領域５６に電気接続すると同時に、コン
タクト領域５７を介してチャネル領域５２に電気接続す
るように構成されている。トレンチ３２内部に埋設され
たゲート電極５５は、トレンチ３２の溝に沿って連続
し、図示せぬ箇所で外部からゲート電位を印加可能な電
極パッドに接続される。Ｎ＋型ドレイン層５１ｂの裏面
側にはドレイン電極（図示せず）が形成される。また、
金属電極５９は、絶縁膜５８に形成されたコンタクト孔
６０を介してソース領域５６とコンタクト領域５７の両
方に接触している。この様に、各単位セルを金属電極５
９が並列接続することによって、全体として電力用の素
子を構成している。
電極５９が設けられ、この絶縁層５８がゲート電極５５
と金属電極５９とを絶縁分離している。そして、金属電
極５９がソース領域５６に電気接続すると同時に、コン
タクト領域５７を介してチャネル領域５２に電気接続す
るように構成されている。トレンチ３２内部に埋設され
たゲート電極５５は、トレンチ３２の溝に沿って連続
し、図示せぬ箇所で外部からゲート電位を印加可能な電
極パッドに接続される。Ｎ＋型ドレイン層５１ｂの裏面
側にはドレイン電極（図示せず）が形成される。また、
金属電極５９は、絶縁膜５８に形成されたコンタクト孔
６０を介してソース領域５６とコンタクト領域５７の両
方に接触している。この様に、各単位セルを金属電極５
９が並列接続することによって、全体として電力用の素
子を構成している。
【００３８】このトレンチ型ＭＯＳＦＥＴは、ゲート電
極５５に電界を加えることにより、Ｐ型のチャネル領域
５２内のトレンチ３２に沿ってＮ型の反転層を形成し、
Ｎ型半導体基板５１のドレイン層５１ａ、５１ｂとＮ＋
型のソース領域５６との間に電流路を形成する。この電
流路は６つの面全てに形成される。
極５５に電界を加えることにより、Ｐ型のチャネル領域
５２内のトレンチ３２に沿ってＮ型の反転層を形成し、
Ｎ型半導体基板５１のドレイン層５１ａ、５１ｂとＮ＋
型のソース領域５６との間に電流路を形成する。この電
流路は６つの面全てに形成される。
【００３９】斯様に６角形のセルを配置したことによ
り、単位面積あたりのセル密度を大幅に向上できる。こ
れに伴ってゲート幅ＧＷの総合的な長さも大幅に増大す
るので、単位面積あたりの電流容量を増大できる。具体
的には、従来と同じチップサイズ（例えば１．０ｍｍ×
１．０ｍｍ）に、数万個〜数十万個の単位セルを集積化
することが可能になった。
り、単位面積あたりのセル密度を大幅に向上できる。こ
れに伴ってゲート幅ＧＷの総合的な長さも大幅に増大す
るので、単位面積あたりの電流容量を増大できる。具体
的には、従来と同じチップサイズ（例えば１．０ｍｍ×
１．０ｍｍ）に、数万個〜数十万個の単位セルを集積化
することが可能になった。
【００４０】加えて、側壁３３の結晶面を互いに等価と
なるように選択する（例えば、（１１０）面もしくはそ
の近傍の面）ことにより、チャネル領域３２における電
子の移動度を均一に出来る。これは、６つの結晶面全て
において、チャネル領域３２に流れる電流の値を均等に
出来ることを意味する。よって、高出力で且つオン抵抗
Ｒｄｓ（ｏｎ）の小さいＭＯＳＦＥＴ装置を得ることが
出来る。
なるように選択する（例えば、（１１０）面もしくはそ
の近傍の面）ことにより、チャネル領域３２における電
子の移動度を均一に出来る。これは、６つの結晶面全て
において、チャネル領域３２に流れる電流の値を均等に
出来ることを意味する。よって、高出力で且つオン抵抗
Ｒｄｓ（ｏｎ）の小さいＭＯＳＦＥＴ装置を得ることが
出来る。
【００４１】更に、単位面積当たりに収納できる単位セ
ルの個数を増大することによって、単位セル毎に配置す
るコンタクト孔６０の個数を増大できる。従って、金属
電極５９とソース領域５６とのコンタクト面積を増大で
き、その接触抵抗を減じることが出来る。これはオン抵
抗Ｒｄｓ（ｏｎ）を更に低減する効果を生む。
ルの個数を増大することによって、単位セル毎に配置す
るコンタクト孔６０の個数を増大できる。従って、金属
電極５９とソース領域５６とのコンタクト面積を増大で
き、その接触抵抗を減じることが出来る。これはオン抵
抗Ｒｄｓ（ｏｎ）を更に低減する効果を生む。
【００４２】この様な装置は、例えば以下の製造方法に
よって製造することが出来る。
よって製造することが出来る。
【００４３】第１工程：図８（Ａ）参照 まず、ドレイン層となるＮ層５１ａを有するシリコン半
導体基板５１を準備する。Ｎ層５１ａのセル領域部分の
全面に、チャネル領域５２となるＰ型の拡散層を例えば
ボロンのイオン注入により形成する。
導体基板５１を準備する。Ｎ層５１ａのセル領域部分の
全面に、チャネル領域５２となるＰ型の拡散層を例えば
ボロンのイオン注入により形成する。
【００４４】第２工程：図８（Ｂ）参照 次にチャネル領域５２を貫通してドレイン層５１ａに達
する深さまで半導体基板５１をエッチングすることによ
り、トレンチ３２を形成する。これは前記セル領域の全
面に形成された酸化膜にホトリソグラフィの工程により
開口を設け、その開口から異方性のガスエッチングをす
ることでトレンチ３２を形成する。
する深さまで半導体基板５１をエッチングすることによ
り、トレンチ３２を形成する。これは前記セル領域の全
面に形成された酸化膜にホトリソグラフィの工程により
開口を設け、その開口から異方性のガスエッチングをす
ることでトレンチ３２を形成する。
【００４５】そして、ダミー酸化によりトレンチ３２内
部に酸化膜層を形成し、その酸化膜層を除去することに
よりトレンチ３２形成に伴うシリコン層表面の欠陥層を
除去する。その後ゲート酸化を行うことで、トレンチ３
２の内部にゲート酸化膜５４を形成する。
部に酸化膜層を形成し、その酸化膜層を除去することに
よりトレンチ３２形成に伴うシリコン層表面の欠陥層を
除去する。その後ゲート酸化を行うことで、トレンチ３
２の内部にゲート酸化膜５４を形成する。
【００４６】第３工程：図８（Ｃ）参照 次に、多結晶シリコン膜をＣＶＤにより全面に被着する
ことで、トレンチ３２の内部を多結晶シリコンで埋め込
む。そして、多結晶シリコン膜にリン又はボロンをドー
プし、多結晶シリコン膜を導電層化する。次に例えば等
方性のガスエッチングにより、多結晶シリコンをエッチ
バックする。そしてチャネル領域５２上の酸化膜５４表
面が露出した段階で多結晶シリコンのエッチングを停止
することで、トレンチ３２内に埋め込まれたゲート電極
５５を形成する。
ことで、トレンチ３２の内部を多結晶シリコンで埋め込
む。そして、多結晶シリコン膜にリン又はボロンをドー
プし、多結晶シリコン膜を導電層化する。次に例えば等
方性のガスエッチングにより、多結晶シリコンをエッチ
バックする。そしてチャネル領域５２上の酸化膜５４表
面が露出した段階で多結晶シリコンのエッチングを停止
することで、トレンチ３２内に埋め込まれたゲート電極
５５を形成する。
【００４７】第４工程：図８（Ｄ）参照 次に、Ｐ＋型のコンタクト領域５７を形成する。これは
コンタクト領域５７となる部分にホトリソグラフィの工
程によりレジストマスクの開口を形成し、例えばボロン
をイオン注入することにより形成する。次に再びホトリ
ソグラフィの工程によりソース領域となる部分にレジス
トマスクの開口を形成し、例えば砒素（As）をイオン注
入することでＮ＋型のソース領域５６を形成する。この
ソース領域５６は、トレンチ３２に埋め込まれたゲート
電極５５の上端部をマスクとしてイオン注入により形成
されるので、ゲート電極に対してセルフアラインで拡散
層が形成される。これにより、閾値電圧等の特性のバラ
ツキを少なくできる。次にＮＳＧ／ＢＰＳＧ等の絶縁膜
を基板５１全面に被着し、ホトリソグラフィの工程によ
り基板５１表面のソース領域及びコンタクト領域を露出
するようにその絶縁膜をエッチングすることで開口を設
け、絶縁層５８を形成する。
コンタクト領域５７となる部分にホトリソグラフィの工
程によりレジストマスクの開口を形成し、例えばボロン
をイオン注入することにより形成する。次に再びホトリ
ソグラフィの工程によりソース領域となる部分にレジス
トマスクの開口を形成し、例えば砒素（As）をイオン注
入することでＮ＋型のソース領域５６を形成する。この
ソース領域５６は、トレンチ３２に埋め込まれたゲート
電極５５の上端部をマスクとしてイオン注入により形成
されるので、ゲート電極に対してセルフアラインで拡散
層が形成される。これにより、閾値電圧等の特性のバラ
ツキを少なくできる。次にＮＳＧ／ＢＰＳＧ等の絶縁膜
を基板５１全面に被着し、ホトリソグラフィの工程によ
り基板５１表面のソース領域及びコンタクト領域を露出
するようにその絶縁膜をエッチングすることで開口を設
け、絶縁層５８を形成する。
【００４８】そして、アルミ等の金属材料をスパッタリ
ングすることで、基板５１の全面に金属材料を被着し、
ホトエッチング、アロイすることで、セル領域部分の全
面にソース電極５９を形成する。更にチップ全面にパッ
シベーション膜を被着し、又、半導体基板５１の裏面に
裏張り電極（ドレイン電極）を形成することで、ウェハ
段階の縦型ＭＯＳＦＥＴが完成（図７（Ｂ）参照）す
る。尚、チャネル領域５２とソース領域５６を形成した
後にトレンチ３２を形成する順番でもかまわない。
ングすることで、基板５１の全面に金属材料を被着し、
ホトエッチング、アロイすることで、セル領域部分の全
面にソース電極５９を形成する。更にチップ全面にパッ
シベーション膜を被着し、又、半導体基板５１の裏面に
裏張り電極（ドレイン電極）を形成することで、ウェハ
段階の縦型ＭＯＳＦＥＴが完成（図７（Ｂ）参照）す
る。尚、チャネル領域５２とソース領域５６を形成した
後にトレンチ３２を形成する順番でもかまわない。
【００４９】以上の製造方法に於いて、ゲート酸化膜５
４の形成はシリコンの熱酸化による。このとき、トレン
チ３２の側壁３３を全て（１１０）結晶面あるいはその
近傍の結晶面で構成した場合、ゲート酸化膜５４の成長
レートが６つの面全てに於いて等しくなり、６面全てに
均一な膜厚ｔ１のゲート酸化膜５４を形成できる。この
ことは、６つの面でチャネル領域５２におけるしきい値
Ｖｔを均等に出来る事を意味する。従って、電子の移動
度が均一であること及び閾値が均等であることによっ
て、各側壁３３間で電流値に差が生じることがないの
で、高出力を得ることが出来る他、図９に示したよう
に、ＭＯＳＦＥＴ素子のしきい値Ｖｔの立ち上がり特性
を改善できるという効果を生じる。
４の形成はシリコンの熱酸化による。このとき、トレン
チ３２の側壁３３を全て（１１０）結晶面あるいはその
近傍の結晶面で構成した場合、ゲート酸化膜５４の成長
レートが６つの面全てに於いて等しくなり、６面全てに
均一な膜厚ｔ１のゲート酸化膜５４を形成できる。この
ことは、６つの面でチャネル領域５２におけるしきい値
Ｖｔを均等に出来る事を意味する。従って、電子の移動
度が均一であること及び閾値が均等であることによっ
て、各側壁３３間で電流値に差が生じることがないの
で、高出力を得ることが出来る他、図９に示したよう
に、ＭＯＳＦＥＴ素子のしきい値Ｖｔの立ち上がり特性
を改善できるという効果を生じる。
【００５０】更に、トレンチ３２の底面を（１１１）面
で構成した場合、以下の如き効果を生む。これは、ゲー
ト酸化膜５４を形成するときの、熱酸化膜の成長レート
が結晶面に大きく依存する事に起因する。
で構成した場合、以下の如き効果を生む。これは、ゲー
ト酸化膜５４を形成するときの、熱酸化膜の成長レート
が結晶面に大きく依存する事に起因する。
【００５１】例えば１０００℃、ドライ酸化の条件で各
結晶面の熱酸化膜の成長レートを比較すると、以下のよ
うになる。 （１１１）＞（１１０）＞（３１１）＞（５１１）＞
（１００） 即ち、（１１０）面に比較して、（１１１）面の成長レ
ートが少し速いのである。従って、ゲート酸化膜の形成
条件として９００℃以上、好ましくは１０００℃以上の
熱処理を行うことで、トレンチ３２における側壁３３の
酸化膜厚ｔ１（図７（Ｂ）参照）よりも、トレンチ３２
底面における酸化膜厚ｔ２（図７（Ｂ））を約１０％程
度厚く形成できる。例えば、側壁３３の酸化膜厚ｔ２の
膜厚を５００Åとした場合に、底面の酸化膜厚ｔ２を５
５０Å程度に形成できる。雰囲気は酸化性、非酸化性を
問わない。
結晶面の熱酸化膜の成長レートを比較すると、以下のよ
うになる。 （１１１）＞（１１０）＞（３１１）＞（５１１）＞
（１００） 即ち、（１１０）面に比較して、（１１１）面の成長レ
ートが少し速いのである。従って、ゲート酸化膜の形成
条件として９００℃以上、好ましくは１０００℃以上の
熱処理を行うことで、トレンチ３２における側壁３３の
酸化膜厚ｔ１（図７（Ｂ）参照）よりも、トレンチ３２
底面における酸化膜厚ｔ２（図７（Ｂ））を約１０％程
度厚く形成できる。例えば、側壁３３の酸化膜厚ｔ２の
膜厚を５００Åとした場合に、底面の酸化膜厚ｔ２を５
５０Å程度に形成できる。雰囲気は酸化性、非酸化性を
問わない。
【００５２】この様に、トレンチ３２底面の酸化膜厚ｔ
２、即ちゲート電極５５とＮ層５１ａとが対向している
箇所のゲート酸化膜５４を厚くすることにより、ゲート
とドレイン間の容量Ｃｇｄを低減できる他、この膜厚ｔ
２によって決定されるゲート・ドレイン間の耐圧Ｖｇｄ
を大きくできる。一方、酸化膜厚ｔ１即ちゲート電極５
５とチャネル領域５２とが対向している箇所のゲート酸
化膜５４を薄くすることは、ＭＯＳＦＥＴ素子の電流駆
動能力を増大する事を意味する。従って、これらの相反
する要求を同時に満足することが出来る。
２、即ちゲート電極５５とＮ層５１ａとが対向している
箇所のゲート酸化膜５４を厚くすることにより、ゲート
とドレイン間の容量Ｃｇｄを低減できる他、この膜厚ｔ
２によって決定されるゲート・ドレイン間の耐圧Ｖｇｄ
を大きくできる。一方、酸化膜厚ｔ１即ちゲート電極５
５とチャネル領域５２とが対向している箇所のゲート酸
化膜５４を薄くすることは、ＭＯＳＦＥＴ素子の電流駆
動能力を増大する事を意味する。従って、これらの相反
する要求を同時に満足することが出来る。
【００５３】加えて、斯様な高温処理を加えることによ
り、トレンチ３２の肩の部分（図８Ｂ符号１００）、即
ちソース領域５６と接する箇所の形状を丸みの帯びた形
状に加工できる。よって、酸化膜５４、５８やゲート電
極５５及び酸化膜５８の被覆性が向上する。尚、シリコ
ン酸化膜に代えて、シリコン窒化膜ＳｉＮを用いた場合
でも、同様に膜厚の差を得ることが出来る。
り、トレンチ３２の肩の部分（図８Ｂ符号１００）、即
ちソース領域５６と接する箇所の形状を丸みの帯びた形
状に加工できる。よって、酸化膜５４、５８やゲート電
極５５及び酸化膜５８の被覆性が向上する。尚、シリコ
ン酸化膜に代えて、シリコン窒化膜ＳｉＮを用いた場合
でも、同様に膜厚の差を得ることが出来る。
【００５４】第２の実施の形態：図１０は、図２の第２
のパターン配置を利用した、パワーＭＯＳＦＥＴ素子を
示す（Ａ）平面図、（Ｂ）断面図である。６角形のパタ
ーン３０の内側にゲート電極５５を形成した例である。
製造方法は図８と同様である。
のパターン配置を利用した、パワーＭＯＳＦＥＴ素子を
示す（Ａ）平面図、（Ｂ）断面図である。６角形のパタ
ーン３０の内側にゲート電極５５を形成した例である。
製造方法は図８と同様である。
【００５５】即ち、表面にＰ型チャネル領域５２を有
し、その下部にＮ型ドレイン層５１ａ、Ｎ＋型ドレイン
層５１ｂとを有するシリコン半導体基板５１に、多数の
トレンチ３２がＰ型チャネル領域５２を超えてＮ型ドレ
イン層５１ａに達する深さに形成されている。そのトレ
ンチ３２の表面には熱酸化によりゲート酸化膜５４が形
成され、更にその内部は多結晶シリコン等からなるゲー
ト電極５５が埋設されている。そして、トレンチ３２に
よって区画された半導体層の表面にＮ＋型のソース領域
５６が設けられている。ソース領域５６はチャネル領域
５２の周囲近傍でゲート電極５５を取り囲む。ソース領
域５６で囲まれたチャネル領域５２の表面にはＰ＋型の
コンタクト領域５７が形成される。
し、その下部にＮ型ドレイン層５１ａ、Ｎ＋型ドレイン
層５１ｂとを有するシリコン半導体基板５１に、多数の
トレンチ３２がＰ型チャネル領域５２を超えてＮ型ドレ
イン層５１ａに達する深さに形成されている。そのトレ
ンチ３２の表面には熱酸化によりゲート酸化膜５４が形
成され、更にその内部は多結晶シリコン等からなるゲー
ト電極５５が埋設されている。そして、トレンチ３２に
よって区画された半導体層の表面にＮ＋型のソース領域
５６が設けられている。ソース領域５６はチャネル領域
５２の周囲近傍でゲート電極５５を取り囲む。ソース領
域５６で囲まれたチャネル領域５２の表面にはＰ＋型の
コンタクト領域５７が形成される。
【００５６】ゲート電極５５の上にはＣＶＤ法等による
絶縁層５８が形成される。各ゲート電極５５周辺の側壁
３３（ソース領域５６内周に等しい）が単位セルを定義
し、単位セルを多数配置した領域をセル領域と称する。
単位セルはパターン３２の形状と配置に等しい。また、
チャネル領域５２の側壁３３は（１１０）面で代表され
るように、互いに等価な結晶面で構成されている。チャ
ネル領域５２は蜂の巣状に連続する。
絶縁層５８が形成される。各ゲート電極５５周辺の側壁
３３（ソース領域５６内周に等しい）が単位セルを定義
し、単位セルを多数配置した領域をセル領域と称する。
単位セルはパターン３２の形状と配置に等しい。また、
チャネル領域５２の側壁３３は（１１０）面で代表され
るように、互いに等価な結晶面で構成されている。チャ
ネル領域５２は蜂の巣状に連続する。
【００５７】絶縁層５８にはＰ＋コンタクト領域５７と
Ｎ＋ソース領域５６とを露出するコンタクトホール６０
が設けられる。セル領域の表面にアルミ等の金属電極５
９が設けられ、コンタクトホール６０を介してソース領
域５６とコンタクト領域５７に接続される。
Ｎ＋ソース領域５６とを露出するコンタクトホール６０
が設けられる。セル領域の表面にアルミ等の金属電極５
９が設けられ、コンタクトホール６０を介してソース領
域５６とコンタクト領域５７に接続される。
【００５８】ゲート電極５５はトレンチ３２の内部に点
在し、図示せぬアルミ電極などによって並列接続され
る。各ゲート電極５５はチャネル領域５２で取り囲ま
れ、チャネル領域５２は連続する。チャネル領域５２の
表面にはゲート電極５５を各々取り囲むソース領域５６
が形成される。尚、コンタクトホール６０の箇所に部分
的にＰ＋コンタクト領域５７が露出するような構成でも
良い。
在し、図示せぬアルミ電極などによって並列接続され
る。各ゲート電極５５はチャネル領域５２で取り囲ま
れ、チャネル領域５２は連続する。チャネル領域５２の
表面にはゲート電極５５を各々取り囲むソース領域５６
が形成される。尚、コンタクトホール６０の箇所に部分
的にＰ＋コンタクト領域５７が露出するような構成でも
良い。
【００５９】第３の実施の形態：トレンチ３２内にゲー
ト電極を埋設する本発明は、縦型ＭＯＳＦＥＴに限定さ
れるものではない・例えばIGBT(Insulate Gate Bipolar
Transistor)にも同様に適用可能である。
ト電極を埋設する本発明は、縦型ＭＯＳＦＥＴに限定さ
れるものではない・例えばIGBT(Insulate Gate Bipolar
Transistor)にも同様に適用可能である。
【００６０】図１１は、本発明をＩＧＢＴ装置に適用し
た例を示している。パターン３２は図１、図２どちらの
例でも適用が可能である。Ｐ型基板７０の上にＮ＋層７
１とＮ型層７２を形成し、Ｎ型層７２表面にＰ型チャネ
ル領域７３を形成し、チャネル領域７３の表面からＮ型
層７２に達するトレンチ７４を形成し、トレンチ７４内
部にゲート酸化膜７５とゲート電極７６を形成し、チャ
ネル領域７３表面に環状のＮ＋ソース領域７７を形成
し、更にチャネル領域７３表面にＰ＋コンタクト領域７
８を形成し、ソース領域とＰ＋コンタクト領域にアルミ
などの金属電極７９が電気接触している。
た例を示している。パターン３２は図１、図２どちらの
例でも適用が可能である。Ｐ型基板７０の上にＮ＋層７
１とＮ型層７２を形成し、Ｎ型層７２表面にＰ型チャネ
ル領域７３を形成し、チャネル領域７３の表面からＮ型
層７２に達するトレンチ７４を形成し、トレンチ７４内
部にゲート酸化膜７５とゲート電極７６を形成し、チャ
ネル領域７３表面に環状のＮ＋ソース領域７７を形成
し、更にチャネル領域７３表面にＰ＋コンタクト領域７
８を形成し、ソース領域とＰ＋コンタクト領域にアルミ
などの金属電極７９が電気接触している。
【００６１】この素子は、ゲート電極７６に印加した電
圧によってトレンチ溝７４内壁のチャネル領域７３にチ
ャネルを形成し、ソース領域７７からＮ型層７２へチャ
ネル電流を流すと共に、該チャネル電流をＰ型チャネル
領域７３、Ｎ／Ｎ＋層７１、７２、及びＰ＋基板７０と
で形成するＰＮＰトランジスタのベース電流として供給
するように構成したものである。該ＩＧＢＴは、前記Ｐ
ＮＰトランジスタで伝導度変調が生じるので、ＭＯＳＦ
ＥＴ素子よりもオン抵抗を減じることが出来る。結晶面
の関係は第１、第２の実施の形態に等しい。
圧によってトレンチ溝７４内壁のチャネル領域７３にチ
ャネルを形成し、ソース領域７７からＮ型層７２へチャ
ネル電流を流すと共に、該チャネル電流をＰ型チャネル
領域７３、Ｎ／Ｎ＋層７１、７２、及びＰ＋基板７０と
で形成するＰＮＰトランジスタのベース電流として供給
するように構成したものである。該ＩＧＢＴは、前記Ｐ
ＮＰトランジスタで伝導度変調が生じるので、ＭＯＳＦ
ＥＴ素子よりもオン抵抗を減じることが出来る。結晶面
の関係は第１、第２の実施の形態に等しい。
【００６２】第４の実施の形態：図１２は、トレンチ３
２の側壁３３の形状が湾曲している場合の、トレンチ型
ＭＯＳＦＥＴ装置を示している。トレンチ３２とパター
ンは図１（Ａ）のパターン配列を用いている。トレンチ
３２側部の側壁３３がＶ字型に湾曲している。この場
合、側壁３３には（１１０）面が露出するものではない
が、６角側壁全てが、互いに均等な結晶面となる。他の
箇所は図７の構成と同一であるので説明を省略する。
２の側壁３３の形状が湾曲している場合の、トレンチ型
ＭＯＳＦＥＴ装置を示している。トレンチ３２とパター
ンは図１（Ａ）のパターン配列を用いている。トレンチ
３２側部の側壁３３がＶ字型に湾曲している。この場
合、側壁３３には（１１０）面が露出するものではない
が、６角側壁全てが、互いに均等な結晶面となる。他の
箇所は図７の構成と同一であるので説明を省略する。
【００６３】尚、上述した各実施の形態において、パタ
ーン３０の６つの角は多少丸みを帯びても良い。更に、
ウェハ４１（図５）表面の面方位が正確に（１１１）面
と直行している他、＜１１１＞結晶軸に対して結晶面が
数度、好ましくは５度以内の角度で傾斜していても良
い。骨子は、６面全ての側壁３３の電気特性を均等にす
ることである。
ーン３０の６つの角は多少丸みを帯びても良い。更に、
ウェハ４１（図５）表面の面方位が正確に（１１１）面
と直行している他、＜１１１＞結晶軸に対して結晶面が
数度、好ましくは５度以内の角度で傾斜していても良
い。骨子は、６面全ての側壁３３の電気特性を均等にす
ることである。
【００６４】更に、本発明の趣旨を逸脱することなく、
このほかにも例えば静電誘導サイリスタ（ＳＩＴ）、ゲ
−トタ−ンオフサイリスタ（ＧＴＯ）、及びＭＯＳ制御
サイリスタ（ＭＣＴ）等の、ゲート電位によってチャネ
ル電流を制御する半導体素子等、種々の変形した実施の
形態が考えられることは勿論のことである。また、第１
〜第３のパターンと、第１〜第４の実施の形態とのいず
れを組み合わせてもよいことは言うまでもない
このほかにも例えば静電誘導サイリスタ（ＳＩＴ）、ゲ
−トタ−ンオフサイリスタ（ＧＴＯ）、及びＭＯＳ制御
サイリスタ（ＭＣＴ）等の、ゲート電位によってチャネ
ル電流を制御する半導体素子等、種々の変形した実施の
形態が考えられることは勿論のことである。また、第１
〜第３のパターンと、第１〜第４の実施の形態とのいず
れを組み合わせてもよいことは言うまでもない
【００６５】
【発明の効果】以上に説明したように本発明は、トレン
チ３２によって区画される半導体層の側壁３３によって
略６角形のパターン３０を形成することにより、単位面
積当たりに収納できる単位セルの個数を大幅に増大でき
る。これにより、トレンチ型の絶縁ゲート型半導体装置
の大電流容量化とオン抵抗の低減化を図ることが出来
る。
チ３２によって区画される半導体層の側壁３３によって
略６角形のパターン３０を形成することにより、単位面
積当たりに収納できる単位セルの個数を大幅に増大でき
る。これにより、トレンチ型の絶縁ゲート型半導体装置
の大電流容量化とオン抵抗の低減化を図ることが出来
る。
【００６６】加えて、単位セル数の個数を増大すること
によって、同時に金属電極５９とソース領域５６との接
触面積を増大できるので、両者の接触抵抗を減じ、オン
抵抗の低減化に寄与できる。
によって、同時に金属電極５９とソース領域５６との接
触面積を増大できるので、両者の接触抵抗を減じ、オン
抵抗の低減化に寄与できる。
【００６７】更に、面方位（１１１）基板を用いること
により、トレンチ３２の各側壁３３の電気的結晶学的特
性を均等にすることができる。最も代表的な例が、各側
壁３３に（１１０）面が露出する形態である。これによ
り、各側壁３３にに流す電流を均等にできるので、局所
的な電流集中による耐圧劣化を防止できる。
により、トレンチ３２の各側壁３３の電気的結晶学的特
性を均等にすることができる。最も代表的な例が、各側
壁３３に（１１０）面が露出する形態である。これによ
り、各側壁３３にに流す電流を均等にできるので、局所
的な電流集中による耐圧劣化を防止できる。
【００６８】更に、面方位の選択と熱処理によっては、
トレンチ３２底面のゲート酸化膜厚ｔ２が大になるよう
に形成できるので、ゲート酸化膜厚ｔ１を減じてＭＯＳ
ＦＥＴ素子の駆動能力を更に増大できる。
トレンチ３２底面のゲート酸化膜厚ｔ２が大になるよう
に形成できるので、ゲート酸化膜厚ｔ１を減じてＭＯＳ
ＦＥＴ素子の駆動能力を更に増大できる。
【図１】第１のパターンを説明するための（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図２】第２のパターンを説明するための（Ａ）平面
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための斜視図である。
【図５】本発明を説明するための平面図である。
【図６】第３のパターンを説明するための平面図であ
る。
る。
【図７】本発明の第１の実施の形態を説明するための
（Ａ）平面図、（Ｂ）断面図である。
（Ａ）平面図、（Ｂ）断面図である。
【図８】製造方法を説明するための断面図である。
【図９】本発明を説明するための特性図である。
【図１０】本発明の第２の実施の形態を説明するための
（Ａ）平面図、（Ｂ）断面図である。
（Ａ）平面図、（Ｂ）断面図である。
【図１１】本発明の第３の実施の形態を説明するための
断面図である。
断面図である。
【図１２】本発明の第４の実施の形態を説明するための
断面図である。
断面図である。
【図１３】トレンチ型ＭＯＳＦＥＴ装置を示す断面図で
ある。
ある。
【図１４】従来の（１００）ウェハを示す平面図であ
る。
る。
【図１５】従来例を説明するための斜視図である。
【図１６】単位セルのパターンを示す図である。
３０ パターン ３２ トレンチ ３３ 側壁 ５４ ゲート酸化膜 ５５ ゲート電極 ５６ ソース領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑子 栄一郎 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F102 FA02 FB01 GB04 GC08 GD10 GJ03 GL03 GR01
Claims (25)
- 【請求項１】 ６角形のパターンの半導体層を設け、前
記半導体層の側壁の結晶面を互いに等価面とすることを
特徴とする半導体装置。 - 【請求項２】 半導体層の一主面に形成したトレンチに
より、６角形のパターンに区画された前記半導体層を設
け、前記区画された半導体層の側壁の結晶面を互いに等
価面とすることを特徴とする半導体装置。 - 【請求項３】 半導体層の一主面に形成したトレンチに
より、６角形のパターンに区画された前記半導体層を設
け、前記区画された半導体層の側壁の結晶面を互いに等
価面とし、前記半導体層の側壁に絶縁膜を設けたことを
特徴とする半導体装置。 - 【請求項４】 半導体層の一主面に形成したトレンチに
より、６角形のパターンに区画された前記半導体層を設
け、前記区画された半導体層の側壁の結晶面を互いに等
価面とし、前記半導体層の側壁に絶縁膜を設け、前記ト
レンチ内に導電材料からなる制御電極を設け、前記制御
電極と前記絶縁膜及び前記区画された半導体層の側壁と
で絶縁ゲート型半導体素子を構成したことを特徴とする
半導体装置。 - 【請求項５】 半導体層の一主面に形成したトレンチに
より、６角形のパターンに区画された前記半導体層を設
け、 前記区画された半導体層の側壁の結晶面を互いに等価面
とし、 前記半導体層の側壁に形成した絶縁膜と、 前記トレンチ内に埋設された、導電材料からなるゲート
電極と、 前記半導体層の一主面に形成したソース領域と、 前記半導体層の一主面とは反対側の面に設けたドレイン
領域と、 前記ゲート電極と前記絶縁膜、及び前記半導体層の側壁
に設けたチャネル領域とで絶縁ゲート型半導体素子を構
成したことを特徴とする半導体装置。 - 【請求項６】 ドレインとなる一導電型の半導体層と、
前記半導体層の表面に形成した逆導電型のチャネル領域
と、前記チャネル領域の表面に形成した逆導電型のソー
ス領域と、前記チャネル領域を貫通し、６角形のパター
ンに区画された前記半導体層を形成するトレンチとを設
け、 前記区画された半導体層の側壁の結晶面を互いに等価面
とし、 前記半導体層の側壁に絶縁膜を形成し、 前記トレンチ内に導電材料からなるゲート電極を形成
し、 前記ゲート電極と前記絶縁膜、及び前記チャネル領域と
で絶縁ゲート型半導体素子を構成したことを特徴とする
半導体装置。 - 【請求項７】 一導電型の第１の半導体層と、前記第１
の半導体層の上に形成した逆導電型の第２の半導体層
と、前記第２の半導体層の上に形成した逆導電型の第３
の半導体層と、前記第３の半導体層の表面に形成した一
導電型のチャネル領域と、前記チャネル領域の表面に形
成した逆導電型のソース領域と、前記チャネル領域を貫
通し、６角形のパターンに区画された前記半導体層を形
成するトレンチとを設け、 前記区画された半導体層の側壁の結晶面を互いに等価面
とし、 前記半導体層の側壁に絶縁膜を形成し、 前記トレンチ内に導電材料からなるゲート電極を形成
し、 前記ゲート電極と前記絶縁膜、及び前記チャネル領域と
で絶縁ゲート型半導体素子を構成したことを特徴とする
半導体装置。 - 【請求項８】 前記半導体層の一主面の結晶面が（１１
１）面若しくはその近傍の面であることを特徴とする、
請求項１、２、３、４、５、６、７のいずれかに記載の
半導体装置。 - 【請求項９】 前記側壁の結晶面が（１１０）面若しく
はその近傍の面であることを特徴とする請求項１、２、
３、４、５、６、７、８のいずれかに記載の半導体装
置。 - 【請求項１０】 前記６角形のパターン又は前記区画さ
れた半導体層を一定間隔離間して多数個配置したことを
特徴とする請求項１、２、３、４、５、６、７、８、９
のいずれかに記載の半導体装置。 - 【請求項１１】 前記絶縁膜が、少なくともシリコン酸
化膜を含む膜であることを特徴とする請求項３、４、
５、６、７のいずれかに記載の半導体装置。 - 【請求項１２】 前記半導体層の６つ側壁に形成された
絶縁膜の膜厚が、実質的に均一であることを特徴とする
請求項３、４、５、６、７、１１のいずれかに記載の半
導体装置。 - 【請求項１３】 前記半導体層の６つ側壁に形成された
絶縁ゲート型半導体素子の、各側壁における各々のしき
い値が実質的に均等であることを特徴とする請求項４、
５、６、７のいずれかに記載の半導体装置。 - 【請求項１４】 蜂の巣状のパターンの半導体層を設
け、前記半導体層の側壁の結晶面を互いに等価面とする
ことを特徴とする半導体装置。 - 【請求項１５】 半導体層の一主面に形成した６角形の
トレンチにより、蜂の巣状に連続する前記半導体層を設
け、前記半導体層の側壁の結晶面を互いに等価面とする
ことを特徴とする半導体装置。 - 【請求項１６】 半導体層の一主面に形成した６角形の
トレンチにより、蜂の巣状に連続する前記半導体層を設
け、前記半導体層の側壁の結晶面を互いに等価面とし、
前記半導体層の側壁に絶縁膜を設けたことを特徴とする
半導体装置。 - 【請求項１７】 半導体層の一主面に形成した６角形の
トレンチにより、蜂の巣状に連続する前記半導体層を設
け、前記半導体層の側壁の結晶面を互いに等価面とし、
前記半導体層の側壁に絶縁膜を設け、前記トレンチ内に
導電材料からなる制御電極を設け、前記制御電極と前記
絶縁膜及び前記半導体層の側壁とで絶縁ゲート型半導体
素子を構成したことを特徴とする半導体装置。 - 【請求項１８】 半導体層の一主面に形成した６角形の
トレンチにより、蜂の巣状に連続する前記半導体層を設
け、 前記半導体層の側壁の結晶面を互いに等価面とし、 前記半導体層の側壁に形成した絶縁膜と、 前記トレンチ内に埋設された、導電材料からなるゲート
電極と、 前記半導体層の一主面に形成したソース領域と、 前記半導体層の一主面とは反対側の面に設けたドレイン
領域と、 前記ゲート電極と前記絶縁膜、及び前記半導体層の側壁
に設けたチャネル領域とで絶縁ゲート型素子を構成した
ことを特徴とする半導体装置。 - 【請求項１９】 ドレインとなる一導電型の半導体層
と、前記半導体層の表面に形成した逆導電型のチャネル
領域と、前記チャネル領域の表面に形成した逆導電型の
ソース領域とを設け、 前記チャネル領域を貫通する６角形のトレンチにより、
蜂の巣状に連続する前記半導体層を設け、 前記半導体層の側壁の結晶面を互いに等価面とし、 前記半導体層の側壁に絶縁膜を形成し、 前記トレンチ内に導電材料からなるゲート電極を形成
し、 前記ゲート電極と前記絶縁膜、及び前記半導体層の側壁
に設けたチャネル領域とで絶縁ゲート型半導体素子を構
成したことを特徴とする半導体装置。 - 【請求項２０】 一導電型の第１の半導体層と、前記第
１の半導体層の上に形成した逆導電型の第２の半導体層
と、前記第２の半導体層の上に形成した逆導電型の第３
の半導体層と、前記第３の半導体層の上に形成した一導
電型のチャネル領域と、前記チャネル領域の表面に形成
した逆導電型のソース領域とを設け、前記チャネル領域
を貫通する６角形のトレンチにより、蜂の巣状に連続す
る前記半導体層を設け、 前記半導体層の側壁の結晶面を互いに等価面とし、 前記半導体層の側壁に絶縁膜を形成し、 前記トレンチ内に導電材料からなるゲート電極を形成
し、 前記ゲート電極と前記絶縁膜、及び前記半導体層の側壁
に設けたチャネル領域とで絶縁ゲート型半導体素子を構
成したことを特徴とする半導体装置。 - 【請求項２１】 前記半導体層の一主面の結晶面が（１
１１）面若しくはその近傍の面であることを特徴とする
請求項１４、１５、１６、１７、１８、１９、２０のい
ずれかに記載の半導体装置。 - 【請求項２２】 前記側壁の結晶面が（１１０）面若し
くはその近傍の面であることを特徴とする請求項１４、
１５、１６、１７、１８、１９、２０、２１のいずれか
に記載の半導体装置。 - 【請求項２３】 前記絶縁膜が、少なくともシリコン酸
化膜を含む膜であることを特徴とする請求項１６、１
７、１８、１９、２０のいずれかに記載の半導体装置。 - 【請求項２４】 前記半導体層の６つ側壁に形成された
絶縁膜の膜厚が、実質的に均一であることを特徴とする
請求項１６、１７、１８、１９、２０、２３のいずかに
記載の半導体装置。 - 【請求項２５】 前記半導体層の６つ側壁に形成された
絶縁ゲート型半導体素子の、各側壁における各々のしき
い値が実質的に均等であることを特徴とする請求項１
６、１７、１８、１９、２０のいずれかに記載の半導体
装置。
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Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031585A (ja) * | 2001-07-16 | 2003-01-31 | Denso Corp | 半導体装置の製造方法 |
| JP2003069017A (ja) * | 2001-08-30 | 2003-03-07 | Shindengen Electric Mfg Co Ltd | トランジスタ、ダイオード |
| US6576955B2 (en) | 2000-08-03 | 2003-06-10 | Sanyo Electric Co., Ltd. | Insulated gate field effect semiconductor device |
| JP2004022941A (ja) * | 2002-06-19 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| JP2004047967A (ja) * | 2002-05-22 | 2004-02-12 | Denso Corp | 半導体装置及びその製造方法 |
| JP2004535064A (ja) * | 2001-07-03 | 2004-11-18 | フェアチャイルド・セミコンダクター・コーポレーション | 半導体装置用のトレンチ構造 |
| JP2005510881A (ja) * | 2001-11-21 | 2005-04-21 | ゼネラル セミコンダクター，インク． | オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイス |
| JP2006147718A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| JP2007149745A (ja) * | 2005-11-24 | 2007-06-14 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
| JP2007258465A (ja) * | 2006-03-23 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| WO2008108299A1 (ja) * | 2007-03-06 | 2008-09-12 | Rohm Co., Ltd. | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| US7521754B2 (en) | 2005-03-25 | 2009-04-21 | Nec Electronics Corporation | Semiconductor cell array with unit cells having adjacently surrounding source and gate electrode |
| JP2010062477A (ja) * | 2008-09-05 | 2010-03-18 | Rohm Co Ltd | トレンチ型半導体装置及びその製造方法 |
| CN102254825A (zh) * | 2010-05-20 | 2011-11-23 | 国际整流器公司 | 用于制造浅且窄沟槽fet以及相关结构的方法 |
| WO2013001949A1 (ja) * | 2011-06-27 | 2013-01-03 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| CN103346167A (zh) * | 2013-06-24 | 2013-10-09 | 成都瑞芯电子有限公司 | 可有效降低栅极电阻和栅极电容的柱栅金氧半场效晶体管及其制造方法 |
| WO2013172115A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| WO2013172116A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| WO2014027520A1 (ja) * | 2012-08-13 | 2014-02-20 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| CN103715262A (zh) * | 2012-09-28 | 2014-04-09 | 精工电子有限公司 | 半导体装置 |
| WO2014141472A1 (ja) * | 2013-03-15 | 2014-09-18 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
| CN104347708A (zh) * | 2013-08-07 | 2015-02-11 | 中芯国际集成电路制造(北京)有限公司 | 多栅vdmos晶体管及其形成方法 |
| EP2933840A1 (en) | 2014-04-14 | 2015-10-21 | Jtekt Corporation | Semiconductor device |
| EP2933841A1 (en) | 2014-04-14 | 2015-10-21 | Jtekt Corporation | Semiconductor device |
| CN108010963A (zh) * | 2016-10-27 | 2018-05-08 | 意法半导体股份有限公司 | 具有减小的饱和电压的竖直沟道半导体器件 |
| US10236377B2 (en) | 2016-03-11 | 2019-03-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US11251298B2 (en) | 2019-09-18 | 2022-02-15 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2022047943A (ja) * | 2020-09-14 | 2022-03-25 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
-
1999
- 1999-09-29 JP JP27708199A patent/JP2001102576A/ja active Pending
Cited By (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576955B2 (en) | 2000-08-03 | 2003-06-10 | Sanyo Electric Co., Ltd. | Insulated gate field effect semiconductor device |
| JP2004535064A (ja) * | 2001-07-03 | 2004-11-18 | フェアチャイルド・セミコンダクター・コーポレーション | 半導体装置用のトレンチ構造 |
| JP2003031585A (ja) * | 2001-07-16 | 2003-01-31 | Denso Corp | 半導体装置の製造方法 |
| JP2003069017A (ja) * | 2001-08-30 | 2003-03-07 | Shindengen Electric Mfg Co Ltd | トランジスタ、ダイオード |
| JP2005510881A (ja) * | 2001-11-21 | 2005-04-21 | ゼネラル セミコンダクター，インク． | オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイス |
| JP2004047967A (ja) * | 2002-05-22 | 2004-02-12 | Denso Corp | 半導体装置及びその製造方法 |
| US7800168B2 (en) | 2002-06-19 | 2010-09-21 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2004022941A (ja) * | 2002-06-19 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| JP2006147718A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7521754B2 (en) | 2005-03-25 | 2009-04-21 | Nec Electronics Corporation | Semiconductor cell array with unit cells having adjacently surrounding source and gate electrode |
| JP2007149745A (ja) * | 2005-11-24 | 2007-06-14 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
| JP2007258465A (ja) * | 2006-03-23 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| WO2008108299A1 (ja) * | 2007-03-06 | 2008-09-12 | Rohm Co., Ltd. | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| JP2010062477A (ja) * | 2008-09-05 | 2010-03-18 | Rohm Co Ltd | トレンチ型半導体装置及びその製造方法 |
| CN102254825A (zh) * | 2010-05-20 | 2011-11-23 | 国际整流器公司 | 用于制造浅且窄沟槽fet以及相关结构的方法 |
| US9653597B2 (en) | 2010-05-20 | 2017-05-16 | Infineon Technologies Americas Corp. | Method for fabricating a shallow and narrow trench FET and related structures |
| US8803294B2 (en) | 2011-06-27 | 2014-08-12 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing same |
| WO2013001949A1 (ja) * | 2011-06-27 | 2013-01-03 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP2013008890A (ja) * | 2011-06-27 | 2013-01-10 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| WO2013172115A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| WO2013172116A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| CN104185901A (zh) * | 2012-05-18 | 2014-12-03 | 住友电气工业株式会社 | 半导体器件 |
| US8921932B2 (en) | 2012-05-18 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| US8963234B2 (en) | 2012-05-18 | 2015-02-24 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| WO2014027520A1 (ja) * | 2012-08-13 | 2014-02-20 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| CN103715262A (zh) * | 2012-09-28 | 2014-04-09 | 精工电子有限公司 | 半导体装置 |
| WO2014141472A1 (ja) * | 2013-03-15 | 2014-09-18 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
| CN103346167A (zh) * | 2013-06-24 | 2013-10-09 | 成都瑞芯电子有限公司 | 可有效降低栅极电阻和栅极电容的柱栅金氧半场效晶体管及其制造方法 |
| CN104347708A (zh) * | 2013-08-07 | 2015-02-11 | 中芯国际集成电路制造(北京)有限公司 | 多栅vdmos晶体管及其形成方法 |
| US9601573B2 (en) | 2014-04-14 | 2017-03-21 | Jtekt Corporation | Semiconductor device for reducing propagation time of gate input signals |
| EP2933841A1 (en) | 2014-04-14 | 2015-10-21 | Jtekt Corporation | Semiconductor device |
| US9601572B2 (en) | 2014-04-14 | 2017-03-21 | Jtekt Corporation | Semiconductor device for reducing gate wiring length |
| EP2933840A1 (en) | 2014-04-14 | 2015-10-21 | Jtekt Corporation | Semiconductor device |
| US10236377B2 (en) | 2016-03-11 | 2019-03-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10763359B2 (en) | 2016-03-11 | 2020-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN108010963A (zh) * | 2016-10-27 | 2018-05-08 | 意法半导体股份有限公司 | 具有减小的饱和电压的竖直沟道半导体器件 |
| CN108010963B (zh) * | 2016-10-27 | 2022-01-11 | 意法半导体股份有限公司 | 具有减小的饱和电压的竖直沟道半导体器件 |
| US11251298B2 (en) | 2019-09-18 | 2022-02-15 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2022047943A (ja) * | 2020-09-14 | 2022-03-25 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| JP7417499B2 (ja) | 2020-09-14 | 2024-01-18 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
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