JP2001284585A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JP2001284585A JP2000098735A JP2000098735A JP2001284585A JP 2001284585 A JP2001284585 A JP 2001284585A JP 2000098735 A JP2000098735 A JP 2000098735A JP 2000098735 A JP2000098735 A JP 2000098735A JP 2001284585 A JP2001284585 A JP 2001284585A
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diffusion layer
effect transistor
vertical hole
conductivity type
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Kunihito Oshima
邦仁 大島
Mizue Kitada
瑞枝 北田
Hideyuki Nakamura
秀幸 中村
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Shindengen Electric Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】高耐圧の縦形パワーＭＯＳＦＥＴを提供する。 【解決手段】本発明のパワーＭＯＳＦＥＴ１では、ｎ型
のドレイン層１２上にｐ型の活性層１３が形成されてお
り、活性層１３には、その表面から縦孔１７が形成さ
れ、縦穴１７の周辺に、ｐ型不純物が拡散されて成る電
流通路拡散層１９が形成されている。活性層１３内に
は、電流通路拡散層１９から活性層１３内へと横方向に
広がる空乏層と、ドレイン層１２から活性層１３内へと
縦方向に広がる空乏層とが生じ、横方向に広がる空乏層
と縦方向に広がる空乏層とが繋がった状態になる。この
ように、二方向から空乏層が活性層１３内に広がること
により、空乏層内の電界はほぼ一様に分布するので、従
来に比して高い耐圧を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特に、電源回路等に多用されるパワーＭＯＳ
ＦＥＴに関する。
【０００２】
【従来の技術】従来より、多数のセルを配置したＭＯＳ
トランジスタが電力制御素子として用いられている。
【０００３】図４５を参照し、符号１０５は従来型のＭ
ＯＳトランジスタの一例であり、シリコン単結晶基板１
１１と、該単結晶基板１１１上にエピタキシャル成長さ
れたドレイン層１１２とを有している。
【０００４】シリコン単結晶１１１内には、Ｎ型の不純
物が高濃度にドープされており、ドレイン層１１２内に
は、Ｎ型の不純物が低濃度にドープされている。ドレイ
ン層１１２内には、表面からＰ型の不純物が拡散され、
ベース領域１５４が形成されている。
【０００５】ベース領域１５４内には、更に、その表面
からＮ型の不純物が拡散され、リング状のソース領域１
６１が形成されている。符号１１０で示した領域は、ベ
ース領域１５４の端部とソース領域１６１の外周部分の
間に位置するベース領域１５４の表面部分であり、チャ
ネル領域と呼ばれている。そのチャネル領域１１０と、
ベース領域１５４と、ソース領域１６１とで、１つのセ
ル１０１が形成されている。ＭＯＳトランジスタ１０５
は、ドレイン層１１２表面に多数のセル１０１が格子状
に規則正しく配置されている。
【０００６】図４６に、ＭＯＳトランジスタ１０５のセ
ル１０１の配置状態を示す。各セル１０１内のソース領
域１６１のリング中央位置には、ベース領域１５４表面
が露出している。ソース領域１６１表面とベース領域１
５４の表面には、ソース電極膜１４４が形成されてお
り、ソース領域１６１とベース領域１５４は、共にソー
ス電極膜１４４に接続されている。
【０００７】また、各セル１０１内のチャネル領域１１
０上と、セル１０１間のドレイン層１１２表面上には、
シリコン酸化膜で構成されたゲート絶縁膜１２６が配置
されている。このゲート絶縁膜１２６上にはポリシリコ
ンで構成されたゲート電極膜１２７が配置されている。
【０００８】ゲート電極膜１２７上には層間絶縁膜１４
１が配置されており、各セル１０１上に形成されたソー
ス電極膜１４４とゲート電極膜１２７とは、層間絶縁膜
１４１によって絶縁されると共に、各セル１０１中に配
置されたソース電極膜１４４同士は、層間絶縁膜１４１
上に配置されたソース電極膜１４４によって互いに接続
されている。
【０００９】符号１５０は保護膜であり、該保護膜１５
０及び層間絶縁膜１４１はパターニングされ、ＭＯＳト
ランジスタ１０５上には、ソース電極１４４が部分的に
露出しており、また、ゲート電極膜１２７に接続された
金属膜も部分的に露出している。
【００１０】また、単結晶基板１１１表面(ＭＯＳトラ
ンジスタ１０５の裏面)にはドレイン電極１４８が形成
されており、このドレイン電極１４８と、ソース電極１
４４の露出部分と、ゲート電極膜１２７に接続された金
属膜の露出部分とが、外部端子にそれぞれ接続され、外
部端子を電気回路に接続することで、このＭＯＳトラン
ジスタを動作させるように構成されている。
【００１１】このＭＯＳトランジスタ１０５を使用する
場合、ソース電極１４４を接地電位に置き、ドレイン電
極１４８に正電圧を印加した状態でゲート電極膜１２７
にスレッショルド以上のゲート電圧(正電圧)を印加する
と、Ｐ型のチャネル領域１１０表面にＮ型の反転層が形
成され、ソース領域１６１と導電領域１１１とが反転層
によって接続され、ドレイン電極１４８からソース電極
１４４に電流が流れる。
【００１２】その状態からゲート電極膜１２７にスレッ
ショルド電圧以下の電圧(例えば接地電位)を印加する
と、反転層は消滅し、ベース領域１５４と導電領域１１
１とは逆バイアス状態になるので、ドレイン電極１４８
とソース電極１４４の間には電流は流れないようにな
る。
【００１３】上記のようなＭＯＳトランジスタ１０５
は、ゲート電極膜１２７に印加する電圧を制御すること
で、ドレイン電極１４８とソース電極１４４との間を導
通させたり遮断させたりできるので、高速なスイッチと
して電源回路やモータ制御回路等の電力を扱う電気回路
に広く使用されている。
【００１４】上記構成のＭＯＳトランジスタ１０５にお
いては、チャネル領域１１０とドレイン層１１２との間
で形成されるｐｎ接合に、強い電界が集中的に加わるた
め、十分な耐圧を確保するためには、ドレイン層１１２
の濃度を低くし、空乏層の広がる領域を確保するためド
レイン層１１２を厚く形成しなければならなかった。し
かしながらこのように構成すると、ＭＯＳトランジスタ
１０５の導通抵抗が高くなるという問題が生じる。
【００１５】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、従来に比して電界効果トランジスタの導通抵抗
を小さくしつつ、耐圧を大きくすることができる技術を
提供することにある。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、電界効果トランジスタであ
って、第１の導電型のドレイン層と、前記ドレイン層上
に配置され、前記第１の導電型とは反対の導電型である
第２導電型の活性層と、前記活性層内の表面側に配置さ
れ、前記第１の導電型の拡散層で構成されたソース拡散
層と、前記ソース拡散層と離間した位置に形成された縦
穴と、前記縦穴の壁面の、少なくとも前記ソース拡散層
と対向する面から前記第１の導電型の不純物が前記活性
層内に拡散されて形成された電流通路拡散層と、前記縦
穴内を充填する充填物と、前記活性層内の表面近傍であ
って、前記ソース拡散層と前記電流通路拡散層との間に
位置し、前記ソース拡散層に接して配置された前記第２
の導電型のチャネル領域と、前記チャネル領域上に配置
されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され
たゲート電極と、前記ソース拡散層に接続されたソース
電極と、前記ドレイン層に接続された裏面電極とを有す
る。請求項２記載の発明は、請求項１記載の電界効果ト
ランジスタであって、前記充填物は半導体材料で構成さ
れ、前記半導体材料と前記電流通路拡散層との間には絶
縁膜が配置され、互いに絶縁されている。請求項３記載
の発明は、請求項２記載の電界効果トランジスタであっ
て、前記半導体材料は浮遊電位に置かれている。請求項
４記載の発明は、請求項１記載の電界効果トランジスタ
であって、前記充填物は絶縁物で構成されている。請求
項５記載の発明は、請求項１乃至請求項４のいずれか１
項記載の電界効果トランジスタであって、前記縦穴底部
は前記活性層内に位置し、前記電流通路拡散層が前記ド
レイン層と接している。請求項６記載の発明は、請求項
１乃至請求項５のいずれか１項記載の電界効果トランジ
スタであって、前記縦穴底部は前記ドレイン層内に位置
し、前記電流通路拡散層は前記縦穴よりも深い位置まで
伸ばされ、前記電流通路拡散層が前記ドレイン層と接し
ている。請求項７記載の発明は、請求項１乃至請求項６
のいずれか１項記載の電界効果トランジスタであって、
前記電流通路拡散層を形成する際に、前記第１の導電型
の不純物は前記縦穴底部から前記活性層内に拡散され、
前記電流通路拡散層の一部は前記縦穴の底部に位置す
る。請求項８記載の発明は、請求項１乃至請求項７のい
ずれか１項記載の電界効果トランジスタであって、前記
縦穴は細長の溝に形成され、該縦穴の両側に、前記ソー
ス拡散層と前記チャネル領域と前記ゲート絶縁膜と前記
ゲート電極とが配置されている。請求項９記載の発明
は、請求項１乃至請求項８のいずれか１項記載の電界効
果トランジスタであって、前記チャネル領域内の表面に
は、前記活性層よりも表面濃度が高い第２導電型の主拡
散層が配置されている。請求項１０記載の発明は、請求
項１乃至請求項９のいずれか１項記載の電界効果トラン
ジスタであって、前記主拡散層内には、第２導電型の副
拡散層が前記活性層の表面側から拡散され、前記副拡散
層の表面濃度は前記主拡散層よりも高くされ、該副拡散
層は前記ソース電極に接続されている。請求項１１記載
の発明は、請求項１乃至請求項１０のいずれか１項記載
の電界効果トランジスタであって、前記ドレイン層は、
該ドレイン層と同じ導電型の半導体層上に形成され、該
半導体層に前記裏面電極が接続されている。請求項１２
記載の発明は、請求項１乃至請求項１０のいずれか１項
記載の電界効果トランジスタであって、前記ドレイン層
は、該ドレイン層と反対の導電型の半導体層上に形成さ
れ、該半導体層に前記裏面電極が接続されている。
【００１７】本発明の電界効果トランジスタによれば、
第２の導電型の不純物が拡散された活性層内には、第１
の導電型の不純物が拡散された電流通路拡散層から活性
層内へと横方向に広がる空乏層と、第１の導電型の不純
物が拡散されたドレイン層から活性層内へと縦方向に広
がる空乏層とが生じ、横方向に広がる空乏層と縦方向に
広がる空乏層とが繋がった状態になる。このように、二
方向から空乏層が活性層内に広がることにより、空乏層
内の電界はほぼ一様に分布するので、従来に比して高い
耐圧を得ることができる。
【００１８】かかる電界効果トランジスタを、従来と同
じ耐圧に設定した場合には、ドレイン層の不純物濃度を
高くして、かつドレイン層の厚みを薄くすることができ
るので、ドレイン層の抵抗成分を従来に比して小さく
し、電界効果トランジスタの導通抵抗を低くすることが
できる。
【００１９】
【発明の実施の形態】以下で図面を参照し、本発明の実
施の形態について説明する。まず、図１乃至図２９を参
照して、本発明の実施形態の縦型パワーＭＯＳＦＥＴの
製造方法について説明する。なお、図中で、同じ部材に
ついては、同じ符号で示している。
【００２０】まず、Ｎ+型のシリコン基板１１の表面上
に、厚み５μｍのＮ-型エピタキシャル層からなるドレ
イン層１２を形成する。次に、ドレイン層１２上に、Ｐ
型エピタキシャル層からなる活性層１３を２７μｍの厚
みに形成し、ＣＶＤ法により、活性層１３表面にシリコ
ン酸化膜１４を形成する(図１)。
【００２１】次いで、その表面に、細長の開口１６が所
定間隔をおいて互いに平行になるように複数形成された
レジスト膜１５を形成し(図２)、レジスト膜１５をマス
クにしてシリコン酸化膜１４をエッチングし、活性層１
３の表面を露出させる(図３)。ここでは各開口１６間の
間隔を１６μｍとし、開口１６の幅を２μｍとしてい
る。
【００２２】次に、レジスト膜１５を除去し、シリコン
酸化膜１４をマスクにして活性層１３を所定時間エッチ
ングすると、活性層１３表面から活性層１３内部に、レ
ジスト膜１５と同じサイズであって、底部がドレイン層
１２までには達しない深穴１７が複数形成される(図
４)。ここでは深穴１７の深さを２５μｍとしている。
【００２３】次いで、シリコン酸化膜１４の表面から深
穴１７の内部にわたって、リンがドープされたポリシリ
コンを堆積させると、ポリシリコン膜１８が形成され、
深穴１７内部は、ポリシリコン膜１８で充填される(図
５)。
【００２４】次に、熱処理すると、深穴１７内部に充填
されたポリシリコン薄膜１８内のリンが、深穴１７の側
壁面及び底面から活性層１３内に拡散され、深穴１７の
側壁面及び底面の近傍に、Ｎ型不純物が拡散されてなる
電流通路拡散層１９が形成される(図６)。
【００２５】次いで、ポリシリコン膜１８のエッチング
を所定時間行うと、シリコン酸化膜１４表面の上及び深
穴１７内部のポリシリコン膜１８が完全に除去される
(図７)。次に、エッチングによりシリコン酸化膜１４を
除去した後(図８)、熱酸化法により、活性層１３表面か
ら深穴１７の内部側面及び内部底面にわたって熱酸化膜
２０を５０nmの厚みに形成する(図９)。
【００２６】次いで、ＣＶＤ法により、全面にポリシリ
コンを堆積させると、ポリシリコン膜２１が活性層１３
の表面に形成されるとともに、深穴１７内部に充填され
る。以下では、深穴１７内部に充填されたポリシリコン
を充填物と称し、符号９１に示す(図１０)。
【００２７】次に、所定時間ポリシリコン膜２１をエッ
チングすると、活性層１３上のポリシリコン膜２１が除
去され、深穴１７内部に充填物９１のみが充填された状
態になる(図１１)。
【００２８】次いで、所定時間熱酸化膜２０をエッチン
グすると、活性層１３上の熱酸化膜２０が除去され、深
穴１７の内部側面及び内部底面に熱酸化膜２０が残存し
た状態になる(図１２)。
【００２９】次に、ＣＶＤ法で全面にシリコン酸化膜２
２を１００nmの厚みに形成した後、シリコン酸化膜２２
上にポリシリコン薄膜２３を５００nmの厚みに形成する
(図１３)。
【００３０】次いで、パターニングされたレジスト膜２
４をポリシリコン薄膜２３の上に形成する。このレジス
ト膜２４の開口２５は、互いに隣接する充填物１９の間
のポリシリコン薄膜２３上に、所定間隔をおいて互いに
平行になるように細長に形成されている(図１４)。その
後、そのレジスト膜２４をマスクにしてポリシリコン薄
膜２３をエッチング・除去すると、開口２５から露出す
るポリシリコン薄膜２３が除去される。以下ではエッチ
ング後に残存したポリシリコン薄膜をゲート電極と称
し、符号２７に示す。この状態では、開口２５の底面か
らシリコン酸化膜２２が露出している(図１５)。
【００３１】次に、開口２５底面から露出するシリコン
酸化膜２２をエッチングして除去する。この状態では、
開口２５底面から活性層１３の表面が露出する(図１
６)。以下ではエッチング後、ゲート電極２７下に残存
したシリコン酸化膜をゲート絶縁膜と称し、符号２６で
示す。
【００３２】次いで、レジスト膜２４を除去した後、Ｃ
ＶＤ法により、ゲート電極２７表面と活性層１３の表面
に下地酸化膜２８を形成する(図１７)。次に、ボロンイ
オンを全面に照射すると、ゲート電極２７がマスクとな
り、互いに隣接するゲート電極２７間の領域の活性層１
３表面に、ボロンイオンが注入され、Ｐ型注入層２９が
形成される(図１８)。
【００３３】次いで、熱処理を行うと、Ｐ型注入層２９
が活性層１３内で拡散され、活性層１３の表面から深さ
方向に、Ｐ型不純物拡散層からなり、開口２５のパター
ンに従った細長の主拡散層３０が複数形成される(図１
９)。ここでは深さ２μｍの主拡散層３０が形成されて
いる。この主拡散層３０は、その端部がゲート電極２７
の下方に位置し、かつ電流通路拡散層１９と離間するよ
うに形成されている。
【００３４】次に、下地酸化膜２８上に、パターニング
されたレジスト膜３１を形成する。そのレジスト膜３１
の開口は、細長に形成され、各主拡散層３０の略中央に
位置するように配置されている(図２０)。その状態で、
全面にボロンイオンを照射すると、各開口３２を介して
各主拡散層３０の表面にボロンイオンが注入され、Ｐ型
注入層３３が形成される(図２１)。
【００３５】次いで、レジスト膜３１を除去した後、熱
処理すると、Ｐ型注入層３３が主拡散層３０内で拡散さ
れ、主拡散層３０の表面から深さ方向に、Ｐ型不純物が
拡散されてなる細長の副拡散層３４が複数形成される
(図２２)。
【００３６】次に、各副拡散層３４上の下地酸化膜２８
の表面に、副拡散層３４上であって、副拡散層３４の幅
よりもやや狭い細長のレジスト膜３５を複数形成した後
(図２３)、全面に砒素イオンを照射すると、副拡散層３
４の両側の主拡散層３０に、それぞれ砒素イオンが注入
され、細長のＮ型注入層３６が形成される(図２４)。
【００３７】次いで、レジスト膜３５を除去し、熱処理
すると、Ｎ型注入層３６が主拡散層３０内で拡散され、
主拡散層３０の表面から、Ｎ型不純物が拡散されてなる
細長のソース拡散層３７が複数形成される(図２５)。こ
のソース拡散層３７は、その端部がゲート電極３７の端
部の下に位置しており、主拡散層３０の端部よりも内側
に位置している。従って、電流通路拡散層１９とソース
拡散層３７との間の活性層１３の表面には、活性層１３
と、主拡散層３０とが配置され、これらの活性層１３と
主拡散層３０により、図２５の符号９９に示すチャネル
領域が形成されることになる。
【００３８】次に、ＰＳＧ膜からなる層間絶縁膜３８を
下地酸化膜２８の全面に成膜する(図２６)。その後、パ
ターニングされたレジスト膜４０を層間絶縁膜３８上に
形成する。このレジスト膜４０の開口５３は、副拡散層
３４とその両側のソース拡散層３７の形成領域とにわた
って細長に配置されている(図２７)。
【００３９】次いで、レジスト膜４０をマスクにして層
間絶縁膜３８及び下地酸化膜２８をエッチングすると、
開口５３の底面から副拡散層３４とその両側のソース拡
散層３７とが露出する。レジスト膜４０を除去すると、
層間絶縁膜３８及び下地酸化膜２８を貫通する孔５４が
形成され、その孔５４の底面から、副拡散層３４とその
両側のソース拡散層３７とが露出する(図２８)。
【００４０】その後、全面にＡｌ薄膜をスパッタ法で形
成して、ソース電極膜４１を形成すると、そのソース電
極膜４１は、副拡散層３４とその両側のソース拡散層３
７とに接続される。その後、基板裏面に金属薄膜を蒸着
法で形成し、ドレイン電極膜５１を成膜する。すると、
そのドレイン電極膜５１は、シリコン基板１１に接続さ
れる。以上の工程を経て、図２９に示すようなパワーＭ
ＯＳＦＥＴ１が形成される。図３１に、パワーＭＯＳＦ
ＥＴ１の素子周辺部の平面図を示す。図２９は図３１の
Ｂ−Ｂ線断面図に対応している。
【００４１】このパワーＭＯＳＦＥＴ１を使用する場
合、ソース電極４１を接地電位に置き、ドレイン電極５
１に正電圧を印加した状態でゲート電極２７にスレッシ
ョルド以上のゲート電圧(正電圧)を印加すると、Ｐ型の
主拡散層３０表面にＮ型の反転層が形成され、ソース拡
散層３７と電流通路拡散層１９とが反転層によって接続
され、図３０に示すように、ドレイン電極５１から、シ
リコン基板１１、ドレイン層１２、電流通路拡散層１
９、反転層、ソース拡散層３７を順次介してソース電極
４１へと電流Ｉが流れる。
【００４２】本実施形態のパワーＭＯＳＦＥＴ１内部の
電界強度分布を図３２に示す。図３２のグラフの縦軸
(Ｅ)は電界強度の大きさを示しており、横軸(ｙ)は、図
３０に示したパワーＭＯＳＦＥＴ１の主拡散層３０の表
面を原点とし、その原点からＮ +型シリコン基板１１に
垂直に達する線分上の位置を示している。
【００４３】図３０のＡ−Ａ線は、副拡散層３４内の一
点から、ソース拡散層３７を通らず、活性層１３とドレ
イン層１２とを通ってＮ+型シリコン基板１１に垂直に
達する線分を示しており、図３２中の折れ線(Ａ)は、そ
のＡ−Ａ線上の位置と電界強度の関係を示すグラフであ
る。
【００４４】本実施形態のパワーＭＯＳＦＥＴ１では、
活性層１３の内部には、Ｎ型不純物が拡散された電流通
路拡散層１９から活性層１３内へ向けて横方向に広がる
空乏層と、Ｎ型不純物が拡散されたドレイン層１２から
活性層１３内へと縦方向に広がる空乏層とが生じ、横方
向に広がる空乏層と縦方向に広がる空乏層とが繋がった
状態になる。
【００４５】このため、活性層１３内での電界強度は、
折れ線(Ａ)に示すように一定値をとり、活性層１３とド
レイン層１２との間のｐｎ接合(横軸ｙのｘ2)で最大電
界強度Ｓをとる。
【００４６】図３２中、折れ線(Ｂ)は、本実施形態のパ
ワーＭＯＳＦＥＴ１において、電流通路拡散層１９が形
成されていない素子の電界強度分布を示している。折れ
線(Ｂ)は、折れ線(Ａ)と同じ最大電界強度Ｓが加えられ
た場合における図３０のＡ−Ａ線上の位置と電界強度と
の関係を示している。
【００４７】この場合には、電流通路拡散層１９から活
性層１３へ向けて横方向に広がる空乏層が存在しないの
で、ドレイン層１２から活性層１３内へと縦方向に広が
る空乏層のみが存在することになる。従って、折れ線
(Ｂ)に示すように、電界強度は活性層１３とドレイン層
１２との間のｐｎ接合(横軸ｙのｘ2)で最大値をとる
が、折れ線(Ａ)で示した電界強度と異なり、主拡散層３
０内では常に０をとり、活性層１３内(横軸のｘ1〜ｘ2)
では単調に増加するので、活性層１３内では電界強度Ｅ
は一定値をとりえない。
【００４８】折れ線(Ａ)と折れ線(Ｂ)に示す電界強度を
深さ方向について積分した積分値を比較すると、折れ線
(Ａ)に示す電界強度の積分値が折れ線(Ｂ)の積分値に比
して大きくなる。この積分値は、耐圧に対応する値なの
で、本実施形態のパワーＭＯＳＦＥＴ１の耐圧は、電流
通路拡散層１９が設けられていない素子のように、空乏
層が一方向にしか広がらない素子に比して高くなる。従
来の素子においても、空乏層は一方向にしか広がらない
ので、本実施形態のパワーＭＯＳＦＥＴ１は、従来の素
子に比して耐圧が高くなっている。
【００４９】また、本実施形態のパワーＭＯＳＦＥＴ１
を、従来と同じ耐圧に設定した場合には、ドレイン層１
２の不純物濃度を高くして、かつドレイン層１２の厚み
を薄くすることができるので、ドレイン層１２の抵抗成
分を従来に比して小さくして、導通抵抗を低くすること
ができる。
【００５０】上述したパワーＭＯＳＦＥＴ１の、素子周
辺部の断面図を図３３に示す。図３３は図３１のＣ−Ｃ
線断面図である。図３３に示すように、素子周辺部に
は、素子を取り囲むように形成された縦穴の内部壁面
に、深穴１７の内部に形成された熱酸化膜２０と同時に
形成された熱酸化膜８０が形成され、その内部に、充填
物９１と同時に形成され、ポリシリコンからなる充填物
８１が形成されている。これらの充填物８１及び熱酸化
膜８０の周辺には、電流通路拡散層１９と同じ工程で形
成されたＮ型拡散領域７９が形成されている。
【００５１】なお、パワーＭＯＳＦＥＴ１の平面構造を
図３１に示したが、本発明はこれに限られるものではな
く、図３４に示すように、ポリシリコンからなる充填物
９１が格子状に形成され、副拡散層３４、ソース拡散層
３７、電流通路拡散層１９及び熱酸化膜２０が島状に形
成されるような平面構造としてもよい。
【００５２】また、上述のパワーＭＯＳＦＥＴ１は、縦
穴１７の内部壁面に熱酸化膜２０が形成され、熱酸化膜
２０表面に充填物９１が形成されて縦穴１７が充填され
るように構成されていたが、本発明の電界効果トランジ
スタはこれに限らず、例えば、図３５にその断面を示す
ように、ポリシリコンからなる充填物９１のみで深穴１
７が構成されるような構造のパワーＭＯＳＦＥＴ６１と
してもよい。このパワーＭＯＳＦＥＴ６１の素子周辺部
の断面図を図３７に示し、素子周辺部の平面図を図３８
に示す。図３５、図３７は、それぞれ図３８のＤ−Ｄ線
断面図、Ｅ−Ｅ線断面図に対応している。
【００５３】また、パワーＭＯＳＦＥＴ６１の平面構造
を図３８に示したが、本発明はこれに限られるものでは
なく、図３９に示すように、ポリシリコンからなる充填
物９１が格子状に形成され、副拡散層３４、ソース拡散
層３７及び電流通路拡散層１９が島状に形成されるよう
な平面構造としてもよい。
【００５４】さらに、本発明の電界効果トランジスタの
構造は、以上までに述べたパワーＭＯＳＦＥＴ１、６１
に限らず、例えば図３６にその断面を示すように、シリ
コン酸化膜などの絶縁膜から構成される充填物６３のみ
で、深穴１７が充填される構造のパワーＭＯＳＦＥＴ６
２としてもよい。
【００５５】また、上述のパワーＭＯＳＦＥＴ１、６
１、６２では、半導体基板としてＮ+型シリコン基板１
１を用いたが、本発明の電界効果トランジスタの構造は
これに限られるものではなく、Ｎ+型シリコン基板１１
に代えてＰ型シリコン基板８１を用いた、図４０にその
断面を示す構造のＩＧＢＴ(Insulated gate bipolar tr
ansistor)６４としてもよい。
【００５６】さらに、上述したパワーＭＯＳＦＥＴ１、
６１、６２と、ＩＧＢＴ６４では、縦穴１７の底部がド
レイン層１２の表面にまで達しないように形成されてい
るが、本発明の電界効果トランジスタはこれに限られる
ものではなく、例えば図４１に示すように、縦穴１７の
底部がドレイン層１２にまで達する構造のパワーＭＯＳ
ＦＥＴ６７としてもよい。同様に、縦穴１７の底部がド
レイン層１２にまで達する構造において、図４３に示す
ように縦穴１７内部にポリシリコンからなる充填物９１
のみが充填された構造のパワーＭＯＳＦＥＴ６５を構成
してもよく、図４４に示すように縦穴１７内部に絶縁膜
からなる充填物６３のみが充填された構造のパワーＭＯ
ＳＦＥＴ６６を構成してもよい。
【００５７】また、縦穴１７の底部がドレイン層１２に
まで達する構造の電界効果トランジスタは、上述したパ
ワーＭＯＳＦＥＴ６５、６６、６７に限られるものでは
なく、Ｎ+型シリコン基板１１に代えてＰ型シリコン基
板８１を用い、図４２にその断面を示す構造のＩＧＢＴ
６４としてもよい。
【００５８】なお、本実施形態では、Ｎ型を第１導電型
とし、Ｐ型を第２導電型としており、Ｐ型ボディ領域１
５と、Ｐ+型拡散領域２４とで、本発明の反対導電領域
の一例を構成しているが、本発明はこれに限らず、Ｐ型
を第１導電型とし、Ｎ型を第２導電型としてもよい。
【００５９】また、ソース電極膜３７としてＡｌ膜を用
いているが、本発明はこれに限らず、例えば銅膜などを
用いてもよい。さらに、ドレイン層１２をエピタキシャ
ル成長で形成しているが、本発明のドレイン層１２の形
成方法はこれに限らず、表面拡散で形成してもよい。
【００６０】また、上述の実施形態ではいずれも半導体
基板としてシリコン基板を用いているが、本発明の半導
体基板はこれに限らず、例えばＳｉＣ等の基板に適用し
てもよい。
【００６１】また、ゲート絶縁膜１９としてシリコン酸
化膜を用いたが、本発明のゲート絶縁膜１９はこれに限
らず、例えばシリコン窒化膜を用いてもよいし、シリコ
ン酸化膜とシリコン窒化膜との複合膜を用いてもよい。
【００６２】
【発明の効果】パワーＭＯＳＦＥＴの耐圧を高くするこ
とができる。従来と同一の耐圧とした場合には、従来に
比して、導通抵抗が小さくなる。
【図面の簡単な説明】
【図１】本発明の一実施形態のパワーＭＯＳＦＥＴの製
造工程を説明する断面図
【図２】その続きの工程を説明する断面図
【図３】その続きの工程を説明する断面図
【図４】その続きの工程を説明する断面図
【図５】その続きの工程を説明する断面図
【図６】その続きの工程を説明する断面図
【図７】その続きの工程を説明する断面図
【図８】その続きの工程を説明する断面図
【図９】その続きの工程を説明する断面図
【図１０】その続きの工程を説明する断面図
【図１１】その続きの工程を説明する断面図
【図１２】その続きの工程を説明する断面図
【図１３】その続きの工程を説明する断面図
【図１４】その続きの工程を説明する断面図
【図１５】その続きの工程を説明する断面図
【図１６】その続きの工程を説明する断面図
【図１７】その続きの工程を説明する断面図
【図１８】その続きの工程を説明する断面図
【図１９】その続きの工程を説明する断面図
【図２０】その続きの工程を説明する断面図
【図２１】その続きの工程を説明する断面図
【図２２】その続きの工程を説明する断面図
【図２３】その続きの工程を説明する断面図
【図２４】その続きの工程を説明する断面図
【図２５】その続きの工程を説明する断面図
【図２６】その続きの工程を説明する断面図
【図２７】その続きの工程を説明する断面図
【図２８】その続きの工程を説明する断面図
【図２９】その続きの工程を説明する断面図
【図３０】本発明の一実施形態のパワーＭＯＳＦＥＴの
動作を説明する断面図
【図３１】本発明の一実施形態のパワーＭＯＳＦＥＴの
平面図
【図３２】本発明の一実施形態のパワーＭＯＳＦＥＴ内
部の電界強度分布を説明するグラフ
【図３３】本発明の一実施形態のパワーＭＯＳＦＥＴの
周辺部分の断面図
【図３４】本発明の一実施形態のパワーＭＯＳＦＥＴの
他の平面構造を説明する平面図
【図３５】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴内にポリシリコン薄膜のみが充填された素
子構造を説明する断面図
【図３６】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴内に絶縁膜のみが充填された素子構造を説
明する断面図
【図３７】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴内にポリシリコン薄膜のみが充填された素
子の、周辺部分の断面図
【図３８】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴内にポリシリコン薄膜のみが充填された素
子の、周辺部分を含む平面図
【図３９】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴内にポリシリコン薄膜のみが充填された素
子の、他の平面構造の一例を説明する平面図
【図４０】本発明の一実施形態のＩＧＢＴを説明する断
面図
【図４１】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴の底部がドレイン層にまで達する素子構造
を説明する断面図
【図４２】本発明の電界効果トランジスタにおいて、縦
穴の底部がドレイン層にまで達する構造のＩＧＢＴを説
明する断面図
【図４３】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴の底部がドレイン層にまで達し、縦穴内部
にポリシリコン薄膜のみが充填された素子構造を説明す
る断面図
【図４４】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、縦穴の底部がドレイン層にまで達し、縦穴内部
に絶縁膜のみが充填された素子構造を説明する断面図
【図４５】従来のＭＯＳＦＥＴの構造を説明する断面図
【図４６】従来のＭＯＳＦＥＴの構造を説明する平面図
【符号の説明】
１、６１、６２、６５、６６……パワーＭＯＳＦＥＴ
(電界効果トランジスタ)６４、６８……ＩＧＢＴ(電界
効果トランジスタ) １１……シリコン基板(半導体
層) １２……ドレイン層 １３……活性層 １９
……電流通路拡散層 ２１……絶縁膜 ２６……ゲ
ート絶縁膜 ２７……ゲート電極 ３０……主拡散
層 ３４……副拡散層 ３７……ソース拡散層
４１……ソース電極 ５１……ドレイン電極 ９１
……充填物

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】第１の導電型のドレイン層と、 前記ドレイン層上に配置され、前記第１の導電型とは反
    対の導電型である第２導電型の活性層と、 前記活性層内の表面側に配置され、前記第１の導電型の
    拡散層で構成されたソース拡散層と、 前記ソース拡散層と離間した位置に形成された縦穴と、 前記縦穴の壁面の、少なくとも前記ソース拡散層と対向
    する面から前記第１の導電型の不純物が前記活性層内に
    拡散されて形成された電流通路拡散層と、 前記縦穴内を充填する充填物と、 前記活性層内の表面近傍であって、前記ソース拡散層と
    前記電流通路拡散層との間に位置し、前記ソース拡散層
    に接して配置された前記第２の導電型のチャネル領域
    と、 前記チャネル領域上に配置されたゲート絶縁膜と、 前記ゲート絶縁膜上に配置されたゲート電極と、 前記ソース拡散層に接続されたソース電極と、 前記ドレイン層に接続された裏面電極とを有する電界効
    果トランジスタ。
  2. 【請求項２】前記充填物は半導体材料で構成され、 前記半導体材料と前記電流通路拡散層との間には絶縁膜
    が配置され、互いに絶縁された請求項１記載の電界効果
    トランジスタ。
  3. 【請求項３】前記半導体材料は浮遊電位に置かれている
    請求項２記載の電界効果トランジスタ。
  4. 【請求項４】前記充填物は絶縁物で構成された請求項１
    記載の電界効果トランジスタ。
  5. 【請求項５】前記縦穴底部は前記活性層内に位置し、前
    記電流通路拡散層が前記ドレイン層と接している請求項
    １乃至請求項４のいずれか１項記載の電界効果トランジ
    スタ。
  6. 【請求項６】前記縦穴底部は前記ドレイン層内に位置
    し、前記電流通路拡散層は前記縦穴よりも深い位置まで
    伸ばされ、前記電流通路拡散層が前記ドレイン層と接し
    ている請求項１乃至請求項５のいずれか１項記載の電界
    効果トランジスタ。
  7. 【請求項７】前記電流通路拡散層を形成する際に、前記
    第１の導電型の不純物は前記縦穴底部から前記活性層内
    に拡散され、前記電流通路拡散層の一部は前記縦穴の底
    部に位置する請求項１乃至請求項６のいずれか１項記載
    の電界効果トランジスタ。
  8. 【請求項８】前記縦穴は細長の溝に形成され、該縦穴の
    両側に、前記ソース拡散層と前記チャネル領域と前記ゲ
    ート絶縁膜と前記ゲート電極とが配置された請求項１乃
    至請求項７のいずれか１項記載の電界効果トランジス
    タ。
  9. 【請求項９】前記チャネル領域内の表面には、前記活性
    層よりも表面濃度が高い第２導電型の主拡散層が配置さ
    れた請求項１乃至請求項８のいずれか１項記載の電界効
    果トランジスタ。
  10. 【請求項１０】前記主拡散層内には、第２導電型の副拡
    散層が前記活性層の表面側から拡散され、 前記副拡散層の表面濃度は前記主拡散層よりも高くさ
    れ、 該副拡散層は前記ソース電極に接続された請求項１乃至
    請求項９のいずれか１項記載の電界効果トランジスタ。
  11. 【請求項１１】前記ドレイン層は、該ドレイン層と同じ
    導電型の半導体層上に形成され、該半導体層に前記裏面
    電極が接続された請求項１乃至請求項１０のいずれか１
    項記載の電界効果トランジスタ。
  12. 【請求項１２】前記ドレイン層は、該ドレイン層と反対
    の導電型の半導体層上に形成され、該半導体層に前記裏
    面電極が接続された請求項１乃至請求項１０のいずれか
    １項記載の電界効果トランジスタ。
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