JPH1056174A - 半導体装置 - Google Patents
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Abstract
面積を小さくすることができる半導体装置を提供する。 【解決手段】半導体基板1に溝6を有する縦型MOSF
ETのユニットセルが多数形成されるとともに半導体基
板1の表面にソース電極11が、半導体基板1の裏面に
ドレイン電極13が形成され、このセル形成領域Z1の
周囲において半導体基板1のn- 型エピタキシャル層3
にディープpウェル領域19が延設されている。セル形
成領域Z1の周囲におけるディープpウェル領域19の
上に酸化膜14,16を介して縦型MOSFETのゲー
ト電極のアルミ配線17がディープpウェル領域19よ
りも外側に張り出した状態で延設され、ゲート電極のア
ルミ配線17をフィールドプレートとして用いている。
Description
子として用いられる半導体装置、すなわち縦型MOSF
ET(Metal Oxide Semiconductor Field Eff
ect Transistor)やIGBT(Insulated Gate Bi
polar Transistor )等に係り、その用途としては、
例えば電力用半導体素子を組み込んだMOSIC等があ
る。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。例えば、日経マグロウヒル社発行
“日経エレクトロニクス”の1986年5月19日号,
pp.165−188には、パワーMOSFETの開発
の焦点が低耐圧品および高耐圧品に移行している旨が記
載されている。さらに、この文献には、耐圧100V以
下のパワーMOSFETチップのオン抵抗は、10mΩ
レベルまで低くなってきていることが記載されており、
この理由として、パワーMOSFETの製造にLSIの
微細加工を利用したり、そのセルの形状を工夫したりす
ることにより、面積当たりのチャネル幅が大きくとれる
ようになったことにある旨が述べられている。又、この
文献には主流であるDMOS型(二重拡散型)セルを使
用した縦型パワーMOSFETを中心に述べられてい
る。その理由は、DMOS型はチャネル部分にシリコン
ウエハの平坦な主表面をそのまま使用することを特長と
するプレーナプロセスにより作製されるため、歩留まり
が良くコストが安いという製造上の利点があるからであ
る。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。例えば、特開昭63−266882号公報
によると、DMOS型においては微細加工によりユニッ
トセルの寸法を小さくしてもオン抵抗がそれ以上減少し
ない極小点があり、その主原因がオン抵抗の成分を成す
JFET抵抗の増加であることが分かっている。DMO
S型において、特開平2−86136号公報に示されて
いるように、現在の微細加工技術の下ではオン抵抗が極
小点をとるユニットセルの寸法は15μm付近である。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のJFET抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもJFET抵抗の増大は無視することができるた
め、特開昭63−266882号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、15μmを切って微細加工の限
界まで小さくすることができる。
する構造の従来の製造方法として例えば特開昭61−1
99666号公報に開示されているようにRIE(反応
性イオンエッチング)で溝を形成し、その溝の側面にチ
ャネル部を形成した、いわゆるトレンチ構造のものがあ
る。ここで、RIEはプロセスの制御性の優れた物理的
なエッチングである。すなわちRIEは、ガス雰囲気中
に置かれた半導体基板の上下に電極を配置して前記電極
間に高周波電力を印加すると、ガスが電子とイオンとに
電離する。この電極間での電子とイオンの移動度の大き
な違いによって半導体基板上部に陰極降下が生じる。そ
してこの陰極降下によって電界を生じさせ、この電界に
よって前記イオンを半導体基板方向に加速させ、被エッ
チング面に物理的に衝突させてそのエネルギーで半導体
基板をエッチングするものである。そして、RIEは電
離したガスを加速させるため、前記半導体基板上に絶対
値にして10V〜500V程度の陰極降下が発生するよ
うに前記電極間に高周波電力が印加される。RIEにお
いては電離したガスをある一定方向に加速させるため、
非常に優れた異方性を有しサイドエッチが起こりにくい
という特徴がある。しかしながら、RIEにおいては、
物理的に電離されたガスを半導体基板に衝突させるた
め、エッチングされた面に格子欠陥が必然的に発生し、
移動度が下がり結果としてオン抵抗が増加してしまうと
いう問題がある。
して、例えば国際公開WO93/03502号や特開昭
62−12167号公報に開示されているようにウエッ
トエッチングを用いて製造した半導体装置がある。これ
らの形状は、トレンチ形状に対してバスタブ形状といわ
れる。
抵抗をなくした構造である溝を形成したDMOSFET
では、従来のプレーナDMOSFETに対して、1/2
以下に特性オン抵抗を低減することができる。従って、
溝を形成したDMOSFETによりチップを作製した場
合、オン抵抗を同一にするには、チップ面積は約1/2
にでき、チップサイズを小さくすることができる。しか
しながら、チップ面積のうちセル面積は1/2以下にな
るものの、セル形成領域の周囲の領域(ゲート電極引出
線領域や耐圧構造領域)の面積は変わらない。従って、
特性オン抵抗が低減するほど、チップ面積を小さくでき
るが、セル形成領域の周囲の領域がチップの面積に占め
る割合が大きくなってくる。このため、セル形成領域の
周囲の領域も面積を低減することが重要な課題になって
くる。
ップにおけるセル形成領域Z1の回りには素子分離領域
Z2が形成され、素子分離領域Z2には内側のゲート電
極引出し線領域Z3と外側の耐圧構造領域Z4とを備え
ている。ゲート電極引出線領域Z3にはゲート電極用ア
ルミ配線(引出し線)51が延設され、アルミ配線51
がポリシリコンゲート電極52と接続され、アルミ配線
51によりゲート信号が時間遅れなく伝搬する。即ち、
配線材としてのポリシリコンは金属(アルミ)に比べて
抵抗が2桁程度高く、このため、アルミ配線51を周囲
に配置することによってゲート信号の伝搬を速くしてい
る。又、素子分離領域Z2にはディープpウェル領域5
3が形成され、ディープpウェル領域53は耐圧構造領
域Z4に形成されたアルミ配線54と接続されている。
続されるとともに、ディープpウェル領域53から距離
L10だけ外側に張り出しており、アルミ配線54がフ
ィールドプレートとして機能している。これにより10
0V程度のドレイン・ソース間耐圧が得られる構造とな
っている。ところが、素子分離領域Z2において、ソー
ス電極55と接続されたアルミ配線(フィールドプレー
ト)54とゲート電極用アルミ配線51が個別に設けら
れているため、素子分離領域Z2が幅200μm程度と
大きくなっていた。
の周辺領域を小面積化してチップ面積を小さくすること
ができる半導体装置を提供することにある。
は、セル形成領域の周囲における素子分離用不純物拡散
領域の上に酸化膜を介してMOSFETのゲート電極の
金属配線を不純物拡散領域よりも外側に張り出した状態
で延設し、ゲート電極の金属配線をフィールドプレート
として用いたことを特徴としている。よって、セル形成
領域の周囲において、図10に示したソース電極と接続
されたアルミ配線(フィールドプレート構成体)54と
アルミ配線51とを個別に備えた場合に比べて、セル形
成領域の周囲の素子分離領域の幅を狭くでき、セル形成
領域の周辺領域を小面積化してチップ面積を小さくする
ことができる。
電極をセル形成領域の角部から外方に延設し、当該角部
外方にてソース電極延設部と素子分離用不純物拡散領域
とを電気的に接続すると、角部以外でソース電極延設部
と素子分離用不純物拡散領域とを接続する場合に比べ無
駄なコンタクトスペースが無くなる。
周囲における素子分離用不純物拡散領域の上に酸化膜を
介してMOSFETのポリシリコンゲート電極を不純物
拡散領域よりも外側に張り出した状態で延設し、ポリシ
リコンゲート電極延設部をフィールドプレートとして用
いたことを特徴としている。よって、セル形成領域の周
囲において、図10に示したソース電極と接続されたア
ルミ配線(フィールドプレート構成体)54とアルミ配
線51とを備えた場合に比べてセル形成領域の周囲の素
子分離領域の幅を狭くでき、セル形成領域の周辺領域を
小面積化してチップ面積を小さくすることができる。
SFETのユニットセルの平面形状を四角形とすると、
セル形成領域Z1の形状を矩形にでき、セル形成領域Z
1の外周部(境界部)を直線化できる。そのためMOS
FETのユニットセルの平面形状を四角形以外の形状と
した場合に比べ、素子分離領域の面積を小さくできる。
態を図面に従って説明する。
FET(チップ)の平面図である。チップの中央部には
セル形成領域Z1が形成され、セル形成領域Z1にユニ
ットセルが縦横に規則正しく多数配置されている。ユニ
ットセルは、その平面形状が略正方形であり、ピッチ
(寸法)Pが10〜16μm程度である。セル形成領域
Z1はその平面形状が長方形状をなしている。
示す。図3には図2のA−A断面図を示し、図4には図
2のB−B断面図を示し、図5には図2のC−C断面図
を示す。
基板)1において、n+ 型シリコン基板2の上にはn-
型エピタキシャル層3が形成されている。n+ 型シリコ
ン基板2は不純物濃度が2×1019cm-3程度で厚さが
100〜400μmである。n- 型エピタキシャル層3
は不純物濃度が1016cm-3程度で厚さが7μm前後で
ある。半導体基板1のセル形成領域Z1の周辺部には素
子分離領域(外周部)Z2が形成され、素子分離領域
(外周部)Z2はその幅が150μm程度である。図1
0に示した従来の構造では素子分離領域Z2の幅が20
0μm程度であったが、本例では150μm程度に短く
なっている。セル形成領域Z1を拡大したもの(図3の
X部拡大図)を図6に示す。この図6を用いてセル形成
領域Z1を説明する。
ては、深いp型のベース領域4および浅いn+ 型のソー
ス領域5が形成されている。半導体基板1における上面
(表面)には溝6が形成され、この溝6の側面6aは斜
状(テーパ状)となっている。又、溝6の底面6bはn
- 型エピタキシャル層3の配置領域にあり、溝6の側面
6aにベース領域4およびソース領域5が形成されてい
る。このように溝6の側面6aにおける上部にソース領
域5が形成されるとともにソース領域5の下にベース領
域4が形成されている。p型ベース領域4は深さが1μ
m程度であり、n+ 型ソース領域5は深さが0.5μm
程度である。そして、溝6の側面6aに0.5μm程度
のチャネルが設定される。ベース領域4とソース領域5
とは二重拡散により形成されたものである。
部は丸みを有し、さらに、溝6の側面6aと半導体基板
1の表面との角部も丸みを有している。この溝形状は、
LOCOS酸化膜にて溝6を形成することにより得られ
るものである。この溝6をコンケイブ(concave )と呼
び、本実施の形態のMOSFETはコンケイブ型MOS
FETとなっている。この溝6によりオン抵抗の低減が
図られる。
るソース領域5の表面には、ゲート絶縁膜としての薄い
シリコン酸化膜7が形成されている。溝6の内部および
溝6の周辺部におけるシリコン酸化膜7の上にはポリシ
リコンゲート電極8が配置されている。このように、溝
6の側面6aと半導体基板1の表面との角部に対向して
ゲート絶縁膜としてのシリコン酸化膜7を介してポリシ
リコンゲート電極8が延設されている。溝6の内壁のシ
リコン酸化膜(ゲート酸化膜)7は厚さが40〜60n
m程度であり、ポリシリコンゲート電極8の厚さは40
0nm程度である。
ース領域4の中央部には周囲よりも深いp型ウェル領域
(ディープpウェル領域)9が形成されている。このp
型ウェル領域9によりドレイン・ソース間に高電圧が印
加されたときに、p型ベース領域4の底面の中央部でブ
レークダウンが起こるようになっている。
はBPSG等の層間絶縁膜10が配置されている。層間
絶縁膜10は厚さが1μm程度である。層間絶縁膜10
の上にはアルミ等よりなるソース電極(エミッタ電極、
カソード電極)11が配置され、ソース電極11はコン
タクトホール(開口部)12を通してソース領域5およ
びベース領域4と接している。
(コレクタ電極、アノード電極)13が配置されてい
る。図3,4,5に示すように、素子分離領域Z2にお
いて、半導体基板1の表面に厚さ1μm程度のLOCO
S酸化膜(フィールド酸化膜)14が形成されている。
LOCOS酸化膜14の上には、ポリシリコンゲート電
極8から延びるポリシリコンゲート電極延設部15が配
置されている。ポリシリコンゲート電極延設部15の上
を含むLOCOS酸化膜14の上にはシリコン酸化膜1
6が配置されている。このシリコン酸化膜16の上には
金属配線としてのアルミ配線17が配置され、アルミ配
線17は図2に示すように素子分離領域Z2の角部以外
の箇所において延設されている。
極延設部15はコンタクトホール(開口部)18を通し
てアルミ配線17と接続されている。アルミ配線17は
図1に示すように、ゲートパッド23と接続されてい
る。
領域Z2において、n- 型エピタキシャル層3には素子
分離用不純物拡散領域としてのディープpウェル領域1
9が素子分離領域Z2の全域(全周)にわたり延設され
ている。ディープpウェル領域19はセル形成領域Z1
のp型ウェル領域9と同時に形成される。図2,5に示
すように、シリコン酸化膜16の上においてソース電極
11に対しセル形成領域Z1の角部から外方に向かって
アルミ21が延設され、素子分離領域Z2の角部におい
てコンタクトホール(開口部)20を通してソース電極
延設部21とディープpウェル領域19とが接続されて
いる。図2に示すように、アルミ配線(ゲート電極引出
し線)17とソース電極延設部21とは間隔40をおい
て離間しており、両者は絶縁されている。
ス電極11、ソース電極延設部21およびアルミ配線1
7の上にはパッシベーション膜22が配置されている。
又、図2,3に示すように、四角形をなす素子分離領域
Z2の辺の部分においては、アルミ配線17の外側端が
ディープpウェル領域19の外周端から距離L1だけ外
側に位置しており、アルミ配線17がフィールドプレー
トとして機能している。
ソース間の耐圧が問題となる場合は、モータなどのL負
荷の駆動時にデバイスをオン状態からオフ状態にするた
めにゲート電圧をソース電位に変化させた時である。こ
の時、L負荷により生じる逆起電力、即ち、はねあがり
電圧がドレインに印加される。図3の構造では、アルミ
配線(ゲート電極引出し線)17がポリシリコンゲート
電極8と接続されている。従って、デバイスのオン状態
ではデバイスを動作させるために必要な数Vがアルミ配
線17に印加されているが、ドレイン電極13にはチッ
プのオン電圧、即ち、高々数V程度の電圧が印加されて
いるにすぎず、外周の耐圧構造は、この場合あまり問題
が無い。オフ時には、ドレイン電極13には数十Vのは
ねあがり電圧が印加されるが、アルミ配線17はソース
電位に固定されているため、アルミ配線17の代わりに
ソース電極によりフィールドプレートを形成した場合と
全く同一の耐圧を得ることができる。従って、アルミ配
線17をフィールドプレートとして用いることができ、
耐圧構造領域の耐圧を維持したまま、図10に示した従
来構造における素子分離領域(外周部)Z2の幅を小さ
くできる。つまり、図10に示した従来構造において
は、ソース電極55に接続されたアルミ配線54とゲー
ト電極引出し線51とを個別に備えたが、これに対し、
図3に示すように、本実施の形態ではチップの外形のサ
イズを小さくできる(素子分離領域Z2の幅を、150
μm程度にできる)。
素子分離領域Z2の角の部分においては、ソース電極延
設部21の外側端がディープpウェル領域19の外周端
から距離L3だけ外側に位置しており、ソース電極延設
部21がフィールドプレートとして機能している。よっ
て、図10に示した従来構造におけるゲート電極引出し
線51が不要となるため、素子分離領域(外周部)Z2
の幅を小さくできる。つまり、角部以外でソース電位に
固定した場合に生じる無駄なディープpウェル領域19
とソース電極11とのコンタクトスペースが無くなるた
めチップサイズを小さくできる。
この各角部をコンタクト部としてディープpウェル領域
19の電位をソース電位に固定すると、チップ内で均一
に電位を固定することができる。このようにすると、ス
イッチング時にドレイン電極にドレイン・ソース間電圧
以上の電圧が印加された場合に、局所的にアバランシェ
ブレークダウンが発生せずチップ面内で均一にアバラン
シェブレークダウンが発生するため、破壊耐量を高くす
ることができる。
ル形成領域Z1とアルミ配線17(ゲート電極引出し
線)を最短で接続しているため、チップのスイッチング
速度は従来構造の図10と変わらない(スイッチング速
度の低下は回避される)。
なす素子分離領域Z2の辺の部分と角の部分の境界部分
においては、ポリシリコンゲート電極延設部15の外側
端はディープpウェル領域19の外周端から距離L2だ
け外側に位置しており、ポリシリコンゲート電極延設部
15がフィールドプレートとして機能し、この張り出し
部分L2により耐圧構造を得ている。
た箇所)においてはソース電極延設部21とアルミ配線
(ゲート電極引出し線)17を絶縁しており、この箇所
ではポリシリコンゲート電極延設部15をフィールドプ
レートとして用いている。厳密に述べると、図4の構造
は、フィールドプレート(15)の下部の酸化膜の厚み
が図3に比べシリコン酸化膜(層間絶縁膜)16の分だ
けわずかに薄くなる。従って、ドレイン電極13に電圧
を印加した場合にシリコン表面の電界強度が図3の構造
より上昇する。そのため、耐圧は、図3の構造よりわず
かに低下する。しかし、この低下は、図4のフィールド
プレート(15)の張り出し長さL2を図3の長さL1
より長くすることによりシリコン表面の電界強度を緩和
することができ耐圧を図3と等しくすることができる。
つまり、素子分離領域Z2の全周にわたりフィールドプ
レート張り出し長さL1,L2,L3を調整することに
より、チップ外周の耐圧を全域で等しくしている。
0に示した従来構造でのゲート電極用アルミ配線51、
およびディープpウェル領域53とアルミ配線54のコ
ンタクトスペースが無くなるため、図10に示した従来
構造における素子分離領域(外周部)Z2の幅を小さく
できる。
有する。 (イ) 図3に示すように、セル形成領域Z1の周囲に
おけるディープpウェル領域(素子分離用不純物拡散領
域)19の上に酸化膜14,16を介して縦型MOSF
ETのポリシリコンゲート電極8のアルミ配線(金属配
線)17をディープpウェル領域19よりも外側に張り
出した状態で延設し、アルミ配線17をフィールドプレ
ートとして用いたので、セル形成領域Z1の周囲の素子
分離領域Z2において、図10に示したソース電極と接
続されたアルミ配線(フィールドプレート構成体)54
とアルミ配線51とを個別に備えた場合に比べて、素子
分離領域Z2の幅を狭くでき、素子分離領域Z2を小面
積化してチップ面積を小さくすることができる。 (ロ) 図5に示すように、ソース電極11をセル形成
領域Z1の角部から外方に延設し、角部外方にてソース
電極延設部21とディープpウェル領域(素子分離用不
純物拡散領域)19とを電気的に接続したので、角部以
外でソース電極延設部とディープpウェル領域19とを
接続する場合に比べ無駄なコンタクトスペースが無くな
る。 (ハ) 図4に示すように、素子分離領域Z2における
ディープpウェル領域(不純物拡散領域)19の上にL
OCOS酸化膜14を介して縦型MOSFETのポリシ
リコンゲート電極8をディープpウェル領域19よりも
外側に張り出した状態で延設し、ポリシリコンゲート電
極延設部15をフィールドプレートとして用いたので、
素子分離領域Z2において、図10に示したソース電極
と接続されたアルミ配線(フィールドプレート構成体)
54とアルミ配線51とを備えた場合に比べて素子分離
領域Z2の幅を狭くでき、素子分離領域Z2を小面積化
してチップ面積を小さくすることができる。 (ニ) MOSFETのユニットセルの平面形状が四角
形(正方形)となっているので、セル形成領域Z1の形
状を矩形(長方形)にでき、セル形成領域Z1の外周部
(境界部)を直線化できる(凹凸のない形状にでき
る)。そのためMOSFETのユニットセルの平面形状
を四角形以外の形状とした場合に比べ、素子分離領域
(耐圧構造領域)の面積を小さくできる。
たが、三角形や五角以上の多角形や円形でもよい。又、
帯状(ストライプ形状)でもよい。 (第2の実施の形態)次に、この発明の第2の実施の形
態を、第1の実施の形態との相違点を中心に説明する。
本実施の形態の縦型パワーMOSFET(チップ)の平
面図である。図8は図7のD−D断面図であり、図7の
E−E断面は図3と同じである。
1の角部外方にてソース電極延設部21とディープpウ
ェル領域(素子分離用不純物拡散領域)19とを電気的
に接続したが、本例では図7に示すように、角部以外の
素子分離領域Z2においてポリシリコンゲート電極8の
アルミ配線(金属配線)17よりもセル側でポリシリコ
ンゲート電極延設部15の無い領域24(図8に示す)
を設け、この領域24においてソース電極延設部25と
ディープpウェル領域(素子分離用不純物拡散領域)1
9とをコンタクトホール(開口部)26を通して電気的
に接続している。この構造においても図10に示したゲ
ート電極と接続されたアルミ配線54とアルミ配線51
とを備えた場合に比べて素子分離領域Z2の幅を狭くで
き、素子分離領域Z2を小面積化してチップ面積を小さ
くすることができる。さらにこの構造を用いると、素子
分離領域Z2の角部においてソース電極延設部(21)
とディープpウェル領域(不純物拡散領域)19とを電
気的に接続していないためポリシリコンゲート電極8の
アルミ配線(金属配線)17をチップ外周全域につなげ
て形成することができるためチップ全域にゲート信号を
高速に伝えることができる。さらに、フィールドプレー
ト構造はゲート電極と接続されたアルミ配線17のみに
より形成されるようになり、フィールドプレート構造の
耐圧はチップ面内で完全に等しくなるため、フィールド
プレート構造の耐圧より高い電圧がドレイン・ソース間
に加わった場合においてもチップ面内で均一にアバラン
シェブレークダウンが発生するため破壊耐量を高くする
ことができる。
のように実施してもよい。上記実施の形態では、nチャ
ネル型について説明したが、n型とp型の半導体の導電
型を入れ換えたpチャネル型についても同様の効果が得
られることは言うまでもない。
にも、ラテラルDMOSFETを含む横型パワーMOS
FET、あるいは溝のないプレーナ型のMOSFETに
適用してもよい。
ーMOSFETのみを用いたICについて説明したが、
それに限定されるものではなく、このような縦型パワー
MOSFETを組み込んだパワーMOSICに適用して
もよい。
てn+ 型半導体基板を用いた縦型パワーMOSFETに
ついて説明したが、p+ 型半導体基板を用いた絶縁ゲー
ト型バイポーラトランジスタ(IGBT)のゲート構造
にも適用することができる。
図。
平面図。
極、11…ソース電極、13…ドレイン電極、14…L
OCOS酸化膜、15…ポリシリコンゲート電極延設
部、16…シリコン酸化膜、17…金属配線としてのア
ルミ配線、19…素子分離用不純物拡散領域としてのデ
ィープpウェル領域、21…ソース電極延設部、Z1…
セル形成領域、Z2…素子分離領域。
Claims (5)
- 【請求項1】 半導体基板にMOSFETのユニットセ
ルが多数形成されるとともに半導体基板の表面にソース
電極が形成され、さらに、前記セル形成領域の周囲にお
いて半導体基板の表層部に当該表層部の導電型とは逆導
電型の素子分離用不純物拡散領域が延設されるとともに
当該不純物拡散領域の上に酸化膜を介してフィールドプ
レートが不純物拡散領域よりも外側に張り出した状態で
延設された半導体装置において、 前記セル形成領域の周囲における前記不純物拡散領域の
上に酸化膜を介してMOSFETのゲート電極の金属配
線を不純物拡散領域よりも外側に張り出した状態で延設
し、ゲート電極の金属配線をフィールドプレートとして
用いたことを特徴とする半導体装置。 - 【請求項2】 前記ソース電極を前記セル形成領域の角
部から外方に延設し、当該角部外方にてソース電極延設
部と不純物拡散領域とを電気的に接続した請求項1に記
載の半導体装置。 - 【請求項3】 半導体基板にMOSFETのユニットセ
ルが多数形成されるとともに半導体基板の表面にソース
電極が形成され、さらに、前記セル形成領域の周囲にお
いて半導体基板の表層部に当該表層部の導電型とは逆導
電型の素子分離用不純物拡散領域が延設されるとともに
当該不純物拡散領域の上に酸化膜を介してフィールドプ
レートが不純物拡散領域よりも外側に張り出した状態で
延設された半導体装置において、 前記セル形成領域の周囲における前記不純物拡散領域の
上に酸化膜を介してMOSFETのポリシリコンゲート
電極を不純物拡散領域よりも外側に張り出した状態で延
設し、ポリシリコンゲート電極延設部をフィールドプレ
ートとして用いたことを特徴とする半導体装置。 - 【請求項4】 前記MOSFETは溝を有するものであ
る請求項1〜3のいずれか1項に記載の半導体装置。 - 【請求項5】 前記MOSFETのユニットセルはその
平面形状が四角形である請求項1〜3のいずれか1項に
記載の半導体装置。
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Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086801A (ja) * | 2001-09-13 | 2003-03-20 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
JP2004303948A (ja) * | 2003-03-31 | 2004-10-28 | Sanyo Electric Co Ltd | Mosfet |
JP2004327644A (ja) * | 2003-04-24 | 2004-11-18 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
US6885061B2 (en) | 2003-06-26 | 2005-04-26 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
US7871888B2 (en) | 2007-10-24 | 2011-01-18 | Fuji Electric Systems Co., Ltd. | Method of manufacturing semiconductor device |
US8492836B2 (en) | 2009-10-14 | 2013-07-23 | Mitsubishi Electric Corporation | Power semiconductor device |
JP2014103425A (ja) * | 2008-12-25 | 2014-06-05 | Mitsubishi Electric Corp | 電力用半導体装置 |
US9006819B2 (en) | 2010-04-06 | 2015-04-14 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing same |
US9209296B2 (en) | 2011-03-17 | 2015-12-08 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
US9293572B2 (en) | 2010-06-24 | 2016-03-22 | Mitsubishi Electric Corporation | Power semiconductor device |
JP2016187045A (ja) * | 2016-06-16 | 2016-10-27 | ルネサスエレクトロニクス株式会社 | パワーmosfet |
CN107146812A (zh) * | 2017-03-29 | 2017-09-08 | 西安电子科技大学 | 增强型栅场板GaN基电流孔径异质结场效应器件及其制作方法 |
JP2018152522A (ja) * | 2017-03-14 | 2018-09-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1996
- 1996-08-09 JP JP21162596A patent/JP3525637B2/ja not_active Expired - Fee Related
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086801A (ja) * | 2001-09-13 | 2003-03-20 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
JP2004303948A (ja) * | 2003-03-31 | 2004-10-28 | Sanyo Electric Co Ltd | Mosfet |
US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
JP2004327644A (ja) * | 2003-04-24 | 2004-11-18 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP4576799B2 (ja) * | 2003-04-24 | 2010-11-10 | 富士電機システムズ株式会社 | 半導体装置およびその製造方法 |
US6885061B2 (en) | 2003-06-26 | 2005-04-26 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
US7042048B2 (en) | 2003-06-26 | 2006-05-09 | Renesas Technology Corporation | Semiconductor device and a method of manufacturing the same |
US7518183B2 (en) | 2003-06-26 | 2009-04-14 | Renesas Technology Corp. | Semiconductor device |
US7871888B2 (en) | 2007-10-24 | 2011-01-18 | Fuji Electric Systems Co., Ltd. | Method of manufacturing semiconductor device |
JP2014103425A (ja) * | 2008-12-25 | 2014-06-05 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2015216400A (ja) * | 2008-12-25 | 2015-12-03 | 三菱電機株式会社 | 電力用半導体装置 |
US8492836B2 (en) | 2009-10-14 | 2013-07-23 | Mitsubishi Electric Corporation | Power semiconductor device |
US9006819B2 (en) | 2010-04-06 | 2015-04-14 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing same |
US9293572B2 (en) | 2010-06-24 | 2016-03-22 | Mitsubishi Electric Corporation | Power semiconductor device |
US9209296B2 (en) | 2011-03-17 | 2015-12-08 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
US9502496B2 (en) | 2011-03-17 | 2016-11-22 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2016187045A (ja) * | 2016-06-16 | 2016-10-27 | ルネサスエレクトロニクス株式会社 | パワーmosfet |
JP2018152522A (ja) * | 2017-03-14 | 2018-09-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
CN107146812A (zh) * | 2017-03-29 | 2017-09-08 | 西安电子科技大学 | 增强型栅场板GaN基电流孔径异质结场效应器件及其制作方法 |
CN107146812B (zh) * | 2017-03-29 | 2019-12-03 | 西安电子科技大学 | 增强型栅场板GaN基电流孔径异质结场效应器件及其制作方法 |
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