JP2022047943A - 半導体装置の製造方法及び半導体装置 - Google Patents

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Abstract

【課題】製造時のばらつきに対してデバイス特性の感度を鈍くできる半導体装置の製造方法及び半導体装置を提供すること。【解決手段】半導体装置の製造方法は、トレンチ内に第１絶縁膜を埋め込む工程と、第１絶縁膜をエッチングして、第１絶縁膜の上面をトレンチの開口よりも下方に後退させ、トレンチの上部の側壁を第１絶縁膜から露出させる工程と、トレンチの上部の側壁から第１半導体層に第２導電型不純物を注入し、拡散させ、第１半導体層におけるトレンチの上部に隣接する領域に第２導電型半導体領域を形成する工程と、第２導電型半導体領域を形成した後、トレンチの上部における第１絶縁膜上にゲート電極を形成する工程とを備える。【選択図】図１

Description

実施形態は、半導体装置の製造方法及び半導体装置に関する。
半導体層の縦方向に電流を導通させるチャネルを、トレンチ内に設けられたゲート電極により制御するデバイスでは、ゲート電極とベース領域との位置関係によって生じるオン抵抗と寄生容量のトレードオフを改善した上でのデバイス設計が求められる。さらに、製造時のばらつきに起因して、実デバイスにおいてもオン抵抗と容量にばらつきが生じる場合があり、これを抑制することが求められている。
特開２０１２－１７４９８９号公報 特許第３１６４０３０号公報 特許第４９７０６６０号公報
実施形態は、製造時のばらつきに対してデバイス特性の感度を鈍くできる半導体装置の製造方法及び半導体装置を提供する。
実施形態によれば、半導体装置の製造方法は、第１導電型の第１半導体層にトレンチを形成する工程と、前記トレンチ内に第１絶縁膜を埋め込む工程と、前記第１絶縁膜をエッチングして、前記第１絶縁膜の上面を前記トレンチの開口よりも下方に後退させ、前記トレンチの上部の側壁を前記第１絶縁膜から露出させる工程と、前記トレンチの前記上部の側壁から前記第１半導体層に第２導電型不純物を注入し、拡散させ、前記第１半導体層における前記トレンチの前記上部に隣接する領域に第２導電型半導体領域を形成する工程と、前記第２導電型半導体領域を形成した後、前記トレンチの前記上部における前記第１絶縁膜上にゲート電極を形成する工程と、を備える。
第１実施形態の半導体装置の模式断面図である。 第１実施形態の半導体装置の一部の構成の模式平面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式平面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の模式断面図である。 第１実施形態の半導体装置のＲｏｎ×Ｑｇｄ特性のシミュレーション結果を表すグラフである。 第２実施形態の半導体装置の模式断面図である。 第３実施形態の半導体装置の模式断面図である。 第３実施形態の半導体装置の製造方法を示す模式断面図である。 第４実施形態の半導体装置の一部の構成の模式平面図である。 図１７におけるＡ－Ａ’断面図である。 図１７におけるＢ－Ｂ’断面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。
以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
［第１実施形態］
図１は、第１実施形態の半導体装置１の模式断面図である。
図２は、第１実施形態の半導体装置１の一部の構成の模式平面図である。
半導体装置１は、半導体部１０と、ドレイン電極（第１電極）５１と、ソース電極（第２電極）５２と、ゲート電極（制御電極）３０と、フィールドプレート電極２０とを有する。半導体部１０の一方の面にドレイン電極５１が設けられ、半導体部１０の他方の面にソース電極５２が設けられている。半導体装置１は、ゲート電極３０の制御により、ドレイン電極５１とソース電極５２とを結ぶ方向（縦方向）に電流が流れる縦型半導体装置である。
半導体部１０の材料は例えばシリコンである。または、半導体部１０の材料は、例えば、炭化シリコン、窒化ガリウムなどであってもよい。
半導体部１０は、ｎ＋型のドレイン層（または基板）１１と、ｎ型のドリフト層（第１半導体層）１２と、ｐ型のベース領域（第２導電型半導体領域）１３と、ｎ＋型のソース領域（第１導電型半導体領域）１４とを有する。
ドリフト層１２はドレイン層１１上に設けられている。ドレイン層１１のｎ型不純物濃度およびソース領域１４のｎ型不純物濃度は、ドリフト層１２のｎ型不純物濃度よりも高い。ベース領域１３はドリフト層１２上に設けられ、ソース領域１４はベース領域１３上に設けられている。
半導体部１０には複数のトレンチＴが形成されている。トレンチＴの側壁は、ソース領域１４、ベース領域１３、およびドリフト層１２に隣接している。トレンチＴの底は、ドリフト層１２内に位置する。
図２に示すように、トレンチＴ、ゲート電極３０、フィールドプレート電極２０、ソース領域１４、およびベース領域１３は、トレンチＴの深さ方向に直交する第１方向（図２において縦方向）に延びるストライプ状に形成されている。
図１に示すように、ゲート電極３０とフィールドプレート電極２０は、トレンチＴ内に設けられている。ゲート電極３０は、トレンチＴ内において、フィールドプレート電極２０の上に設けられている。トレンチＴ内において、ゲート電極３０とフィールドプレート電極２０との間に、絶縁膜４２が設けられている。フィールドプレート電極２０とトレンチＴの底との間、およびフィールドプレート電極２０とトレンチＴの側壁との間に、絶縁膜４１が設けられている。
ゲート電極３０は、ソース領域１４の一部およびベース領域１３の一部に、ゲート絶縁膜４３を介して隣接している。ゲート絶縁膜４３は、ゲート電極３０とソース領域１４との間、およびゲート電極３０とベース領域１３との間に設けられている。
ベース領域１３は、ゲート絶縁膜４３を介して、ゲート電極３０の側面に対向している。ゲート電極３０にしきい値以上の電圧を与えることで、ベース領域１３におけるゲート電極３０に対向する部分にｎ型のチャネル（反転層）を形成することができる。
ベース領域１３は、第１部分１３ａと第２部分１３ｂとを有する。第１部分１３ａは、ゲート絶縁膜４３と第２部分１３ｂとの間に位置して、ゲート絶縁膜４３に接している。第１部分１３ａは、ゲート絶縁膜４３（トレンチＴの側壁）に隣接する部分である。第１部分１３ａのｐ型不純物濃度は、第２部分１３ｂのｐ型不純物濃度よりも高い。
第１実施形態においては、第１部分１３ａとゲート絶縁膜４３との境界は、第２部分１３ｂよりも下方に突出している。ベース領域１３の最下端は、第１部分１３ａとゲート絶縁膜４３との境界に位置する。そのベース領域１３の最下端は、ゲート電極３０の最下端よりも下方に位置する。
ドレイン層１１の裏面にドレイン電極５１が設けられている。ドレイン電極５１は、ドレイン層１１に接し、ドレイン層１１と電気的に接続されている。
半導体部１０の上面上にソース電極５２が設けられている。ソース電極５２は、ソース領域１４の上面および側面に接し、ソース領域１４と電気的に接続されている。また、ソース電極５２は、ベース領域１３に接し、ベース領域１３と電気的に接続されている。ベース領域１３においてソース電極５２に接する部分のｐ型不純物濃度は、第１部分１３ａのｐ型不純物濃度および第２部分１３ｂのｐ型不純物濃度よりも高い。
ソース電極５２とゲート電極３０との間には絶縁膜４４が設けられている。ゲート電極３０は、図示しないゲート配線と電気的に接続されている。フィールドプレート電極２０は、例えば、ソース電極５２と電気的に接続されている。フィールドプレート電極２０は、ゲートオフの状態においてドリフト層１２の電界の分布を緩やかにする。
次に、図３～図１１を参照して、第１実施形態の半導体装置１の製造方法について説明する。
図３に示すように、ドリフト層１２に複数のトレンチＴを形成する。トレンチＴは、トレンチＴの深さ方向に直交する第１方向（図３における紙面を貫く方向）に延びるストライプ状に形成される。トレンチＴは、例えば、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で形成される。トレンチＴの底は、ドレイン層１１には達せず、ドリフト層１２内に位置する。
図４に示すように、トレンチＴ内に、絶縁膜４１を介して、フィールドプレート電極２０の材料である導電体を埋め込む。絶縁膜４１は、トレンチＴの内壁（底および側壁）、およびドリフト層１２の上面に沿って形成される。導電体は、トレンチＴ内の絶縁膜４１の内側の空間に埋め込まれた後、例えばエッチバックされる。このエッチバックにより、導電体の上面は、トレンチＴの開口よりも下方に後退し、トレンチＴ内に位置する。絶縁膜４１は、例えばシリコン酸化膜である。フィールドプレート電極２０は、例えば多結晶シリコンである。
トレンチＴ内におけるフィールドプレート電極２０の上方に、絶縁膜４１で囲まれた空間が確保される。その空間を埋めるように、図５に示す絶縁膜４２が半導体部１０上に形成される。絶縁膜４２は、例えばシリコン酸化膜である。トレンチＴ内は、絶縁膜４１を介して、フィールドプレート電極２０と絶縁膜４２によって埋め込まれる。
絶縁膜４２を形成する際、絶縁膜４２の上面はトレンチＴの開口よりも上方に位置する。この後、絶縁膜４２をエッチングして、絶縁膜４２の上面を後退させる。図６に示すように、絶縁膜４２の上面をトレンチＴの開口よりも下方に後退させる。トレンチＴの側壁に形成された絶縁膜４１は例えば絶縁膜４２と同じシリコン酸化膜であるので、絶縁膜４２のエッチング時に絶縁膜４１もエッチングされる。これにより、トレンチＴの上部の側壁が、絶縁膜４１および絶縁膜４２から露出する。ドリフト層１２の上面に形成されていた絶縁膜４１も除去される。トレンチＴ内に残った絶縁膜４２は、フィールドプレート電極２０の上面を覆っている。
トレンチＴの露出した上部の側壁には、図７および図８に示すように、ゲート絶縁膜４３が形成される。ゲート絶縁膜４３は、例えば熱酸化法で形成されるシリコン酸化膜である。ゲート絶縁膜４３は、ドリフト層１２の上面にも形成される。トレンチＴの上部にはゲート絶縁膜４３で囲まれた空間が残される。
ゲート絶縁膜４３を形成した後、トレンチＴの上部の側壁から半導体部１０（ドリフト層１２）に、イオン注入法によりｐ型不純物を注入する。ｐ型不純物は、ゲート絶縁膜４３を通してドリフト層１２に注入される。ｐ型不純物は、例えばボロンである。図７において、ｐ型不純物の注入方向を模式的に矢印ａで表す。ｐ型不純物は、半導体部１０の表面および厚さ方向に対して傾斜した斜め下方に向けて、トレンチＴの上部の側壁からドリフト層１２に注入される。または、イオン注入を実施した後に、ゲート絶縁膜４３を形成してもよい。
図８の平面図に示すようにトレンチＴはストライプ状に延び、１つのトレンチＴは２つの側壁を有する。１つのトレンチＴについて、その上部の２つの側壁のそれぞれからｐ型不純物がドリフト層１２に注入される。図９に、ｐ型不純物が注入された領域１３’を模式的に表す。
イオン注入の後、図１０に示すように、トレンチＴの上部における絶縁膜４２上に、ゲート電極３０を形成する。ゲート電極３０の材料となる導電体は、例えば多結晶シリコンである。
ゲート電極３０の材料となる導電体を、その上面がトレンチＴの開口よりも上方に位置するように半導体部１０上に形成した後、ゲート電極３０の上面をトレンチＴの開口よりも下方に後退させる。ゲート電極３０の上面は、トレンチＴの開口よりも下方のトレンチＴ内に位置する。
ゲート電極３０を形成した後、半導体部１０の上面からｎ型不純物を半導体部１０に注入する。ｎ型不純物は、半導体部１０の上面に対してほぼ垂直な方向に注入される。ｎ型不純物は、例えば、リンまたはヒ素である。
この後、熱処理により、半導体部１０に注入されたｐ型不純物およびｎ型不純物を拡散させる。これにより、図１１に示すように、半導体部１０におけるトレンチＴの上部の側壁に隣接する領域にｐ型のベース領域１３が形成され、ベース領域１３上にｎ型のソース領域１４が形成される。
ゲート電極３０上のトレンチＴ内には絶縁膜４４が埋め込まれる。絶縁膜４４は半導体部１０の上面を覆うように形成され、その後、半導体部１０の上面（ソース領域１４の上面）上の絶縁膜４４は除去される。このとき、ソース領域１４の上面に形成されていたゲート絶縁膜４３も除去され、ソース領域１４の上面が露出する。
露出したソース領域１４の上面からベース領域１３に達するコンタクト用のトレンチを形成した後、そのコンタクト用のトレンチ内、および半導体部１０上にソース電極５２を形成する。ドレイン層１１の裏面にはドレイン電極５１が形成される。
図１２（ａ）及び（ｂ）は、第１実施形態の半導体装置１におけるゲート電極３０とベース領域１３とが隣り合う部分の模式断面図である。
図１２（ａ）のゲート電極３０は、図１２（ｂ）のゲート電極３０よりも厚さが薄く、図１２（ａ）のゲート電極３０の下端（絶縁膜４２の上面）は、図１２（ｂ）のゲート電極３０の下端（絶縁膜４２の上面）よりも上方に位置する。ゲート電極３０の厚さは、トレンチＴの深さ方向に沿った厚さである。図１２（ａ）のゲート電極３０の上面と、図１２（ｂ）のゲート電極３０の上面とは同じ位置（高さ）に位置する。
実施形態によれば、トレンチＴの上部の空間にゲート電極３０を埋め込む前に、トレンチＴの上部の側壁からドリフト層１２にｐ型不純物を注入する（図７の工程）。これにより、ゲート電極３０の下端の位置を決める絶縁膜４２の上面の位置が、絶縁膜４２をエッチングするときにばらついても、絶縁膜４２の上面の位置、すなわちゲート電極３０の下端の位置に追従してベース領域１３の下端の位置も変化する。
図１２（ａ）及び（ｂ）に示すように、ゲート電極３０の下端の位置がばらついても、ゲート電極３０の下端とベース領域１３の下端との縦方向（電流経路方向）の距離ｄをほぼ一定にすることができる。したがって、製造時のばらつきに対してデバイス特性の感度が鈍いロバストな構造を実現できる。
また、図７に示すようにトレンチＴの上部の側壁から斜め方向にｐ型不純物を注入することで、図９に示すようにｐ型不純物の注入領域１３’は、トレンチＴの側壁に近い部分ほど深い位置まで形成される。そのため、熱拡散の後には、図１０および図１に示すように、ベース領域１３のゲート絶縁膜４３（トレンチＴの側壁）に隣接する第１部分１３ａが、第１部分１３ａよりもゲート絶縁膜４３（トレンチＴの側壁）から遠い位置にある第２部分１３ｂよりも下方に突出する。これは、ゲート電極３０とドリフト層１２との間の寄生容量（ゲートドレイン間容量）Ｃｇｄの低減を可能にする。
図１３は、第１実施形態の半導体装置１のＲｏｎ×Ｑｇｄ特性のシミュレーション結果を表すグラフである。Ｒｏｎは、オン抵抗である。Ｑｇｄは、スイッチング性能の指標として重要視されるゲートドレイン間電荷量である。横軸は、ゲート電極３０の厚さである。ゲート電極３０の上面の位置は固定し、下端の位置を変動させることで、ゲート電極３０の厚さを変動させている。
実線は、ベース領域１３の下面における最も浅い部分に対する、最も深い部分（トレンチＴの側壁に隣接する部分）の突出量を０．１００μｍとした場合の特性を表す。
破線は、上記ベース領域１３の突出量を０．０５０μｍとした場合の特性を表す。
点線は、上記ベース領域１３の突出量を０．０２０μｍとした場合の特性を表す。
１点鎖線は、上記ベース領域１３の突出量を０．０１０μｍとした場合の特性を表す。
２点鎖線は、上記ベース領域１３の突出量を０．００１μｍとした場合の特性を表す。
これら５つのケースにおいて、ベース領域１３の下面における最も浅い部分の位置は同じとしている。
図１３のシミュレーション結果より、ゲート電極３０の厚さが一定の範囲であれば、ベース領域１３のトレンチＴの側壁に隣接する部分の突出量が大きくなるほど、Ｒｏｎ×Ｑｇｄが低減可能であることがわかる。
トレンチＴの側壁からドリフト層１２に注入するｐ型不純物の注入角度、加速度などのイオン注入条件の制御により、ベース領域１３におけるトレンチＴの側壁に隣接する部分の突出量の調整が可能である。また、角度や速度を変えつつ複数回にわたってｐ型不純物を注入することでも、ベース領域１３におけるトレンチＴの側壁に隣接する部分の突出量の調整が可能である。
［第２実施形態］
図１４は、第２実施形態の半導体装置２の模式断面図である。
例えば、ｐ型不純物の加速度を上げることで、図１４に示すように、ベース領域１３におけるトレンチＴの側壁に隣接する部分を下方に突出させずに、ベース領域１３の下面をほぼ平坦にすることが可能である。この場合でも、絶縁膜４２の上面を後退させた後、ゲート電極３０を形成する前に、トレンチＴの上部の側壁からｐ型不純物を注入するため、ゲート電極３０の下端の位置を決める絶縁膜４２の上面の位置がばらついても、ゲート電極３０の下端とベース領域１３の下端との距離をほぼ一定にすることができる。
［第３実施形態］
図１５は、第３実施形態の半導体装置３の模式断面図である。
図１５に示すように、ゲート電極３０の下端は、ベース領域１３におけるトレンチＴの側壁に隣接する第１部分１３ａの下端よりも下方に位置する構造であってもよい。この半導体装置３では、ベース領域１３の下端がゲート電極３０の下端よりも下方に突出した構造に比べて、ゲート電極３０に対向するベース領域１３の面積が増えるため、オン抵抗を低減することができる。
この構造は、前述したようにトレンチＴの上部の側壁からｐ型不純物を注入してベース領域１３を形成した後、トレンチＴ内の絶縁膜４２上にゲート電極３０を埋め込む前に、絶縁膜４２を追加エッチングして、図１６に示すように絶縁膜４２の上面をベース領域１３の下端よりも下方に後退させる。絶縁膜４２の追加エッチング時にエッチング量（絶縁膜４２の上面の後退量）のばらつきが発生し得るが、この追加エッチング量は、絶縁膜４２の１回目のエッチング量に比べてわずかであり、追加エッチングによるゲート電極３０の下端の位置のばらつきは小さく、デバイス特性に影響するほどにはならない。
［第４実施形態］
図１７は、第４実施形態の半導体装置４の一部の構成の模式平面図である。
図１８は、図１７におけるＡ－Ａ’断面図である。
図１９は、図１７におけるＢ－Ｂ’断面図である。
ゲート電極３０を内部に含むトレンチＴはストライプ状に限らず、３以上の側壁を含む角形の孔であってもよい。図１７には、例えば、６角形の孔としてトレンチＴが形成された例を示す。１つのトレンチＴは６つの側壁を有する。そして、６つの側壁のそれぞれから前述した図７に示す工程と同様にｐ型不純物がドリフト層１２に注入され、ｐ型のベース領域１３が形成される。
この場合でも、ゲート電極３０の下端の位置がばらついても、ゲート電極３０の下端とベース領域１３の下端との縦方向（電流経路方向）の距離をほぼ一定にすることができ、製造時のばらつきに対してデバイス特性の感度が鈍いロバストな構造を実現できる。
フィールドプレート電極２０は、トレンチＴの中心位置で、トレンチＴの中心軸方向に沿って設けられている。ゲート電極３０は、トレンチＴの上部においてフィールドプレート電極２０の上部のまわりを囲むように設けられている。フィールドプレート電極２０とゲート電極３０との間には絶縁膜４５が設けられている。
トレンチＴ内におけるフィールドプレート電極２０上およびゲート電極３０上には絶縁膜４４が設けられている。半導体部１０上および絶縁膜４４上には、絶縁膜４６が設けられている。絶縁膜４６上に、ソース電極５２が設けられている。
フィールドプレート電極２０は、絶縁膜４６および絶縁膜４４を貫通するメタルプラグ６１を介して、ソース電極５２と接続されている。
図１９に示すように、絶縁膜４６中にゲート配線７０が設けられている。ゲート配線７０は、ゲート配線７０の下面から絶縁膜４６内および絶縁膜４４内をゲート電極３０に向けて延びるメタルプラグ７１を介して、ゲート電極３０と接続されている。
図１８に示すように、ソース領域１４およびベース領域１３は、絶縁膜４６を貫通するメタルプラグ６２を介して、ソース電極５２と接続されている。図１７に示すように、メタルプラグ６２は、６角形のトレンチＴのまわりを囲んでいる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～４…半導体装置、１０…半導体部、１１…ドレイン層、１２…ドリフト層、１３…ベース領域、１３ａ…第１部分、１３ｂ…第２部分、１４…ソース領域、２０…フィールドプレート電極、３０…ゲート電極、５１…ドレイン電極、５２…ソース電極、Ｔ…トレンチ

Claims (9)

  1. 第１導電型の第１半導体層にトレンチを形成する工程と、
    前記トレンチ内に第１絶縁膜を埋め込む工程と、
    前記第１絶縁膜をエッチングして、前記第１絶縁膜の上面を前記トレンチの開口よりも下方に後退させ、前記トレンチの上部の側壁を前記第１絶縁膜から露出させる工程と、
    前記トレンチの前記上部の側壁から前記第１半導体層に第２導電型不純物を注入し、拡散させ、前記第１半導体層における前記トレンチの前記上部に隣接する領域に第２導電型半導体領域を形成する工程と、
    前記第２導電型半導体領域を形成した後、前記トレンチの前記上部における前記第１絶縁膜上にゲート電極を形成する工程と、
    を備える半導体装置の製造方法。
  2. 前記トレンチの前記上部の側壁に第２絶縁膜を形成する工程をさらに備え、
    前記第２絶縁膜を通して前記第２導電型不純物を前記第１半導体層に注入する請求項１記載の半導体装置の製造方法。
  3. 前記トレンチ内に前記第１絶縁膜を埋め込む前に、前記トレンチ内に導電体を埋め込む工程をさらに備える請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２導電型半導体領域を形成した後、前記ゲート電極を埋め込む前に、前記トレンチ内の前記第１絶縁膜をエッチングして、前記第１絶縁膜の前記上面を前記第２導電型半導体領域の下端よりも下方に後退させる工程をさらに備える請求項１～３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記トレンチは、前記トレンチの深さ方向に直交する第１方向に延びる２つの側壁を有し、
    前記２つの側壁のそれぞれから前記第２導電型不純物が前記第１半導体層に注入される請求項１～４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記トレンチは３以上の側壁を含む角形の孔であり、前記３以上の側壁のそれぞれから前記第２導電型不純物が前記第１半導体層に注入される請求項１～４のいずれか１つに記載の半導体装置の製造方法。
  7. 第１導電型の第１半導体層を有する半導体部と、
    前記半導体部に形成された第１絶縁膜と、
    前記第１絶縁膜上に設けられたゲート電極と、
    前記半導体部における前記ゲート電極に隣接する領域の前記第１半導体層上に設けられた第２導電型半導体領域と、
    前記ゲート電極と前記第２導電型半導体領域との間に設けられた第２絶縁膜と、
    前記第２導電型半導体領域上に設けられた第１導電型半導体領域と、
    を備え、
    前記第２導電型半導体領域は、第１部分と第２部分とを有し、前記第１部分は前記第２絶縁膜と前記第２部分との間に位置して前記第２絶縁膜に接し、前記第１部分の第２導電型不純物濃度は、前記第２部分の第２導電型不純物濃度よりも高い半導体装置。
  8. 前記第１部分と前記第２絶縁膜との境界は、前記第２部分よりも下方に突出している請求項７記載の半導体装置。
  9. 前記第２導電型半導体領域の下端は、前記ゲート電極の下端よりも下方に位置する請求項７または８に記載の半導体装置。
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