JP2010062477A - トレンチ型半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】セルフアラインにより微細構造を実現し、オン抵抗を低減化し、破壊耐量が向上する。
【解決手段】第１ベース層１１の表面から形成されたトレンチ１４の底面１４ａおよび側壁面１４ｂに配置されたゲート絶縁膜３と、ゲート絶縁膜３上に配置され、トレンチを充填するゲート電極４と、ゲート電極４を被覆する層間絶縁膜５と、第１ベース層１１の表面に配置され、トレンチの底面よりも浅く形成された第２ベース層１２と、第２ベース層１２の表面に配置されたソース層１３と、層間絶縁膜５をマスクとして第２ベース層１２内まで形成されたセルフアラインコンタクト溝１５の底面１５ａにおいて第２ベース層１２に接続され、側壁面１５ｂにおいてソース層１３に接続されたソース電極７と、第１ベース層１１の裏面に配置されたドレイン層１０と、ドレイン層１０に配置されたドレイン電極８とを備えるトレンチ型半導体装置及びその製造方法。
【選択図】図１

Description

本発明は、トレンチ型半導体装置及びその製造方法に関し、特に、完全セルフアラインによる微細構造を実現し、オン抵抗を低減化し、破壊耐量が向上するトレンチ型半導体装置及びその製造方法に関する。
従来、基板にトレンチが形成され、トレンチ内にゲート電極が形成された縦型絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）等のトレンチ型半導体装置及びその製造方法が知られている。このようなトレンチ型半導体装置では、トレンチの開口部を塞ぐように層間絶縁膜が形成される。この層間絶縁膜により、トレンチ内部の電極と外部の電極とが絶縁される。
特許文献１には、トレンチが形成されたｎ型シリコン基板と、トレンチの内部に形成されたポリシリコンゲートと、ｎ型シリコン基板の上面に形成された局所酸化膜（層間絶縁膜）とを備えたトレンチ型のＭＯＳトランジスタが開示されている。
ｎ型シリコン基板には、トレンチを挟み両端部に形成された高濃度のｐ型バルク層と、ｐ型バルク層とトレンチとの間に形成された低濃度のｐ型バルク層と、ｐ型バルク層の上層部に形成されたｎ型ソース層とを形成されている。局所酸化膜の一部は、トレンチの内壁面とポリシリコンゲートとの間にも形成されている。
特許文献１に記載のＭＯＳトランジスタの製造方法では、ｎ型シリコン基板にｐ型バルク層を形成した後、パターニングされたトレンチを形成するためのシリコン窒化膜及び低温酸化膜を形成する。次に、トレンチを形成した後、低温酸化膜を除去する。次に、トレンチ内にポリシリコンゲートを形成する。
次に、シリコンの局所酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）法に基づいて、熱処理することによってポリシリコンゲート上に局所酸化膜を形成する。その後、シリコン窒化膜を除去した後、ｐ型不純物及びｎ型不純物を順にイオン注入して、低濃度のｐ型バルク層及びｎ型バルク層を形成する。ここで、低濃度のｐ型バルク層及びｎ型バルク層を形成する層の上面には、薄い熱酸化膜が残っているので、注入されるイオンは、この薄い熱酸化膜を透過する程度の加速電圧で注入される。このため、注入されるイオンの多くは、ポリシリコンゲート上の厚い局所酸化膜を透過して、局所酸化膜の内部には残らない。これにより、特許文献１に記載のＭＯＳトランジスタが完成する。
しかしながら、特許文献１に記載のＭＯＳトランジスタは、熱処理することにより、ポリシリコンゲートの上面を偏析させて、局所酸化膜を形成している。このため、局所酸化膜によってポリシリコンゲートを絶縁可能な程度の厚みにすることが容易ではないといった課題がある。局所酸化膜をこのように絶縁可能な厚みにするためには、高温または長時間の熱処理といった方法が考えられるが、これらの方法では、製造されるＭＯＳトランジスタの素子特性を劣化させるといった別の問題が発生する。
さらに、トレンチ型のゲート構造を持つＭＯＳＦＥＴやＩＧＢＴ等において、トレンチ−トレンチ間において、ベース層およびエミッタ層若しくはソース層にコンタクトを形成する際、デバイス構造の微細化と共に、コンタクト面積を確保することが困難となっていた。このため、コンタクト面積の縮小に伴い、オン抵抗が増大化し、破壊耐量が低減化するという問題点があった。
特開平９−３２１３０３号公報
本発明の目的は、セルフアラインにより微細構造を実現し、オン抵抗を低減化し、破壊耐量が向上するトレンチ型半導体装置及びその製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、高抵抗で第１導電型の第１ベース層と、前記第１ベース層の表面から形成されたトレンチの底面および側壁面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、前記ゲート電極を被覆して配置された層間絶縁膜と、前記第１ベース層の表面に配置され、前記トレンチの底面よりも浅く形成された第２導電型の第２ベース層と、前記第２ベース層の表面に配置された第１導電型の第１主電極層と、前記層間絶縁膜をマスクとして前記第１主電極層を貫通し、前記第２ベース層内まで形成されたセルフアラインコンタクト溝の底面において前記第２ベース層に接続され、前記セルフアラインコンタクト溝の側壁面において前記第１主電極層に接続された第１主電極と、前記第１ベース層の裏面に配置された第２主電極層と、前記第２主電極層に配置された第２主電極とを備える半導体装置が提供される。
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層を形成する工程と、前記第１ベース層の表面から形成されたトレンチの底面および側壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、前記ゲート電極を被覆して層間絶縁膜を形成する工程と、前記第１ベース層の表面に、前記トレンチの底面よりも浅く形成された第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型の第１主電極層を形成する工程と、前記層間絶縁膜をマスクとして前記第１主電極層を貫通し、前記第２ベース層内まで形成されたセルフアラインコンタクト溝の底面において前記第２ベース層に接続され、前記セルフアラインコンタクト溝の側壁面において、前記第１主電極層に接続された第１主電極を形成する工程と、前記第１ベース層の裏面に第２主電極層を形成する工程と、前記第２主電極層に第２主電極を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、セルフアラインにより微細構造を実現し、オン抵抗を低減化し、破壊耐量が向上するトレンチ型半導体装置及びその製造方法を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係るトレンチ型半導体装置は、ＭＯＳＦＥＴ若しくはＩＧＢＴを対象としている。ＭＯＳＦＥＴの場合には、第１主電極層１３はソース層、第２主電極層１０は第１主電極層１３と同じ第１導電型のドレイン層を形成し、第１主電極７はソース電極、第２主電極８はドレイン電極を形成する。ＩＧＢＴの場合には、第１主電極層１３はエミッタ層、第２主電極層１０は、第１主電極層１３と反対の第２導電型のコレクタ層を形成し、第１主電極７はエミッタ電極、第２主電極８はコレクタ電極を形成する。
以下の説明においては、ＭＯＳＦＥＴについて主として説明するが、ＩＧＢＴについても第２主電極層１０の導電型が反対になることおよび各主電極の名称を変更すればよいことを想定すれば、ＭＯＳＦＥＴと同様に考えることができる。
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係るトレンチ型半導体装置の模式的断面構造は、図１に示すように表される。また、第１の実施の形態に係るトレンチ型半導体装置の格子状平面パターン構成は、図２に示すように表される。図１は、図２において、Ｉ−Ｉ線に沿う模式的断面構造に対応している。
本発明の第１の実施の形態に係るトレンチ型半導体装置は、図１に示すように、ｎ-型第１ベース層１１と、ｎ-型第１ベース層１１の表面から形成されたトレンチ１４の底面１４ａおよび側壁面１４ｂに配置されたゲート絶縁膜３と、ゲート絶縁膜３上に配置され、トレンチ１４を充填するゲート電極４と、ゲート電極４を被覆して配置された層間絶縁膜５と、ｎ-型第１ベース層１１の表面に配置され、トレンチ１４の底面１４ａよりも浅く形成されたｐ型第２ベース層１２と、ｐ型第２ベース層１２の表面に配置されたｎ+型ソース層１３と、層間絶縁膜５をマスクとしてｎ+型ソース層１３を貫通し、ｐ型第２ベース層１２内まで形成されたセルフアラインコンタクト溝１５の底面１５ａにおいてｐ型第２ベース層１２に接続され、セルフアラインコンタクト溝１５の側壁面１５ｂにおいて、ｎ+型ソース層１３に接続されたソース電極７と、ｎ-型第１ベース層１１の裏面に配置されたｎ+型ドレイン層１０と、ｎ+型ドレイン層１０に配置されたドレイン電極８とを備える。
セルフアラインコンタクト溝１５の底面１５ａには、ｐ+型でｐ型第２ベース層１２よりも不純物密度が高いボディーコンタクト層１２ａを備えていてもよい。
なお、第１べース層１１は、基板２からスタートし、第２ベース層１２、ソース層１３、ドレイン層１０の形成と共に厚さが薄くなり、最終的な完成デバイスにおいて、所定の厚さを有する。したがって、図１に示す完成デバイス構造おいては、基板２は、第１べース層１１、第２ベース層１２、ソース層１３、およびドレイン層１０を含む層として表されている。
層間絶縁膜５は、図１に示すように、ＬＯＣＯＳ酸化膜により形成され、ゲート絶縁膜３の一部およびソース層１３の一部をも被覆して配置されている。
セルフアラインコンタクト溝１５の底面１５ａには、図１に示すように、第２ベース層１２よりも不純物密度が高いボディーコンタクト層１２ａを備えていてもよい。
ソース電極７は、図１に示すように、デバイス表面全面に配置されていてもよい。
また、ソース電極７は、図１に示すように、下地にバリアメタル層６を備えていてもよい。
第１ベース層１１および第２ベース層１２は、電子の移動度の点で有利となるため、面方位が（１００）面を有していてもよい。
ソース層１３の表面から、ソース層１３および第２ベース層１２を貫通して、第１ベース層１１内まで形成されたトレンチ１４は、例えば、矩形平面パターンを有する。
トレンチ１４の底面１４ａおよび側壁面１４ｂは、電子の移動度の点で有利となるため、いずれも（１００）面若しくはこれに平行な面を有していてもよい。
セルフアラインコンタクト溝１５の底面１５ａおよび側壁面１５ｂは、電子の移動度の点で有利となるため、いずれも（１００）面若しくはこれに平行な面を有していてもよい。
セルフアラインコンタクト溝１５は、図２に示すような格子状パターン若しくは図３に示すような千鳥格子状パターンを有する。
第１の実施の形態に係るトレンチ型半導体装置は、露光量を調整することで、図２に示すような格子状パターンを採用している。図２に示すような格子状パターンは、特に、トレンチ１４のパターンの交差部において、露光量のばらつきによるパターンの鈍り（ダレ）が発生しやすい。このパターンの鈍り（ダレ）が発生した部分では、トレンチの内壁面に（１００）面とは異なる面方位を発生し易い。図３に示すような千鳥格子状パターンは、トレンチ１４のパターンが千鳥格子状にずれて配置されるために、露光量のばらつきによるパターンの鈍り（ダレ）の発生も少ない。また、セルフアラインコンタクト溝１５は、図４に示すように、ストライプ形状に形成されていてもよい。
第１の実施の形態に係るトレンチ型半導体装置の模式的鳥瞰図を図５に示す。図５は、図２の格子状パターンのＩＩ−ＩＩ線に沿う断面構造およびその断面構造を含む鳥瞰構造を示している。図５から明らかなように、第１の実施の形態に係るトレンチ型半導体装置は、セルフアラインコンタクト構造を有することから、上から見た場合、ＬＯＣＯＳ酸化膜による層間絶縁膜５以外の領域は、すべてセルフアラインコンタクト溝１５が形成されている、このセルフアラインコンタクト溝１５に対して、ソース電極７をデバイス構造全面に形成することができる。
以下、第１の実施の形態に係るトレンチ型半導体装置１の各層について材質および寸法例を説明する。
基板２は、ｎ-型のシリコンを主体とする。
ｐ型第２ベース層１２は、例えば、約０．３μｍ程度の厚みを有する。ｐ型第２ベース層１２には、ｐ型の不純物としてＢ（ボロン）がドープされている。ｐ型第２ベース層１２は、例えば、約２．０×１０16ａｔｏｍｓ／ｃｍ3程度の不純物密度を有する。
ｎ+型ソース層１３は、例えば、約０．２μｍ程度の厚みを有する。ｎ+型ソース層１３には、ｎ型の不純物としてＡｓ（砒素）がドープされている。ｎ+型ソース層１３は、例えば、約１．０×１０19 ａｔｏｍｓ／ｃｍ3程度の不純物密度を有する。
基板２には、ｎ+型ソース層１３を所定の間隔で分割するトレンチ１４が形成されている。トレンチ１４は、ｐ型第２ベース層１２及びｎ+型ソース層１３を貫いている。即ち、トレンチ１４は、基板２の上面からｎ-型第１ベース層１１にまで達している。トレンチ１４は、例えば、約１μｍ程度の深さを有し、例えば、約０．２５〜０．５μｍ程度の幅を有する。隣接するトレンチ１４とトレンチ１４のピッチ間隔は、例えば、約０．６μｍ〜１．０μｍ程度である。セルフアラインコンタクト溝１５の幅は、例えば、約０．２μｍ程度である。
ゲート絶縁膜３は、基板２とゲート電極４とを絶縁するためのものである。ゲート絶縁膜３は、シリコン酸化膜（ＳｉＯ2）からなり、例えば、約２０ｎｍ〜１００ｎｍ程度の厚みを有する。
ゲート電極４は、ｐ型第２ベース層１２にチャネルを形成するためのものである。ゲート電極４は、トレンチ１４に埋設されている。ゲート電極４は、不純物を含むポリシリコンからなる。
層間絶縁膜５は、ゲート電極４とソース電極７とを絶縁するためのものである。
層間絶縁膜５は、ＳｉＯ2を主体とする絶縁材料からなる。層間絶縁膜５は、イオン注入されたＡｓ（砒素）を不純物として含む。ここで、層間絶縁膜５に含まれるＡｓ（砒素）は、層間絶縁膜５の体積を増大させるためのものである。層間絶縁膜５におけるＡｓ（砒素）の不純物濃度は、例えば、約１．０×１０19 ａｔｏｍｓ／ｃｍ3〜約１．０×１０21ａｔｏｍｓ／ｃｍ3程度である。即ち、層間絶縁膜５におけるＡｓ（砒素）の不純物濃度は、各層１１、１２、１３の不純物濃度よりも大きい。層間絶縁膜５は、例えば、約１５０ｎｍ程度の厚みを有する。層間絶縁膜５の幅は、トレンチ１４の幅よりも約１０ｎｍ〜約２０ｎｍ程度大きい。
ソース電極７は、Ａｌ（アルミニウム）またはＡｌ／Ｃｕ（銅）からなる。
バリアメタル層６は、ソース電極７を構成する金属元素が基板２等に拡散することを抑制するためのものである。バリアメタル層６は、例えば、チタン（Ｔｉ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）若しくはこれらのシリサイド膜などを適用することができる。
バリアメタル層６は、層間絶縁膜５をマスクとしてｎ+型ソース層１３を貫通し、ｐ型第２ベース層１２内まで形成されたセルフアラインコンタクト溝１５の底面１５ａにおいてｐ型第２ベース層１２に接続され、セルフアラインコンタクト溝１５の側壁面１５ｂにおいて、ｎ+型ソース層１３に接続されていてもよい。さらに、バリアメタル層６は、層間絶縁膜５の上面全体を覆うように形成されていてもよい。
ｎ+型ドレイン層１０は、例えば、約０．２μｍ程度の厚みを有する。ｎ+型ドレイン層１０には、ｎ型の不純物としてＡｓ（砒素）若しくはＰ（燐）がドープされている。ｎ+型ドレイン層１０は、例えば、約１．０×１０19 ａｔｏｍｓ／ｃｍ3程度の不純物密度を有する。
ドレイン電極８は、Ｗ（タングステン）からなる。ドレイン電極８は、基板２の下面全体に形成されている。
上述したトレンチ型半導体装置１の動作を説明する。
まず、ゲート電極４に所定の電圧が印加される。これにより、ゲート絶縁膜３とｐ型第２ベース層１２との界面近傍のｐ型第２ベース層１２にチャネルが形成される。この状態で、ソース電極７とドレイン電極８との間に電圧が印加されると、ｎ+型ソース層１３、ｐ型第２ベース層１２のチャネル及びｎ-型第１ベース層１１を電子が移動しｎ+型ドレイン層１０に到達する。この結果、ソース電極７とドレイン電極８との間に電流が流れる。
一方、ＩＧＢＴの場合には、サイリスタと同様のラッチアップ動作モードで動作するか、或いは、ラッチアップ動作させず、バイポーラトランジスタと同等のノンラッチアップ動作モードで動作する。
（製造方法）
第１の実施の形態に係るトレンチ型半導体装置の製造方法は、図６〜図１８に示すように、高抵抗で第１導電型の第１ベース層１１を形成する工程と、第１ベース層１１の表面から形成されたトレンチ１４の底面１４ａおよび側壁面１４ｂにゲート絶縁膜３を形成する工程と、ゲート絶縁膜３上に、トレンチ１４を充填するゲート電極４を形成する工程と、ゲート電極４を被覆して層間絶縁膜５を形成する工程と、第１ベース層１１の表面に、トレンチ１４の底面１４ａよりも浅く形成されたｐ型第２ベース層１２を形成する工程と、第２ベース層１２の表面にｎ+型ソース層１３を形成する工程と、層間絶縁膜５をマスクとしてｎ+型ソース層１３を貫通し、ｐ型第２ベース層１２内まで形成されたセルフアラインコンタクト溝１５の底面１５ａにおいてｐ型第２ベース層１２に接続され、セルフアラインコンタクト溝１５の側壁面１５ｂにおいて、ｎ+型ソース層１３に接続されたソース電極７を形成する工程と、第１ベース層１１の裏面にｎ+型ドレイン層１０を形成する工程と、ｎ+型ドレイン層１０にドレイン電極８を形成する工程とを有する。
層間絶縁膜５は、ＬＯＣＯＳ酸化膜により形成され、ゲート絶縁膜３の一部およびソース層１３の一部をも被覆して形成されている。
ソース電極７を形成する工程において、ソース電極７は、デバイス表面全面に形成されていてもよい。
ソース電極７を形成する工程において、ソース電極７の下地にバリアメタル層６を形成する工程を有していてもよい。
第１ベース層１１および第２ベース層１２の各形成工程において、第１ベース層１１および第２ベース層１２は、面方位が（１００）面を有することが望ましい。
トレンチ１４を形成する工程において、トレンチ１４は、例えば、平面パターンが矩形構造を有していてもよい。
トレンチ１４を形成する工程において、トレンチ１４の底面１４ａおよび側壁面１４ｂは、いずれも（１００）面を有することが望ましい。
セルフアラインコンタクト溝１５を形成する工程において、セルフアラインコンタクト溝１５の底面１５ａおよび側壁面１５ｂは、いずれも（１００）面若しくは（１００）面に平行な面を有することが望ましい。
セルフアラインコンタクト溝１５を形成する工程において、セルフアラインコンタクト溝１５は、格子状パターン若しくは千鳥格子状パターンを有していてもよい。
次に、図面を参照して、上述したトレンチ型半導体装置１の製造方法について説明する。図６〜図１８は、第１の実施の形態に係るトレンチ型半導体装置の製造方法を説明する図である。
（ａ）まず、図６に示すように、基板２上に、例えば、約１０ｎｍ程度の厚みを有する酸化膜（ＳｉＯ2膜）３１を形成する。尚、酸化膜３１の厚みは、例えば、約５ｎｍ〜２０ｎｍの間で適宜変更可能である。その後、酸化膜３１上に、例えば、約７５ｎｍ程度の厚みを有する窒化膜（ＳｉＮ膜）３２を形成する。尚、窒化膜３２の厚みは、例えば、約５０ｎｍ〜２００ｎｍの間で適宜変更可能である。次に、フォトリソグラフィー技術によりレジスト膜（図示略）を窒化膜３２上に形成する。その後、図６に示すように、窒化膜３２及び酸化膜３１の一部をエッチングすることにより、一部に開口部３３ａが形成された絶縁性のマスク層３３を基板２上に形成する（マスク層形成工程）。
（ｂ）次に、図７に示すように、反応性イオンエッチング（ＲＩＥ:Reactive Ion Etching）法によって、マスク層３３から露出された領域の基板２をエッチングにより除去する。これにより、マスク層３３から露出された基板２の領域に、上端が開口されたトレンチ１４が形成される（トレンチ形成工程）。
（ｃ）次に、図８に示すように、トレンチ１４の内壁部を熱酸化して、ＳｉＯ2からなるゲート絶縁膜３を形成する。ここで、窒化膜３２の下地の酸化膜３１には、横方向からの熱酸化によって、バーズビーク（Bird’s Beak）形状のＬＯＣＯＳ酸化膜３ａが形成される。
（ｄ）次に、図９に示すように、低圧化学的気相堆積（ＬＰＣＶＤ：low Pressure Chemical Vapor Deposition）法により、トレンチ１４の内部及びマスク層３３の上面にポリシリコン層３５を形成する（埋設工程）。
（ｅ）次に、図１０に示すように、ポリシリコン層３５がトレンチ１４の内部にのみ残るように、ポリシリコン層３５の上面をエッチングにより除去する。ここで、マスク層３３は、エッチングストッパーとして機能する。このため、マスク層３３の下方の基板２は、エッチングされない。
（ｆ）次に、例えば、約４０ｋｅＶ〜約１８０ｋｅＶ程度の電圧で加速され、例えば、約１．０×１０12ａｔｏｍｓ／ｃｍ2〜約１．０×１０14ａｔｏｍｓ／ｃｍ2程度のドーズ量のＢ（ボロン）を基板２の上面からイオン注入する。その後、基板２を加熱することによりＢ（ボロン）を拡散させて、図１１に示すように、ｐ型第２ベース層１２を形成する。
（ｇ）次に、例えば、約４０ｋｅＶ〜約１８０ｋｅＶの電圧で加速され、例えば、約１．０×１０14ａｔｏｍｓ／ｃｍ2〜約１．０×１０16ａｔｏｍｓ／ｃｍ2程度のドーズ量のＡｓ（砒素）を基板２の上面からイオン注入する。その後、図１１に示すように、基板２を加熱することにより、Ａｓ（砒素）を拡散させて、ｎ+型ソース層１３を形成する（第２イオン注入工程）。ここで、Ｂ（ボロン）及びＡｓ（砒素）は、マスク層３３を透過することが可能な加速電圧で注入される。
（ｈ）次に、図１２に示すように、ポリシリコン層３５を構成するＳｉ（シリコン）とは異なるＡｓ（砒素）イオンを、トレンチ１４に埋設されたポリシリコン層３５の上面に注入する。ここで、Ａｓ（砒素）は、例えば、約５×１０15ａｔｏｍｓ／ｃｍ2〜５×１０16ａｔｏｍｓ／ｃｍ2程度のドーズ量、且つ、例えば、約５ｋｅＶ〜４０ｋｅＶ程度の加速電圧で注入される。これにより、ポリシリコン層３５の上端部がアモルファス化される。この結果、ポリシリコン層３５の上部にイオン注入層３６が形成される。尚、本工程におけるＡｓ（砒素）の加速電圧は小さいので、Ａｓ（砒素）はマスク層３３によって遮られる。このため、基板２のｎ+型ソース層１３にＡｓ（砒素）は、ほとんど注入されない。また、Ａｓ（砒素）イオンが注入されない領域のポリシリコン層３５がゲート電極４となる（第１イオン注入工程）。ここで、第１イオン注入工程においてイオン注入されたイオン注入層３６のＡｓ（砒素）の不純物濃度は、第２イオン注入工程においてイオン注入された領域１２、１３の不純物濃度よりも大きい。
（ｉ）次に、基板２を約９００℃で約３０分間加熱する。これにより、図１３に示すように、Ａｓ（砒素）イオンが注入されたイオン注入層３６が熱酸化されて、体積が増幅する。この結果、トレンチ１４の開口を塞ぐように、ゲート電極４の上部に、例えば、約３００ｎｍ程度の厚みを有する層間絶縁膜（ＬＯＣＯＳ絶縁膜）５が形成される（層間絶縁膜形成工程）。ここで、一般的なＬＯＣＯＳ法により層間絶縁膜５を形成してもよい。このする場合、約１１００℃で６０分程度、基板を加熱する必要がある。上述した第１の実施の形態による製造方法では、一般的なＬＯＣＯＳ法に比べて、低温、且つ、短時間で層間絶縁膜５が形成される。
（ｊ）次に、図１４に示すように、エッチングによりマスク層３３の窒化膜３２を除去する。
（ｋ）次に、図１５に示すように、エッチングにより酸化膜３１を除去する。ここで、このエッチング工程により、シリコン酸化膜（ＳｉＯ2膜）を主体とする層間絶縁膜５も一部が除去される。しかしながら、酸化膜３１の厚みに比べて層間絶縁膜５の厚みは非常に大きい。このため、層間絶縁膜５の全体から見れば、除去される層間絶縁膜５は、極めて小さく、問題とならない。
（ｌ）次に、図１６に示すように、層間絶縁膜５をマスクとして用いて、自己整合的にセルフアラインコンタクト溝１５を形成する。セルフアラインコンタクト溝１５の深さは、図１６に示すように、ｎ+型ソース層１３を貫通し、セルフアラインコンタクト溝１５の底面１５ａは、ｐ型第２ベース層１２内まで到達する。上記のセルフアラインコンタクト溝１５の形成においては、トレンチ１４を形成したシリコンのドライエッチング技術と同様のＲＩＥ法を適用することができる（セルフアラインコンタクト溝形成工程）。
（ｍ）次に、図１７に示すように、デバイス表面全体を覆うように、バリアメタル層６を形成する。ここで、バリアメタル層６は、セルフアラインコンタクト溝１５の底面１５ａにおいて第２ベース層１２に接続され、セルフアラインコンタクト溝１５の側壁面１５ｂにおいて、ソース層１３に接続される。
（ｎ）次に、図１８に示すように、デバイス表面全体を覆うように、ソース電極７を形成する。
（ｏ）次に、基板２の裏面を化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術によって研磨し、基板２を薄層化した後、第１ベース層１１の裏面にｎ+型ドレイン層１０を拡散若しくはイオン注入技術を用いて形成する。基板２を薄層化する理由は、所定の耐圧を確保しつつ、ソース層１３とドレイン層１０間の電子の走行距離を短くして、高速化を図るためである。
（ｏ）最後に、基板２の下面にドレイン電極８を形成する。これにより、図１に示すトレンチ型半導体装置１が完成する。
上述したように、第１の実施の形態に係るトレンチ型半導体装置１は、層間絶縁膜５を構成する半導体材料であるＳｉ（シリコン）とは異なるＡｓ（砒素）を層間絶縁膜５にイオン注入している。更に、トレンチ型半導体装置１では、領域１２、１３の不純物の濃度よりも層間絶縁膜５の不純物の濃度を大きくしている。このため、イオン注入層３６を加熱して層間絶縁膜５を形成する工程において、大量のＡｓ（砒素）がイオン注入層３６のＳｉ（シリコン）原子間に取り込まれるので、層間絶縁膜５の体積の増幅率を高めることができる。これにより、層間絶縁膜５による絶縁性を高め、ソース電極７とゲート電極４との短絡を抑制することができる。また、一般的なＬＯＣＯＳによる形成温度および時間に比べて、低温且つ短時間の加熱による酸化及び体積増幅によって、層間絶縁膜５を形成することができる。これにより、各層１１、１２、１３内において、層間絶縁膜５を形成するための加熱により不純物が拡散することを抑制できる。この結果、トレンチ型半導体装置１の素子特性の劣化を抑制できる。
第１の実施の形態においては、電極間の層間絶縁膜５をＬＯＣＯＳによりセルフアラインで形成すると共に、さらにそのＬＯＣＯＳ酸化膜をマスクとして、トレンチ−トレンチ間に自己整合的に微細なコンタクトホールを形成可能となる。
第１の実施の形態によれば、層間絶縁膜５が半導体材料とその半導体材料とは異なる元素からなる不純物を含むとともに、層間絶縁膜５の不純物の濃度を基板に形成された半導体領域の不純物の濃度よりも大きくしている。これにより、層間絶縁膜５の体積を容易に増大させて、厚く形成することができる。
第１の実施の形態によれば、トレンチ１４の上部の層間絶縁膜５をマスクとして、従来コンタクトを形成していた領域に、ソース層１３の拡散深さよりも深いセルフアラインコンタクト溝１５を形成する。これによって、セルフアラインコンタクト溝１５の側壁面１５ｂでソースコンタクトをとり、また、セルフアラインコンタクト溝１５の底面１５ａでボディーコンタクトを取るようにしている。このセルフアラインコンタクト構造によって、従来構造よりも大幅にコンタクト面積を増大することができ、コンタクト抵抗を低減し、オン抵抗の低減化を図ることができる。
第１の実施の形態によれば、セルフアラインコンタクト溝１５の構造によって、コンタクト面積が増大するため、電流経路であるソースコンタクト部のコンタクト抵抗が低減し、ＭＯＳＦＥＴ導通時のオン抵抗が低減できる。
さらに、第１の実施の形態によれば、微細化の問題点であったボディーコンタクトの接続方法、および接触面積に関してもセルフアラインコンタクトホールの底部において、セルフアラインかつ確実に接続できることから、リソグラフィープロセスの限界までの微細化が可能であり、アバランシェ破壊やボディーダイオード（ＢＤ：Body Diode）破壊等に対する破壊耐量の向上も実現することができる。
ＬＯＣＯＳ層間膜を形成し、ＳｉＮ膜を除去した後、ソース層１３の接合深さよりも深く、全面シリコンエッチングする。この工程によって、自己整合的にシリコンエッチング領域を決定し、微細化が可能となる。
また、マスク層３３が、トレンチ１４を形成する工程のマスクとして機能するとともに、層間絶縁膜５を形成する工程でのマスクとして機能する。即ち、トレンチ１４と層間絶縁膜５とをセルフアライメントにより形成することができる。これにより、トレンチ１４と層間絶縁膜５との相対位置がずれることを抑制することができるので、トレンチ１４の上端部の正確な位置に層間絶縁膜５を形成することができる。
さらに、セルフアラインメントに形成された層間絶縁膜５を用いて、セルフアラインメントに、セルフアラインコンタクト溝１５を形成でき、コンタクト面積を増大することができ、コンタクト抵抗を低減し、オン抵抗の低減化を図ることができる。
第１の実施の形態によれば、トレンチ型のゲート構造を持つＭＯＳＦＥＴ，ＩＧＢＴ等において、トレンチ上部に必要な電極間層間膜をＬＯＣＯＳによりセルフアラインで形成すると共に、さらにそのＬＯＣＯＳ酸化膜をマスクとして、トレンチ−トレンチ間にシリコン溝を形成し、掘り込んだ溝に金属層を形成する。これによって、自己整合的にコンタクトホールを形成することができる。このセルフアラインコンタクトによって、縦方向にコンタクトを取ることが可能となることから、微細化の問題点であったコンタクト面積に関しても改善することができ、オン抵抗の低減化や破壊耐量の向上を図ることができる。
第１の実施の形態によれば、完全セルフアラインによる微細構造を実現し、オン抵抗を低減化し、破壊耐量が向上するトレンチ型半導体装置及びその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
例えば、第１の実施の形態においては、ＭＯＳＦＥＴに適用した実施の形態について説明したが、ＩＧＢＴ等の他のトレンチ型半導体装置に本発明を適用してもよい。
また、上述した実施の形態における各構成の材料、形状、数値等は適宜変更可能である。
例えば、層間絶縁膜５に注入される元素（イオン）は、Ｂ（ボロン）、Ｎ（窒素）、Ｏ（酸素）、Ｎｅ（ネオン）、Ｐ（リン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）、Ｓｂ（アンチモン）等を適用することができる。また、層間絶縁膜５に注入される元素の不純物濃度は、基板２に形成されるｐ型第２ベース層１２及びｎ+型ソース層１３の不純物密度よりも大きければ適宜変更可能である。例えば、層間絶縁膜５に注入される元素の不純物密度を、例えば、約１．０×１０14ａｔｏｍｓ／ｃｍ3〜約１．０×１０21ａｔｏｍｓ／ｃｍ3程度の間に設定してもよい。
また、ｐ型第２ベース層１２及びｎ+型ソース層１３に不純物を注入する際の加速電圧は、マスク層３３を透過できれば適宜変更可能である。例えば、ｐ型第２ベース層１２及びｎ+型ソース層１３に不純物を注入する際の加速電圧を、約２０ｋｅＶ〜約１８０ｋｅＶの間に設定してもよい。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明の半導体装置は、ＤＣ−ＤＣコンバータ、ＰＷＭインバータをはじめとする、低電力から大電力の各種ＡＣ−ＡＣ、ＡＣ−ＤＣ、ＤＣ−ＤＣ、ＤＣ−ＡＣ電力変換装置などに適用可能であり、具体的には、高耐圧ＭＯＳＦＥＴ或いはＩＧＢＴを使用するブリッジ回路、ＬＣＤインバータ、モータ、自動車用ＨＩＤ（High Intensity Discharge lamp）ヘッドライト点灯装置などに適用可能である。
本発明の第１の実施の形態に係るトレンチ型半導体装置の模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の格子状平面パターン構成図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の千鳥格子状平面パターン構成図。 本発明の第１の実施の形態に係るトレンチ型半導体装置のストライプ状平面パターン構成図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の模式的鳥瞰図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。 本発明の第１の実施の形態に係るトレンチ型半導体装置の製造方法の一工程を説明する模式的断面構造図。
符号の説明
１…トレンチ型半導体装置
２…基板
３…ゲート絶縁膜
３ａ…ＬＯＣＯＳ酸化膜
４…ゲート電極
５…層間絶縁膜（ＬＯＣＯＳ絶縁膜）
６…バリアメタル層
７…第１主電極（ソース電極、エミッタ電極）
８…第２主電極（ドレイン電極、コレクタ電極）
１０…第２主電極層（ドレイン層、コレクタ層）
１１…第１ベース層
１２…第２ベース層
１２ａ…ボディーコンタクト層
１３…第１主電極層（ソース層、エミッタ層）
１４…トレンチ
１４ａ…トレンチの底面
１４ｂ…トレンチの側壁面
１５…セルフアラインコンタクト溝
１５ａ…セルフアラインコンタクト溝の底面
１５ｂ…セルフアラインコンタクト溝の側壁面
３１…酸化膜
３２…窒化膜
３３…マスク層
３３ａ…開口部
３５…ポリシリコン層
３６…イオン注入層

Claims (23)

  1. 高抵抗で第１導電型の第１ベース層と、
    前記第１ベース層の表面から形成されたトレンチの底面および側壁面に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、
    前記ゲート電極を被覆して配置された層間絶縁膜と、
    前記第１ベース層の表面に配置され、前記トレンチの底面よりも浅く形成された第２導電型の第２ベース層と、
    前記第２ベース層の表面に配置された第１導電型の第１主電極層と、
    前記層間絶縁膜をマスクとして前記第１主電極層を貫通し、前記第２ベース層内まで形成されたセルフアラインコンタクト溝の底面において前記第２ベース層に接続され、前記セルフアラインコンタクト溝の側壁面において、前記第１主電極層に接続された第１主電極と、
    前記第１ベース層の裏面に配置された第２主電極層と、
    前記第２主電極層に配置された第２主電極と
    を備えることを特徴とするトレンチ型半導体装置。
  2. 前記層間絶縁膜は、ＬＯＣＯＳ酸化膜により形成され、前記ゲート絶縁膜の一部および前記第１主電極層の一部をも被覆して配置されたことを特徴とする請求項１に記載のトレンチ型半導体装置。
  3. 前記セルフアラインコンタクト溝の底面には、第２導電型で前記第２ベース層よりも不純物密度が高いボディーコンタクト層を備えることを特徴とする請求項１または２に記載のトレンチ型半導体装置。
  4. 前記第１主電極は、デバイス表面全面に配置されたことを特徴とする請求項１〜３のいずれか１項に記載のトレンチ型半導体装置。
  5. 前記第１主電極は、下地にバリアメタル層を備えることを特徴とする請求項１〜４のいずれか１項に記載のトレンチ型半導体装置。
  6. 前記第１ベース層および前記第２ベース層は、面方位が（１００）面を有することを特徴とする請求項１〜５のいずれか１項に記載のトレンチ型半導体装置。
  7. 前記第１ベース層内まで形成されたトレンチは、矩形平面パターンを有することを特徴とする請求項１〜６のいずれか１項に記載のトレンチ型半導体装置。
  8. 前記第１ベース層内まで形成されたトレンチの底面および側壁面は、いずれも（１００）面を有することを特徴とする請求項１〜７のいずれか１項に記載のトレンチ型半導体装置。
  9. 前記セルフアラインコンタクト溝の底面および側壁面は、いずれも（１００）面を有することを特徴とする請求項１〜８のいずれか１項に記載のトレンチ型半導体装置。
  10. 前記セルフアラインコンタクト溝は、格子状パターンを有することを特徴とする請求項１〜９のいずれか１項に記載のトレンチ型半導体装置。
  11. 前記セルフアラインコンタクト溝は、千鳥格子状パターンを有することを特徴とする請求項１〜９のいずれか１項に記載のトレンチ型半導体装置。
  12. 前記セルフアラインコンタクト溝は、ストライプ状パターンを有することを特徴とする請求項１〜９のいずれか１項に記載のトレンチ型半導体装置。
  13. 高抵抗で第１導電型の第１ベース層を形成する工程と、
    前記第１ベース層の表面から形成されたトレンチの底面および側壁面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、
    前記ゲート電極を被覆して層間絶縁膜を形成する工程と、
    前記第１ベース層の表面に、前記トレンチの底面よりも浅く形成された第２導電型の第２ベース層を形成する工程と、
    前記第２ベース層の表面に第１導電型の第１主電極層を形成する工程と、
    前記層間絶縁膜をマスクとして前記第１主電極層を貫通し、前記第２ベース層内まで形成されたセルフアラインコンタクト溝の底面において前記第２ベース層に接続され、前記セルフアラインコンタクト溝の側壁面において、前記第１主電極層に接続された第１主電極を形成する工程と、
    前記第１ベース層の裏面に第２主電極層を形成する工程と、
    前記第２主電極層に第２主電極を形成する工程と
    を有することを特徴とするトレンチ型半導体装置の製造方法。
  14. 前記層間絶縁膜は、ＬＯＣＯＳ酸化膜により形成され、前記ゲート絶縁膜の一部および前記第１主電極層の一部をも被覆して形成されたことを特徴とする請求項１３に記載のトレンチ型半導体装置の製造方法。
  15. 前記第１主電極を形成する工程において、前記第１主電極は、デバイス表面全面に形成されたことを特徴とする請求項１３または１４に記載のトレンチ型半導体装置の製造方法。
  16. 前記第１主電極を形成する工程において、前記第１主電極の下地にバリアメタル層を形成する工程を有することを特徴とする請求項１３〜１５のいずれか１項に記載のトレンチ型半導体装置の製造方法。
  17. 前記第１ベース層および前記第２ベース層の各形成工程において、前記第１ベース層、前記第２ベース層は、面方位が（１００）面を有することを特徴とする請求項１３〜１６のいずれか１項に記載のトレンチ型半導体装置の製造方法。
  18. 前記トレンチを形成する工程において、前記トレンチは、平面パターンが矩形構造を有することを特徴とする請求項１３〜１７のいずれか１項に記載のトレンチ型半導体装置の製造方法。
  19. 前記トレンチを形成する工程において、前記トレンチの底面および側壁面は、いずれも（１００）面を有することを特徴とする請求項１３〜１８のいずれか１項に記載のトレンチ型半導体装置の製造方法。
  20. 前記セルフアラインコンタクト溝を形成する工程において、前記セルフアラインコンタクト溝の底面および側壁面は、いずれも（１００）面を有することを特徴とする請求項１３〜１９のいずれか１項に記載のトレンチ型半導体装置の製造方法。
  21. 前記セルフアラインコンタクト溝を形成する工程において、前記セルフアラインコンタクト溝は、格子状パターンを有することを特徴とする請求項１３〜２０のいずれか１項に記載のトレンチ型半導体装置の製造方法。
  22. 前記セルフアラインコンタクト溝を形成する工程において、前記セルフアラインコンタクト溝は、千鳥格子状パターンを有することを特徴とする請求項１３〜２０のいずれか１項に記載のトレンチ型半導体装置の製造方法。
  23. 前記セルフアラインコンタクト溝は、ストライプ状パターンを有することを特徴とする請求項１３〜２０のいずれか１項に記載のトレンチ型半導体装置の製造方法。
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