JPH07142729A - ラテラルｍｏｓｆｅｔ - Google Patents

ラテラルｍｏｓｆｅｔ

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JPH07142729A JP6124199A JP12419994A JPH07142729A JP H07142729 A JPH07142729 A JP H07142729A JP 6124199 A JP6124199 A JP 6124199A JP 12419994 A JP12419994 A JP 12419994A JP H07142729 A JPH07142729 A JP H07142729A
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Abstract

(57)【要約】 【目的】 ゲートのエッジと対角線的な金属ラインの
エッジとの間の最小の空間を保持しながら、金属接続部
の断面積を最小にすることを目的とする。 【構成】 所定の導電型の半導体基層と、前記基層の
上に配置されたゲート層と、前記基層の前記導電型とは
異なる濃度のまたは異なる極性の導電型を有する半導体
材料からなる領域と、前記ゲート層の開口部と、前記開
口部を貫通し、かつ前記半導体材料からなる領域と接触
する金属接続部と、前記基層の表面に直交するパターン
で配列された複数のセルと斜角をなして前記直行するパ
ターンへ延在する複数の第１金属接続ラインとからな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はラテラルＭＯＳＦＥＴに
関し、特に、ＭＯＳＦＥＴの金属層とソース及びドレイ
ン領域との間の接続を形成するための改良された方法に
関する。
【０００２】
【従来の技術】ラテラルＭＯＳＦＥＴでは、ソース及び
ドレインの拡散は、半導体基層の単一の表面の上に配置
されている。ラテラルＭＯＳＦＥＴは、ゲートストリッ
プによって分離されたソース領域とドレイン領域の交互
に配置された長寸のストリップによって構成することが
できるので、接近して各セルを配置することによって、
任意の領域でのオン抵抗を低くすることができることが
知られている。そのような接近して配置されたセルのラ
テラルＭＯＳＦＥＴの設計では、各セルは図１に示すよ
うに行及び列に配列されて配置されており、ここで各セ
ルは行及び列の両方でソース領域及びドレイン領域とし
て交互に配置されている。ソース金属接続ラインとドレ
イン金属接続ラインが次に対角線的に堆積され、ソース
金属ラインとドレイン金属ラインは、基板の表面上で互
いに交互に配置されている。
【０００３】図２Ａ及び図２Ｂは、典型的なセルの平面
図及び断面図を各々表している。この例では、Ｎ＋型材
料からなる拡散領域２０は、Ｐ基層２１内に形成されて
いる。Ｎ＋拡散領域は金属接続部２２によってアクセス
される。金属接続部２２は、典型的にはポリシリコンか
らなるゲート材料２３の層によって横方向に囲繞されて
おり、ゲート材料２３の層は、ゲート酸化層２４によっ
て基層２１の主面から分離されている。熱酸化膜２５及
び厚い酸化膜２６は、金属接続部２２からポリシリコン
ゲート２３を分離している。
【０００４】ＭＯＳＦＥＴを破壊する可能性のある、金
属接続部２２とポリシリコンゲート２３との間の短絡を
防止するために、図２Ａ及び図２Ｂに“ｘ”として示さ
れた最小の空間が金属接続部２２とポリシリコンゲート
２３との間に設けられなければならない。例えば整合の
誤差によって、この最小の距離が保持されない場合、金
属接続部とゲートとの間に短絡が起こる可能性がある。
ｘの典型的な値は、１μｍである。トランジスタのオン
抵抗を最小にするために、金属接続部２２の断面積は、
ゲート内の任意の寸法の開口部に対してできるだけ大き
な値に設定される。従って、ポリシリコンゲート内の開
口部が四角形の場合、金属接続部２２の断面は、各辺か
ら最小の距離ｘだけポリシリコンゲートから離れた小型
の四角形となる。
【０００５】図３は、金属接続部２２と対角線的な金属
ライン３０の１つとの間の接続を表す平面図であり、こ
の配置によって発生する問題を例示している。金属接続
部２２は、図３の符号“ｖ”を付された距離だけ、金属
ライン３０のエッジ部分から間隔を置いて配置されなけ
ればならない。しかし、金属ラインの僅かな不整合によ
って接続部が露出される。金属ラインが接続部を被覆し
ていない場合、次の過程がシリコンを貫通する孔をエッ
チングし、接続部を破壊し、かつデバイスを短絡させ
る。接続部２２の全体が金属ライン３０によって被覆さ
れなければならないことが知られている。図３から明ら
かなように、金属接続部２２と金属ラインのエッジとの
間の所望の間隔を保持するために、金属ライン３０は
（破線３０Ａによって示されているように）より大きい
幅を有するように形成される。これによって、ソースセ
ル及びドレインセルは、ＭＯＳＦＥＴのオン抵抗を最小
にするために望ましい間隔よりもより大きな間隔だけ隔
てられることが必要となる。
【０００６】代わりに、金属接続部２２を４５°（破線
で示されているように）回転させることによって、最小
の距離ｖが保持される。しかし、金属接続部２２を回転
させることによって、金属接続部２２はポリシリコンゲ
ート２３との最小の距離ｘよりも、ポリシリコンゲート
２３により接近することになる（ゲート２３の開口部
は、図３の破線及び点線によって例示されている）。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ゲー
トのエッジと対角線的な金属ラインのエッジとの間の最
小の空間を保持しながら、金属接続部の断面積を最小に
することである。
【０００８】
【課題を解決するための手段】上述された目的は、所定
の導電型半導体基層と、前記基層の上に配置されたゲー
ト層と、前記基層の前記導電型と異なる濃度のまたは異
なる極性の導電型を有する半導体材料からなる領域と、
前記ゲート層の開口部と、前記開口部を貫通し、かつ前
記半導体材料からなる領域と接触する金属接続部とを備
え、前記基層の表面に直交するパターンで配列された複
数のセルと、斜角をなして前記直交するパターンへ延在
する複数の第１金属接続ラインを有し、前記金属接続部
の少なくとも一部が、できるだけ大きく設計された断面
の形状を有し、一方、前記金属接続部と前記ゲート層と
の間の少なくとも第１の予め決められた最小の距離を保
持し、かつ前記金属接続部と前記金属接続ラインの１つ
のエッジとの間の少なくとも第２の予め決められた距離
が保持されることを特徴とするラテラルＭＯＳＦＥＴを
提供することによって達成される。
【０００９】
【作用】本発明の金属接続部の構造によれば、ゲートの
エッジと対角線的な金属ラインのエッジとの間の最小の
空間を保持しながら、金属接続部の断面積を最小にする
ことができる。
【００１０】本発明に基づけば、ラテラルＭＯＳＦＥＴ
の領域に対する金属接続部は、上側の対角線的な金属ラ
インのエッジに面した隅が斜めに切断された構造となっ
ている。このような構造によって、ゲートのエッジと金
属ラインのエッジとの間の空間を最小に保持しながら、
接続部の断面積を最大にすることが可能となる。金属接
続部の断面の形状は、一般的に長方形である。２組の向
かい合う隅を切断することによって、六角形の形状が構
成されるが、その各辺の長さは必ずしも等しくなくてよ
い。極端な場合、四角形の隅全体が切断された場合、平
行四辺形が形成される。
【００１１】この技術は、ボディ領域はソース領域及び
ドレイン領域から分離されたＭＯＳＦＥＴを含むさまざ
まなＭＯＳＦＥＴに用いられ、このボディ領域がソース
セル及びドレインセルから分離されたＭＯＳＦＥＴで
は、ボディ領域は各ソースセル内に形成され、ドレイン
セルはソースセルよりも小型に形成されている。この技
術はまた、対角線的な金属ラインと上側の金属層との間
に延在する通路を形成するためにも用いられる。
【００１２】
【実施例】図４は、本発明に基づく金属接続部の平面図
である。金属接続部２２Ａは、対角線的な金属ライン３
０のエッジに面した接続部の隅が斜めに切断されている
こと以外は、接続部２２（図３）と等しい。従って、金
属接続部とポリシリコンゲート２３との間の最小の距離
ｘと、金属接続部と金属ライン３０のエッジとの間の最
小の距離ｖが保持され、一方、金属接続部２２Ａの断面
積が最大となる。金属接続部２２Ａの断面積を最大にす
ることによって、ＭＯＳＦＥＴのオン抵抗が最小とな
る。金属接続部２２Ａの隅を斜めに切断することによっ
て、金属ライン３０の幅を広げる必要がなくなる。金属
ラインの幅を広げることは、ＭＯＳＦＥＴのオン抵抗に
対する金属ラインの影響を最小にし、かつその電流処理
能力を最大にするために望ましいが、幅の広い金属ライ
ンは、金属ラインがデバイスの間のより広い空間を必要
としない場合だけ望ましいものである。ＭＯＳＦＥＴで
は、Ｒds∝Ｌ／Ｗとなることが知られており、ここでＲ
dsはＭＯＳＦＥＴのオン抵抗であり、Ｌはソースとドレ
インとの間の距離（即ちチャネル長）であり、Ｗはソー
ス領域に面する全てのドレイン領域のエッジの合計の長
さを表している。金属ライン３０の幅を広げる必要がな
いために、セル間の距離Ｌが所望の値に保持され、一方
金属ライン３０の幅が広げられた場合、Ｌが増加するこ
とになる。従って、金属接続部２２Ａの隅を斜めに切断
することによる全体的な効果は、Ｒdsを最小の値に保持
する。
【００１３】本発明の原理は、対角線的な金属ラインが
セルの列及び行に対して４５°をなしているかどうかに
関わらず、またゲート層の開口部が正方形、長方形また
は任意の多角形である場合に用いることができる。図５
は、長方形の開口部を備えたゲート層５０と、ゲート開
口部の側面に対して４５°以外の斜角をなして形成され
た金属ライン５１を表している。図から明らかなよう
に、このような状態で金属接続部５２の隅を斜めに切断
することによって、平行四辺形の断面が形成される。
【００１４】本発明の広い原理は、種々のラテラルＭＯ
ＳＦＥＴに用いることができる。図６〜図１３は、いく
つかの適用例を表している。
【００１５】図６は、隔てられたボディ領域を備えた従
来のラテラルＭＯＳＦＥＴの平面図であり、図７は、隔
てられたボディ領域を備えた従来のラテラルＭＯＳＦＥ
Ｔの斜視図である。この実施例では、ソースセル及びド
レインセルは、Ｐ基層内のＮ＋拡散領域を含み、Ｐ＋ボ
ディ接触拡散領域がＭＯＳＦＥＴのエッジ部分に形成さ
れている。ボディ領域がソース領域に電気的に短絡され
ているかどうかは、回路の用途によって決定される。何
れの場合でも、周辺部分のみにＰ拡散領域を形成するこ
とによって、セルの寸法が減少させられ、オン抵抗が改
善される（即ち、単位面積当たりのセルの数が増加す
る）。
【００１６】図８は、各ソースセル内の局部的なＰ＋ボ
ディ領域を備えたＭＯＳＦＥＴの平面図であり、図９は
各ソースセル内に局部的なＰ＋ボディ領域を備えたＭＯ
ＳＦＥＴの斜視図である。ソース領域とボディ領域は短
絡され、図６及び図７の実施例のソースセルよりも大き
な金属接続部が必要となる。
【００１７】図１０は、ドレイン領域が囲繞された、ラ
テラル２重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）の平面図であ
り、図１１は、ドレイン領域が囲繞されたラテラル２重
拡散ＭＯＳＦＥＴ（ＤＭＯＳ）の斜視図である。この実
施例では、基層はＮ型材料からなり、チャネルはＰボデ
ィ領域内に形成され、ゲートの下に延在する。ここで、
セルの間の合計の距離は、チャネル領域の幅（Ｌ）とド
レイン領域とＰボディ領域との間に延在する“ドリフ
ト”領域の幅（ＬD）の合計である。金属接続部によっ
て、各ソース−ボディセル内のソース領域とボディ領域
との間が短絡される。
【００１８】図１２は、ラテラルＤＭＯＳの斜視図であ
り、このラテラルＤＭＯＳでは、ゲートは、ソース−ボ
ディ領域とドレイン領域との間の全体の領域を被覆して
おらず、即ち“ドリフト”領域は、その大部分がゲート
によって被覆されていない。この構造によって、ドリフ
ト領域内の電界が減少させられ、その結果この実施例は
図１０及び図１１に例示された実施例よりも高い電圧で
動作することが可能となる。
【００１９】図１３は、ゲートがかなり厚いフィールド
酸化膜の上に延在していること以外、図１２に示された
実施例と同様の実施例の斜視図である。このような構造
により、ＭＯＳＦＥＴがより高い電圧に耐えることが可
能となる。
【００２０】図６の実施例では、ソースセルとドレイン
セルとの間の金属接続部は等しい寸法を有する。図８〜
図１３の実施例では、ソース−ボディ領域へ延在する金
属接続部は、ドレイン領域と接触する金属接続部よりも
大きい寸法を有する。この形式の構成は、図１４の平面
図に示されており、ここでゲート層８０は、ソース／ボ
ディセルに対して大型の開口部８０Ｓを有し、ドレイン
セルに対して小型の開口部８０Ｄを有する。金属ライン
８１、８２及び８３は、セルと斜めに交差する。斜線部
分は金属接続部を表している。図から明らかなように、
ソース−ボディセルの金属接続部は、金属ラインのエッ
ジからの距離を最小に保持するために斜めに切断されな
ければならないが、一方ドレインセル内の金属接続部
は、斜めに切断される必要はない。
【００２１】一般的に、対角線的な金属ラインの上に第
２の金属層が形成される。この上側の金属層は、２つの
金属層を接続するために絶縁層を貫通して延在する通路
が形成される位置以外は絶縁層によって金属ラインから
分離されている。この構造の断面図が図１５に示されて
おり、この図は絶縁層９２によって第１の金属層９０が
第２の金属層９１から絶縁されていることを表してい
る。通路９３は絶縁層９２を貫通し、金属層９０と金属
層９１を接続している。図１５では、例示するために、
通路９３は金属接続部の上に直接描かれているが、一般
的には通路は金属接続部と間隔を置いて配置されてい
る。図１６には、ドレイン領域と、ＭＯＳＦＥＴのエッ
ジ部分のソース端子を接続するために、金属層９０の対
角線的なラインと金属層９１の垂直なラインを接続する
様子が示されている（通路の位置は点によって表されて
いる）。
【００２２】図１７Ａは、金属層９０の対角線的なライ
ンと、金属層９１の垂直なラインとの間の単一の交差部
分の詳細な平面図である。通路９２は２つの金属ライン
を接続している。上述された金属接続部と共に、通路９
２が整合またはエッチングの誤差によって被覆されずに
残されることがないということが重要である。従って、
ライン９０及び９１のエッジと通路９２の周囲との間の
余裕“ｕ”が保持されなければならない。図１７Ａに示
されているように、この交差部分によって通路の断面が
菱形となる。代わりに、図１７Ｂには、上述されたよう
に接続部として用いられる通路と同様の六角形の断面を
有する通路９３が例示されている。図１７Ａに示された
平行四辺形を上回る六角形の利点は、フォトレジスタの
製造を複雑なものにする鋭角が形成されることを防止で
きるということである。
【００２３】図１８には、第２の金属層の２つの垂直な
金属接続ライン１０１及び１０２の下に配置された第１
の金属層の複数の対角線的な金属ライン１００の平面図
が示されている。それぞれ符号ＳとＤを付されたソース
セル及びドレインセル１０３と、第１の金属層と第２の
金属層との間に延在する通路１０４（斜線部分）もまた
図示されている。任意の金属ライン１００に沿って、セ
ル１０３と通路１０４が交互に配置され、一方ソースセ
ルは接続ライン１０１に接続され、ドレインセルは接続
ライン１０２に接続されていることが注意される。通路
と接続部を交互に配置することによって、通路に到達す
る前に第１の金属層内を電流が占有的に流れる距離が最
小化され、これによって金属ライン１００の抵抗と電流
密度が減少させられる。
【００２４】上述された実施例の様々な変形は当業者に
は明らかである。そのような変形実施例は、添付の請求
項によって定義される本発明の技術的視点を逸脱するも
のではない。
【００２５】
【発明の効果】本発明によれば、ゲートのエッジと対角
線的な金属ラインのエッジとの間の最小の空間を保持し
ながら、金属接続部の断面積を最小にすることができ
る。
【図面の簡単な説明】
【図１】典型的なラテラルＭＯＳＦＥＴのソースセル及
びドレインセルの配置を表す図。
【図２】Ａ及びＢからなり、Ａは典型的なラテラルＭＯ
ＳＦＥＴの平面図であり、Ｂは典型的なラテラルＭＯＳ
ＦＥＴの断面図である。
【図３】金属部と対角線的な金属ラインの接続部の平面
図。
【図４】本発明に基づく金属接続部の六角形の断面を例
示する図。
【図５】本発明に基づく平行四辺形の断面を有する他の
金属接続部を例示する図。
【図６】局部的なソース−ボディ領域が短絡していない
従来のラテラルＭＯＳＦＥＴの平面図。
【図７】局部的なソース−ボディ領域が短絡していない
従来のラテラルＭＯＳＦＥＴの斜視図。
【図８】局部的なソース−ボディ領域に短絡の発生した
従来のラテラルＭＯＳＦＥＴの平面図。
【図９】局部的なソース−ボディ領域に短絡の発生した
従来のラテラルＭＯＳＦＥＴの斜視図。
【図１０】局部的なソース−ボディ領域に短絡していな
いドレイン領域が囲繞されたラテラルＤＭＯＳの平面
図。
【図１１】局部的なソース−ボディ領域が短絡していな
いドレイン領域が囲繞されたラテラルＤＭＯＳの斜視
図。
【図１２】ゲート層が、ドレイン領域とソース−ボディ
セルとの間の全体の距離に亘って延在していない、ドレ
インが囲繞されたラテラルＤＭＯＳの斜視図。
【図１３】ゲート層がフィールド酸化膜層の上に部分的
に延在する、ドレインが囲繞されたラテラルＤＭＯＳの
斜視図。
【図１４】ソース−ボディセルがドレインセルよりも大
きい、ラテラルＭＯＳＦＥＴの平面図。
【図１５】２つの上側の金属層を含むラテラルＭＯＳＦ
ＥＴの断面図。
【図１６】２つの金属層の平面図。
【図１７】Ａ及びＢからなり、Ａは２つの金属層内のラ
インの間の通路の詳細な平面図であり、Ｂは２つの金属
層内のラインの間の通路の詳細な平面図である。
【図１８】本発明の他の実施例に基づく、対角線的な金
属ラインと上側の垂直な金属ラインとを接続するために
用いられる通路のパターンを表す図。
【符号の説明】
２０ 拡散領域 ２１ Ｐ基層 ２２ 金属接続部 ２２Ａ 金属接続部 ２３ ポリシリコン層 ２４ ゲート酸化層 ２５ 熱酸化膜 ２６ 厚い酸化膜 ３０ 金属ライン ３０Ａ 金属ライン３０を表す破線 ５０ ゲート層 ５１ 金属ライン ５２ 金属接続部 ８０ ゲート層 ８０Ｓ 開口部 ８０Ｄ 開口部 ８１〜８３ 金属ライン ９０ 第１の金属層 ９１ 第２の金属層 ９２ 絶縁層 ９３ 通路 １００ 対角線的な金属ライン １０１、１０２ 垂直な金属接続ライン １０３ ソースセル及びドレインセルと １０４ 通路

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ラテラルＭＯＳＦＥＴであって、 所定の導電型の半導体基層と、 前記基層の上に配置されたゲート層と、 前記基層の前記導電型とは異なる濃度のまたは異なる極
    性の導電型を有する半導体材料からなる領域と、前記ゲ
    ート層の開口部と、前記開口部を貫通し、かつ前記半導
    体材料からなる領域と接触する金属接続部とを備え、前
    記基層の表面に互いに直交するパターンで配列された複
    数のセルと、 斜角をなして前記直交するパターンへ延在する複数の第
    １金属接続ラインとを有し、 前記金属接続部と前記ゲート層との間の少なくとも第１
    の予め決められた最小の距離が保持され、かつ前記金属
    接続部と前記金属接続ラインの１つのエッジとの間の少
    なくとも第２の予め決められた距離が保持されながら、
    前記金属接続部の少なくとも一部ができるだけ大きく設
    計された断面の形状を有することを特徴とするラテラル
    ＭＯＳＦＥＴ。
  2. 【請求項２】 前記セルの少なくとも一部で、前記金
    属接続部の前記断面の形状が六角形からなることを特徴
    とする請求項１に記載のラテラルＭＯＳＦＥＴ。
  3. 【請求項３】 前記ゲート層の前記開口部の少なくと
    も一部の前記形状が四角形からなることを特徴とする請
    求項２に記載のラテラルＭＯＳＦＥＴ。
  4. 【請求項４】 前記セルの一部がソースセルからな
    り、前記ＭＯＳＦＥＴが前記ソースセルから分離された
    ボディ領域を更に有することを特徴とする請求項３に記
    載のラテラルＭＯＳＦＥＴ。
  5. 【請求項５】 前記セルの一部が、互いに短絡された
    ソース領域とボディ領域とを有することを特徴とする請
    求項３に記載のラテラルＭＯＳＦＥＴ。
  6. 【請求項６】 前記基層が第１の導電型であり、 前記セルが、前記第１の導電型のドレイン領域を有する
    ドレインセルと、前記第１の導電型のソース領域と、第
    ２の導電型のボディ領域とを有するソース−ボディセル
    とを含み、 前記基層が前記ドレイン領域よりも低い濃度にドープさ
    れていることを特徴とする請求項３に記載のラテラルＭ
    ＯＳＦＥＴ。
  7. 【請求項７】 前記ゲート層が、前記ドレインセルと
    前記ソース−ボディセルとの間の概ね全体の領域の上に
    配置されていることを特徴とする請求項６に記載のラテ
    ラルＭＯＳＦＥＴ。
  8. 【請求項８】 前記ゲート層が、前記ボディ領域に含
    まれるチャネル領域の上に配置され、かつ前記ドレイン
    セルと前記ソース−ボディセルとの間の前記領域の一部
    の上に配置されていることを特徴とする請求項６に記載
    のラテラルＭＯＳＦＥＴ。
  9. 【請求項９】 前記ゲート層の一部がフィールド酸化
    膜の上に延在していることを特徴とする請求項８に記載
    のラテラルＭＯＳＦＥＴ。
  10. 【請求項１０】 前記セルの一部がドレイン領域を有
    し、ソース領域及びボディ領域を有する前記セル内の前
    記ゲート層の前記開口部が、ドレイン領域を有する前記
    セル内の前記ゲート層の前記開口部よりも大きく、 ソース領域及びボディ領域を有する前記セル内のみの前
    記金属接続部の前記断面の形状が六角形からなることを
    特徴とする請求項５に記載のラテラルＭＯＳＦＥＴ。
  11. 【請求項１１】 前記ソース−ボディセル内の前記ソ
    ース領域と前記ボディ領域とが短絡されており、 ソース領域とボディ領域とを有する前記セル内の前記ゲ
    ート層の前記開口部が、ドレイン領域を有する前記セル
    内の前記ゲート層の前記開口部より大きく、 ソース領域とボディ領域とを有する前記セル内のみの前
    記金属接続部の前記断面の形状が六角形からなることを
    特徴とする請求項６に記載のラテラルＭＯＳＦＥＴ。
  12. 【請求項１２】 前記第１の複数の金属ラインに対し
    て斜角をなして前記第１の複数の金属ラインの上に配置
    され、かつ絶縁層によって前記第１の複数の金属ライン
    と分離された第２の複数の金属ラインと、 前記第１の複数の金属ラインのうちの特定の金属ライン
    を前記第２の複数の金属ラインの特定の金属ラインと接
    続するべく、前記絶縁層を貫通する通路とを更に有する
    ことを特徴とする請求項２に記載のラテラルＭＯＳＦＥ
    Ｔ。
  13. 【請求項１３】 前記通路の前記断面の形状が平行四
    辺形からなることを特徴とする請求項１２に記載のラテ
    ラルＭＯＳＦＥＴ。
  14. 【請求項１４】 前記通路の前記断面の形状が六角形
    からなることを特徴とする請求項１２に記載のラテラル
    ＭＯＳＦＥＴ。
  15. 【請求項１５】 ラテラルＭＯＳＦＥＴであって、 その下に配置されかつ絶縁層によって分離された複数の
    ソースセルまたはドレインセルとの金属接続部を備えた
    第１の金属ラインと、 絶縁層によって前記第１の金属ラインから分離され、か
    つ前記第１の金属層の上に配置された第２の金属ライン
    と、 前記絶縁層を通過して前記第１の金属ラインと前記第２
    の金属ラインとの間に延在し、かつ前記セルの間の位置
    に配置された複数の通路とを有することを特徴とするラ
    テラルＭＯＳＦＥＴ。
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