JP2001007660A - アナログ信号処理回路、ａｄ変換装置、半導体デバイス試験装置およびオシロスコープ - Google Patents

Abstract

(57)【要約】 【課題】 入力インピーダンスを好適に切り替えること
ができるアナログ信号処理回路を提供する。 【解決手段】 本発明によるアナログ信号処理回路１０
０は、信号入力回路７０、レベルシフト部６０、増幅器
６２およびゲインアンプ２０を備える。信号入力回路７
０は、入力端子５０、入力切替部５２、高インピーダン
ス入力経路５４、低インピーダンス入力経路５６、およ
び出力切替部５８を有する。高インピーダンス入力経路
５４と低インピーダンス入力経路５６とは、互いに並列
に設けられる。出力切替部５８は、高インピーダンス入
力経路５４または低インピーダンス入力経路５６のいず
れか一方を通ったアナログ信号２２を出力する。低イン
ピーダンス入力経路５６の抵抗成分と、レベルシフト部
６０における抵抗成分とが、高インピーダンス入力経路
５４の入力インピーダンスよりも低い入力インピーダン
スを実現する。この構成により、アナログ信号２２が低
インピーダンス入力経路５６を流れるときには、従来課
題とされていた伝送信号の歪特性の劣化がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号を処
理するアナログ信号処理回路に関し、特に、入力インピ
ーダンスの切り替えが可能なアナログ信号処理回路に関
する。

【０００２】

【従来の技術】図１は、従来の差動信号処理回路１０の
ブロック図を示す。差動信号処理回路１０は、終端抵抗
切替部１２、入力バッファ回路１４、差動増幅器１６、
レベルシフト部１８およびゲインアンプ２０を備える。
終端抵抗切替部１２が、アナログ信号２２（２２ａおよ
び２２ｂ）を差動で受け取る。終端抵抗切替部１２は、
伝送されるアナログ信号２２に応じて、入力インピーダ
ンスを切り替え、インピーダンスを整合する。入力バッ
ファ回路１４は、終端抵抗切替部１２から出力されるア
ナログ信号２２を受け取り、差動増幅器１６に出力す
る。差動増幅器１６は、アナログ信号２２ａと２２ｂの
差分に比例した電圧信号２４を、レベルシフト部１８に
出力する。レベルシフト部１８は、電圧信号２４から所
定のオフセット分を取り除いたシフト電圧信号２６を、
ゲインアンプ２０に出力する。ゲインアンプ２０は、シ
フト電圧信号２６の振幅レンジを切り替えて、後段の回
路（図示せず）に出力する。

【０００３】図２は、従来の差動信号処理回路１０の具
体的な回路構成を示す。図１と同様に、差動信号処理回
路１０は、終端抵抗切替部１２、入力バッファ回路１
４、差動増幅器１６、レベルシフト部１８およびゲイン
アンプ２０を備える。

【０００４】終端抵抗切替部１２は、切替リレー２８
ａ、２８ｂ、および終端抵抗３０ａ、３０ｂを有する。
終端抵抗３０ａおよび３０ｂは、低い入力インピーダン
スを実現するために設けられ、例えば、共に５０Ωの抵
抗値をとる。また、入力バッファ回路１４は、バッファ
３２ａおよび３２ｂを有する。バッファ３２ａおよび３
２ｂの入力抵抗は、終端抵抗３０ａおよび３０ｂに比し
て非常に大きく、例えば、それぞれ１ＭΩ程度の抵抗値
をとる。差動増幅器１６は、抵抗ｒ（３４ａ、３４
ｂ）、抵抗Ｒ（３６ａ、３６ｂ）およびオペアンプ３８
を有する。このとき、差動増幅器１６の増幅率は、Ｒ／
ｒである。レベルシフト部１８は、差動増幅器１６で増
幅された電圧信号２４から、所定のＤＣオフセット分
（ＤＣＶ）を取り除く加算回路である。レベルシフト部
１８は、シフト電圧信号２６をゲインアンプ２０に出力
し、ゲインアンプ２０は、シフト電圧信号２６を増幅し
て出力する。

【０００５】上述したとおり、バッファ３２ａおよび３
２ｂは、高インピーダンスを有する。従来の差動信号処
理回路１０においては、切替リレー２８ａおよび２８ｂ
を開閉することによって、入力インピーダンスの切り替
えを行っていた。

【０００６】図３は、従来の差動信号処理回路１０にお
ける入力インピーダンスの切り替えを説明するための図
である。バッファ３２ａは、およそ１ＭΩの入力抵抗を
有４８ａを有している。切替リレー２８ａが開いている
とき（すなわち、図示される状態のとき）、入力インピ
ーダンスは、高インピーダンス（１ＭΩ）となる。一
方、切替リレー２８ａが閉じているとき、抵抗３０ａと
抵抗４８ａとが並列接続するので、入力インピーダンス
は、低インピーダンス（約５０Ω）となる。このよう
に、従来の差動信号処理回路１０においては、切替リレ
ー２８ａおよび２８ｂにより、伝送路と低抵抗部（５０
Ω）とを接続または非接続とすることによって、入力イ
ンピーダンスの調整（切り替え）を行っていた。

【０００７】

【発明が解決しようとする課題】上述したとおり、従来
の差動信号処理回路１０は、切替リレー２８ａおよび２
８ｂを開閉することによって、入力インピーダンスの調
整を行っていた。例えば、特性インピーダンスが高い場
合には、切替リレー２８ａおよび２８ｂを開いて、入力
インピーダンスを、１ＭΩの高インピーダンスとする。
一方、特性インピーダンスが低いときには、切替リレー
２８ａおよび２８ｂを閉じて、入力インピーダンスを約
５０Ωの低インピーダンスとする。さらに、デバイスの
駆動能力に応じて、入力インピーダンスの調整を行うこ
ともある。例えば、デバイスの出力駆動能力が強く、出
力信号周波数が高いときには、後段の経路の入力インピ
ーダンスを約５０Ωの低インピーダンスとする。特に、
出力信号周波数が１０ＭＨｚを越えると、インピーダン
スを整合させるために、後段の経路入力インピーダンス
を低インピーダンスとする必要がある。一方、デバイス
の出力駆動能力が弱く、出力信号周波数が低い場合に
は、後段の経路の入力インピーダンスを１ＭΩの高イン
ピーダンスとする。デバイスの出力信号周波数が低けれ
ば、インピーダンスを整合する必要性に乏しいので、出
力駆動能力に関わらず、後段の経路入力インピーダンス
を高インピーダンスとしてもよい。このように、差動信
号処理回路１０は、伝送される信号の種類に応じて、入
力インピーダンスの調整を行っていた。

【０００８】高入力インピーダンスを実現するには、Ｆ
ＥＴの入力バッファ３２ａ、３２ｂを使用するのが有効
である。しかしながら、ＦＥＴの入力バッファ３２ａお
よび３２ｂを通る信号は、ＦＥＴの入力−出力特性によ
り、歪特性が劣化するという欠点がある。特に、例えば
１０ＭＨｚを超えるような高周波信号が入力バッファ３
２ａおよび３２ｂに入力されると、そのような高周波信
号は、許容できない程度に歪んでしまうことがある。そ
のため、高周波までの低歪の性能を確保できるＦＥＴバ
ッファを使用するのが好ましいが、そのようなＦＥＴバ
ッファを形成するのは実際には困難であり、また費用も
かかる。従来の差動信号処理回路１０においては、伝送
信号が必ずＦＥＴ入力バッファ３２ａ、３２ｂに入力さ
れるので、歪特性を劣化することなく高周波信号を伝送
することが困難であった。

【０００９】そこで本発明は、上記課題を解決すること
のできるアナログ信号処理回路を提供することを目的と
する。また、本発明によるアナログ信号処理回路の原理
を、波形ディジタイザ、オシロスコープ、および半導体
デバイス試験装置などの機器に応用することも、本発明
の目的とする。この目的は特許請求の範囲における独立
項に記載の特徴の組み合わせにより達成される。また従
属項は本発明の更なる有利な具体例を規定する。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態は、アナログ信号を処理するア
ナログ信号処理回路であって、前記アナログ信号が入力
される入力端子と、前記入力端子に対して設けられる、
所定の入力インピーダンスを有する高インピーダンス入
力経路と、前記入力端子に対して設けられる、前記高イ
ンピーダンス入力経路よりも低い入力インピーダンスを
有する低インピーダンス入力経路と、前記高インピーダ
ンス入力経路または前記低インピーダンス入力経路のい
ずれか一方を通った、前記アナログ信号を出力する出力
切替部とを備えることを特徴とするアナログ信号処理回
路を提供する。第１の形態によるアナログ信号処理回路
では、高インピーダンス入力経路と低インピーダンス入
力経路の２つの経路を設けることによって、入力インピ
ーダンスの調整を可能としたことを特徴とする。

【００１１】第１の形態の一つの態様において、前記ア
ナログ信号が差動信号である場合に、アナログ信号処理
回路が、前記差動信号を構成する２つの信号が入力され
る２つの前記入力端子と、前記入力端子のそれぞれに対
して設けられる、前記高インピーダンス入力経路、前記
低インピーダンス入力経路および前記出力切替部とを備
える。高インピーダンス入力経路および低インピーダン
ス入力経路を差動信号を構成する２つの信号のそれぞれ
に設けることによって、差動信号においても、入力イン
ピーダンスを調整することが可能となる。

【００１２】第１の形態の別の態様において、アナログ
信号処理回路が、前記入力端子に入力された前記アナロ
グ信号を、前記高インピーダンス入力経路または前記低
インピーダンス入力経路のいずれか一方に供給する入力
切替部を備えてもよい。

【００１３】第１の形態の更に別の態様において、前記
高インピーダンス入力経路が、バッファ回路を含む。

【００１４】第１の形態の更に別の態様において、アナ
ログ信号処理回路が、前記出力切替部に電気的に接続さ
れた、所定のインピーダンスを有する定インピーダンス
回路を更に備えてもよい。

【００１５】第１の形態の更に別の態様において、前記
低インピーダンス入力経路とアースとを接続する抵抗が
設けられ、前記抵抗と、前記定インピーダンス回路にお
ける前記所定のインピーダンスとが、前記高インピーダ
ンス入力経路が有する前記入力インピーダンスよりも低
いインピーダンスを構成してもよい。

【００１６】第１の形態の更に別の態様において、アナ
ログ信号処理回路が、前記出力切替部が出力する信号の
少なくとも一方から、所定の電圧分を除去するレベルシ
フト部を更に備えてもよい。

【００１７】第１の形態の更に別の態様において、前記
レベルシフト部は、前記出力切替部が出力する双方の信
号から、前記所定の電圧分を除去することができる。

【００１８】第１の形態の更に別の態様において、前記
レベルシフト部は、前記出力切替部が出力する信号の一
方のみから、前記所定の電圧分を除去することができ
る。

【００１９】第１の形態の更に別の態様において、前記
レベルシフト部は、前記出力切替部に電気的に接続され
た、所定のインピーダンスを有する定インピーダンス回
路を含んでもよい。

【００２０】第１の形態の更に別の態様において、前記
バッファ回路の電源電圧が、前記アナログ信号のオフセ
ット電圧に基づいて変動されてもよい。

【００２１】第１の形態の更に別の態様において、アナ
ログ信号処理回路が、前記レベルシフト部の出力を増幅
する増幅器を更に備えてもよい。

【００２２】また、第１の形態におけるアナログ信号処
理回路を利用して、本発明の第２の形態は、差動信号と
して入力されるアナログ信号を、ディジタル信号に変換
するＡＤ変換装置を提供する。このＡＤ変換装置は、前
記差動信号を構成する２つの信号が入力される２つの入
力端子と、前記入力端子のそれぞれに対して設けられ
る、所定の入力インピーダンスを有する高インピーダン
ス入力経路と、前記入力端子のそれぞれに対して設けら
れる、前記高インピーダンス入力経路よりも低い入力イ
ンピーダンスを有する低インピーダンス入力経路と、前
記入力端子のそれぞれに対して設けられる、前記高イン
ピーダンス入力経路または前記低インピーダンス入力経
路のいずれか一方を通った、前記アナログ信号を出力す
る出力切替部と、前記出力切替部から出力される前記ア
ナログ信号の電圧差に基づいて、電圧信号を出力する差
動増幅器と、前記電圧信号をディジタル信号に変換する
ＡＤコンバータとを備えることを特徴とする。ＡＤ変換
装置の入力部に、高インピーダンス入力経路および低イ
ンピーダンス入力経路の２つの信号経路を設けることに
よって、ＡＤ変換装置における入力インピーダンスの調
整を行うことが可能となる。したがって、このＡＤ変換
装置は、信頼性の高いＡ／Ｄ変換を行うことが可能とな
る。

【００２３】第２の形態の一つの態様において、ＡＤ変
換装置が、前記出力切替部のそれぞれに電気的に接続さ
れた、所定のインピーダンスを有する定インピーダンス
回路を更に備えてもよい。

【００２４】第２の形態の別の態様において、前記イン
ピーダンス入力経路とアースとを接続する抵抗が更に設
けられ、前記抵抗と、前記定インピーダンス回路におけ
る前記所定のインピーダンスとが、前記高インピーダン
ス入力経路が有する前記入力インピーダンスよりも低い
インピーダンスを構成することが好ましい。

【００２５】また、第１の形態におけるアナログ信号処
理回路を利用して、本発明の第３の形態は、前記被試験
デバイスから出力されるアナログ信号をディジタル信号
に変換する波形ディジタイザと、前記ディジタル信号に
基づいて、前記被試験デバイスの良否を測定する測定部
とを備えた、被試験デバイスを試験する半導体デバイス
試験装置を提供する。この半導体デバイス試験装置にお
いて、前記波形ディジタイザが、前記アナログ信号が入
力される入力端子と、前記入力端子に対して設けられ
る、所定の入力インピーダンスを有する高インピーダン
ス入力経路と、前記入力端子に対して設けられる、前記
高インピーダンス入力経路よりも低い入力インピーダン
スを有する低インピーダンス入力経路と、前記高インピ
ーダンス入力経路または前記低インピーダンス入力経路
のいずれか一方を通った、前記アナログ信号を出力する
出力切替部と、前記出力切替部から出力される前記アナ
ログ信号を、前記ディジタル信号に変換するＡＤコンバ
ータとを有することを特徴とする。第３の形態の半導体
デバイス試験装置において、波形ディジタイザの入力部
でインピーダンスを整合することが可能となるので、信
頼性の高いアナログデバイスの試験が実現可能となる。

【００２６】第３の形態の一つの態様において、前記波
形ディジタイザが、差動信号である前記アナログ信号を
構成する２つの信号が入力される２つの前記入力端子
と、前記入力端子のそれぞれに対して設けられる、前記
高インピーダンス入力経路、前記低インピーダンス入力
経路および前記出力切替部と、前記出力切替部から出力
される前記アナログ信号の電圧差に基づいて、電圧信号
を出力する差動増幅器と、前記電圧信号を前記ディジタ
ル信号に変換するＡＤコンバータとを有する。この波形
ディジタイザは、差動で入力されるアナログ信号を、高
い信頼性でディジタル信号に変換することができる。

【００２７】また、第１の形態におけるアナログ信号処
理回路を利用して、本発明の第４の形態は、少なくとも
１つの接触端子と、前記接触端子に入力される電気信号
を伝送する伝送路と、前記伝送路により伝送される前記
電気信号が入力される信号入力回路と、前記信号入力回
路に入力された前記電気信号を処理する処理部とを備え
るオシロスコープを提供する。このオシロスコープにお
いて、前記信号入力回路が、前記電気信号が入力される
入力端子と、前記入力端子に対して設けられる、所定の
入力インピーダンスを有する高インピーダンス入力経路
と、前記入力端子に対して設けられる、前記高インピー
ダンス入力経路よりも低い入力インピーダンスを有する
低インピーダンス入力経路と、前記高インピーダンス入
力経路または前記低インピーダンス入力経路のいずれか
一方を通った前記電気信号を、前記処理部に出力する出
力切替部とを備えることを特徴とする。第１の形態によ
るアナログ信号処理回路を利用することによって、本発
明の第４の形態におけるオシロスコープは、インピーダ
ンスを整合することのできる入力部を有することが可能
となる。

【００２８】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００２９】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００３０】図４は、本発明の第１の実施形態による、
アナログ信号を処理するアナログ信号処理回路１００を
示す。アナログ信号処理回路１００は、信号入力回路７
０、レベルシフト部６０、増幅器６２およびゲインアン
プ２０を備える。信号入力回路７０は、入力端子５０、
入力切替部５２、高インピーダンス入力経路５４、低イ
ンピーダンス入力経路５６、および出力切替部５８を有
する。入力切替部５２、高インピーダンス入力経路５
４、低インピーダンス入力経路５６および出力切替部５
８は、入力端子５０に対して設けられている。高インピ
ーダンス入力経路５４は、所定の高いインピーダンスを
有する。一方、低インピーダンス入力経路５６は、高イ
ンピーダンス入力経路５４よりも低い入力インピーダン
スを実現する。高インピーダンス入力経路５４と低イン
ピーダンス入力経路５６とは、互いに並列に設けられ
る。

【００３１】入力端子５０に、アナログ信号２２が入力
される。入力切替部５２は、入力端子５０に入力された
アナログ信号２２を、高インピーダンス入力経路５４ま
たは低インピーダンス入力経路５６のいずれか一方に供
給する。例えば、アナログ信号２２を出力するデバイス
の駆動能力が弱く、アナログ信号２２が低周波信号であ
る場合、入力切替部５２は、アナログ信号２２を高イン
ピーダンス入力経路５４に供給するのが好ましい。一
方、アナログ信号２２を出力するデバイスの駆動能力が
強く、アナログ信号２２が高周波信号である場合、入力
切替部５２は、アナログ信号２２を低インピーダンス入
力経路５６に供給するのが好ましい。

【００３２】出力切替部５８は、高インピーダンス入力
経路５４または低インピーダンス入力経路５６のいずれ
か一方を通ったアナログ信号２２を出力する。入力切替
部５２および出力切替部５８は、協働して、信号経路を
選択的に切り替えることができる。すなわち、入力切替
部５２がアナログ信号２２を高インピーダンス入力経路
５４に供給すると、出力切替部５８は、高インピーダン
ス入力経路５４を通ったアナログ信号２２を出力する。
一方、入力切替部５２がアナログ信号２２を低インピー
ダンス入力経路５６に供給すると、出力切替部５８は、
低インピーダンス入力経路５６を通ったアナログ信号２
２を出力する。ここで、低インピーダンス入力経路５６
の抵抗成分と、レベルシフト部６０における抵抗成分と
が、高インピーダンス入力経路５４の入力インピーダン
スよりも低い入力インピーダンスを実現してもよい。

【００３３】出力切替部５８から出力されたアナログ信
号２２は、レベルシフト部６０に供給される。レベルシ
フト部６０は、アナログ信号２２から、所定の電圧分を
除去することができる。例えば、レベルシフト部６０
は、差動出力信号のＤＣコモンモード電圧や、出力信号
のＤＣオフセット電圧を、アナログ信号２２から除去す
ることができる。このようにして、レベルシフト部６０
は、アナログ信号２２から所定のレベルだけシフトした
シフト電圧信号２６を増幅器６２に出力する。増幅器６
２は、シフト電圧信号２６を増幅する。さらに、ゲイン
アンプ２０は、増幅器６２から出力される信号の振幅レ
ンジを切り替えることができる。

【００３４】以上のように、第１の実施形態によるアナ
ログ信号処理回路１００は、アナログ信号２２の種類に
応じて、信号経路を選択的に切り替えるので、インピー
ダンス整合をとることが可能となる。

【００３５】図５は、本発明の第２の実施形態による、
差動信号であるアナログ信号を処理するアナログ信号処
理回路１００を示す。アナログ信号処理回路１００は、
２つの信号入力回路７０ａ、７０ｂ、レベルシフト部６
０、増幅器６２およびゲインアンプ２０を備える。信号
入力回路７０ａは、入力端子５０ａ、入力切替部５２
ａ、高インピーダンス入力経路５４ａ、低インピーダン
ス入力経路５６ａ、および出力切替部５８ａを有する。
同様に、信号入力回路７０ｂは、入力端子５０ｂ、入力
切替部５２ｂ、高インピーダンス入力経路５４ｂ、低イ
ンピーダンス入力経路５６ｂ、および出力切替部５８ｂ
を有する。入力切替部５２ａ、５２ｂ、高インピーダン
ス入力経路５４ａ、５４ｂ、低インピーダンス入力経路
５６ａ、５６ｂおよび出力切替部５８ａ、５８ｂは、図
４に示された入力切替部５２、高インピーダンス入力経
路５４、低インピーダンス入力経路５６および出力切替
部５８と同一または同様の構成および機能を有する。

【００３６】入力端子５０ａおよび５０ｂに、差動信号
を構成する２つのアナログ信号２２ａおよび２２ｂがそ
れぞれ入力される。信号入力回路７０ａおよび７０ｂは
同様の構成を有するので、以下に、両者を代表して、信
号入力回路７０ａの動作について説明する。

【００３７】入力切替部５２ａは、入力端子５０に入力
されたアナログ信号２２ａを、高インピーダンス入力経
路５４ａまたは低インピーダンス入力経路５６ａのいず
れか一方に供給する。例えば、アナログ信号２２ａを出
力するデバイスの駆動能力が弱く、アナログ信号２２ａ
が低周波信号である場合、入力切替部５２ａは、アナロ
グ信号２２ａを高インピーダンス入力経路５４ａに供給
するのが好ましい。一方、アナログ信号２２ａを出力す
るデバイスの駆動能力が強く、アナログ信号２２ａが高
周波信号である場合、入力切替部５２ａは、アナログ信
号２２ａを低インピーダンス入力経路５６ａに供給する
のが好ましい。

【００３８】出力切替部５８ａは、高インピーダンス入
力経路５４ａまたは低インピーダンス入力経路５６ａの
いずれか一方を通ったアナログ信号２２ａを出力する。
入力切替部５２ａおよび出力切替部５８ａは、協働し
て、信号経路を選択的に切り替えることができる。すな
わち、入力切替部５２ａがアナログ信号２２ａを高イン
ピーダンス入力経路５４ａに供給すると、出力切替部５
８ａは、高インピーダンス入力経路５４ａを通ったアナ
ログ信号２２ａを出力する。一方、入力切替部５２ａが
アナログ信号２２ａを低インピーダンス入力経路５６ａ
に供給すると、出力切替部５８ａは、低インピーダンス
入力経路５６ａを通ったアナログ信号２２ａを出力す
る。ここで、低インピーダンス入力経路５６ａの抵抗成
分と、レベルシフト部６０における抵抗成分とが、高イ
ンピーダンス入力経路５４ａの入力インピーダンスより
も低い入力インピーダンスを実現してもよい。

【００３９】同様に、信号入力回路７０ｂにおいても、
出力切替部５８ｂが、高インピーダンス入力経路５４ｂ
または低インピーダンス入力経路５６ｂのいずれか一方
を通ったアナログ信号２２ｂを出力する。信号入力回路
７０ａおよび７０ｂにおいて選択される信号経路は、互
いに同一であることが望ましい。

【００４０】出力切替部５８ａから出力されたアナログ
信号２２ａは、レベルシフト部６０に供給される。同様
に、出力切替部５８ｂから出力されたアナログ信号２２
ｂは、レベルシフト部６０に供給される。レベルシフト
部６０は、アナログ信号２２ａおよび２２ｂのそれぞれ
から、所定の電圧分を除去することができる。例えば、
レベルシフト部６０は、差動出力信号のＤＣコモンモー
ド電圧や、出力信号のＤＣオフセット電圧を、アナログ
信号２２から除去することができる。アナログ信号２２
ａが差動信号の正成分であり、アナログ信号２２ｂが差
動信号の負成分であるとき、レベルシフト部６０は、ア
ナログ信号２２ａおよび２２ｂから、差動信号のコモン
電圧を取り除いてもよい。また、アナログ信号２２ａが
シングルエンド信号であり、アナログ信号２２ｂがグラ
ンド信号であるとき、レベルシフト部６０は、アナログ
信号２２ａから、オフセット電圧を取り除いてもよい。
レベルシフト部６０は、アナログ信号２２ａおよび２２
ｂから、所定のレベルをシフトしたシフト電圧信号２６
ａおよび２６ｂを出力する。

【００４１】増幅器６２は、レベルシフト部６０の出力
を増幅する。第２の実施形態において、増幅器６２は、
シフト電圧信号２６ａおよび２６ｂの差分を増幅して出
力する差動増幅器である。ゲインアンプ２０は、増幅器
６２から出力される信号の振幅レンジを切り替えること
ができる。

【００４２】以上のように、第２の実施形態によるアナ
ログ信号処理回路１００は、差動信号であるアナログ信
号２２の種類に応じて、信号経路を選択的に切り替える
ので、インピーダンス整合をとることが可能となる。

【００４３】図６は、本発明の第２の実施形態における
アナログ信号処理回路１００の具体的な回路の一構成例
を示す。アナログ信号処理回路１００は、２つの信号入
力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６
２およびゲインアンプ２０を備える。信号入力回路７０
ａは、入力端子５０ａ、入力切替部５２ａ、高インピー
ダンス入力経路５４ａ、低インピーダンス入力経路５６
ａ、出力切替部５８ａおよび抵抗８２ａを有する。同様
に、信号入力回路７０ｂは、入力端子５０ｂ、入力切替
部５２ｂ、高インピーダンス入力経路５４ｂ、低インピ
ーダンス入力経路５６ｂ、出力切替部５８ｂおよび抵抗
８２ｂを有する。信号入力回路７０ａおよび７０ｂは同
様の構成を有しているので、以下において、両者を代表
して、信号入力回路７０ａの構成および動作について説
明する。

【００４４】高インピーダンス入力経路５４ａは、バッ
ファ回路８０ａを含み、このバッファ回路８０ａは、約
１ＭΩの入力抵抗を有している。入力切替部５２ａおよ
び出力切替部５８ａが高インピーダンス入力経路５４ａ
と接続するとき、入力端子５０ａにおける入力インピー
ダンスは、高インピーダンスとなる。一方、低インピー
ダンス入力経路５６ａは、図示される構成においては、
直列接続されるインピーダンス成分（抵抗成分）を有し
ない。この実施例において、低インピーダンス入力経路
５６ａに、抵抗値Ｒの抵抗８２ａの一端が接続され、レ
ベルシフト部６０に設けられた抵抗７２ａと抵抗８２ａ
とが、５０Ωの入力抵抗を実現する。抵抗８２ａの他端
は、接地されている。したがって、入力切替部５２ａお
よび出力切替部５８ａが低インピーダンス入力経路５６
ａと接続するとき、入力端子５０ａにおける入力インピ
ーダンスは、低インピーダンスとなる。入力切替部５２
ａおよび出力切替部５８ａは、切替リレーであり、信号
伝送経路を切り替える機能を有する。

【００４５】レベルシフト部６０は、定インピーダンス
回路８４ａ、８４ｂ、抵抗７２ｃ、７２ｄ、切替リレー
７６および−Ｖoffset供給部７８を有する。定インピー
ダンス回路８４ａは、抵抗７２ａ、７２ｅ、およびオペ
アンプ７４ａを含み、所定のインピーダンスを有してい
る。また、定インピーダンス回路８４ｂも同様に、抵抗
７２ｂ、７２ｆ、およびオペアンプ７４ｂを含み、所定
のインピーダンスを有している。抵抗７２ａ、７２ｂ
は、抵抗値ｒを有する。上述したように、本実施例にお
いては、低インピーダンス入力経路５６ａに接続された
抵抗８２ａ（抵抗値Ｒ）と抵抗７２ａ（抵抗値ｒ）は、
５０Ωの入力抵抗（インピーダンス）を実現する。すな
わち、ｒとＲは、 ｒ・Ｒ／（ｒ＋Ｒ）＝５０ の関係を満たす。したがって、低インピーダンス入力経
路５６ａの抵抗値Ｒは、 Ｒ＝ｒ・５０／（ｒ−５０） に設定される。

【００４６】入力切替部５２ａおよび出力切替部５８ａ
が、低インピーダンス入力経路５６ａ側の信号経路を選
択することによって、５０Ωの低い入力インピーダンス
を実現することができる。ｒ=５０、Ｒ=∞であってもよ
い。抵抗７２ａの抵抗値ｒが固定である場合、抵抗８２
ａの抵抗値Ｒを可変とすることによって、信号経路の入
力インピーダンスを任意に変更することが可能となる。
このとき、信号経路の入力インピーダンスは５０Ωに限
られず、所望の値に設定することができる。

【００４７】レベルシフト部６０は、信号入力回路７０
ａおよび７０ｂから供給されるアナログ信号２２ａおよ
び２２ｂの少なくとも一方から、所定の電圧分を除去す
る機能を有する。除去される電圧は、差動信号のコモン
電圧や、シングルエンド信号における観測波形中心電圧
などがある。以下に、これらの電圧を総称して、オフセ
ット電圧Ｖoffsetと呼ぶ。

【００４８】アナログ信号２２ａが差動信号の正成分で
あり、アナログ信号２２ｂが差動信号の負成分であると
き、レベルシフト部６０は、アナログ信号２２ａおよび
２２ｂの双方から、差動信号のコモン電圧を除去するこ
とができる。このとき、−Ｖoffset供給部７８におい
て、Ｖoffsetが差動出力のＤＣコモン電圧に設定され、
切替リレー７６が、−Ｖoffset供給部７８側に切り替え
られる。

【００４９】また、アナログ信号２２ａがシングルエン
ド信号であり、アナログ信号２２ｂがグランド信号であ
るとき、レベルシフト部６０は、アナログ信号２２ａの
みから、観測波形が０Ｖを中心に動作するように、観測
波形中心電圧を除去することができる。このとき、−Ｖ
offset供給部７８において、Ｖoffsetが観測波形中心電
圧に設定される。また、グランド信号のレベルをシフト
する必要がないので、切替リレー７６が、アース側に切
り替えられる。

【００５０】オペアンプ７４ａおよび７４ｂは、レベル
シフトされたシフト電圧信号２６ａおよび２６ｂを出力
する。前述したように、アナログ信号２２ｂがグランド
信号であるとき、シフト電圧信号２６ｂは、レベルシフ
トされていなくてもよい。シフト電圧信号２６ａおよび
２６ｂは、後段の増幅器６２に入力される。本実施例で
は、増幅器６２は、図２において示された差動増幅器１
６であってよい。増幅器６２は、シフト電圧信号２６ａ
および２６ｂの差分を増幅した増幅信号６４を出力す
る。さらに、ゲインアンプ２０は、増幅信号６４の振幅
レンジを切り替えることができる。

【００５１】図７（ａ）は、アナログ信号２２ａが差動
信号の正成分であり、アナログ信号２２ｂが差動信号の
負成分であるときの、アナログ信号２２ａおよび２２ｂ
の信号波形を示す。図示されるように、差動信号２２ａ
および２２ｂの双方に、ＤＣコモン電圧であるオフセッ
ト電圧Ｖoffsetが加えられている。

【００５２】図７（ｂ）は、図７（ａ）に示されるアナ
ログ信号２２ａおよび２２ｂから、所定の電圧Ｖoffset
（コモン電圧）が除去され、増幅器６２から出力された
増幅信号６４の信号波形を示す。この例において、増幅
信号６４の増幅率は１である。オフセット電圧Ｖoffset
を取り除いた結果、増幅信号６４が、０Ｖを中心とした
信号波形を有するようになった。

【００５３】図７（ｃ）は、アナログ信号２２ａがシン
グルエンド信号であり、アナログ信号２２ｂがグランド
信号であるときの、アナログ信号２２ａおよび２２ｂの
信号波形を示す。アナログ信号２２ａに、所定のオフセ
ット電圧Ｖoffsetが加えられている。アナログ信号２２
ｂは、０Ｖに固定されている。

【００５４】図７（ｄ）は、図７（ｃ）に示されるアナ
ログ信号２２ａから、所定の電圧Ｖoffset（観測波形中
心電圧）が除去され、増幅器６４から出力された増幅信
号６４の信号波形を示す。オフセット電圧Ｖoffsetを取
り除いた結果、増幅信号６４が、０Ｖを中心とした信号
波形を有するようになった。

【００５５】図８は、図６に示された信号入力回路７０
ａの変形実施例を示す。この信号入力回路７０ａは、図
６に示された信号入力回路７０ａと異なり、入力切替部
５２ａを有しない。高インピーダンス入力経路５４ａ
は、入力バッファ回路８０ａを含む。この変形実施例に
おける出力切替部５８ａが、高インピーダンス入力経路
５４ａまたは低インピーダンス入力経路５６ａを選択的
に切り替えることにより、図６に示された信号入力回路
７０ａと同様の機能を実現することが可能となる。出力
切替部５８ａが低インピーダンス入力経路５６ａ側に閉
じる場合に、抵抗８２ａと抵抗７２ａとが、例えば５０
Ωの低抵抗を形成することが好ましい。

【００５６】図９は、本発明の第２の実施形態における
アナログ信号処理回路１００の具体的な回路図の変形例
を示す。アナログ信号処理回路１００は、信号入力回路
７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およ
びゲインアンプ２０を備える。信号入力回路７０ａは、
バッファ回路８０ａを含み、信号入力回路７０ｂは、バ
ッファ回路８０ｂを含む。レベルシフト部６０は、−Ｖ
ｐoffset供給部７８ａ、−Ｖｎoffset供給部７８ｂ、抵
抗７２ｃ、７２ｄ、定インピーダンス回路８４ａ、８４
ｂを有する。図９において図６における符号と同一の符
号が付された構成は、図６における対応する構成と同一
または同様の構成を有する。図９に示された変形例にお
いて、以下に、図６に示されたアナログ信号処理回路１
００と異なる点について説明する。

【００５７】信号入力回路７０ａにおけるバッファ回路
８０ａは、正および負の電源電圧により駆動される。信
号入力回路７０ｂにおけるバッファ回路８０ｂも、同様
に、正および負の電源電圧により駆動される。例えば、
通常の状態において、正の電源電圧は、＋５Ｖであり、
負の電源電圧は、−５Ｖである。

【００５８】この変形例においては、アナログ信号２２
ａおよび２２ｂを０Ｖ中心の信号波形とするために、−
Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８
ｂがそれぞれ設けられる。図６に示される実施例におい
ては、アナログ信号２２ａおよび２２ｂの電圧をシフト
させるために、１つの−Ｖoffset供給部７８が設けられ
ていた。これに対して、図９に示される変形例において
は、アナログ信号２２ａおよび２２ｂのそれぞれに対し
て、−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給
部７８ｂを独立して設けたことを一つの特徴としてい
る。−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給
部７８ｂを独立して設けることにより、アナログ信号２
２ａおよびアナログ信号２２ｂのそれぞれのオフセット
電圧を、独立して取り除くことも可能となる。

【００５９】更に、図９に示されたアナログ信号処理回
路１００においては、バッファ回路８０ａおよび８０ｂ
の電源電圧を調整することも一つの特徴としている。具
体的には、バッファ回路８０ａに供給される正の電源電
圧ＶＰＰおよび負の電源電圧ＶＰＭは、以下のように調
整される。

【００６０】ＶＰＰ＝＋５Ｖ＋Ｖｐoffset ＶＰＭ＝−５Ｖ＋Ｖｐoffset 同様に、バッファ回路８０ｂに供給される正の電源電圧
ＶＮＰおよび負の電源電圧ＶＮＭは、以下のように調整
される。

【００６１】ＶＮＰ＝＋５Ｖ＋Ｖｎoffset ＶＮＭ＝−５Ｖ＋Ｖｎoffset 以上のように、オフセット電圧（ＶｐoffsetおよびＶｎ
offset）に連動して電源電圧を調整することによって、
バッファ回路８０ａおよび８０ｂが、最適な動作電圧を
中心に駆動されることが可能となる。

【００６２】図１０は、図９に示されたアナログ信号処
理回路１００に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、
ＶＮＭ）およびオフセット電圧（Ｖｐoffset、Ｖｎoffs
et）を供給する電圧供給回路９０の一つの実施例を示
す。電圧供給回路９０は、ＤＡＣ（ディジタル／アナロ
グコンバータ）９２、保護回路１４４、ポジティブ差動
信号用電源電圧供給部１４０ａ、ネガティブ差動信号用
電源電圧供給部１４０ｂ、オフセット電圧供給部１４
２、およびアース切替部１３０を備える。ＤＡＣ９２
は、電圧のシフト量を指定するディジタルの電圧シフト
信号を受け取り、アナログの電圧シフト信号を出力す
る。

【００６３】オフセット電圧供給部１４２は、フィルタ
１４６、アース切替部１２８および出力端子１３２、１
３４を有する。フィルタ１４６は、抵抗１２０、１２
４、オペアンプ１２２、キャパシタンス１２６を含み、
アクティブフィルタを構成する。フィルタ１４６におい
て、抵抗１２０がオペアンプ１２２の負入力に接続され
ている。オペアンプ１２２の正入力は、接地されてい
る。オペアンプ１２２の出力は、並列接続した抵抗１２
４およびキャパシタンス１２６により負帰還される。オ
ペアンプ１２２の出力は、出力端子１３２と、アース切
替部１２８の一つの入力端子に接続される。したがっ
て、フィルタ１４６でフィルタ処理された電圧シフト信
号が、出力端子１３２と、アース切替部１２８の一つの
入力端子に供給される。アース切替部１２８は、オペア
ンプ１２２の出力またはアース電位のいずれか一方を、
出力端子１３４に供給する。

【００６４】この結果、出力端子１３２には、オフセッ
ト電圧Ｖｐoffsetが供給され、出力端子１３４には、オ
フセット電圧Ｖｎoffsetが供給される。Ｖｎoffsetは、
Ｖｐoffsetと等しいか、又はアース電位である。図９を
参照して、オフセット電圧Ｖｐoffsetは、出力端子１３
２から−Ｖｐoffset供給部７８ａに供給され、オフセッ
ト電圧Ｖｎoffsetは、出力端子１３４から−Ｖｎoffset
供給部７８ｂに供給される。

【００６５】保護回路１４４は、抵抗９４とツェナーダ
イオード部９６を有する。ツェナーダイオード部９６
は、互いに反対向きのツェナーダイオードにより構成さ
れ、一端がアースに接続される。

【００６６】ポジティブ差動信号用電源電圧供給部１４
０ａは、フィルタ１４８ａ、電圧フォロワ１０４ａ、ツ
ェナーダイオード１０６ａ、１０８ａ、定電流回路１１
０ａ、バッファ１５０ａ、１５２ａ、および出力端子１
１２、１１４を有する。フィルタ１４８ａは、抵抗９８
ａとキャパシタンス１０２ａを有し、パッシブフィルタ
を構成する。同様に、ネガティブ差動信号用電源電圧供
給部１４０ｂは、フィルタ１４８ｂ、電圧フォロワ１０
４ｂ、ツェナーダイオード１０６ｂ、１０８ｂ、定電流
回路１１０ｂ、バッファ１５０ｂ、１５２ｂ、および出
力端子１１６、１１８を有する。フィルタ１４８ｂは、
抵抗９８ｂとキャパシタンス１０２ｂを有し、パッシブ
フィルタを構成する。

【００６７】フィルタ１４８ａの出力は、電圧フォロワ
１０４ａの正入力に接続される。また、ツェナーダイオ
ード１０６ａおよび１０８ａは、同じ向きで直列接続さ
れ、電圧フォロワ１０４ａの出力が、ツェナーダイオー
ド１０６ａおよび１０８ａを結ぶ伝送線路に接続され
る。定電流回路１１０ａが、ツェナーダイオード１０６
ａに対して、逆方向の電流を供給する。ツェナーダイオ
ード１０６ａおよび１０８ａの接続の両端には、バッフ
ァ１５０ａおよび１５２ａがそれぞれ接続される。バッ
ファ１５０ａおよび１５２ａは、それぞれ出力端子１１
２および１１４に、電源電圧ＶＰＰおよびＶＰＭを供給
する。図９を参照して、ＶＰＰは、バッファ回路８０ａ
に正の電源電圧として供給され、ＶＰＭは、負の電源電
圧として供給される。

【００６８】ネガティブ差動信号用電源電圧供給部１４
０ｂも、ポジティブ差動信号用電源電圧供給部１４０ａ
と同一または同様の機能および構成を有する。ネガティ
ブ差動信号用電源電圧供給部１４０ｂの前段には、切替
部１３０が設けられている。切替部１３０の一方の入力
端子は、保護回路１４４を介してＤＡＣ９２に接続さ
れ、他方の入力端子は、グランドに接地されている。切
替部１３０は、前述した切替部１２８と連動して動作す
る。すなわち、切替部１２８が接続をグランド入力端子
側に切り替えるときには、切替部１３０も接続をグラン
ド入力端子側に切り替え、切替部１２８が接続を他方の
入力端子に切り替えるときには、切替部１３０も接続を
他方の入力端子に切り替える。ポジティブ差動信号用電
源電圧供給部１４０ａに関して説明したように、ネガテ
ィブ差動信号用電源電圧供給部１４０ｂにおいても、出
力端子１１６および１１８に、電源電圧ＶＮＰおよびＶ
ＮＭのそれぞれが供給される。図９を参照して、ＶＮＰ
は、バッファ回路８０ｂに正の電源電圧として供給さ
れ、ＶＮＰは、負の電源電圧として供給される。

【００６９】図１１は、図１０に示された電圧供給回路
９０の別の変形例を示す。この変形例においては、オフ
セット電圧Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭを
生成する電圧生成回路と、オフセット電圧Ｖｎoffsetお
よび電源電圧ＶＮＰ、ＶＮＭを生成する電圧生成回路と
が、独立した構成を有している。この電圧供給回路９０
は、ＤＡＣ９２ａ、９２ｂ、ポジティブ差動信号用電源
電圧供給部１４０ａ、ネガティブ差動信号用電源電圧供
給部１４０ｂ、保護回路１４４ａ、１４４ｂ、およびフ
ィルタ１４６ａ、１４６ｂを備える。ポジティブ差動信
号用電源電圧供給部１４０は、フィルタ１４８ａ、電圧
フォロワ１０４ａ、ツェナーダイオード１０６ａ、１０
８ａ、定電流回路１１０ａ、バッファ１５０ａ、１５２
ａ、および出力端子１１２、１１４を有する。同様に、
ネガティブ差動信号用電源電圧供給部１４０ｂは、フィ
ルタ１４８ｂ、電圧フォロワ１０４ｂ、ツェナーダイオ
ード１０６ｂ、１０８ｂ、定電流回路１１０ｂ、バッフ
ァ１５０ｂ、１５２ｂ、および出力端子１１６、１１８
を有する。図１１において、図１０で付された符号と同
一または同様の符号が付された構成は、図１０において
対応する構成と同一または同様の構成である。

【００７０】ＤＡＣ９２ａは、ポジティブ差動信号用の
ディジタルの電圧シフト信号を受け取り、アナログのポ
ジティブ電圧シフト信号を出力する。一方、ＤＡＣ９２
ｂは、ネガティブ差動信号用のディジタルの電圧シフト
信号を受け取り、アナログのネガティブ電圧シフト信号
を出力する。このように、電圧供給部９０には、ポジテ
ィブ差動信号用およびネガティブ差動信号用の電圧シフ
ト信号が独立して供給され、その結果、オフセット電圧
Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭと、オフセッ
ト電圧Ｖｎoffsetおよび電源電圧ＶＮＰ、ＶＮＭとが独
立して生成されることが可能となる。独立して生成され
たＶｐoffset、ＶＰＰ、ＶＰＭと、Ｖｎoffset、ＶＮ
Ｐ、ＶＮＭは、それぞれ独立して、図９に示されたアナ
ログ信号処理回路１００に供給される。

【００７１】以下に、これまで説明してきたアナログ信
号処理回路１００を応用した発明について説明する。

【００７２】図１２は、被試験デバイス２１０を試験す
る半導体デバイス試験装置２００のブロック図を示す。
半導体デバイス試験装置２００は、試験信号発生器２０
２、信号入出力部２０４、波形ディジタイザ２０６、お
よび測定部２０８を備える。試験中、被試験デバイス２
１０は、信号入出力部２０４に電気的に接続される。被
試験デバイス２１０がＩＣパッケージに実装されている
場合、信号入出力部２０４は、デバイスのピンと電気的
に接続する。この実施例において、被試験デバイス２１
０は、アナログ回路であってよい。

【００７３】試験信号発生器２０２は、被試験デバイス
２１０に入力する試験信号を生成する。試験信号発生器
２０２は、試験項目に応じて、任意の試験信号を生成す
ることができる。信号入出力部２０４は、試験信号を受
け取り、試験信号を被試験デバイス２１０に供給する。
被試験デバイス２１０は、試験信号に基づいて、出力結
果となるアナログ信号を出力する。出力されたアナログ
信号は、信号入出力部２０４を介して、波形ディジタイ
ザ２０６に供給される。波形ディジタイザ２０６は、ア
ナログ信号をディジタル信号に変換し、測定部２０８に
出力する。測定部２０８は、ディジタル信号に基づい
て、被試験デバイス２１０の良否を測定する。具体的に
は、測定部２０８は、正常なデバイスの応答として期待
される期待値と、波形ディジタイザ２０６から供給され
るディジタル信号とを比較することにより、被試験デバ
イス２１０の良否を判定することができる。図１２にお
いては、被試験デバイス２１０に、試験信号発生器２０
２で生成された試験信号が入力されているが、被試験デ
バイス２１０には、必ずしも試験信号が入力されなくて
もよい。被試験デバイス２１０に試験信号が入力される
か否かは、被試験デバイス２１０の種類に依存する。例
えば、被試験デバイス２１０が発振器を有するアナログ
素子である場合、被試験デバイス２１０は、試験開始時
にセットアップされ、その後、アナログ信号を出力する
ことができる。

【００７４】図１３は、図１２に示された半導体デバイ
ス試験装置２００が有する波形ディジタイザ２０６の一
実施例を示す。波形ディジタイザ２０６は、ＡＤ（アナ
ログ／ディジタル）変換装置２２０、波形メモリ２２８
およびクロック発生器２２６を備える。ＡＤ変換装置２
２０は、アナログ信号処理回路１００、アンチエイリア
ジングローパスフィルタ２２２およびＡＤコンバータ２
２４を有する。アンチエイリアジングローパスフィルタ
２２２は、解析アナログ信号の帯域をナイキスト周波数
以内に制限するために設けられるＡＤコンバータ前置フ
ィルタである。この実施例においては、アナログ信号処
理回路１００に差動信号であるアナログ信号（２２ａ、
２２ｂ）が入力されているが、別の実施例においては、
アナログ信号は、差動信号でなくてもよい。

【００７５】アナログ信号処理回路１００は、図４から
１１に関連して説明したアナログ信号処理回路１００に
相当し、アナログ信号処理回路１００に関する詳細な説
明については省略する。アナログ信号処理回路１００
は、差動信号を構成する２つのアナログ信号２２ａおよ
び２２ｂの電圧差に基づいて、その電圧差に関連するア
ナログの電圧信号を出力する。電圧信号は、アンチエイ
リアジングローパスフィルタ２２２に入力される。アン
チエイリアジングローパスフィルタ２２２は、電圧信号
の帯域をナイキスト周波数以内に制限する。帯域を制限
された電圧信号は、ＡＤコンバータ２２４に供給され
る。ＡＤコンバータ２２４は、電圧信号をディジタル信
号に変換する。このようにして、ＡＤ変換装置２２０
は、アナログ信号（２２ａ、２２ｂ）をディジタル信号
に変換することができる。

【００７６】クロック発生器２２６が、ＡＤコンバータ
２２４および波形メモリ２２８の動作を制御する。ＡＤ
コンバータ２２４は、クロック発生器２２６から供給さ
れるクロックに同期して、アナログ信号のサンプリング
を行い、また、波形メモリ２２８は、クロックに同期し
て、変換されたディジタル信号（データ）を格納する。
図１２に示された半導体デバイス試験装置２００におい
て、格納されたディジタルデータは、後段の測定部２０
８に読み出される。

【００７７】図１４は、対象物の電気に関する量を表示
または測定するオシロスコープ２４０を示す。オシロス
コープ２４０は、オシロスコープ本体２４２、接触端子
２４４ａ、２４４ｂおよび伝送路２４６を備える。オシ
ロスコープ２４２は、信号入力回路７０、処理部２５０
および表示部２５２を有する。本実施例において、接触
端子（２４４ａ、２４４ｂ）は２つ設けられているが、
他の実施例においては、接触端子は、１つまたは３つ以
上設けられてもよい。また、接触端子（２４４ａ、２４
４ｂ）は、定インピーダンスの導体により形成されるの
が好ましい。

【００７８】本実施例において、例えば、接触端子２４
４ａが対象物の測定点に接触し、接触端子２４４ｂが接
地される。伝送路２４６は、接触端子２４４ａおよび２
４４ｂに入力される電気信号を、オシロスコープ本体２
４２に伝送する。このとき、伝送路２４６は、同軸ケー
ブルであるのが好ましい。

【００７９】電気信号は、差動で信号入力回路７０に入
力される。信号入力回路７０は、図４から１１に関連し
て説明した信号入力回路７０に相当し、信号入力回路７
０に関する詳細な説明については省略する。この実施例
においては、信号入力回路７０は、２つの信号入力回路
７０ａおよび７０ｂを含む。

【００８０】信号入力回路７０の出力は、処理部２５０
に供給される。処理部２５０は、入力部に、図６に示さ
れた定インピーダンス回路８４ａおよび８４ｂを有する
レベルシフト部６０を有するのが好ましい。処理部２５
０は、信号入力回路７０から出力された電気信号を処理
する。例えば、処理部２５０は、表示部２５２において
電圧波形を表示するための処理を行う。表示部２５２
は、処理部２５０から送られる信号に基づいて、電圧波
形などを表示することができる。

【００８１】以上、図１２〜１４に関連して、本発明に
よるアナログ信号処理回路１００を応用した実施例につ
いて説明したが、他の機器等にも応用することが可能で
ある。本発明によるアナログ信号処理回路１００は、入
力インピーダンスを好適に変更することを可能とするこ
とを一つの特徴とし、各種信号伝送路の入力部に設けら
れることが可能である。

【００８２】上記説明から明らかなように、本発明によ
れば、入力インピーダンスを可変とするアナログ信号処
理回路１００を提供することができる。また、本発明に
よれば、そのようなアナログ信号処理回路１００を組み
込んだＡＤ変換装置、オシロスコープなどの機器を提供
することができる。以上、本発明を実施の形態を用いて
説明したが、本発明の技術的範囲は上記実施の形態に記
載の範囲には限定されない。上記実施形態に、多様な変
更又は改良を加えることができることが当業者に明らか
である。その様な変更又は改良を加えた形態も本発明の
技術的範囲に含まれることが、特許請求の範囲の記載か
ら明らかである。

【００８３】

【発明の効果】本発明によると、入力インピーダンスを
変更することが可能なアナログ信号処理回路を提供する
ことができる、という効果を奏する。

【図面の簡単な説明】

【図１】従来の差動信号処理回路１０のブロック図を示
す。

【図２】従来の差動信号処理回路１０の具体的な回路構
成を示す。

【図３】従来の差動信号処理回路１０において行われて
いたインピーダンスの切り替えを説明するための図であ
る。

【図４】本発明の第１の実施形態による、アナログ信号
を処理するアナログ信号処理回路１００を示す。

【図５】本発明の第２の実施形態による、差動信号であ
るアナログ信号を処理するアナログ信号処理回路１００
を示す。

【図６】本発明の第２の実施形態におけるアナログ信号
処理回路１００の具体的な回路図の一例を示す。

【図７】（ａ）は、アナログ信号２２ａおよび２２ｂの
信号波形を示し、（ｂ）は、（ａ）に示されるアナログ
信号２２ａおよび２２ｂに基づいて出力された増幅信号
６４の信号波形を示し、（ｃ）は、アナログ信号２２ａ
および２２ｂの信号波形を示し、（ｄ）は、（ｃ）に示
されるアナログ信号２２ａに基づいて出力された増幅信
号６４の信号波形を示す。

【図８】図６に示された信号入力回路７０ａの変形実施
例を示す。

【図９】本発明の第２の実施形態におけるアナログ信号
処理回路１００の具体的な回路図の変形例を示す。

【図１０】図９に示されたアナログ信号処理回路１００
に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、ＶＮＭ）およ
びオフセット電圧（Ｖｐoffset、Ｖｎoffset）を供給す
る電圧供給回路９０の一つの実施例を示す。

【図１１】図１０に示された電圧供給回路９０の別の変
形例を示す。

【図１２】被試験デバイス２１０を試験する半導体デバ
イス試験装置２００のブロック図を示す。

【図１３】図１２に示された半導体デバイス試験装置２
００が有する波形ディジタイザ２０６の一実施例を示
す。

【図１４】対象物の電気に関する量を表示または測定す
るオシロスコープ２４０を示す。

【符号の説明】

１０・・・差動信号処理回路、１２・・・終端抵抗切替
部、１４・・・入力バッファ回路、１６・・・差動増幅
器、１８・・・レベルシフト部、２０・・・ゲインアン
プ、２２、２２ａ、２２ｂ・・・アナログ信号、２４・
・・電圧信号、２６、２６ａ、２６ｂ・・・シフト電圧
信号、２８ａ、２８ｂ・・・切替リレー、３０ａ、３０
ｂ・・・終端抵抗、３２ａ、３２ｂ・・・バッファ、３
４ａ、３４ｂ、３６ａ、３６ｂ・・・抵抗、３８、４０
・・・オペアンプ、４８ａ・・・入力抵抗、５０、５０
ａ、５０ｂ・・・入力端子、５２、５２ａ、５２ｂ・・
・入力切替部、５４、５４ａ、５４ｂ・・・高インピー
ダンス入力経路、５６、５６ａ、５６ｂ・・・低インピ
ーダンス入力経路、５８、５８ａ、５８ｂ・・・出力切
替部、６０・・・レベルシフト部、６２・・・増幅器、
６４・・・増幅信号、７０、７０ａ、７０ｂ・・・信号
入力回路、７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、
７２ｆ・・・抵抗、７４ａ、７４ｂ・・・オペアンプ、
７６・・・切替リレー、７８・・・−Ｖoffset供給部、
７８ａ・・・Ｖｐoffset供給部、７８ｂ・・・Ｖｎoffs
et供給部、８０ａ、８０ｂ・・・バッファ回路、８２
ａ、８２ｂ・・・抵抗、８４ａ、８４ｂ・・・定インピ
ーダンス回路、９０・・・電圧供給回路、９２・・・Ｄ
ＡＣ（ディジタル／アナログコンバータ）、９４・・・
抵抗、９６・・・ツェナーダイオード部、９８ａ、９８
ｂ・・・抵抗、１００・・・アナログ信号処理回路、１
０２ａ、１０２ｂ・・・キャパシタンス、１０４ａ、１
０４ｂ・・・電圧フォロワ、１０６ａ、１０６ｂ、１０
８ａ、１０８ｂ・・・ツェナーダイオード、１１０ａ、
１１０ｂ・・・定電流回路、１１２、１１４、１１６、
１１８・・・出力端子、１２０、１２４・・・抵抗、１
２２・・・オペアンプ、１２６・・・キャパシタンス、
１２８・・・アース切替部、１３０・・・アース切替
部、１３２、１３４・・・出力端子、１４０ａ・・・ポ
ジティブ差動信号用電源電圧供給部、１４０ｂ・・・ネ
ガティブ差動信号用電源電圧供給部、１４２・・・オフ
セット電圧供給部、１４４、１４４ａ、１４４ｂ・・・
保護回路、１４６、１４６ａ、１４６ｂ・・・フィル
タ、１４８ａ、１４８ｂ・・・フィルタ、１５０ａ、１
５０ｂ、１５２ａ、１５２ｂ・・・バッファ、２００・
・・半導体デバイス試験装置、２０２・・・試験信号発
生器、２０４・・・信号入出力部、２０６・・・波形デ
ィジタイザ、２０８・・・測定部、２１０・・・被試験
デバイス、２２０・・・ＡＤ（アナログ／ディジタル）
変換装置、２２２・・・アンチエイリアジングローパス
フィルタ、２２４・・・ＡＤコンバータ、２２６・・・
クロック発生器、２２８・・・波形メモリ、２４０・・
・オシロスコープ、２４２・・・オシロスコープ本体、
２４４ａ、２４４ｂ・・・接触端子、２４６・・・伝送
路、２５０・・・処理部、２５２・・・表示部

Claims (18)

【特許請求の範囲】
1. 【請求項１】 アナログ信号を処理するアナログ信号処
   理回路であって、前記アナログ信号が入力される入力端
   子と、 前記入力端子に対して設けられる、所定の入力インピー
   ダンスを有する高インピーダンス入力経路と、 前記入力端子に対して設けられる、前記高インピーダン
   ス入力経路よりも低い入力インピーダンスを有する低イ
   ンピーダンス入力経路と、 前記高インピーダンス入力経路または前記低インピーダ
   ンス入力経路のいずれか一方を通った、前記アナログ信
   号を出力する出力切替部とを備えることを特徴とするア
   ナログ信号処理回路。
2. 【請求項２】 前記アナログ信号が差動信号であって、 前記差動信号を構成する２つの信号が入力される２つの
   前記入力端子と、 前記入力端子のそれぞれに対して設けられる、前記高イ
   ンピーダンス入力経路、前記低インピーダンス入力経路
   および前記出力切替部とを備えることを特徴とする請求
   項１に記載のアナログ信号処理回路。
3. 【請求項３】 前記入力端子に入力された前記アナログ
   信号を、前記高インピーダンス入力経路または前記低イ
   ンピーダンス入力経路のいずれか一方に供給する入力切
   替部を備えることを特徴とする請求項１または２に記載
   のアナログ信号処理回路。
4. 【請求項４】 前記高インピーダンス入力経路は、バッ
   ファ回路を含むことを特徴とする請求項１から３のいず
   れかに記載のアナログ信号処理回路。
5. 【請求項５】 前記出力切替部に電気的に接続された、
   所定のインピーダンスを有する定インピーダンス回路を
   更に備えることを特徴とする請求項１から４のいずれか
   に記載のアナログ信号処理回路。
6. 【請求項６】 前記低インピーダンス入力経路とアース
   とを接続する抵抗を更に有し、 前記抵抗と、前記定インピーダンス回路における前記所
   定のインピーダンスとが、前記高インピーダンス入力経
   路が有する前記入力インピーダンスよりも低いインピー
   ダンスを構成することを特徴とする請求項５に記載のア
   ナログ信号処理回路。
7. 【請求項７】 前記出力切替部が出力する信号の少なく
   とも一方から、所定の電圧分を除去するレベルシフト部
   を更に備えることを特徴とする請求項４に記載のアナロ
   グ信号処理回路。
8. 【請求項８】 前記レベルシフト部は、前記出力切替部
   が出力する双方の信号から、前記所定の電圧分を除去す
   ることを特徴とする請求項７に記載のアナログ信号処理
   回路。
9. 【請求項９】 前記レベルシフト部は、前記出力切替部
   が出力する信号の一方のみから、前記所定の電圧分を除
   去することを特徴とする請求項７に記載のアナログ信号
   処理回路。
10. 【請求項１０】 前記レベルシフト部は、前記出力切替
    部に電気的に接続された、所定のインピーダンスを有す
    る定インピーダンス回路を含むことを特徴とする請求項
    ７から９のいずれかに記載のアナログ信号処理回路。
11. 【請求項１１】 前記バッファ回路の電源電圧は、前記
    アナログ信号のオフセット電圧に基づいて変動されるこ
    とを特徴とする請求項４に記載のアナログ信号処理回
    路。
12. 【請求項１２】 前記レベルシフト部の出力を増幅する
    増幅器を更に備えることを特徴とする請求項７から１０
    のいずれかに記載のアナログ信号処理回路。
13. 【請求項１３】 差動信号として入力されるアナログ信
    号を、ディジタル信号に変換するＡＤ変換装置であっ
    て、 前記差動信号を構成する２つの信号が入力される２つの
    入力端子と、 前記入力端子のそれぞれに対して設けられる、所定の入
    力インピーダンスを有する高インピーダンス入力経路
    と、 前記入力端子のそれぞれに対して設けられる、前記高イ
    ンピーダンス入力経路よりも低い入力インピーダンスを
    有する低インピーダンス入力経路と、 前記入力端子のそれぞれに対して設けられる、前記高イ
    ンピーダンス入力経路または前記低インピーダンス入力
    経路のいずれか一方を通った、前記アナログ信号を出力
    する出力切替部と、 前記出力切替部から出力される前記アナログ信号の電圧
    差に基づいて、電圧信号を出力する差動増幅器と、 前記電圧信号をディジタル信号に変換するＡＤコンバー
    タとを備えることを特徴とするＡＤ変換装置。
14. 【請求項１４】 前記出力切替部のそれぞれに電気的に
    接続された、所定のインピーダンスを有する定インピー
    ダンス回路を更に備えることを特徴とする請求項１３に
    記載のＡＤ変換装置。
15. 【請求項１５】 前記インピーダンス入力経路とアース
    とを接続する抵抗を更に有し、 前記抵抗と、前記定インピーダンス回路における前記所
    定のインピーダンスとが、前記高インピーダンス入力経
    路が有する前記入力インピーダンスよりも低いインピー
    ダンスを構成することを特徴とする請求項１４に記載の
    ＡＤ変換装置。
16. 【請求項１６】 被試験デバイスを試験する半導体デバ
    イス試験装置であって、 前記被試験デバイスから出力されるアナログ信号をディ
    ジタル信号に変換する波形ディジタイザと、 前記ディジタル信号に基づいて、前記被試験デバイスの
    良否を測定する測定部とを備え、 前記波形ディジタイザが、 前記アナログ信号が入力される入力端子と、 前記入力端子に対して設けられる、所定の入力インピー
    ダンスを有する高インピーダンス入力経路と、 前記入力端子に対して設けられる、前記高インピーダン
    ス入力経路よりも低い入力インピーダンスを有する低イ
    ンピーダンス入力経路と、 前記高インピーダンス入力経路または前記低インピーダ
    ンス入力経路のいずれか一方を通った、前記アナログ信
    号を出力する出力切替部と、 前記出力切替部から出力される前記アナログ信号を、前
    記ディジタル信号に変換するＡＤコンバータとを有する
    ことを特徴とする半導体デバイス試験装置。
17. 【請求項１７】 前記波形ディジタイザが、 差動信号である前記アナログ信号を構成する２つの信号
    が入力される２つの前記入力端子と、 前記入力端子のそれぞれに対して設けられる、前記高イ
    ンピーダンス入力経路、前記低インピーダンス入力経路
    および前記出力切替部と、 前記出力切替部から出力される前記アナログ信号の電圧
    差に基づいて、電圧信号を出力する差動増幅器と、 前記電圧信号を前記ディジタル信号に変換するＡＤコン
    バータとを有することを特徴とする請求項１６に記載の
    半導体デバイス試験装置。
18. 【請求項１８】 少なくとも１つの接触端子と、 前記接触端子に入力される電気信号を伝送する伝送路
    と、 前記伝送路により伝送される前記電気信号が入力される
    信号入力回路と、 前記信号入力回路に入力された前記電気信号を処理する
    処理部とを備えるオシロスコープであって、 前記信号入力回路が、 前記電気信号が入力される入力端子と、 前記入力端子に対して設けられる、所定の入力インピー
    ダンスを有する高インピーダンス入力経路と、 前記入力端子に対して設けられる、前記高インピーダン
    ス入力経路よりも低い入力インピーダンスを有する低イ
    ンピーダンス入力経路と、 前記高インピーダンス入力経路または前記低インピーダ
    ンス入力経路のいずれか一方を通った前記電気信号を、
    前記処理部に出力する出力切替部とを備えることを特徴
    とするオシロスコープ。