JP4450892B2 - アナログ信号処理回路、ａｄ変換装置、半導体デバイス試験装置およびオシロスコープ - Google Patents
アナログ信号処理回路、ａｄ変換装置、半導体デバイス試験装置およびオシロスコープ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号を処理するアナログ信号処理回路に関し、特に、入力インピーダンスの切り替えが可能なアナログ信号処理回路に関する。
【０００２】
【従来の技術】
図１は、従来の差動信号処理回路１０のブロック図を示す。差動信号処理回路１０は、終端抵抗切替部１２、入力バッファ回路１４、差動増幅器１６、レベルシフト部１８およびゲインアンプ２０を備える。終端抵抗切替部１２が、アナログ信号２２（２２ａおよび２２ｂ）を差動で受け取る。終端抵抗切替部１２は、伝送されるアナログ信号２２に応じて、入力インピーダンスを切り替え、インピーダンスを整合する。入力バッファ回路１４は、終端抵抗切替部１２から出力されるアナログ信号２２を受け取り、差動増幅器１６に出力する。差動増幅器１６は、アナログ信号２２ａと２２ｂの差分に比例した電圧信号２４を、レベルシフト部１８に出力する。レベルシフト部１８は、電圧信号２４から所定のオフセット分を取り除いたシフト電圧信号２６を、ゲインアンプ２０に出力する。ゲインアンプ２０は、シフト電圧信号２６の振幅レンジを切り替えて、後段の回路（図示せず）に出力する。
【０００３】
図２は、従来の差動信号処理回路１０の具体的な回路構成を示す。図１と同様に、差動信号処理回路１０は、終端抵抗切替部１２、入力バッファ回路１４、差動増幅器１６、レベルシフト部１８およびゲインアンプ２０を備える。
【０００４】
終端抵抗切替部１２は、切替リレー２８ａ、２８ｂ、および終端抵抗３０ａ、３０ｂを有する。終端抵抗３０ａおよび３０ｂは、低い入力インピーダンスを実現するために設けられ、例えば、共に５０Ωの抵抗値をとる。また、入力バッファ回路１４は、バッファ３２ａおよび３２ｂを有する。バッファ３２ａおよび３２ｂの入力抵抗は、終端抵抗３０ａおよび３０ｂに比して非常に大きく、例えば、それぞれ１ＭΩ程度の抵抗値をとる。差動増幅器１６は、抵抗ｒ（３４ａ、３４ｂ）、抵抗Ｒ（３６ａ、３６ｂ）およびオペアンプ３８を有する。このとき、差動増幅器１６の増幅率は、Ｒ／ｒである。レベルシフト部１８は、差動増幅器１６で増幅された電圧信号２４から、所定のＤＣオフセット分（ＤＣＶ）を取り除く加算回路である。レベルシフト部１８は、シフト電圧信号２６をゲインアンプ２０に出力し、ゲインアンプ２０は、シフト電圧信号２６を増幅して出力する。
【０００５】
上述したとおり、バッファ３２ａおよび３２ｂは、高インピーダンスを有する。従来の差動信号処理回路１０においては、切替リレー２８ａおよび２８ｂを開閉することによって、入力インピーダンスの切り替えを行っていた。
【０００６】
図３は、従来の差動信号処理回路１０における入力インピーダンスの切り替えを説明するための図である。バッファ３２ａは、およそ１ＭΩの入力抵抗を有４８ａを有している。切替リレー２８ａが開いているとき（すなわち、図示される状態のとき）、入力インピーダンスは、高インピーダンス（１ＭΩ）となる。一方、切替リレー２８ａが閉じているとき、抵抗３０ａと抵抗４８ａとが並列接続するので、入力インピーダンスは、低インピーダンス（約５０Ω）となる。このように、従来の差動信号処理回路１０においては、切替リレー２８ａおよび２８ｂにより、伝送路と低抵抗部（５０Ω）とを接続または非接続とすることによって、入力インピーダンスの調整（切り替え）を行っていた。
【０００７】
【発明が解決しようとする課題】
上述したとおり、従来の差動信号処理回路１０は、切替リレー２８ａおよび２８ｂを開閉することによって、入力インピーダンスの調整を行っていた。例えば、特性インピーダンスが高い場合には、切替リレー２８ａおよび２８ｂを開いて、入力インピーダンスを、１ＭΩの高インピーダンスとする。一方、特性インピーダンスが低いときには、切替リレー２８ａおよび２８ｂを閉じて、入力インピーダンスを約５０Ωの低インピーダンスとする。
さらに、デバイスの駆動能力に応じて、入力インピーダンスの調整を行うこともある。例えば、デバイスの出力駆動能力が強く、出力信号周波数が高いときには、後段の経路の入力インピーダンスを約５０Ωの低インピーダンスとする。特に、出力信号周波数が１０ＭＨｚを越えると、インピーダンスを整合させるために、後段の経路入力インピーダンスを低インピーダンスとする必要がある。一方、デバイスの出力駆動能力が弱く、出力信号周波数が低い場合には、後段の経路の入力インピーダンスを１ＭΩの高インピーダンスとする。デバイスの出力信号周波数が低ければ、インピーダンスを整合する必要性に乏しいので、出力駆動能力に関わらず、後段の経路入力インピーダンスを高インピーダンスとしてもよい。
このように、差動信号処理回路１０は、伝送される信号の種類に応じて、入力インピーダンスの調整を行っていた。
【０００８】
高入力インピーダンスを実現するには、ＦＥＴの入力バッファ３２ａ、３２ｂを使用するのが有効である。しかしながら、ＦＥＴの入力バッファ３２ａおよび３２ｂを通る信号は、ＦＥＴの入力−出力特性により、歪特性が劣化するという欠点がある。特に、例えば１０ＭＨｚを超えるような高周波信号が入力バッファ３２ａおよび３２ｂに入力されると、そのような高周波信号は、許容できない程度に歪んでしまうことがある。そのため、高周波までの低歪の性能を確保できるＦＥＴバッファを使用するのが好ましいが、そのようなＦＥＴバッファを形成するのは実際には困難であり、また費用もかかる。従来の差動信号処理回路１０においては、伝送信号が必ずＦＥＴ入力バッファ３２ａ、３２ｂに入力されるので、歪特性を劣化することなく高周波信号を伝送することが困難であった。
【０００９】
そこで本発明は、上記課題を解決することのできるアナログ信号処理回路を提供することを目的とする。また、本発明によるアナログ信号処理回路の原理を、波形ディジタイザ、オシロスコープ、および半導体デバイス試験装置などの機器に応用することも、本発明の目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、アナログ信号を処理するアナログ信号処理回路であって、前記アナログ信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部とを備えることを特徴とするアナログ信号処理回路を提供する。第１の形態によるアナログ信号処理回路では、高インピーダンス入力経路と低インピーダンス入力経路の２つの経路を設けることによって、入力インピーダンスの調整を可能としたことを特徴とする。
【００１１】
第１の形態の一つの態様において、前記アナログ信号が差動信号である場合に、アナログ信号処理回路が、前記差動信号を構成する２つの信号が入力される２つの前記入力端子と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路、前記低インピーダンス入力経路および前記出力切替部とを備える。高インピーダンス入力経路および低インピーダンス入力経路を差動信号を構成する２つの信号のそれぞれに設けることによって、差動信号においても、入力インピーダンスを調整することが可能となる。
【００１２】
第１の形態の別の態様において、アナログ信号処理回路が、前記入力端子に入力された前記アナログ信号を、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方に供給する入力切替部を備えてもよい。
【００１３】
第１の形態の更に別の態様において、前記高インピーダンス入力経路が、バッファ回路を含む。
【００１４】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記出力切替部に電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を更に備えてもよい。
【００１５】
第１の形態の更に別の態様において、前記低インピーダンス入力経路とアースとを接続する抵抗が設けられ、前記抵抗と、前記定インピーダンス回路における前記所定のインピーダンスとが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低いインピーダンスを構成してもよい。
【００１６】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記出力切替部が出力する信号の少なくとも一方から、所定の電圧分を除去するレベルシフト部を更に備えてもよい。
【００１７】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部が出力する双方の信号から、前記所定の電圧分を除去することができる。
【００１８】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部が出力する信号の一方のみから、前記所定の電圧分を除去することができる。
【００１９】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部に電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を含んでもよい。
【００２０】
第１の形態の更に別の態様において、前記バッファ回路の電源電圧が、前記アナログ信号のオフセット電圧に基づいて変動されてもよい。
【００２１】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記レベルシフト部の出力を増幅する増幅器を更に備えてもよい。
【００２２】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第２の形態は、差動信号として入力されるアナログ信号を、ディジタル信号に変換するＡＤ変換装置を提供する。このＡＤ変換装置は、前記差動信号を構成する２つの信号が入力される２つの入力端子と、前記入力端子のそれぞれに対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、前記出力切替部から出力される前記アナログ信号の電圧差に基づいて、電圧信号を出力する差動増幅器と、前記電圧信号をディジタル信号に変換するＡＤコンバータとを備えることを特徴とする。ＡＤ変換装置の入力部に、高インピーダンス入力経路および低インピーダンス入力経路の２つの信号経路を設けることによって、ＡＤ変換装置における入力インピーダンスの調整を行うことが可能となる。したがって、このＡＤ変換装置は、信頼性の高いＡ／Ｄ変換を行うことが可能となる。
【００２３】
第２の形態の一つの態様において、ＡＤ変換装置が、前記出力切替部のそれぞれに電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を更に備えてもよい。
【００２４】
第２の形態の別の態様において、前記インピーダンス入力経路とアースとを接続する抵抗が更に設けられ、前記抵抗と、前記定インピーダンス回路における前記所定のインピーダンスとが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低いインピーダンスを構成することが好ましい。
【００２５】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第３の形態は、前記被試験デバイスから出力されるアナログ信号をディジタル信号に変換する波形ディジタイザと、前記ディジタル信号に基づいて、前記被試験デバイスの良否を測定する測定部とを備えた、被試験デバイスを試験する半導体デバイス試験装置を提供する。この半導体デバイス試験装置において、前記波形ディジタイザが、前記アナログ信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、前記出力切替部から出力される前記アナログ信号を、前記ディジタル信号に変換するＡＤコンバータとを有することを特徴とする。第３の形態の半導体デバイス試験装置において、波形ディジタイザの入力部でインピーダンスを整合することが可能となるので、信頼性の高いアナログデバイスの試験が実現可能となる。
【００２６】
第３の形態の一つの態様において、前記波形ディジタイザが、差動信号である前記アナログ信号を構成する２つの信号が入力される２つの前記入力端子と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路、前記低インピーダンス入力経路および前記出力切替部と、前記出力切替部から出力される前記アナログ信号の電圧差に基づいて、電圧信号を出力する差動増幅器と、前記電圧信号を前記ディジタル信号に変換するＡＤコンバータとを有する。この波形ディジタイザは、差動で入力されるアナログ信号を、高い信頼性でディジタル信号に変換することができる。
【００２７】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第４の形態は、少なくとも１つの接触端子と、前記接触端子に入力される電気信号を伝送する伝送路と、前記伝送路により伝送される前記電気信号が入力される信号入力回路と、前記信号入力回路に入力された前記電気信号を処理する処理部
とを備えるオシロスコープを提供する。このオシロスコープにおいて、前記信号入力回路が、前記電気信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った前記電気信号を、前記処理部に出力する出力切替部とを備えることを特徴とする。第１の形態によるアナログ信号処理回路を利用することによって、本発明の第４の形態におけるオシロスコープは、インピーダンスを整合することのできる入力部を有することが可能となる。
【００２８】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２９】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３０】
図４は、本発明の第１の実施形態による、アナログ信号を処理するアナログ信号処理回路１００を示す。アナログ信号処理回路１００は、信号入力回路７０、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０は、入力端子５０、入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６、および出力切替部５８を有する。入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６および出力切替部５８は、入力端子５０に対して設けられている。高インピーダンス入力経路５４は、所定の高いインピーダンスを有する。一方、低インピーダンス入力経路５６は、高インピーダンス入力経路５４よりも低い入力インピーダンスを実現する。高インピーダンス入力経路５４と低インピーダンス入力経路５６とは、互いに並列に設けられる。
【００３１】
入力端子５０に、アナログ信号２２が入力される。入力切替部５２は、入力端子５０に入力されたアナログ信号２２を、高インピーダンス入力経路５４または低インピーダンス入力経路５６のいずれか一方に供給する。例えば、アナログ信号２２を出力するデバイスの駆動能力が弱く、アナログ信号２２が低周波信号である場合、入力切替部５２は、アナログ信号２２を高インピーダンス入力経路５４に供給するのが好ましい。一方、アナログ信号２２を出力するデバイスの駆動能力が強く、アナログ信号２２が高周波信号である場合、入力切替部５２は、アナログ信号２２を低インピーダンス入力経路５６に供給するのが好ましい。
【００３２】
出力切替部５８は、高インピーダンス入力経路５４または低インピーダンス入力経路５６のいずれか一方を通ったアナログ信号２２を出力する。入力切替部５２および出力切替部５８は、協働して、信号経路を選択的に切り替えることができる。すなわち、入力切替部５２がアナログ信号２２を高インピーダンス入力経路５４に供給すると、出力切替部５８は、高インピーダンス入力経路５４を通ったアナログ信号２２を出力する。一方、入力切替部５２がアナログ信号２２を低インピーダンス入力経路５６に供給すると、出力切替部５８は、低インピーダンス入力経路５６を通ったアナログ信号２２を出力する。ここで、低インピーダンス入力経路５６の抵抗成分と、レベルシフト部６０における抵抗成分とが、高インピーダンス入力経路５４の入力インピーダンスよりも低い入力インピーダンスを実現してもよい。
【００３３】
出力切替部５８から出力されたアナログ信号２２は、レベルシフト部６０に供給される。レベルシフト部６０は、アナログ信号２２から、所定の電圧分を除去することができる。例えば、レベルシフト部６０は、差動出力信号のＤＣコモンモード電圧や、出力信号のＤＣオフセット電圧を、アナログ信号２２から除去することができる。このようにして、レベルシフト部６０は、アナログ信号２２から所定のレベルだけシフトしたシフト電圧信号２６を増幅器６２に出力する。増幅器６２は、シフト電圧信号２６を増幅する。さらに、ゲインアンプ２０は、増幅器６２から出力される信号の振幅レンジを切り替えることができる。
【００３４】
以上のように、第１の実施形態によるアナログ信号処理回路１００は、アナログ信号２２の種類に応じて、信号経路を選択的に切り替えるので、インピーダンス整合をとることが可能となる。
【００３５】
図５は、本発明の第２の実施形態による、差動信号であるアナログ信号を処理するアナログ信号処理回路１００を示す。アナログ信号処理回路１００は、２つの信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、入力端子５０ａ、入力切替部５２ａ、高インピーダンス入力経路５４ａ、低インピーダンス入力経路５６ａ、および出力切替部５８ａを有する。同様に、信号入力回路７０ｂは、入力端子５０ｂ、入力切替部５２ｂ、高インピーダンス入力経路５４ｂ、低インピーダンス入力経路５６ｂ、および出力切替部５８ｂを有する。入力切替部５２ａ、５２ｂ、高インピーダンス入力経路５４ａ、５４ｂ、低インピーダンス入力経路５６ａ、５６ｂおよび出力切替部５８ａ、５８ｂは、図４に示された入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６および出力切替部５８と同一または同様の構成および機能を有する。
【００３６】
入力端子５０ａおよび５０ｂに、差動信号を構成する２つのアナログ信号２２ａおよび２２ｂがそれぞれ入力される。信号入力回路７０ａおよび７０ｂは同様の構成を有するので、以下に、両者を代表して、信号入力回路７０ａの動作について説明する。
【００３７】
入力切替部５２ａは、入力端子５０に入力されたアナログ信号２２ａを、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａのいずれか一方に供給する。例えば、アナログ信号２２ａを出力するデバイスの駆動能力が弱く、アナログ信号２２ａが低周波信号である場合、入力切替部５２ａは、アナログ信号２２ａを高インピーダンス入力経路５４ａに供給するのが好ましい。一方、アナログ信号２２ａを出力するデバイスの駆動能力が強く、アナログ信号２２ａが高周波信号である場合、入力切替部５２ａは、アナログ信号２２ａを低インピーダンス入力経路５６ａに供給するのが好ましい。
【００３８】
出力切替部５８ａは、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａのいずれか一方を通ったアナログ信号２２ａを出力する。入力切替部５２ａおよび出力切替部５８ａは、協働して、信号経路を選択的に切り替えることができる。すなわち、入力切替部５２ａがアナログ信号２２ａを高インピーダンス入力経路５４ａに供給すると、出力切替部５８ａは、高インピーダンス入力経路５４ａを通ったアナログ信号２２ａを出力する。一方、入力切替部５２ａがアナログ信号２２ａを低インピーダンス入力経路５６ａに供給すると、出力切替部５８ａは、低インピーダンス入力経路５６ａを通ったアナログ信号２２ａを出力する。ここで、低インピーダンス入力経路５６ａの抵抗成分と、レベルシフト部６０における抵抗成分とが、高インピーダンス入力経路５４ａの入力インピーダンスよりも低い入力インピーダンスを実現してもよい。
【００３９】
同様に、信号入力回路７０ｂにおいても、出力切替部５８ｂが、高インピーダンス入力経路５４ｂまたは低インピーダンス入力経路５６ｂのいずれか一方を通ったアナログ信号２２ｂを出力する。信号入力回路７０ａおよび７０ｂにおいて選択される信号経路は、互いに同一であることが望ましい。
【００４０】
出力切替部５８ａから出力されたアナログ信号２２ａは、レベルシフト部６０に供給される。同様に、出力切替部５８ｂから出力されたアナログ信号２２ｂは、レベルシフト部６０に供給される。レベルシフト部６０は、アナログ信号２２ａおよび２２ｂのそれぞれから、所定の電圧分を除去することができる。例えば、レベルシフト部６０は、差動出力信号のＤＣコモンモード電圧や、出力信号のＤＣオフセット電圧を、アナログ信号２２から除去することができる。アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるとき、レベルシフト部６０は、アナログ信号２２ａおよび２２ｂから、差動信号のコモン電圧を取り除いてもよい。また、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるとき、レベルシフト部６０は、アナログ信号２２ａから、オフセット電圧を取り除いてもよい。レベルシフト部６０は、アナログ信号２２ａおよび２２ｂから、所定のレベルをシフトしたシフト電圧信号２６ａおよび２６ｂを出力する。
【００４１】
増幅器６２は、レベルシフト部６０の出力を増幅する。第２の実施形態において、増幅器６２は、シフト電圧信号２６ａおよび２６ｂの差分を増幅して出力する差動増幅器である。ゲインアンプ２０は、増幅器６２から出力される信号の振幅レンジを切り替えることができる。
【００４２】
以上のように、第２の実施形態によるアナログ信号処理回路１００は、差動信号であるアナログ信号２２の種類に応じて、信号経路を選択的に切り替えるので、インピーダンス整合をとることが可能となる。
【００４３】
図６は、本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路の一構成例を示す。アナログ信号処理回路１００は、２つの信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、入力端子５０ａ、入力切替部５２ａ、高インピーダンス入力経路５４ａ、低インピーダンス入力経路５６ａ、出力切替部５８ａおよび抵抗８２ａを有する。同様に、信号入力回路７０ｂは、入力端子５０ｂ、入力切替部５２ｂ、高インピーダンス入力経路５４ｂ、低インピーダンス入力経路５６ｂ、出力切替部５８ｂおよび抵抗８２ｂを有する。信号入力回路７０ａおよび７０ｂは同様の構成を有しているので、以下において、両者を代表して、信号入力回路７０ａの構成および動作について説明する。
【００４４】
高インピーダンス入力経路５４ａは、バッファ回路８０ａを含み、このバッファ回路８０ａは、約１ＭΩの入力抵抗を有している。入力切替部５２ａおよび出力切替部５８ａが高インピーダンス入力経路５４ａと接続するとき、入力端子５０ａにおける入力インピーダンスは、高インピーダンスとなる。一方、低インピーダンス入力経路５６ａは、図示される構成においては、直列接続されるインピーダンス成分（抵抗成分）を有しない。この実施例において、低インピーダンス入力経路５６ａに、抵抗値Ｒの抵抗８２ａの一端が接続され、レベルシフト部６０に設けられた抵抗７２ａと抵抗８２ａとが、５０Ωの入力抵抗を実現する。抵抗８２ａの他端は、接地されている。したがって、入力切替部５２ａおよび出力切替部５８ａが低インピーダンス入力経路５６ａと接続するとき、入力端子５０ａにおける入力インピーダンスは、低インピーダンスとなる。入力切替部５２ａおよび出力切替部５８ａは、切替リレーであり、信号伝送経路を切り替える機能を有する。
【００４５】
レベルシフト部６０は、定インピーダンス回路８４ａ、８４ｂ、抵抗７２ｃ、７２ｄ、切替リレー７６および−Ｖoffset供給部７８を有する。定インピーダンス回路８４ａは、抵抗７２ａ、７２ｅ、およびオペアンプ７４ａを含み、所定のインピーダンスを有している。また、定インピーダンス回路８４ｂも同様に、抵抗７２ｂ、７２ｆ、およびオペアンプ７４ｂを含み、所定のインピーダンスを有している。抵抗７２ａ、７２ｂは、抵抗値ｒを有する。上述したように、本実施例においては、低インピーダンス入力経路５６ａに接続された抵抗８２ａ（抵抗値Ｒ）と抵抗７２ａ（抵抗値ｒ）は、５０Ωの入力抵抗（インピーダンス）を実現する。すなわち、ｒとＲは、
ｒ・Ｒ／（ｒ＋Ｒ）＝５０
の関係を満たす。したがって、低インピーダンス入力経路５６ａの抵抗値Ｒは、Ｒ＝ｒ・５０／（ｒ−５０）
に設定される。
【００４６】
入力切替部５２ａおよび出力切替部５８ａが、低インピーダンス入力経路５６ａ側の信号経路を選択することによって、５０Ωの低い入力インピーダンスを実現することができる。ｒ=５０、Ｒ=∞であってもよい。抵抗７２ａの抵抗値ｒが固定である場合、抵抗８２ａの抵抗値Ｒを可変とすることによって、信号経路の入力インピーダンスを任意に変更することが可能となる。このとき、信号経路の入力インピーダンスは５０Ωに限られず、所望の値に設定することができる。
【００４７】
レベルシフト部６０は、信号入力回路７０ａおよび７０ｂから供給されるアナログ信号２２ａおよび２２ｂの少なくとも一方から、所定の電圧分を除去する機能を有する。除去される電圧は、差動信号のコモン電圧や、シングルエンド信号における観測波形中心電圧などがある。以下に、これらの電圧を総称して、オフセット電圧Ｖoffsetと呼ぶ。
【００４８】
アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるとき、レベルシフト部６０は、アナログ信号２２ａおよび２２ｂの双方から、差動信号のコモン電圧を除去することができる。このとき、−Ｖoffset供給部７８において、Ｖoffsetが差動出力のＤＣコモン電圧に設定され、切替リレー７６が、−Ｖoffset供給部７８側に切り替えられる。
【００４９】
また、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるとき、レベルシフト部６０は、アナログ信号２２ａのみから、観測波形が０Ｖを中心に動作するように、観測波形中心電圧を除去することができる。このとき、−Ｖoffset供給部７８において、Ｖoffsetが観測波形中心電圧に設定される。また、グランド信号のレベルをシフトする必要がないので、切替リレー７６が、アース側に切り替えられる。
【００５０】
オペアンプ７４ａおよび７４ｂは、レベルシフトされたシフト電圧信号２６ａおよび２６ｂを出力する。前述したように、アナログ信号２２ｂがグランド信号であるとき、シフト電圧信号２６ｂは、レベルシフトされていなくてもよい。シフト電圧信号２６ａおよび２６ｂは、後段の増幅器６２に入力される。本実施例では、増幅器６２は、図２において示された差動増幅器１６であってよい。増幅器６２は、シフト電圧信号２６ａおよび２６ｂの差分を増幅した増幅信号６４を出力する。さらに、ゲインアンプ２０は、増幅信号６４の振幅レンジを切り替えることができる。
【００５１】
図７（ａ）は、アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるときの、アナログ信号２２ａおよび２２ｂの信号波形を示す。図示されるように、差動信号２２ａおよび２２ｂの双方に、ＤＣコモン電圧であるオフセット電圧Ｖoffsetが加えられている。
【００５２】
図７（ｂ）は、図７（ａ）に示されるアナログ信号２２ａおよび２２ｂから、所定の電圧Ｖoffset（コモン電圧）が除去され、増幅器６２から出力された増幅信号６４の信号波形を示す。この例において、増幅信号６４の増幅率は１である。オフセット電圧Ｖoffsetを取り除いた結果、増幅信号６４が、０Ｖを中心とした信号波形を有するようになった。
【００５３】
図７（ｃ）は、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるときの、アナログ信号２２ａおよび２２ｂの信号波形を示す。アナログ信号２２ａに、所定のオフセット電圧Ｖoffsetが加えられている。アナログ信号２２ｂは、０Ｖに固定されている。
【００５４】
図７（ｄ）は、図７（ｃ）に示されるアナログ信号２２ａから、所定の電圧Ｖoffset（観測波形中心電圧）が除去され、増幅器６４から出力された増幅信号６４の信号波形を示す。オフセット電圧Ｖoffsetを取り除いた結果、増幅信号６４が、０Ｖを中心とした信号波形を有するようになった。
【００５５】
図８は、図６に示された信号入力回路７０ａの変形実施例を示す。この信号入力回路７０ａは、図６に示された信号入力回路７０ａと異なり、入力切替部５２ａを有しない。高インピーダンス入力経路５４ａは、入力バッファ回路８０ａを含む。この変形実施例における出力切替部５８ａが、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａを選択的に切り替えることにより、図６に示された信号入力回路７０ａと同様の機能を実現することが可能となる。出力切替部５８ａが低インピーダンス入力経路５６ａ側に閉じる場合に、抵抗８２ａと抵抗７２ａとが、例えば５０Ωの低抵抗を形成することが好ましい。
【００５６】
図９は、本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の変形例を示す。アナログ信号処理回路１００は、信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、バッファ回路８０ａを含み、信号入力回路７０ｂは、バッファ回路８０ｂを含む。レベルシフト部６０は、−Ｖｐoffset供給部７８ａ、−Ｖｎoffset供給部７８ｂ、抵抗７２ｃ、７２ｄ、定インピーダンス回路８４ａ、８４ｂを有する。図９において図６における符号と同一の符号が付された構成は、図６における対応する構成と同一または同様の構成を有する。図９に示された変形例において、以下に、図６に示されたアナログ信号処理回路１００と異なる点について説明する。
【００５７】
信号入力回路７０ａにおけるバッファ回路８０ａは、正および負の電源電圧により駆動される。信号入力回路７０ｂにおけるバッファ回路８０ｂも、同様に、正および負の電源電圧により駆動される。例えば、通常の状態において、正の電源電圧は、＋５Ｖであり、負の電源電圧は、−５Ｖである。
【００５８】
この変形例においては、アナログ信号２２ａおよび２２ｂを０Ｖ中心の信号波形とするために、−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂがそれぞれ設けられる。図６に示される実施例においては、アナログ信号２２ａおよび２２ｂの電圧をシフトさせるために、１つの−Ｖoffset供給部７８が設けられていた。これに対して、図９に示される変形例においては、アナログ信号２２ａおよび２２ｂのそれぞれに対して、−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂを独立して設けたことを一つの特徴としている。−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂを独立して設けることにより、アナログ信号２２ａおよびアナログ信号２２ｂのそれぞれのオフセット電圧を、独立して取り除くことも可能となる。
【００５９】
更に、図９に示されたアナログ信号処理回路１００においては、バッファ回路８０ａおよび８０ｂの電源電圧を調整することも一つの特徴としている。具体的には、バッファ回路８０ａに供給される正の電源電圧ＶＰＰおよび負の電源電圧ＶＰＭは、以下のように調整される。
【００６０】
ＶＰＰ＝＋５Ｖ＋Ｖｐoffset
ＶＰＭ＝−５Ｖ＋Ｖｐoffset
同様に、バッファ回路８０ｂに供給される正の電源電圧ＶＮＰおよび負の電源電圧ＶＮＭは、以下のように調整される。
【００６１】
ＶＮＰ＝＋５Ｖ＋Ｖｎoffset
ＶＮＭ＝−５Ｖ＋Ｖｎoffset
以上のように、オフセット電圧（ＶｐoffsetおよびＶｎoffset）に連動して電源電圧を調整することによって、バッファ回路８０ａおよび８０ｂが、最適な動作電圧を中心に駆動されることが可能となる。
【００６２】
図１０は、図９に示されたアナログ信号処理回路１００に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、ＶＮＭ）およびオフセット電圧（Ｖｐoffset、Ｖｎoffset）を供給する電圧供給回路９０の一つの実施例を示す。電圧供給回路９０は、ＤＡＣ（ディジタル／アナログコンバータ）９２、保護回路１４４、ポジティブ差動信号用電源電圧供給部１４０ａ、ネガティブ差動信号用電源電圧供給部１４０ｂ、オフセット電圧供給部１４２、およびアース切替部１３０を備える。ＤＡＣ９２は、電圧のシフト量を指定するディジタルの電圧シフト信号を受け取り、アナログの電圧シフト信号を出力する。
【００６３】
オフセット電圧供給部１４２は、フィルタ１４６、アース切替部１２８および出力端子１３２、１３４を有する。フィルタ１４６は、抵抗１２０、１２４、オペアンプ１２２、キャパシタンス１２６を含み、アクティブフィルタを構成する。フィルタ１４６において、抵抗１２０がオペアンプ１２２の負入力に接続されている。オペアンプ１２２の正入力は、接地されている。オペアンプ１２２の出力は、並列接続した抵抗１２４およびキャパシタンス１２６により負帰還される。オペアンプ１２２の出力は、出力端子１３２と、アース切替部１２８の一つの入力端子に接続される。したがって、フィルタ１４６でフィルタ処理された電圧シフト信号が、出力端子１３２と、アース切替部１２８の一つの入力端子に供給される。アース切替部１２８は、オペアンプ１２２の出力またはアース電位のいずれか一方を、出力端子１３４に供給する。
【００６４】
この結果、出力端子１３２には、オフセット電圧Ｖｐoffsetが供給され、出力端子１３４には、オフセット電圧Ｖｎoffsetが供給される。Ｖｎoffsetは、Ｖｐoffsetと等しいか、又はアース電位である。図９を参照して、オフセット電圧Ｖｐoffsetは、出力端子１３２から−Ｖｐoffset供給部７８ａに供給され、オフセット電圧Ｖｎoffsetは、出力端子１３４から−Ｖｎoffset供給部７８ｂに供給される。
【００６５】
保護回路１４４は、抵抗９４とツェナーダイオード部９６を有する。ツェナーダイオード部９６は、互いに反対向きのツェナーダイオードにより構成され、一端がアースに接続される。
【００６６】
ポジティブ差動信号用電源電圧供給部１４０ａは、フィルタ１４８ａ、電圧フォロワ１０４ａ、ツェナーダイオード１０６ａ、１０８ａ、定電流回路１１０ａ、バッファ１５０ａ、１５２ａ、および出力端子１１２、１１４を有する。フィルタ１４８ａは、抵抗９８ａとキャパシタンス１０２ａを有し、パッシブフィルタを構成する。同様に、ネガティブ差動信号用電源電圧供給部１４０ｂは、フィルタ１４８ｂ、電圧フォロワ１０４ｂ、ツェナーダイオード１０６ｂ、１０８ｂ、定電流回路１１０ｂ、バッファ１５０ｂ、１５２ｂ、および出力端子１１６、１１８を有する。フィルタ１４８ｂは、抵抗９８ｂとキャパシタンス１０２ｂを有し、パッシブフィルタを構成する。
【００６７】
フィルタ１４８ａの出力は、電圧フォロワ１０４ａの正入力に接続される。また、ツェナーダイオード１０６ａおよび１０８ａは、同じ向きで直列接続され、電圧フォロワ１０４ａの出力が、ツェナーダイオード１０６ａおよび１０８ａを結ぶ伝送線路に接続される。定電流回路１１０ａが、ツェナーダイオード１０６ａに対して、逆方向の電流を供給する。ツェナーダイオード１０６ａおよび１０８ａの接続の両端には、バッファ１５０ａおよび１５２ａがそれぞれ接続される。バッファ１５０ａおよび１５２ａは、それぞれ出力端子１１２および１１４に、電源電圧ＶＰＰおよびＶＰＭを供給する。図９を参照して、ＶＰＰは、バッファ回路８０ａに正の電源電圧として供給され、ＶＰＭは、負の電源電圧として供給される。
【００６８】
ネガティブ差動信号用電源電圧供給部１４０ｂも、ポジティブ差動信号用電源電圧供給部１４０ａと同一または同様の機能および構成を有する。ネガティブ差動信号用電源電圧供給部１４０ｂの前段には、切替部１３０が設けられている。切替部１３０の一方の入力端子は、保護回路１４４を介してＤＡＣ９２に接続され、他方の入力端子は、グランドに接地されている。切替部１３０は、前述した切替部１２８と連動して動作する。すなわち、切替部１２８が接続をグランド入力端子側に切り替えるときには、切替部１３０も接続をグランド入力端子側に切り替え、切替部１２８が接続を他方の入力端子に切り替えるときには、切替部１３０も接続を他方の入力端子に切り替える。ポジティブ差動信号用電源電圧供給部１４０ａに関して説明したように、ネガティブ差動信号用電源電圧供給部１４０ｂにおいても、出力端子１１６および１１８に、電源電圧ＶＮＰおよびＶＮＭのそれぞれが供給される。図９を参照して、ＶＮＰは、バッファ回路８０ｂに正の電源電圧として供給され、ＶＮＰは、負の電源電圧として供給される。
【００６９】
図１１は、図１０に示された電圧供給回路９０の別の変形例を示す。この変形例においては、オフセット電圧Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭを生成する電圧生成回路と、オフセット電圧Ｖｎoffsetおよび電源電圧ＶＮＰ、ＶＮＭを生成する電圧生成回路とが、独立した構成を有している。この電圧供給回路９０は、ＤＡＣ９２ａ、９２ｂ、ポジティブ差動信号用電源電圧供給部１４０ａ、ネガティブ差動信号用電源電圧供給部１４０ｂ、保護回路１４４ａ、１４４ｂ、およびフィルタ１４６ａ、１４６ｂを備える。ポジティブ差動信号用電源電圧供給部１４０は、フィルタ１４８ａ、電圧フォロワ１０４ａ、ツェナーダイオード１０６ａ、１０８ａ、定電流回路１１０ａ、バッファ１５０ａ、１５２ａ、および出力端子１１２、１１４を有する。同様に、ネガティブ差動信号用電源電圧供給部１４０ｂは、フィルタ１４８ｂ、電圧フォロワ１０４ｂ、ツェナーダイオード１０６ｂ、１０８ｂ、定電流回路１１０ｂ、バッファ１５０ｂ、１５２ｂ、および出力端子１１６、１１８を有する。図１１において、図１０で付された符号と同一または同様の符号が付された構成は、図１０において対応する構成と同一または同様の構成である。
【００７０】
ＤＡＣ９２ａは、ポジティブ差動信号用のディジタルの電圧シフト信号を受け取り、アナログのポジティブ電圧シフト信号を出力する。一方、ＤＡＣ９２ｂは、ネガティブ差動信号用のディジタルの電圧シフト信号を受け取り、アナログのネガティブ電圧シフト信号を出力する。このように、電圧供給部９０には、ポジティブ差動信号用およびネガティブ差動信号用の電圧シフト信号が独立して供給され、その結果、オフセット電圧Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭと、オフセット電圧Ｖｎoffsetおよび電源電圧ＶＮＰ、ＶＮＭとが独立して生成されることが可能となる。独立して生成されたＶｐoffset、ＶＰＰ、ＶＰＭと、Ｖｎoffset、ＶＮＰ、ＶＮＭは、それぞれ独立して、図９に示されたアナログ信号処理回路１００に供給される。
【００７１】
以下に、これまで説明してきたアナログ信号処理回路１００を応用した発明について説明する。
【００７２】
図１２は、被試験デバイス２１０を試験する半導体デバイス試験装置２００のブロック図を示す。半導体デバイス試験装置２００は、試験信号発生器２０２、信号入出力部２０４、波形ディジタイザ２０６、および測定部２０８を備える。試験中、被試験デバイス２１０は、信号入出力部２０４に電気的に接続される。被試験デバイス２１０がＩＣパッケージに実装されている場合、信号入出力部２０４は、デバイスのピンと電気的に接続する。この実施例において、被試験デバイス２１０は、アナログ回路であってよい。
【００７３】
試験信号発生器２０２は、被試験デバイス２１０に入力する試験信号を生成する。試験信号発生器２０２は、試験項目に応じて、任意の試験信号を生成することができる。信号入出力部２０４は、試験信号を受け取り、試験信号を被試験デバイス２１０に供給する。被試験デバイス２１０は、試験信号に基づいて、出力結果となるアナログ信号を出力する。出力されたアナログ信号は、信号入出力部２０４を介して、波形ディジタイザ２０６に供給される。波形ディジタイザ２０６は、アナログ信号をディジタル信号に変換し、測定部２０８に出力する。測定部２０８は、ディジタル信号に基づいて、被試験デバイス２１０の良否を測定する。具体的には、測定部２０８は、正常なデバイスの応答として期待される期待値と、波形ディジタイザ２０６から供給されるディジタル信号とを比較することにより、被試験デバイス２１０の良否を判定することができる。
図１２においては、被試験デバイス２１０に、試験信号発生器２０２で生成された試験信号が入力されているが、被試験デバイス２１０には、必ずしも試験信号が入力されなくてもよい。被試験デバイス２１０に試験信号が入力されるか否かは、被試験デバイス２１０の種類に依存する。例えば、被試験デバイス２１０が発振器を有するアナログ素子である場合、被試験デバイス２１０は、試験開始時にセットアップされ、その後、アナログ信号を出力することができる。
【００７４】
図１３は、図１２に示された半導体デバイス試験装置２００が有する波形ディジタイザ２０６の一実施例を示す。波形ディジタイザ２０６は、ＡＤ（アナログ／ディジタル）変換装置２２０、波形メモリ２２８およびクロック発生器２２６を備える。ＡＤ変換装置２２０は、アナログ信号処理回路１００、アンチエイリアジングローパスフィルタ２２２およびＡＤコンバータ２２４を有する。アンチエイリアジングローパスフィルタ２２２は、解析アナログ信号の帯域をナイキスト周波数以内に制限するために設けられるＡＤコンバータ前置フィルタである。この実施例においては、アナログ信号処理回路１００に差動信号であるアナログ信号（２２ａ、２２ｂ）が入力されているが、別の実施例においては、アナログ信号は、差動信号でなくてもよい。
【００７５】
アナログ信号処理回路１００は、図４から１１に関連して説明したアナログ信号処理回路１００に相当し、アナログ信号処理回路１００に関する詳細な説明については省略する。アナログ信号処理回路１００は、差動信号を構成する２つのアナログ信号２２ａおよび２２ｂの電圧差に基づいて、その電圧差に関連するアナログの電圧信号を出力する。電圧信号は、アンチエイリアジングローパスフィルタ２２２に入力される。アンチエイリアジングローパスフィルタ２２２は、電圧信号の帯域をナイキスト周波数以内に制限する。帯域を制限された電圧信号は、ＡＤコンバータ２２４に供給される。ＡＤコンバータ２２４は、電圧信号をディジタル信号に変換する。このようにして、ＡＤ変換装置２２０は、アナログ信号（２２ａ、２２ｂ）をディジタル信号に変換することができる。
【００７６】
クロック発生器２２６が、ＡＤコンバータ２２４および波形メモリ２２８の動作を制御する。ＡＤコンバータ２２４は、クロック発生器２２６から供給されるクロックに同期して、アナログ信号のサンプリングを行い、また、波形メモリ２２８は、クロックに同期して、変換されたディジタル信号（データ）を格納する。図１２に示された半導体デバイス試験装置２００において、格納されたディジタルデータは、後段の測定部２０８に読み出される。
【００７７】
図１４は、対象物の電気に関する量を表示または測定するオシロスコープ２４０を示す。オシロスコープ２４０は、オシロスコープ本体２４２、接触端子２４４ａ、２４４ｂおよび伝送路２４６を備える。オシロスコープ２４２は、信号入力回路７０、処理部２５０および表示部２５２を有する。本実施例において、接触端子（２４４ａ、２４４ｂ）は２つ設けられているが、他の実施例においては、接触端子は、１つまたは３つ以上設けられてもよい。また、接触端子（２４４ａ、２４４ｂ）は、定インピーダンスの導体により形成されるのが好ましい。
【００７８】
本実施例において、例えば、接触端子２４４ａが対象物の測定点に接触し、接触端子２４４ｂが接地される。伝送路２４６は、接触端子２４４ａおよび２４４ｂに入力される電気信号を、オシロスコープ本体２４２に伝送する。このとき、伝送路２４６は、同軸ケーブルであるのが好ましい。
【００７９】
電気信号は、差動で信号入力回路７０に入力される。信号入力回路７０は、図４から１１に関連して説明した信号入力回路７０に相当し、信号入力回路７０に関する詳細な説明については省略する。この実施例においては、信号入力回路７０は、２つの信号入力回路７０ａおよび７０ｂを含む。
【００８０】
信号入力回路７０の出力は、処理部２５０に供給される。処理部２５０は、入力部に、図６に示された定インピーダンス回路８４ａおよび８４ｂを有するレベルシフト部６０を有するのが好ましい。処理部２５０は、信号入力回路７０から出力された電気信号を処理する。例えば、処理部２５０は、表示部２５２において電圧波形を表示するための処理を行う。表示部２５２は、処理部２５０から送られる信号に基づいて、電圧波形などを表示することができる。
【００８１】
以上、図１２〜１４に関連して、本発明によるアナログ信号処理回路１００を応用した実施例について説明したが、他の機器等にも応用することが可能である。本発明によるアナログ信号処理回路１００は、入力インピーダンスを好適に変更することを可能とすることを一つの特徴とし、各種信号伝送路の入力部に設けられることが可能である。
【００８２】
上記説明から明らかなように、本発明によれば、入力インピーダンスを可変とするアナログ信号処理回路１００を提供することができる。また、本発明によれば、そのようなアナログ信号処理回路１００を組み込んだＡＤ変換装置、オシロスコープなどの機器を提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【００８３】
【発明の効果】
本発明によると、入力インピーダンスを変更することが可能なアナログ信号処理回路を提供することができる、という効果を奏する。
【図面の簡単な説明】
【図１】従来の差動信号処理回路１０のブロック図を示す。
【図２】従来の差動信号処理回路１０の具体的な回路構成を示す。
【図３】従来の差動信号処理回路１０において行われていたインピーダンスの切り替えを説明するための図である。
【図４】本発明の第１の実施形態による、アナログ信号を処理するアナログ信号処理回路１００を示す。
【図５】本発明の第２の実施形態による、差動信号であるアナログ信号を処理するアナログ信号処理回路１００を示す。
【図６】本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の一例を示す。
【図７】（ａ）は、アナログ信号２２ａおよび２２ｂの信号波形を示し、（ｂ）は、（ａ）に示されるアナログ信号２２ａおよび２２ｂに基づいて出力された増幅信号６４の信号波形を示し、（ｃ）は、アナログ信号２２ａおよび２２ｂの信号波形を示し、（ｄ）は、（ｃ）に示されるアナログ信号２２ａに基づいて出力された増幅信号６４の信号波形を示す。
【図８】図６に示された信号入力回路７０ａの変形実施例を示す。
【図９】本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の変形例を示す。
【図１０】図９に示されたアナログ信号処理回路１００に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、ＶＮＭ）およびオフセット電圧（Ｖｐoffset、Ｖｎoffset）を供給する電圧供給回路９０の一つの実施例を示す。
【図１１】図１０に示された電圧供給回路９０の別の変形例を示す。
【図１２】被試験デバイス２１０を試験する半導体デバイス試験装置２００のブロック図を示す。
【図１３】図１２に示された半導体デバイス試験装置２００が有する波形ディジタイザ２０６の一実施例を示す。
【図１４】対象物の電気に関する量を表示または測定するオシロスコープ２４０を示す。
【符号の説明】
１０・・・差動信号処理回路、１２・・・終端抵抗切替部、１４・・・入力バッファ回路、１６・・・差動増幅器、１８・・・レベルシフト部、２０・・・ゲインアンプ、２２、２２ａ、２２ｂ・・・アナログ信号、２４・・・電圧信号、２６、２６ａ、２６ｂ・・・シフト電圧信号、２８ａ、２８ｂ・・・切替リレー、３０ａ、３０ｂ・・・終端抵抗、３２ａ、３２ｂ・・・バッファ、３４ａ、３４ｂ、３６ａ、３６ｂ・・・抵抗、３８、４０・・・オペアンプ、４８ａ・・・入力抵抗、５０、５０ａ、５０ｂ・・・入力端子、５２、５２ａ、５２ｂ・・・入力切替部、５４、５４ａ、５４ｂ・・・高インピーダンス入力経路、５６、５６ａ、５６ｂ・・・低インピーダンス入力経路、５８、５８ａ、５８ｂ・・・出力切替部、６０・・・レベルシフト部、６２・・・増幅器、６４・・・増幅信号、７０、７０ａ、７０ｂ・・・信号入力回路、７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、７２ｆ・・・抵抗、７４ａ、７４ｂ・・・オペアンプ、７６・・・切替リレー、７８・・・−Ｖoffset供給部、７８ａ・・・Ｖｐoffset供給部、７８ｂ・・・Ｖｎoffset供給部、８０ａ、８０ｂ・・・バッファ回路、８２ａ、８２ｂ・・・抵抗、８４ａ、８４ｂ・・・定インピーダンス回路、９０・・・電圧供給回路、９２・・・ＤＡＣ（ディジタル／アナログコンバータ）、９４・・・抵抗、９６・・・ツェナーダイオード部、９８ａ、９８ｂ・・・抵抗、１００・・・アナログ信号処理回路、１０２ａ、１０２ｂ・・・キャパシタンス、１０４ａ、１０４ｂ・・・電圧フォロワ、１０６ａ、１０６ｂ、１０８ａ、１０８ｂ・・・ツェナーダイオード、１１０ａ、１１０ｂ・・・定電流回路、１１２、１１４、１１６、１１８・・・出力端子、１２０、１２４・・・抵抗、１２２・・・オペアンプ、１２６・・・キャパシタンス、１２８・・・アース切替部、１３０・・・アース切替部、１３２、１３４・・・出力端子、１４０ａ・・・ポジティブ差動信号用電源電圧供給部、１４０ｂ・・・ネガティブ差動信号用電源電圧供給部、１４２・・・オフセット電圧供給部、１４４、１４４ａ、１４４ｂ・・・保護回路、１４６、１４６ａ、１４６ｂ・・・フィルタ、１４８ａ、１４８ｂ・・・フィルタ、１５０ａ、１５０ｂ、１５２ａ、１５２ｂ・・・バッファ、２００・・・半導体デバイス試験装置、２０２・・・試験信号発生器、２０４・・・信号入出力部、２０６・・・波形ディジタイザ、２０８・・・測定部、２１０・・・被試験デバイス、２２０・・・ＡＤ（アナログ／ディジタル）変換装置、２２２・・・アンチエイリアジングローパスフィルタ、２２４・・・ＡＤコンバータ、２２６・・・クロック発生器、２２８・・・波形メモリ、２４０・・・オシロスコープ、２４２・・・オシロスコープ本体、２４４ａ、２４４ｂ・・・接触端子、２４６・・・伝送路、２５０・・・処理部、２５２・・・表示部
【発明の属する技術分野】
本発明は、アナログ信号を処理するアナログ信号処理回路に関し、特に、入力インピーダンスの切り替えが可能なアナログ信号処理回路に関する。
【０００２】
【従来の技術】
図１は、従来の差動信号処理回路１０のブロック図を示す。差動信号処理回路１０は、終端抵抗切替部１２、入力バッファ回路１４、差動増幅器１６、レベルシフト部１８およびゲインアンプ２０を備える。終端抵抗切替部１２が、アナログ信号２２（２２ａおよび２２ｂ）を差動で受け取る。終端抵抗切替部１２は、伝送されるアナログ信号２２に応じて、入力インピーダンスを切り替え、インピーダンスを整合する。入力バッファ回路１４は、終端抵抗切替部１２から出力されるアナログ信号２２を受け取り、差動増幅器１６に出力する。差動増幅器１６は、アナログ信号２２ａと２２ｂの差分に比例した電圧信号２４を、レベルシフト部１８に出力する。レベルシフト部１８は、電圧信号２４から所定のオフセット分を取り除いたシフト電圧信号２６を、ゲインアンプ２０に出力する。ゲインアンプ２０は、シフト電圧信号２６の振幅レンジを切り替えて、後段の回路（図示せず）に出力する。
【０００３】
図２は、従来の差動信号処理回路１０の具体的な回路構成を示す。図１と同様に、差動信号処理回路１０は、終端抵抗切替部１２、入力バッファ回路１４、差動増幅器１６、レベルシフト部１８およびゲインアンプ２０を備える。
【０００４】
終端抵抗切替部１２は、切替リレー２８ａ、２８ｂ、および終端抵抗３０ａ、３０ｂを有する。終端抵抗３０ａおよび３０ｂは、低い入力インピーダンスを実現するために設けられ、例えば、共に５０Ωの抵抗値をとる。また、入力バッファ回路１４は、バッファ３２ａおよび３２ｂを有する。バッファ３２ａおよび３２ｂの入力抵抗は、終端抵抗３０ａおよび３０ｂに比して非常に大きく、例えば、それぞれ１ＭΩ程度の抵抗値をとる。差動増幅器１６は、抵抗ｒ（３４ａ、３４ｂ）、抵抗Ｒ（３６ａ、３６ｂ）およびオペアンプ３８を有する。このとき、差動増幅器１６の増幅率は、Ｒ／ｒである。レベルシフト部１８は、差動増幅器１６で増幅された電圧信号２４から、所定のＤＣオフセット分（ＤＣＶ）を取り除く加算回路である。レベルシフト部１８は、シフト電圧信号２６をゲインアンプ２０に出力し、ゲインアンプ２０は、シフト電圧信号２６を増幅して出力する。
【０００５】
上述したとおり、バッファ３２ａおよび３２ｂは、高インピーダンスを有する。従来の差動信号処理回路１０においては、切替リレー２８ａおよび２８ｂを開閉することによって、入力インピーダンスの切り替えを行っていた。
【０００６】
図３は、従来の差動信号処理回路１０における入力インピーダンスの切り替えを説明するための図である。バッファ３２ａは、およそ１ＭΩの入力抵抗を有４８ａを有している。切替リレー２８ａが開いているとき（すなわち、図示される状態のとき）、入力インピーダンスは、高インピーダンス（１ＭΩ）となる。一方、切替リレー２８ａが閉じているとき、抵抗３０ａと抵抗４８ａとが並列接続するので、入力インピーダンスは、低インピーダンス（約５０Ω）となる。このように、従来の差動信号処理回路１０においては、切替リレー２８ａおよび２８ｂにより、伝送路と低抵抗部（５０Ω）とを接続または非接続とすることによって、入力インピーダンスの調整（切り替え）を行っていた。
【０００７】
【発明が解決しようとする課題】
上述したとおり、従来の差動信号処理回路１０は、切替リレー２８ａおよび２８ｂを開閉することによって、入力インピーダンスの調整を行っていた。例えば、特性インピーダンスが高い場合には、切替リレー２８ａおよび２８ｂを開いて、入力インピーダンスを、１ＭΩの高インピーダンスとする。一方、特性インピーダンスが低いときには、切替リレー２８ａおよび２８ｂを閉じて、入力インピーダンスを約５０Ωの低インピーダンスとする。
さらに、デバイスの駆動能力に応じて、入力インピーダンスの調整を行うこともある。例えば、デバイスの出力駆動能力が強く、出力信号周波数が高いときには、後段の経路の入力インピーダンスを約５０Ωの低インピーダンスとする。特に、出力信号周波数が１０ＭＨｚを越えると、インピーダンスを整合させるために、後段の経路入力インピーダンスを低インピーダンスとする必要がある。一方、デバイスの出力駆動能力が弱く、出力信号周波数が低い場合には、後段の経路の入力インピーダンスを１ＭΩの高インピーダンスとする。デバイスの出力信号周波数が低ければ、インピーダンスを整合する必要性に乏しいので、出力駆動能力に関わらず、後段の経路入力インピーダンスを高インピーダンスとしてもよい。
このように、差動信号処理回路１０は、伝送される信号の種類に応じて、入力インピーダンスの調整を行っていた。
【０００８】
高入力インピーダンスを実現するには、ＦＥＴの入力バッファ３２ａ、３２ｂを使用するのが有効である。しかしながら、ＦＥＴの入力バッファ３２ａおよび３２ｂを通る信号は、ＦＥＴの入力−出力特性により、歪特性が劣化するという欠点がある。特に、例えば１０ＭＨｚを超えるような高周波信号が入力バッファ３２ａおよび３２ｂに入力されると、そのような高周波信号は、許容できない程度に歪んでしまうことがある。そのため、高周波までの低歪の性能を確保できるＦＥＴバッファを使用するのが好ましいが、そのようなＦＥＴバッファを形成するのは実際には困難であり、また費用もかかる。従来の差動信号処理回路１０においては、伝送信号が必ずＦＥＴ入力バッファ３２ａ、３２ｂに入力されるので、歪特性を劣化することなく高周波信号を伝送することが困難であった。
【０００９】
そこで本発明は、上記課題を解決することのできるアナログ信号処理回路を提供することを目的とする。また、本発明によるアナログ信号処理回路の原理を、波形ディジタイザ、オシロスコープ、および半導体デバイス試験装置などの機器に応用することも、本発明の目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、アナログ信号を処理するアナログ信号処理回路であって、前記アナログ信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部とを備えることを特徴とするアナログ信号処理回路を提供する。第１の形態によるアナログ信号処理回路では、高インピーダンス入力経路と低インピーダンス入力経路の２つの経路を設けることによって、入力インピーダンスの調整を可能としたことを特徴とする。
【００１１】
第１の形態の一つの態様において、前記アナログ信号が差動信号である場合に、アナログ信号処理回路が、前記差動信号を構成する２つの信号が入力される２つの前記入力端子と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路、前記低インピーダンス入力経路および前記出力切替部とを備える。高インピーダンス入力経路および低インピーダンス入力経路を差動信号を構成する２つの信号のそれぞれに設けることによって、差動信号においても、入力インピーダンスを調整することが可能となる。
【００１２】
第１の形態の別の態様において、アナログ信号処理回路が、前記入力端子に入力された前記アナログ信号を、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方に供給する入力切替部を備えてもよい。
【００１３】
第１の形態の更に別の態様において、前記高インピーダンス入力経路が、バッファ回路を含む。
【００１４】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記出力切替部に電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を更に備えてもよい。
【００１５】
第１の形態の更に別の態様において、前記低インピーダンス入力経路とアースとを接続する抵抗が設けられ、前記抵抗と、前記定インピーダンス回路における前記所定のインピーダンスとが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低いインピーダンスを構成してもよい。
【００１６】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記出力切替部が出力する信号の少なくとも一方から、所定の電圧分を除去するレベルシフト部を更に備えてもよい。
【００１７】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部が出力する双方の信号から、前記所定の電圧分を除去することができる。
【００１８】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部が出力する信号の一方のみから、前記所定の電圧分を除去することができる。
【００１９】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部に電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を含んでもよい。
【００２０】
第１の形態の更に別の態様において、前記バッファ回路の電源電圧が、前記アナログ信号のオフセット電圧に基づいて変動されてもよい。
【００２１】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記レベルシフト部の出力を増幅する増幅器を更に備えてもよい。
【００２２】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第２の形態は、差動信号として入力されるアナログ信号を、ディジタル信号に変換するＡＤ変換装置を提供する。このＡＤ変換装置は、前記差動信号を構成する２つの信号が入力される２つの入力端子と、前記入力端子のそれぞれに対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、前記出力切替部から出力される前記アナログ信号の電圧差に基づいて、電圧信号を出力する差動増幅器と、前記電圧信号をディジタル信号に変換するＡＤコンバータとを備えることを特徴とする。ＡＤ変換装置の入力部に、高インピーダンス入力経路および低インピーダンス入力経路の２つの信号経路を設けることによって、ＡＤ変換装置における入力インピーダンスの調整を行うことが可能となる。したがって、このＡＤ変換装置は、信頼性の高いＡ／Ｄ変換を行うことが可能となる。
【００２３】
第２の形態の一つの態様において、ＡＤ変換装置が、前記出力切替部のそれぞれに電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を更に備えてもよい。
【００２４】
第２の形態の別の態様において、前記インピーダンス入力経路とアースとを接続する抵抗が更に設けられ、前記抵抗と、前記定インピーダンス回路における前記所定のインピーダンスとが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低いインピーダンスを構成することが好ましい。
【００２５】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第３の形態は、前記被試験デバイスから出力されるアナログ信号をディジタル信号に変換する波形ディジタイザと、前記ディジタル信号に基づいて、前記被試験デバイスの良否を測定する測定部とを備えた、被試験デバイスを試験する半導体デバイス試験装置を提供する。この半導体デバイス試験装置において、前記波形ディジタイザが、前記アナログ信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、前記出力切替部から出力される前記アナログ信号を、前記ディジタル信号に変換するＡＤコンバータとを有することを特徴とする。第３の形態の半導体デバイス試験装置において、波形ディジタイザの入力部でインピーダンスを整合することが可能となるので、信頼性の高いアナログデバイスの試験が実現可能となる。
【００２６】
第３の形態の一つの態様において、前記波形ディジタイザが、差動信号である前記アナログ信号を構成する２つの信号が入力される２つの前記入力端子と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路、前記低インピーダンス入力経路および前記出力切替部と、前記出力切替部から出力される前記アナログ信号の電圧差に基づいて、電圧信号を出力する差動増幅器と、前記電圧信号を前記ディジタル信号に変換するＡＤコンバータとを有する。この波形ディジタイザは、差動で入力されるアナログ信号を、高い信頼性でディジタル信号に変換することができる。
【００２７】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第４の形態は、少なくとも１つの接触端子と、前記接触端子に入力される電気信号を伝送する伝送路と、前記伝送路により伝送される前記電気信号が入力される信号入力回路と、前記信号入力回路に入力された前記電気信号を処理する処理部
とを備えるオシロスコープを提供する。このオシロスコープにおいて、前記信号入力回路が、前記電気信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った前記電気信号を、前記処理部に出力する出力切替部とを備えることを特徴とする。第１の形態によるアナログ信号処理回路を利用することによって、本発明の第４の形態におけるオシロスコープは、インピーダンスを整合することのできる入力部を有することが可能となる。
【００２８】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２９】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３０】
図４は、本発明の第１の実施形態による、アナログ信号を処理するアナログ信号処理回路１００を示す。アナログ信号処理回路１００は、信号入力回路７０、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０は、入力端子５０、入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６、および出力切替部５８を有する。入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６および出力切替部５８は、入力端子５０に対して設けられている。高インピーダンス入力経路５４は、所定の高いインピーダンスを有する。一方、低インピーダンス入力経路５６は、高インピーダンス入力経路５４よりも低い入力インピーダンスを実現する。高インピーダンス入力経路５４と低インピーダンス入力経路５６とは、互いに並列に設けられる。
【００３１】
入力端子５０に、アナログ信号２２が入力される。入力切替部５２は、入力端子５０に入力されたアナログ信号２２を、高インピーダンス入力経路５４または低インピーダンス入力経路５６のいずれか一方に供給する。例えば、アナログ信号２２を出力するデバイスの駆動能力が弱く、アナログ信号２２が低周波信号である場合、入力切替部５２は、アナログ信号２２を高インピーダンス入力経路５４に供給するのが好ましい。一方、アナログ信号２２を出力するデバイスの駆動能力が強く、アナログ信号２２が高周波信号である場合、入力切替部５２は、アナログ信号２２を低インピーダンス入力経路５６に供給するのが好ましい。
【００３２】
出力切替部５８は、高インピーダンス入力経路５４または低インピーダンス入力経路５６のいずれか一方を通ったアナログ信号２２を出力する。入力切替部５２および出力切替部５８は、協働して、信号経路を選択的に切り替えることができる。すなわち、入力切替部５２がアナログ信号２２を高インピーダンス入力経路５４に供給すると、出力切替部５８は、高インピーダンス入力経路５４を通ったアナログ信号２２を出力する。一方、入力切替部５２がアナログ信号２２を低インピーダンス入力経路５６に供給すると、出力切替部５８は、低インピーダンス入力経路５６を通ったアナログ信号２２を出力する。ここで、低インピーダンス入力経路５６の抵抗成分と、レベルシフト部６０における抵抗成分とが、高インピーダンス入力経路５４の入力インピーダンスよりも低い入力インピーダンスを実現してもよい。
【００３３】
出力切替部５８から出力されたアナログ信号２２は、レベルシフト部６０に供給される。レベルシフト部６０は、アナログ信号２２から、所定の電圧分を除去することができる。例えば、レベルシフト部６０は、差動出力信号のＤＣコモンモード電圧や、出力信号のＤＣオフセット電圧を、アナログ信号２２から除去することができる。このようにして、レベルシフト部６０は、アナログ信号２２から所定のレベルだけシフトしたシフト電圧信号２６を増幅器６２に出力する。増幅器６２は、シフト電圧信号２６を増幅する。さらに、ゲインアンプ２０は、増幅器６２から出力される信号の振幅レンジを切り替えることができる。
【００３４】
以上のように、第１の実施形態によるアナログ信号処理回路１００は、アナログ信号２２の種類に応じて、信号経路を選択的に切り替えるので、インピーダンス整合をとることが可能となる。
【００３５】
図５は、本発明の第２の実施形態による、差動信号であるアナログ信号を処理するアナログ信号処理回路１００を示す。アナログ信号処理回路１００は、２つの信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、入力端子５０ａ、入力切替部５２ａ、高インピーダンス入力経路５４ａ、低インピーダンス入力経路５６ａ、および出力切替部５８ａを有する。同様に、信号入力回路７０ｂは、入力端子５０ｂ、入力切替部５２ｂ、高インピーダンス入力経路５４ｂ、低インピーダンス入力経路５６ｂ、および出力切替部５８ｂを有する。入力切替部５２ａ、５２ｂ、高インピーダンス入力経路５４ａ、５４ｂ、低インピーダンス入力経路５６ａ、５６ｂおよび出力切替部５８ａ、５８ｂは、図４に示された入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６および出力切替部５８と同一または同様の構成および機能を有する。
【００３６】
入力端子５０ａおよび５０ｂに、差動信号を構成する２つのアナログ信号２２ａおよび２２ｂがそれぞれ入力される。信号入力回路７０ａおよび７０ｂは同様の構成を有するので、以下に、両者を代表して、信号入力回路７０ａの動作について説明する。
【００３７】
入力切替部５２ａは、入力端子５０に入力されたアナログ信号２２ａを、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａのいずれか一方に供給する。例えば、アナログ信号２２ａを出力するデバイスの駆動能力が弱く、アナログ信号２２ａが低周波信号である場合、入力切替部５２ａは、アナログ信号２２ａを高インピーダンス入力経路５４ａに供給するのが好ましい。一方、アナログ信号２２ａを出力するデバイスの駆動能力が強く、アナログ信号２２ａが高周波信号である場合、入力切替部５２ａは、アナログ信号２２ａを低インピーダンス入力経路５６ａに供給するのが好ましい。
【００３８】
出力切替部５８ａは、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａのいずれか一方を通ったアナログ信号２２ａを出力する。入力切替部５２ａおよび出力切替部５８ａは、協働して、信号経路を選択的に切り替えることができる。すなわち、入力切替部５２ａがアナログ信号２２ａを高インピーダンス入力経路５４ａに供給すると、出力切替部５８ａは、高インピーダンス入力経路５４ａを通ったアナログ信号２２ａを出力する。一方、入力切替部５２ａがアナログ信号２２ａを低インピーダンス入力経路５６ａに供給すると、出力切替部５８ａは、低インピーダンス入力経路５６ａを通ったアナログ信号２２ａを出力する。ここで、低インピーダンス入力経路５６ａの抵抗成分と、レベルシフト部６０における抵抗成分とが、高インピーダンス入力経路５４ａの入力インピーダンスよりも低い入力インピーダンスを実現してもよい。
【００３９】
同様に、信号入力回路７０ｂにおいても、出力切替部５８ｂが、高インピーダンス入力経路５４ｂまたは低インピーダンス入力経路５６ｂのいずれか一方を通ったアナログ信号２２ｂを出力する。信号入力回路７０ａおよび７０ｂにおいて選択される信号経路は、互いに同一であることが望ましい。
【００４０】
出力切替部５８ａから出力されたアナログ信号２２ａは、レベルシフト部６０に供給される。同様に、出力切替部５８ｂから出力されたアナログ信号２２ｂは、レベルシフト部６０に供給される。レベルシフト部６０は、アナログ信号２２ａおよび２２ｂのそれぞれから、所定の電圧分を除去することができる。例えば、レベルシフト部６０は、差動出力信号のＤＣコモンモード電圧や、出力信号のＤＣオフセット電圧を、アナログ信号２２から除去することができる。アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるとき、レベルシフト部６０は、アナログ信号２２ａおよび２２ｂから、差動信号のコモン電圧を取り除いてもよい。また、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるとき、レベルシフト部６０は、アナログ信号２２ａから、オフセット電圧を取り除いてもよい。レベルシフト部６０は、アナログ信号２２ａおよび２２ｂから、所定のレベルをシフトしたシフト電圧信号２６ａおよび２６ｂを出力する。
【００４１】
増幅器６２は、レベルシフト部６０の出力を増幅する。第２の実施形態において、増幅器６２は、シフト電圧信号２６ａおよび２６ｂの差分を増幅して出力する差動増幅器である。ゲインアンプ２０は、増幅器６２から出力される信号の振幅レンジを切り替えることができる。
【００４２】
以上のように、第２の実施形態によるアナログ信号処理回路１００は、差動信号であるアナログ信号２２の種類に応じて、信号経路を選択的に切り替えるので、インピーダンス整合をとることが可能となる。
【００４３】
図６は、本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路の一構成例を示す。アナログ信号処理回路１００は、２つの信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、入力端子５０ａ、入力切替部５２ａ、高インピーダンス入力経路５４ａ、低インピーダンス入力経路５６ａ、出力切替部５８ａおよび抵抗８２ａを有する。同様に、信号入力回路７０ｂは、入力端子５０ｂ、入力切替部５２ｂ、高インピーダンス入力経路５４ｂ、低インピーダンス入力経路５６ｂ、出力切替部５８ｂおよび抵抗８２ｂを有する。信号入力回路７０ａおよび７０ｂは同様の構成を有しているので、以下において、両者を代表して、信号入力回路７０ａの構成および動作について説明する。
【００４４】
高インピーダンス入力経路５４ａは、バッファ回路８０ａを含み、このバッファ回路８０ａは、約１ＭΩの入力抵抗を有している。入力切替部５２ａおよび出力切替部５８ａが高インピーダンス入力経路５４ａと接続するとき、入力端子５０ａにおける入力インピーダンスは、高インピーダンスとなる。一方、低インピーダンス入力経路５６ａは、図示される構成においては、直列接続されるインピーダンス成分（抵抗成分）を有しない。この実施例において、低インピーダンス入力経路５６ａに、抵抗値Ｒの抵抗８２ａの一端が接続され、レベルシフト部６０に設けられた抵抗７２ａと抵抗８２ａとが、５０Ωの入力抵抗を実現する。抵抗８２ａの他端は、接地されている。したがって、入力切替部５２ａおよび出力切替部５８ａが低インピーダンス入力経路５６ａと接続するとき、入力端子５０ａにおける入力インピーダンスは、低インピーダンスとなる。入力切替部５２ａおよび出力切替部５８ａは、切替リレーであり、信号伝送経路を切り替える機能を有する。
【００４５】
レベルシフト部６０は、定インピーダンス回路８４ａ、８４ｂ、抵抗７２ｃ、７２ｄ、切替リレー７６および−Ｖoffset供給部７８を有する。定インピーダンス回路８４ａは、抵抗７２ａ、７２ｅ、およびオペアンプ７４ａを含み、所定のインピーダンスを有している。また、定インピーダンス回路８４ｂも同様に、抵抗７２ｂ、７２ｆ、およびオペアンプ７４ｂを含み、所定のインピーダンスを有している。抵抗７２ａ、７２ｂは、抵抗値ｒを有する。上述したように、本実施例においては、低インピーダンス入力経路５６ａに接続された抵抗８２ａ（抵抗値Ｒ）と抵抗７２ａ（抵抗値ｒ）は、５０Ωの入力抵抗（インピーダンス）を実現する。すなわち、ｒとＲは、
ｒ・Ｒ／（ｒ＋Ｒ）＝５０
の関係を満たす。したがって、低インピーダンス入力経路５６ａの抵抗値Ｒは、Ｒ＝ｒ・５０／（ｒ−５０）
に設定される。
【００４６】
入力切替部５２ａおよび出力切替部５８ａが、低インピーダンス入力経路５６ａ側の信号経路を選択することによって、５０Ωの低い入力インピーダンスを実現することができる。ｒ=５０、Ｒ=∞であってもよい。抵抗７２ａの抵抗値ｒが固定である場合、抵抗８２ａの抵抗値Ｒを可変とすることによって、信号経路の入力インピーダンスを任意に変更することが可能となる。このとき、信号経路の入力インピーダンスは５０Ωに限られず、所望の値に設定することができる。
【００４７】
レベルシフト部６０は、信号入力回路７０ａおよび７０ｂから供給されるアナログ信号２２ａおよび２２ｂの少なくとも一方から、所定の電圧分を除去する機能を有する。除去される電圧は、差動信号のコモン電圧や、シングルエンド信号における観測波形中心電圧などがある。以下に、これらの電圧を総称して、オフセット電圧Ｖoffsetと呼ぶ。
【００４８】
アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるとき、レベルシフト部６０は、アナログ信号２２ａおよび２２ｂの双方から、差動信号のコモン電圧を除去することができる。このとき、−Ｖoffset供給部７８において、Ｖoffsetが差動出力のＤＣコモン電圧に設定され、切替リレー７６が、−Ｖoffset供給部７８側に切り替えられる。
【００４９】
また、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるとき、レベルシフト部６０は、アナログ信号２２ａのみから、観測波形が０Ｖを中心に動作するように、観測波形中心電圧を除去することができる。このとき、−Ｖoffset供給部７８において、Ｖoffsetが観測波形中心電圧に設定される。また、グランド信号のレベルをシフトする必要がないので、切替リレー７６が、アース側に切り替えられる。
【００５０】
オペアンプ７４ａおよび７４ｂは、レベルシフトされたシフト電圧信号２６ａおよび２６ｂを出力する。前述したように、アナログ信号２２ｂがグランド信号であるとき、シフト電圧信号２６ｂは、レベルシフトされていなくてもよい。シフト電圧信号２６ａおよび２６ｂは、後段の増幅器６２に入力される。本実施例では、増幅器６２は、図２において示された差動増幅器１６であってよい。増幅器６２は、シフト電圧信号２６ａおよび２６ｂの差分を増幅した増幅信号６４を出力する。さらに、ゲインアンプ２０は、増幅信号６４の振幅レンジを切り替えることができる。
【００５１】
図７（ａ）は、アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるときの、アナログ信号２２ａおよび２２ｂの信号波形を示す。図示されるように、差動信号２２ａおよび２２ｂの双方に、ＤＣコモン電圧であるオフセット電圧Ｖoffsetが加えられている。
【００５２】
図７（ｂ）は、図７（ａ）に示されるアナログ信号２２ａおよび２２ｂから、所定の電圧Ｖoffset（コモン電圧）が除去され、増幅器６２から出力された増幅信号６４の信号波形を示す。この例において、増幅信号６４の増幅率は１である。オフセット電圧Ｖoffsetを取り除いた結果、増幅信号６４が、０Ｖを中心とした信号波形を有するようになった。
【００５３】
図７（ｃ）は、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるときの、アナログ信号２２ａおよび２２ｂの信号波形を示す。アナログ信号２２ａに、所定のオフセット電圧Ｖoffsetが加えられている。アナログ信号２２ｂは、０Ｖに固定されている。
【００５４】
図７（ｄ）は、図７（ｃ）に示されるアナログ信号２２ａから、所定の電圧Ｖoffset（観測波形中心電圧）が除去され、増幅器６４から出力された増幅信号６４の信号波形を示す。オフセット電圧Ｖoffsetを取り除いた結果、増幅信号６４が、０Ｖを中心とした信号波形を有するようになった。
【００５５】
図８は、図６に示された信号入力回路７０ａの変形実施例を示す。この信号入力回路７０ａは、図６に示された信号入力回路７０ａと異なり、入力切替部５２ａを有しない。高インピーダンス入力経路５４ａは、入力バッファ回路８０ａを含む。この変形実施例における出力切替部５８ａが、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａを選択的に切り替えることにより、図６に示された信号入力回路７０ａと同様の機能を実現することが可能となる。出力切替部５８ａが低インピーダンス入力経路５６ａ側に閉じる場合に、抵抗８２ａと抵抗７２ａとが、例えば５０Ωの低抵抗を形成することが好ましい。
【００５６】
図９は、本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の変形例を示す。アナログ信号処理回路１００は、信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、バッファ回路８０ａを含み、信号入力回路７０ｂは、バッファ回路８０ｂを含む。レベルシフト部６０は、−Ｖｐoffset供給部７８ａ、−Ｖｎoffset供給部７８ｂ、抵抗７２ｃ、７２ｄ、定インピーダンス回路８４ａ、８４ｂを有する。図９において図６における符号と同一の符号が付された構成は、図６における対応する構成と同一または同様の構成を有する。図９に示された変形例において、以下に、図６に示されたアナログ信号処理回路１００と異なる点について説明する。
【００５７】
信号入力回路７０ａにおけるバッファ回路８０ａは、正および負の電源電圧により駆動される。信号入力回路７０ｂにおけるバッファ回路８０ｂも、同様に、正および負の電源電圧により駆動される。例えば、通常の状態において、正の電源電圧は、＋５Ｖであり、負の電源電圧は、−５Ｖである。
【００５８】
この変形例においては、アナログ信号２２ａおよび２２ｂを０Ｖ中心の信号波形とするために、−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂがそれぞれ設けられる。図６に示される実施例においては、アナログ信号２２ａおよび２２ｂの電圧をシフトさせるために、１つの−Ｖoffset供給部７８が設けられていた。これに対して、図９に示される変形例においては、アナログ信号２２ａおよび２２ｂのそれぞれに対して、−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂを独立して設けたことを一つの特徴としている。−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂを独立して設けることにより、アナログ信号２２ａおよびアナログ信号２２ｂのそれぞれのオフセット電圧を、独立して取り除くことも可能となる。
【００５９】
更に、図９に示されたアナログ信号処理回路１００においては、バッファ回路８０ａおよび８０ｂの電源電圧を調整することも一つの特徴としている。具体的には、バッファ回路８０ａに供給される正の電源電圧ＶＰＰおよび負の電源電圧ＶＰＭは、以下のように調整される。
【００６０】
ＶＰＰ＝＋５Ｖ＋Ｖｐoffset
ＶＰＭ＝−５Ｖ＋Ｖｐoffset
同様に、バッファ回路８０ｂに供給される正の電源電圧ＶＮＰおよび負の電源電圧ＶＮＭは、以下のように調整される。
【００６１】
ＶＮＰ＝＋５Ｖ＋Ｖｎoffset
ＶＮＭ＝−５Ｖ＋Ｖｎoffset
以上のように、オフセット電圧（ＶｐoffsetおよびＶｎoffset）に連動して電源電圧を調整することによって、バッファ回路８０ａおよび８０ｂが、最適な動作電圧を中心に駆動されることが可能となる。
【００６２】
図１０は、図９に示されたアナログ信号処理回路１００に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、ＶＮＭ）およびオフセット電圧（Ｖｐoffset、Ｖｎoffset）を供給する電圧供給回路９０の一つの実施例を示す。電圧供給回路９０は、ＤＡＣ（ディジタル／アナログコンバータ）９２、保護回路１４４、ポジティブ差動信号用電源電圧供給部１４０ａ、ネガティブ差動信号用電源電圧供給部１４０ｂ、オフセット電圧供給部１４２、およびアース切替部１３０を備える。ＤＡＣ９２は、電圧のシフト量を指定するディジタルの電圧シフト信号を受け取り、アナログの電圧シフト信号を出力する。
【００６３】
オフセット電圧供給部１４２は、フィルタ１４６、アース切替部１２８および出力端子１３２、１３４を有する。フィルタ１４６は、抵抗１２０、１２４、オペアンプ１２２、キャパシタンス１２６を含み、アクティブフィルタを構成する。フィルタ１４６において、抵抗１２０がオペアンプ１２２の負入力に接続されている。オペアンプ１２２の正入力は、接地されている。オペアンプ１２２の出力は、並列接続した抵抗１２４およびキャパシタンス１２６により負帰還される。オペアンプ１２２の出力は、出力端子１３２と、アース切替部１２８の一つの入力端子に接続される。したがって、フィルタ１４６でフィルタ処理された電圧シフト信号が、出力端子１３２と、アース切替部１２８の一つの入力端子に供給される。アース切替部１２８は、オペアンプ１２２の出力またはアース電位のいずれか一方を、出力端子１３４に供給する。
【００６４】
この結果、出力端子１３２には、オフセット電圧Ｖｐoffsetが供給され、出力端子１３４には、オフセット電圧Ｖｎoffsetが供給される。Ｖｎoffsetは、Ｖｐoffsetと等しいか、又はアース電位である。図９を参照して、オフセット電圧Ｖｐoffsetは、出力端子１３２から−Ｖｐoffset供給部７８ａに供給され、オフセット電圧Ｖｎoffsetは、出力端子１３４から−Ｖｎoffset供給部７８ｂに供給される。
【００６５】
保護回路１４４は、抵抗９４とツェナーダイオード部９６を有する。ツェナーダイオード部９６は、互いに反対向きのツェナーダイオードにより構成され、一端がアースに接続される。
【００６６】
ポジティブ差動信号用電源電圧供給部１４０ａは、フィルタ１４８ａ、電圧フォロワ１０４ａ、ツェナーダイオード１０６ａ、１０８ａ、定電流回路１１０ａ、バッファ１５０ａ、１５２ａ、および出力端子１１２、１１４を有する。フィルタ１４８ａは、抵抗９８ａとキャパシタンス１０２ａを有し、パッシブフィルタを構成する。同様に、ネガティブ差動信号用電源電圧供給部１４０ｂは、フィルタ１４８ｂ、電圧フォロワ１０４ｂ、ツェナーダイオード１０６ｂ、１０８ｂ、定電流回路１１０ｂ、バッファ１５０ｂ、１５２ｂ、および出力端子１１６、１１８を有する。フィルタ１４８ｂは、抵抗９８ｂとキャパシタンス１０２ｂを有し、パッシブフィルタを構成する。
【００６７】
フィルタ１４８ａの出力は、電圧フォロワ１０４ａの正入力に接続される。また、ツェナーダイオード１０６ａおよび１０８ａは、同じ向きで直列接続され、電圧フォロワ１０４ａの出力が、ツェナーダイオード１０６ａおよび１０８ａを結ぶ伝送線路に接続される。定電流回路１１０ａが、ツェナーダイオード１０６ａに対して、逆方向の電流を供給する。ツェナーダイオード１０６ａおよび１０８ａの接続の両端には、バッファ１５０ａおよび１５２ａがそれぞれ接続される。バッファ１５０ａおよび１５２ａは、それぞれ出力端子１１２および１１４に、電源電圧ＶＰＰおよびＶＰＭを供給する。図９を参照して、ＶＰＰは、バッファ回路８０ａに正の電源電圧として供給され、ＶＰＭは、負の電源電圧として供給される。
【００６８】
ネガティブ差動信号用電源電圧供給部１４０ｂも、ポジティブ差動信号用電源電圧供給部１４０ａと同一または同様の機能および構成を有する。ネガティブ差動信号用電源電圧供給部１４０ｂの前段には、切替部１３０が設けられている。切替部１３０の一方の入力端子は、保護回路１４４を介してＤＡＣ９２に接続され、他方の入力端子は、グランドに接地されている。切替部１３０は、前述した切替部１２８と連動して動作する。すなわち、切替部１２８が接続をグランド入力端子側に切り替えるときには、切替部１３０も接続をグランド入力端子側に切り替え、切替部１２８が接続を他方の入力端子に切り替えるときには、切替部１３０も接続を他方の入力端子に切り替える。ポジティブ差動信号用電源電圧供給部１４０ａに関して説明したように、ネガティブ差動信号用電源電圧供給部１４０ｂにおいても、出力端子１１６および１１８に、電源電圧ＶＮＰおよびＶＮＭのそれぞれが供給される。図９を参照して、ＶＮＰは、バッファ回路８０ｂに正の電源電圧として供給され、ＶＮＰは、負の電源電圧として供給される。
【００６９】
図１１は、図１０に示された電圧供給回路９０の別の変形例を示す。この変形例においては、オフセット電圧Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭを生成する電圧生成回路と、オフセット電圧Ｖｎoffsetおよび電源電圧ＶＮＰ、ＶＮＭを生成する電圧生成回路とが、独立した構成を有している。この電圧供給回路９０は、ＤＡＣ９２ａ、９２ｂ、ポジティブ差動信号用電源電圧供給部１４０ａ、ネガティブ差動信号用電源電圧供給部１４０ｂ、保護回路１４４ａ、１４４ｂ、およびフィルタ１４６ａ、１４６ｂを備える。ポジティブ差動信号用電源電圧供給部１４０は、フィルタ１４８ａ、電圧フォロワ１０４ａ、ツェナーダイオード１０６ａ、１０８ａ、定電流回路１１０ａ、バッファ１５０ａ、１５２ａ、および出力端子１１２、１１４を有する。同様に、ネガティブ差動信号用電源電圧供給部１４０ｂは、フィルタ１４８ｂ、電圧フォロワ１０４ｂ、ツェナーダイオード１０６ｂ、１０８ｂ、定電流回路１１０ｂ、バッファ１５０ｂ、１５２ｂ、および出力端子１１６、１１８を有する。図１１において、図１０で付された符号と同一または同様の符号が付された構成は、図１０において対応する構成と同一または同様の構成である。
【００７０】
ＤＡＣ９２ａは、ポジティブ差動信号用のディジタルの電圧シフト信号を受け取り、アナログのポジティブ電圧シフト信号を出力する。一方、ＤＡＣ９２ｂは、ネガティブ差動信号用のディジタルの電圧シフト信号を受け取り、アナログのネガティブ電圧シフト信号を出力する。このように、電圧供給部９０には、ポジティブ差動信号用およびネガティブ差動信号用の電圧シフト信号が独立して供給され、その結果、オフセット電圧Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭと、オフセット電圧Ｖｎoffsetおよび電源電圧ＶＮＰ、ＶＮＭとが独立して生成されることが可能となる。独立して生成されたＶｐoffset、ＶＰＰ、ＶＰＭと、Ｖｎoffset、ＶＮＰ、ＶＮＭは、それぞれ独立して、図９に示されたアナログ信号処理回路１００に供給される。
【００７１】
以下に、これまで説明してきたアナログ信号処理回路１００を応用した発明について説明する。
【００７２】
図１２は、被試験デバイス２１０を試験する半導体デバイス試験装置２００のブロック図を示す。半導体デバイス試験装置２００は、試験信号発生器２０２、信号入出力部２０４、波形ディジタイザ２０６、および測定部２０８を備える。試験中、被試験デバイス２１０は、信号入出力部２０４に電気的に接続される。被試験デバイス２１０がＩＣパッケージに実装されている場合、信号入出力部２０４は、デバイスのピンと電気的に接続する。この実施例において、被試験デバイス２１０は、アナログ回路であってよい。
【００７３】
試験信号発生器２０２は、被試験デバイス２１０に入力する試験信号を生成する。試験信号発生器２０２は、試験項目に応じて、任意の試験信号を生成することができる。信号入出力部２０４は、試験信号を受け取り、試験信号を被試験デバイス２１０に供給する。被試験デバイス２１０は、試験信号に基づいて、出力結果となるアナログ信号を出力する。出力されたアナログ信号は、信号入出力部２０４を介して、波形ディジタイザ２０６に供給される。波形ディジタイザ２０６は、アナログ信号をディジタル信号に変換し、測定部２０８に出力する。測定部２０８は、ディジタル信号に基づいて、被試験デバイス２１０の良否を測定する。具体的には、測定部２０８は、正常なデバイスの応答として期待される期待値と、波形ディジタイザ２０６から供給されるディジタル信号とを比較することにより、被試験デバイス２１０の良否を判定することができる。
図１２においては、被試験デバイス２１０に、試験信号発生器２０２で生成された試験信号が入力されているが、被試験デバイス２１０には、必ずしも試験信号が入力されなくてもよい。被試験デバイス２１０に試験信号が入力されるか否かは、被試験デバイス２１０の種類に依存する。例えば、被試験デバイス２１０が発振器を有するアナログ素子である場合、被試験デバイス２１０は、試験開始時にセットアップされ、その後、アナログ信号を出力することができる。
【００７４】
図１３は、図１２に示された半導体デバイス試験装置２００が有する波形ディジタイザ２０６の一実施例を示す。波形ディジタイザ２０６は、ＡＤ（アナログ／ディジタル）変換装置２２０、波形メモリ２２８およびクロック発生器２２６を備える。ＡＤ変換装置２２０は、アナログ信号処理回路１００、アンチエイリアジングローパスフィルタ２２２およびＡＤコンバータ２２４を有する。アンチエイリアジングローパスフィルタ２２２は、解析アナログ信号の帯域をナイキスト周波数以内に制限するために設けられるＡＤコンバータ前置フィルタである。この実施例においては、アナログ信号処理回路１００に差動信号であるアナログ信号（２２ａ、２２ｂ）が入力されているが、別の実施例においては、アナログ信号は、差動信号でなくてもよい。
【００７５】
アナログ信号処理回路１００は、図４から１１に関連して説明したアナログ信号処理回路１００に相当し、アナログ信号処理回路１００に関する詳細な説明については省略する。アナログ信号処理回路１００は、差動信号を構成する２つのアナログ信号２２ａおよび２２ｂの電圧差に基づいて、その電圧差に関連するアナログの電圧信号を出力する。電圧信号は、アンチエイリアジングローパスフィルタ２２２に入力される。アンチエイリアジングローパスフィルタ２２２は、電圧信号の帯域をナイキスト周波数以内に制限する。帯域を制限された電圧信号は、ＡＤコンバータ２２４に供給される。ＡＤコンバータ２２４は、電圧信号をディジタル信号に変換する。このようにして、ＡＤ変換装置２２０は、アナログ信号（２２ａ、２２ｂ）をディジタル信号に変換することができる。
【００７６】
クロック発生器２２６が、ＡＤコンバータ２２４および波形メモリ２２８の動作を制御する。ＡＤコンバータ２２４は、クロック発生器２２６から供給されるクロックに同期して、アナログ信号のサンプリングを行い、また、波形メモリ２２８は、クロックに同期して、変換されたディジタル信号（データ）を格納する。図１２に示された半導体デバイス試験装置２００において、格納されたディジタルデータは、後段の測定部２０８に読み出される。
【００７７】
図１４は、対象物の電気に関する量を表示または測定するオシロスコープ２４０を示す。オシロスコープ２４０は、オシロスコープ本体２４２、接触端子２４４ａ、２４４ｂおよび伝送路２４６を備える。オシロスコープ２４２は、信号入力回路７０、処理部２５０および表示部２５２を有する。本実施例において、接触端子（２４４ａ、２４４ｂ）は２つ設けられているが、他の実施例においては、接触端子は、１つまたは３つ以上設けられてもよい。また、接触端子（２４４ａ、２４４ｂ）は、定インピーダンスの導体により形成されるのが好ましい。
【００７８】
本実施例において、例えば、接触端子２４４ａが対象物の測定点に接触し、接触端子２４４ｂが接地される。伝送路２４６は、接触端子２４４ａおよび２４４ｂに入力される電気信号を、オシロスコープ本体２４２に伝送する。このとき、伝送路２４６は、同軸ケーブルであるのが好ましい。
【００７９】
電気信号は、差動で信号入力回路７０に入力される。信号入力回路７０は、図４から１１に関連して説明した信号入力回路７０に相当し、信号入力回路７０に関する詳細な説明については省略する。この実施例においては、信号入力回路７０は、２つの信号入力回路７０ａおよび７０ｂを含む。
【００８０】
信号入力回路７０の出力は、処理部２５０に供給される。処理部２５０は、入力部に、図６に示された定インピーダンス回路８４ａおよび８４ｂを有するレベルシフト部６０を有するのが好ましい。処理部２５０は、信号入力回路７０から出力された電気信号を処理する。例えば、処理部２５０は、表示部２５２において電圧波形を表示するための処理を行う。表示部２５２は、処理部２５０から送られる信号に基づいて、電圧波形などを表示することができる。
【００８１】
以上、図１２〜１４に関連して、本発明によるアナログ信号処理回路１００を応用した実施例について説明したが、他の機器等にも応用することが可能である。本発明によるアナログ信号処理回路１００は、入力インピーダンスを好適に変更することを可能とすることを一つの特徴とし、各種信号伝送路の入力部に設けられることが可能である。
【００８２】
上記説明から明らかなように、本発明によれば、入力インピーダンスを可変とするアナログ信号処理回路１００を提供することができる。また、本発明によれば、そのようなアナログ信号処理回路１００を組み込んだＡＤ変換装置、オシロスコープなどの機器を提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【００８３】
【発明の効果】
本発明によると、入力インピーダンスを変更することが可能なアナログ信号処理回路を提供することができる、という効果を奏する。
【図面の簡単な説明】
【図１】従来の差動信号処理回路１０のブロック図を示す。
【図２】従来の差動信号処理回路１０の具体的な回路構成を示す。
【図３】従来の差動信号処理回路１０において行われていたインピーダンスの切り替えを説明するための図である。
【図４】本発明の第１の実施形態による、アナログ信号を処理するアナログ信号処理回路１００を示す。
【図５】本発明の第２の実施形態による、差動信号であるアナログ信号を処理するアナログ信号処理回路１００を示す。
【図６】本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の一例を示す。
【図７】（ａ）は、アナログ信号２２ａおよび２２ｂの信号波形を示し、（ｂ）は、（ａ）に示されるアナログ信号２２ａおよび２２ｂに基づいて出力された増幅信号６４の信号波形を示し、（ｃ）は、アナログ信号２２ａおよび２２ｂの信号波形を示し、（ｄ）は、（ｃ）に示されるアナログ信号２２ａに基づいて出力された増幅信号６４の信号波形を示す。
【図８】図６に示された信号入力回路７０ａの変形実施例を示す。
【図９】本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の変形例を示す。
【図１０】図９に示されたアナログ信号処理回路１００に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、ＶＮＭ）およびオフセット電圧（Ｖｐoffset、Ｖｎoffset）を供給する電圧供給回路９０の一つの実施例を示す。
【図１１】図１０に示された電圧供給回路９０の別の変形例を示す。
【図１２】被試験デバイス２１０を試験する半導体デバイス試験装置２００のブロック図を示す。
【図１３】図１２に示された半導体デバイス試験装置２００が有する波形ディジタイザ２０６の一実施例を示す。
【図１４】対象物の電気に関する量を表示または測定するオシロスコープ２４０を示す。
【符号の説明】
１０・・・差動信号処理回路、１２・・・終端抵抗切替部、１４・・・入力バッファ回路、１６・・・差動増幅器、１８・・・レベルシフト部、２０・・・ゲインアンプ、２２、２２ａ、２２ｂ・・・アナログ信号、２４・・・電圧信号、２６、２６ａ、２６ｂ・・・シフト電圧信号、２８ａ、２８ｂ・・・切替リレー、３０ａ、３０ｂ・・・終端抵抗、３２ａ、３２ｂ・・・バッファ、３４ａ、３４ｂ、３６ａ、３６ｂ・・・抵抗、３８、４０・・・オペアンプ、４８ａ・・・入力抵抗、５０、５０ａ、５０ｂ・・・入力端子、５２、５２ａ、５２ｂ・・・入力切替部、５４、５４ａ、５４ｂ・・・高インピーダンス入力経路、５６、５６ａ、５６ｂ・・・低インピーダンス入力経路、５８、５８ａ、５８ｂ・・・出力切替部、６０・・・レベルシフト部、６２・・・増幅器、６４・・・増幅信号、７０、７０ａ、７０ｂ・・・信号入力回路、７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、７２ｆ・・・抵抗、７４ａ、７４ｂ・・・オペアンプ、７６・・・切替リレー、７８・・・−Ｖoffset供給部、７８ａ・・・Ｖｐoffset供給部、７８ｂ・・・Ｖｎoffset供給部、８０ａ、８０ｂ・・・バッファ回路、８２ａ、８２ｂ・・・抵抗、８４ａ、８４ｂ・・・定インピーダンス回路、９０・・・電圧供給回路、９２・・・ＤＡＣ（ディジタル／アナログコンバータ）、９４・・・抵抗、９６・・・ツェナーダイオード部、９８ａ、９８ｂ・・・抵抗、１００・・・アナログ信号処理回路、１０２ａ、１０２ｂ・・・キャパシタンス、１０４ａ、１０４ｂ・・・電圧フォロワ、１０６ａ、１０６ｂ、１０８ａ、１０８ｂ・・・ツェナーダイオード、１１０ａ、１１０ｂ・・・定電流回路、１１２、１１４、１１６、１１８・・・出力端子、１２０、１２４・・・抵抗、１２２・・・オペアンプ、１２６・・・キャパシタンス、１２８・・・アース切替部、１３０・・・アース切替部、１３２、１３４・・・出力端子、１４０ａ・・・ポジティブ差動信号用電源電圧供給部、１４０ｂ・・・ネガティブ差動信号用電源電圧供給部、１４２・・・オフセット電圧供給部、１４４、１４４ａ、１４４ｂ・・・保護回路、１４６、１４６ａ、１４６ｂ・・・フィルタ、１４８ａ、１４８ｂ・・・フィルタ、１５０ａ、１５０ｂ、１５２ａ、１５２ｂ・・・バッファ、２００・・・半導体デバイス試験装置、２０２・・・試験信号発生器、２０４・・・信号入出力部、２０６・・・波形ディジタイザ、２０８・・・測定部、２１０・・・被試験デバイス、２２０・・・ＡＤ（アナログ／ディジタル）変換装置、２２２・・・アンチエイリアジングローパスフィルタ、２２４・・・ＡＤコンバータ、２２６・・・クロック発生器、２２８・・・波形メモリ、２４０・・・オシロスコープ、２４２・・・オシロスコープ本体、２４４ａ、２４４ｂ・・・接触端子、２４６・・・伝送路、２５０・・・処理部、２５２・・・表示部
Claims (16)
- アナログ信号を処理するアナログ信号処理回路であって、
前記アナログ信号が入力される入力端子と、
前記入力端子に対して設けられる入力経路と、
レベルシフト部と
を備え、
前記入力経路は、バッファ回路を有する高インピーダンス入力経路と、
前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、
前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と
を有し、
前記レベルシフト部は、前記出力切替部に接続され、
前記入力経路の出力信号の電圧からオフセット電圧を除去する定インピーダンス回路を有し、
前記バッファ回路の電源電圧は、前記定インピーダンス回路が除去する前記オフセット電圧に基づいて定められる
アナログ信号処理回路。 - 前記入力経路に接続される前記バッファ回路の正電源電圧は、正動作電圧に前記オフセット電圧が加算された値であり、
前記入力経路に接続される前記バッファ回路の負電源電圧は、負動作電圧に前記オフセット電圧が加算された値である
請求項１に記載のアナログ信号処理回路。 - 前記レベルシフト部は、ディジタル／アナログコンバータ、および、前記オフセット電圧を生成するオフセット電圧供給部をさらに有し、
前記ディジタル／アナログコンバータの出力値に基づいて、前記オフセット電圧を生成する
請求項１または２に記載のアナログ信号処理回路。 - 前記レベルシフト部は、電圧供給回路をさらに有し、
前記電圧供給回路は、前記ディジタル／アナログコンバータの出力値に基づいて、前記バッファ回路の正電源電圧および前記バッファ回路の負電源電圧を生成する
請求項３に記載のアナログ信号処理回路。 - 前記低インピーダンス入力経路は、アースと接続される抵抗を有し、
前記抵抗と前記定インピーダンス回路のインピーダンスとの合成インピーダンスが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低い
請求項１から４のいずれかに記載のアナログ信号処理回路。 - 前記アナログ信号は２つのアナログ信号から構成される差動アナログ信号であり、
前記２つのアナログ信号のそれぞれに対する２つの入力端子と、
前記２つのアナログ信号のそれぞれに対する２つの入力経路と、
を備え、
前記２つの入力経路のそれぞれは、
バッファ回路を有する高インピーダンス入力経路と、
前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、
前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と
を有し、
前記レベルシフト部は、
前記２つの入力経路の出力信号の電圧から前記オフセット電圧を除去する２つの定インピーダンス回路を有し、
前記バッファ回路の電源電圧は、前記２つの定インピーダンス回路のいずれかが除去する前記オフセット電圧に基づいて定められる
請求項１から５のいずれかに記載のアナログ信号処理回路。 - 前記２つの定インピーダンス回路は、前記２つの入力経路のうちの一つが出力する正成分信号の電圧から正成分オフセット電圧を除去する正成分定インピーダンス回路、および、前記２つの入力経路のうちの他の一つが出力する負成分信号の電圧から負成分オフセット電圧を除去する負成分定インピーダンス回路であり、
前記正成分信号を出力する前記入力経路に接続される前記バッファ回路の電源電圧は、前記正成分定インピーダンス回路が除去する前記正成分オフセット電圧に基づいて定められ、
前記負成分信号を出力する前記入力経路に接続される前記バッファ回路の電源電圧は、前記負成分定インピーダンス回路が除去する前記負成分オフセット電圧に基づいて定められる
請求項６に記載のアナログ信号処理回路。 - 前記正成分信号を出力する前記入力経路に接続される前記バッファ回路の正電源電圧は、正動作電圧に前記正成分オフセット電圧が加算された値であり、
前記正成分信号を出力する前記入力経路に接続される前記バッファ回路の負電源電圧は、負動作電圧に前記正成分オフセット電圧が加算された値であり、
前記負成分信号を出力する前記入力経路に接続される前記バッファ回路の正電源電圧は、正動作電圧に前記負成分オフセット電圧が加算された値であり、
前記負成分信号を出力する前記入力経路に接続される前記バッファ回路の負電源電圧は、負動作電圧に前記負成分オフセット電圧が加算された値である
請求項７に記載のアナログ信号処理回路。 - 前記レベルシフト部は、２つのディジタル／アナログコンバータ、および、前記正成分オフセット電圧と負成分オフセット電圧とを生成するオフセット電圧供給部をさらに有し、
それぞれの前記ディジタル／アナログコンバータの出力値に基づいて、前記正成分オフセット電圧および前記負成分オフセット電圧を生成する
請求項７または８に記載のアナログ信号処理回路。 - 前記レベルシフト部は、電圧供給回路をさらに有し、
前記電圧供給回路は、前記ディジタル／アナログコンバータの出力値に基づいて、前記バッファ回路の正電源電圧および前記バッファ回路の負電源電圧を生成する
請求項９に記載のアナログ信号処理回路。 - 前記レベルシフト部は、前記２つの入力経路のうちの一つが出力する正成分信号の電圧からオフセット電圧を除去する正成分定インピーダンス回路、および、前記２つの入力経路のうちの他の一つが出力する負成分信号の電圧から前記オフセット電圧を除去する負成分定インピーダンス回路を有し、
第１のレベルシフトモードにおいては、前記正成分定インピーダンス回路および前記負成分定インピーダンス回路は、前記正成分信号および前記負成分信号の電圧のそれぞれから前記オフセット電圧を除去し、
第２のレベルシフトモードにおいては、前記正成分定インピーダンス回路は、前記正成分信号の電圧から前記オフセット電圧を除去し、前記負成分定インピーダンス回路は、前記負成分信号の電圧から基準電圧を除去する
請求項６に記載のアナログ信号処理回路。 - 前記レベルシフト部は、前記オフセット電圧を生成するオフセット電圧供給部および電圧切替部をさらに有し、
前記電圧切替部は、前記負成分信号の電圧が入力される前記定インピーダンス回路に対して、前記オフセット電圧が入力されるか、前記基準電圧が入力されるかを切り替える
請求項１１に記載のアナログ信号処理回路。 - 差動信号として入力されるアナログ信号を、ディジタル信号に変換するＡＤ変換装置であって、
前記差動信号を構成する２つの信号が入力される２つの入力端子と、
前記入力端子のそれぞれに対して設けられる、所定の入力インピーダンスのバッファ回路を有する高インピーダンス入力経路と、
前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、
前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、
前記出力切替部に接続されたレベルシフト部と、
前記出力切替部から出力される前記アナログ信号の電圧差に基づいて、電圧信号を出力する差動増幅器と、
前記電圧信号をディジタル信号に変換するＡＤコンバータと
を備え、
前記レベルシフト部は、前記高インピーダンス入力経路または前記低インピーダンス入力経路の出力信号の電圧からオフセット電圧を除去する２つの定インピーダンス回路を有し、
前記バッファ回路の電源電圧は、前記２つの定インピーダンス回路のいずれかが除去する前記オフセット電圧に基づいて定められる
ＡＤ変換装置。 - 前記インピーダンス入力経路とアースとを接続する抵抗を更に有し、
前記抵抗と、前記定インピーダンス回路における前記所定のインピーダンスとが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低いインピーダンスを構成することを特徴とする請求項１３に記載のＡＤ変換装置。 - 被試験デバイスを試験する半導体デバイス試験装置であって、
前記被試験デバイスから出力されるアナログ信号をディジタル信号に変換する波形ディジタイザと、
前記ディジタル信号に基づいて、前記被試験デバイスの良否を測定する測定部とを備え、
前記波形ディジタイザが、
前記アナログ信号が入力される２つの入力端子と、
前記入力端子に対して設けられる、所定の入力インピーダンスのバッファ回路を有する高インピーダンス入力経路と、
前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、
前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、
前記出力切替部に接続されたレベルシフト部と、
前記出力切替部から出力される前記アナログ信号を、前記ディジタル信号に変換するＡＤコンバータと
を有し、
前記レベルシフト部は、前記高インピーダンス入力経路または前記低インピーダンス入力経路の出力信号の電圧からオフセット電圧を除去する定インピーダンス回路を有し、
前記バッファ回路の電源電圧は、前記定インピーダンス回路が除去する前記オフセット電圧に基づいて定められる
半導体デバイス試験装置。 - 少なくとも１つの接触端子と、
前記接触端子に入力される電気信号を伝送する伝送路と、
前記伝送路により伝送される前記電気信号が入力される信号入力回路と、
前記信号入力回路に入力された前記電気信号を処理する処理部と
を備えるオシロスコープであって、
前記信号入力回路が、
前記電気信号が入力される入力端子と、
前記入力端子に対して設けられる、所定の入力インピーダンスのバッファ回路を有する高インピーダンス入力経路と、
前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、
前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った前記電気信号を、前記処理部に出力する出力切替部と、
前記出力切替部に接続されたレベルシフト部と、
を有し、
前記レベルシフト部は、前記高インピーダンス入力経路または前記低インピーダンス入力経路の出力信号の電圧からオフセット電圧を除去する定インピーダンス回路を有し、
前記バッファ回路の電源電圧は、前記定インピーダンス回路が除去する前記オフセット電圧に基づいて定められる
オシロスコープ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17610599A JP4450892B2 (ja) | 1999-06-22 | 1999-06-22 | アナログ信号処理回路、ａｄ変換装置、半導体デバイス試験装置およびオシロスコープ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17610599A JP4450892B2 (ja) | 1999-06-22 | 1999-06-22 | アナログ信号処理回路、ａｄ変換装置、半導体デバイス試験装置およびオシロスコープ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007660A JP2001007660A (ja) | 2001-01-12 |
| JP4450892B2 true JP4450892B2 (ja) | 2010-04-14 |
Family
ID=16007789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17610599A Expired - Fee Related JP4450892B2 (ja) | 1999-06-22 | 1999-06-22 | アナログ信号処理回路、ａｄ変換装置、半導体デバイス試験装置およびオシロスコープ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4450892B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4152676B2 (ja) | 2002-06-13 | 2008-09-17 | 株式会社アドバンテスト | 差動電圧測定装置、半導体試験装置 |
| JP4320307B2 (ja) | 2005-03-04 | 2009-08-26 | 株式会社アドバンテスト | 波形入力回路、波形観測ユニット及び半導体試験装置 |
| JP4928339B2 (ja) * | 2007-04-26 | 2012-05-09 | 株式会社アドバンテスト | 任意波形発生装置 |
| JPWO2010046997A1 (ja) | 2008-10-24 | 2012-03-15 | 株式会社アドバンテスト | 電子デバイスおよび製造方法 |
| JP2010199775A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | Ａｄ変換装置及びａｄ変換方法 |
| WO2016107761A1 (en) * | 2015-01-02 | 2016-07-07 | Philips Lighting Holding B.V. | Led driver |
| JP6499523B2 (ja) | 2015-06-15 | 2019-04-10 | 株式会社デンソーテン | スピーカ及び伝送装置 |
| US11725985B2 (en) | 2018-05-03 | 2023-08-15 | Verity Instruments, Inc. | Signal conversion system for optical sensors |
| CN110037736B (zh) * | 2019-04-08 | 2023-11-17 | 深圳市贝斯曼精密仪器有限公司 | 一种具有模数转换功能的超声波探测电路 |
| CN113381760A (zh) * | 2021-06-22 | 2021-09-10 | 深圳市几度创想科技有限公司 | 一种高速传输高精度的模数转换电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260306A (ja) * | 1985-09-10 | 1987-03-17 | Toshiba Corp | Ｐｗｍドライブ回路 |
| US4758779A (en) * | 1986-04-07 | 1988-07-19 | Tektronix, Inc. | Probe body for an electrical measurement system |
| JPH0220107A (ja) * | 1988-07-08 | 1990-01-23 | Yokogawa Electric Corp | 入力インピーダンス切換型増幅回路 |
| JP3144563B2 (ja) * | 1991-02-18 | 2001-03-12 | 横河電機株式会社 | 波形測定装置 |
| JPH0862253A (ja) * | 1994-08-19 | 1996-03-08 | Sony Tektronix Corp | 波形表示装置の設定キー |
| JPH0969732A (ja) * | 1995-08-31 | 1997-03-11 | Sanyo Electric Co Ltd | 増幅回路及びオーディオレシーバ |
| JPH09211026A (ja) * | 1996-02-05 | 1997-08-15 | Yokogawa Electric Corp | プローブ |
| JPH10239661A (ja) * | 1997-02-26 | 1998-09-11 | Sony Corp | 液晶表示装置 |
| JPH10327026A (ja) * | 1997-05-23 | 1998-12-08 | Nippon Columbia Co Ltd | 増幅器 |
| JP2962283B2 (ja) * | 1997-06-12 | 1999-10-12 | 日本電気株式会社 | 集積回路の故障検出方法及び故障検出装置 |
| JPH1164435A (ja) * | 1997-08-21 | 1999-03-05 | Advantest Corp | 半導体試験装置 |
-
1999
- 1999-06-22 JP JP17610599A patent/JP4450892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001007660A (ja) | 2001-01-12 |
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Legal Events
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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