JP2000183341A - 半導体装置とそれを用いた半導体回路 - Google Patents
半導体装置とそれを用いた半導体回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 半導体基板上に絶縁ゲートバイポーラトラン
ジスタと該絶縁ゲートバイポーラトランジスタのコレク
タから制限された電流又は電圧を取り出すことができる
端子と備えた安価な半導体装置と、それを用いた半導体
回路を提供する。 【解決手段】 ｐ型半導体基板に形成されたｎ型半導体
層上にゲート絶縁膜を介して形成されたゲートを備えた
絶縁ゲートバイポーラトランジスタとサイリスタを備え
た半導体装置であって、サイリスタは、ｎ型半導体層の
一部にｐ型不純物が拡散されてなるｐ型領域と、ｐ型領
域の一部にｎ型不純物が拡散されてなるｎ型領域と、ｎ
型領域に接して形成されたエミッタ電極と、ｐ型領域に
接して形成されたベース電極と、絶縁ゲートバイポーラ
トランジスタと共有するコレクタ電極を含んで構成し
た。
ジスタと該絶縁ゲートバイポーラトランジスタのコレク
タから制限された電流又は電圧を取り出すことができる
端子と備えた安価な半導体装置と、それを用いた半導体
回路を提供する。 【解決手段】 ｐ型半導体基板に形成されたｎ型半導体
層上にゲート絶縁膜を介して形成されたゲートを備えた
絶縁ゲートバイポーラトランジスタとサイリスタを備え
た半導体装置であって、サイリスタは、ｎ型半導体層の
一部にｐ型不純物が拡散されてなるｐ型領域と、ｐ型領
域の一部にｎ型不純物が拡散されてなるｎ型領域と、ｎ
型領域に接して形成されたエミッタ電極と、ｐ型領域に
接して形成されたベース電極と、絶縁ゲートバイポーラ
トランジスタと共有するコレクタ電極を含んで構成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートバイポ
ーラトランジスタを含んでなる半導体装置とそれを用い
た半導体回路に関する。
ーラトランジスタを含んでなる半導体装置とそれを用い
た半導体回路に関する。
【０００２】
【従来の技術】絶縁ゲートバイポーラトランジスタに代
表される電力半導体素子は、各種電力機器の制御に使用
される。この絶縁ゲートバイポーラトランジスタを用い
た制御回路では、コレクタに接続される負荷ＲLの状態
を間接的に検出したり、コレクタから信号を帰還回路に
入力して帰還回路の発振安定性を向上させる等のため
に、コレクタ電流を制限して出力する必要がある。この
ような場合、従来は、図６に示すように、高い抵抗値を
有する抵抗Ｒ１０を介して制御用端子１００から制限さ
れた電流又は電圧を取り出すようにしていた。尚、図６
において、Ｚ１０は制御用端子の電圧を一定の電圧以下
に制限するためのツェナーダイオードであり、Ｔ１は、
絶縁ゲートバイポーラトランジスタである。
表される電力半導体素子は、各種電力機器の制御に使用
される。この絶縁ゲートバイポーラトランジスタを用い
た制御回路では、コレクタに接続される負荷ＲLの状態
を間接的に検出したり、コレクタから信号を帰還回路に
入力して帰還回路の発振安定性を向上させる等のため
に、コレクタ電流を制限して出力する必要がある。この
ような場合、従来は、図６に示すように、高い抵抗値を
有する抵抗Ｒ１０を介して制御用端子１００から制限さ
れた電流又は電圧を取り出すようにしていた。尚、図６
において、Ｚ１０は制御用端子の電圧を一定の電圧以下
に制限するためのツェナーダイオードであり、Ｔ１は、
絶縁ゲートバイポーラトランジスタである。
【０００３】また、最近では、図７に示すような、絶縁
ゲートバイポーラトランジスタＴ１を含む半導体装置も
提案されている。この図７の半導体装置は、高抵抗の抵
抗Ｒ１０に代えて、絶縁ゲートバイポーラトランジスタ
Ｔ１に隣接して形成されたディプレッション型ＩＧＢＴ
１１０を用い、これを介してコレクタ電圧を検出しよう
とするものである。すなわち、ディプレッション型ＩＧ
ＢＴ１１０は、チャンネル領域にｎ型不純物の拡散を行
ってｎ-デュプレッション領域１１１を形成し、その上
に位置するゲート電極１１７とエミッタ電極１１９とを
絶縁膜１１２に形成された開口部を介して接続して構成
している。このようにすると、図８に示すような回路が
構成でき、ディプレッション型ＩＧＢＴ１１０はゲート
エミッタ間のバイアス電圧が０の場合でもＯＮ状態とな
り、これを介してコレクタ電圧又は電流を取り出すこと
ができるというものである。
ゲートバイポーラトランジスタＴ１を含む半導体装置も
提案されている。この図７の半導体装置は、高抵抗の抵
抗Ｒ１０に代えて、絶縁ゲートバイポーラトランジスタ
Ｔ１に隣接して形成されたディプレッション型ＩＧＢＴ
１１０を用い、これを介してコレクタ電圧を検出しよう
とするものである。すなわち、ディプレッション型ＩＧ
ＢＴ１１０は、チャンネル領域にｎ型不純物の拡散を行
ってｎ-デュプレッション領域１１１を形成し、その上
に位置するゲート電極１１７とエミッタ電極１１９とを
絶縁膜１１２に形成された開口部を介して接続して構成
している。このようにすると、図８に示すような回路が
構成でき、ディプレッション型ＩＧＢＴ１１０はゲート
エミッタ間のバイアス電圧が０の場合でもＯＮ状態とな
り、これを介してコレクタ電圧又は電流を取り出すこと
ができるというものである。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
図６の回路構成では、高抵抗の抵抗を半導体基板上に絶
縁ゲートバイポーラトランジスタと一体で形成すること
が困難であるために、別に抵抗を取り付ける必要がある
という問題点があった。また、図７の構成では、ｎ-デ
ュプレッション領域１１１を形成するための拡散工程が
別に必要となり、工程が複雑になるという問題点があっ
た。
図６の回路構成では、高抵抗の抵抗を半導体基板上に絶
縁ゲートバイポーラトランジスタと一体で形成すること
が困難であるために、別に抵抗を取り付ける必要がある
という問題点があった。また、図７の構成では、ｎ-デ
ュプレッション領域１１１を形成するための拡散工程が
別に必要となり、工程が複雑になるという問題点があっ
た。
【０００５】そこで、本発明は、半導体基板上に絶縁ゲ
ートバイポーラトランジスタと該絶縁ゲートバイポーラ
トランジスタのコレクタから制限された電流又は電圧を
取り出すことができる端子とを一体で備えた安価な半導
体装置と、それを用いた半導体回路を提供することを目
的とする。
ートバイポーラトランジスタと該絶縁ゲートバイポーラ
トランジスタのコレクタから制限された電流又は電圧を
取り出すことができる端子とを一体で備えた安価な半導
体装置と、それを用いた半導体回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、本発明に
係る半導体装置は、ｐ型半導体基板に形成されたｎ型半
導体層上にゲート絶縁膜を介して形成されたゲートを備
えた絶縁ゲートバイポーラトランジスタを含む半導体装
置であって、上記半導体装置はさらに、上記絶縁ゲート
バイポーラトランジスタとは別にサイリスタを有し、上
記サイリスタは、上記ｎ型半導体層の一部にｐ型不純物
が拡散されてなるｐ型領域と、該ｐ型領域の一部にｎ型
不純物が拡散されてなるｎ型領域と、上記ｎ型領域に接
して形成されたエミッタ電極と、上記ｐ型領域に接して
形成されたベース電極と、上記絶縁ゲートバイポーラト
ランジスタと共有するコレクタ電極を含んで構成されて
いることを特徴とする。このように構成された半導体装
置において、上記ｐ型領域と上記ｎ型領域とをそれぞ
れ、上記絶縁ゲートバイポーラトランジスタのｐ型領域
及びｎ型領域と同時に形成することができ、かつ上記絶
縁ゲートバイポーラトランジスタのコレクタ電圧又は電
流の制限された電圧又は電流を上記エミッタ電極から取
り出すことができる。
成するためになされたものである。すなわち、本発明に
係る半導体装置は、ｐ型半導体基板に形成されたｎ型半
導体層上にゲート絶縁膜を介して形成されたゲートを備
えた絶縁ゲートバイポーラトランジスタを含む半導体装
置であって、上記半導体装置はさらに、上記絶縁ゲート
バイポーラトランジスタとは別にサイリスタを有し、上
記サイリスタは、上記ｎ型半導体層の一部にｐ型不純物
が拡散されてなるｐ型領域と、該ｐ型領域の一部にｎ型
不純物が拡散されてなるｎ型領域と、上記ｎ型領域に接
して形成されたエミッタ電極と、上記ｐ型領域に接して
形成されたベース電極と、上記絶縁ゲートバイポーラト
ランジスタと共有するコレクタ電極を含んで構成されて
いることを特徴とする。このように構成された半導体装
置において、上記ｐ型領域と上記ｎ型領域とをそれぞ
れ、上記絶縁ゲートバイポーラトランジスタのｐ型領域
及びｎ型領域と同時に形成することができ、かつ上記絶
縁ゲートバイポーラトランジスタのコレクタ電圧又は電
流の制限された電圧又は電流を上記エミッタ電極から取
り出すことができる。
【０００７】また、本発明に係る半導体装置では、耐圧
特性を劣化させないために、上記ｎ型半導体層におい
て、上記絶縁ゲートバイポーラトランジスタとサイリス
タの間にｐ型不純物を拡散させてなる第２のｐ型領域を
形成することが好ましい。
特性を劣化させないために、上記ｎ型半導体層におい
て、上記絶縁ゲートバイポーラトランジスタとサイリス
タの間にｐ型不純物を拡散させてなる第２のｐ型領域を
形成することが好ましい。
【０００８】さらに、本発明に係る半導体装置では、耐
圧特性の劣化をより効果的に防止するために、上記サイ
リスタの両側のｎ型半導体層において、第２のｐ型領域
を形成し、上記ｐ型領域と上記第２のｐ型領域との各間
と上記ｐ型領域と上記第２のｐ型領域の一部を覆うよう
に、絶縁膜を介して上記ゲートと同一の材料からなる電
極を形成し、該電極と上記エミッタ電極とを接続するこ
とが好ましい。
圧特性の劣化をより効果的に防止するために、上記サイ
リスタの両側のｎ型半導体層において、第２のｐ型領域
を形成し、上記ｐ型領域と上記第２のｐ型領域との各間
と上記ｐ型領域と上記第２のｐ型領域の一部を覆うよう
に、絶縁膜を介して上記ゲートと同一の材料からなる電
極を形成し、該電極と上記エミッタ電極とを接続するこ
とが好ましい。
【０００９】また、本発明に係る半導体回路は、上記半
導体装置と上記ベース電極に接続されたツェナーダイオ
ードとを備えたことを特徴とする。このような構成によ
り、上記ベース電極の電圧を上記ツェナーダイオードの
降伏電圧以下に正期限することができ、これにより上記
エミッタ電極から上記ベース電圧に以下の電圧をエミッ
タ電極をから取り出すことができる。
導体装置と上記ベース電極に接続されたツェナーダイオ
ードとを備えたことを特徴とする。このような構成によ
り、上記ベース電極の電圧を上記ツェナーダイオードの
降伏電圧以下に正期限することができ、これにより上記
エミッタ電極から上記ベース電圧に以下の電圧をエミッ
タ電極をから取り出すことができる。
【００１０】また、本発明に係る半導体回路において
は、上記エミッタ電極から電流を取り出すために、上記
エミッタ電極に上記ツェナーダイオードとは別のダイオ
ードを接続することが好ましい。
は、上記エミッタ電極から電流を取り出すために、上記
エミッタ電極に上記ツェナーダイオードとは別のダイオ
ードを接続することが好ましい。
【００１１】さらに、上記半導体回路において、上記半
導体装置に上記ダイオードを介して制御回路を接続する
ことができる。
導体装置に上記ダイオードを介して制御回路を接続する
ことができる。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明に
係る実施の形態について説明する。 実施の形態１．本発明に係る実施の形態１の半導体装置
は、ｐ型半導体基板１にゲート絶縁膜を介して形成され
たゲートを備えた絶縁ゲートバイポーラトランジスタＴ
１を含む半導体装置であって、絶縁ゲートバイポーラト
ランジスタＴ１と一体でサイリスタ２０が形成されたこ
とを特徴としている。
係る実施の形態について説明する。 実施の形態１．本発明に係る実施の形態１の半導体装置
は、ｐ型半導体基板１にゲート絶縁膜を介して形成され
たゲートを備えた絶縁ゲートバイポーラトランジスタＴ
１を含む半導体装置であって、絶縁ゲートバイポーラト
ランジスタＴ１と一体でサイリスタ２０が形成されたこ
とを特徴としている。
【００１３】この実施の形態１の半導体装置５０におい
て、絶縁ゲートバイポーラトランジスタＴ１は、以下の
ように構成される。まず、例えばｐ型シリコンからなる
ｐ型基板１上に、比較的多いｎ型不純物を含むｎ型シリ
コンがエピタキシャル成長されてなるｎ+エピ層３が形
成され、該ｎ+エピ層３上に比較的ｎ型不純物の量が少
ないｎ型シリコンがエピタキシャル成長されてなるｎ-
エピ層４が形成される。次に、ｎ-エピ層４において、
ｐ型不純物が拡散されてなるｐ型領域５が所定の間隔で
形成され、さらに各ｐ型領域５において２箇所にｎ型不
純物が拡散されてなるｎ+領域６が形成される。そし
て、その上に例えばポリシリコンからなり酸化シリコン
からなりゲート酸化膜８で絶縁されたゲート７が形成さ
れ、さらにエミッタ電極となるＡｌ配線９が形成され
て、図１に示す絶縁ゲートバイポーラトランジスタＴ１
が形成される。尚、ｐ型基板１の裏面には、コレクタ電
極となるメタライズ層が形成されている。
て、絶縁ゲートバイポーラトランジスタＴ１は、以下の
ように構成される。まず、例えばｐ型シリコンからなる
ｐ型基板１上に、比較的多いｎ型不純物を含むｎ型シリ
コンがエピタキシャル成長されてなるｎ+エピ層３が形
成され、該ｎ+エピ層３上に比較的ｎ型不純物の量が少
ないｎ型シリコンがエピタキシャル成長されてなるｎ-
エピ層４が形成される。次に、ｎ-エピ層４において、
ｐ型不純物が拡散されてなるｐ型領域５が所定の間隔で
形成され、さらに各ｐ型領域５において２箇所にｎ型不
純物が拡散されてなるｎ+領域６が形成される。そし
て、その上に例えばポリシリコンからなり酸化シリコン
からなりゲート酸化膜８で絶縁されたゲート７が形成さ
れ、さらにエミッタ電極となるＡｌ配線９が形成され
て、図１に示す絶縁ゲートバイポーラトランジスタＴ１
が形成される。尚、ｐ型基板１の裏面には、コレクタ電
極となるメタライズ層が形成されている。
【００１４】また、実施の形態１の半導体装置５０にお
いて、サイリスタ２０は、絶縁ゲートバイポーラトラン
ジスタＴ１のｐ型領域５を形成するときに、同時に形成
することができるｐ型領域１２を用いて以下のように構
成される。すなわち、ｐ型領域１２の一部にｎ型不純物
を拡散されることによりｎ型領域（ｎ+領域）１３を設
け、絶縁膜２１と絶縁膜２２の間でｎ型領域（ｎ+領
域）１３と接触するようにエミッタ電極１５を設け、絶
縁膜２２と絶縁膜２３の間でｐ型領域１２と接触するよ
うにベース電極１６を設けることにより、サイリスタ２
０を構成する。尚、サイリスタ２０のコレクタ電極は、
メタライズ層２であり、絶縁ゲートバイポーラトランジ
スタＴ１とサイリスタ２０は、メタライズ層２を共有し
いずれの素子においてもコレクタ電極としている。ま
た、エミッタ電極１５とベース電極１６はいずれも、絶
縁ゲートバイポーラトランジスタＴ１の各電極と電気的
に分離して形成されている。
いて、サイリスタ２０は、絶縁ゲートバイポーラトラン
ジスタＴ１のｐ型領域５を形成するときに、同時に形成
することができるｐ型領域１２を用いて以下のように構
成される。すなわち、ｐ型領域１２の一部にｎ型不純物
を拡散されることによりｎ型領域（ｎ+領域）１３を設
け、絶縁膜２１と絶縁膜２２の間でｎ型領域（ｎ+領
域）１３と接触するようにエミッタ電極１５を設け、絶
縁膜２２と絶縁膜２３の間でｐ型領域１２と接触するよ
うにベース電極１６を設けることにより、サイリスタ２
０を構成する。尚、サイリスタ２０のコレクタ電極は、
メタライズ層２であり、絶縁ゲートバイポーラトランジ
スタＴ１とサイリスタ２０は、メタライズ層２を共有し
いずれの素子においてもコレクタ電極としている。ま
た、エミッタ電極１５とベース電極１６はいずれも、絶
縁ゲートバイポーラトランジスタＴ１の各電極と電気的
に分離して形成されている。
【００１５】以上のように構成することにより、図１に
示すように、ｎ型領域１３とｐ型領域１２とｎ-エピ層
４とによってｎｐｎトランジスタＴ２が構成され、ｐ型
領域１２と（ｎ-エピ層４＋ｎ+エピ層３）とｐ型基板１
とによってｐｎｐトランジスタＴ３が構成され、ｎｐｎ
トランジスタＴ２とｐｎｐトランジスタＴ３とからなる
サイリスタ２０が構成される。
示すように、ｎ型領域１３とｐ型領域１２とｎ-エピ層
４とによってｎｐｎトランジスタＴ２が構成され、ｐ型
領域１２と（ｎ-エピ層４＋ｎ+エピ層３）とｐ型基板１
とによってｐｎｐトランジスタＴ３が構成され、ｎｐｎ
トランジスタＴ２とｐｎｐトランジスタＴ３とからなる
サイリスタ２０が構成される。
【００１６】また、絶縁ゲートバイポーラトランジスタ
Ｔ１とサイリスタ２０の間のｎ-エピ層４には、ｐ型領
域１２及びｐ型領域５と分離したｐ型領域１１が形成さ
れ、絶縁膜２４と絶縁膜２１の間でｐ型領域１１と絶縁
ゲートバイポーラトランジスタＴ１のエミッタ電極９と
が接続されている。このようにエミッタ電極９が接続さ
れたｐ型領域１１を形成することにより、絶縁ゲートバ
イポーラトランジスタＴ１とサイリスタ２０の間で耐圧
特性が低下することを防止できる。
Ｔ１とサイリスタ２０の間のｎ-エピ層４には、ｐ型領
域１２及びｐ型領域５と分離したｐ型領域１１が形成さ
れ、絶縁膜２４と絶縁膜２１の間でｐ型領域１１と絶縁
ゲートバイポーラトランジスタＴ１のエミッタ電極９と
が接続されている。このようにエミッタ電極９が接続さ
れたｐ型領域１１を形成することにより、絶縁ゲートバ
イポーラトランジスタＴ１とサイリスタ２０の間で耐圧
特性が低下することを防止できる。
【００１７】以上のように構成された半導体装置の等価
回路と外部接続回路の一例とを含む回路を図２に示す。
図２において、５０の符号を付して示す部分は、実施の
形態１の半導体装置の等価回路であり、２０の符号を付
して示す部分はサイリスタの等価回路である。また、図
２において、Ｂｐは図１のサイリスタ２０のベース電極
１６に対応するベース端子を示し、Ｅｐは図１のサイリ
スタ２０のエミッタ電極１５に対応するエミッタ端子を
示す。ここで、ベース端子Ｂｐに接続されたダイオード
Ｚ１は、ベース端子Ｂｐに印加される電圧を一定電圧以
下に制限するツェナーダイオードであり、エミッタ端子
Ｅｐに接続された抵抗Ｒ１は、サイリスタ２０の動作を
維持する必要な電流を供給するための抵抗である。ま
た、ツェナーダイオードＺ１と並列にベース端子Ｂｐに
接続された抵抗Ｒ２と電源Ｖ１はサイリスタ２０をオン
させる起動回路であり、コレクタにバイアス電圧が印加
されているときにサイリスタ２０のトランジスタＴ２，
Ｔ３がＯＮ状態になるようにその電圧と抵抗値を設定す
る。
回路と外部接続回路の一例とを含む回路を図２に示す。
図２において、５０の符号を付して示す部分は、実施の
形態１の半導体装置の等価回路であり、２０の符号を付
して示す部分はサイリスタの等価回路である。また、図
２において、Ｂｐは図１のサイリスタ２０のベース電極
１６に対応するベース端子を示し、Ｅｐは図１のサイリ
スタ２０のエミッタ電極１５に対応するエミッタ端子を
示す。ここで、ベース端子Ｂｐに接続されたダイオード
Ｚ１は、ベース端子Ｂｐに印加される電圧を一定電圧以
下に制限するツェナーダイオードであり、エミッタ端子
Ｅｐに接続された抵抗Ｒ１は、サイリスタ２０の動作を
維持する必要な電流を供給するための抵抗である。ま
た、ツェナーダイオードＺ１と並列にベース端子Ｂｐに
接続された抵抗Ｒ２と電源Ｖ１はサイリスタ２０をオン
させる起動回路であり、コレクタにバイアス電圧が印加
されているときにサイリスタ２０のトランジスタＴ２，
Ｔ３がＯＮ状態になるようにその電圧と抵抗値を設定す
る。
【００１８】以上のように構成された図２の回路を動作
させたときの、ゲートへの入力波形に対する、コレク
タ、ベース端子Ｂｐ及びエミッタ端子Ｅｐの各出力波形
は図３に示すようになる。すなわち、コレクタにバイア
ス電圧が印加されている場合は、抵抗Ｒ２と電源Ｖ１と
からなる起動回路により、トランジスタＴ２，Ｔ３はＯ
Ｎ状態となる。この時、ベース端子Ｂｐの電圧はツェナ
ーダイオードＺ１の降伏電圧に制限される。さらにこの
時のエミッタ端子Ｅｐの電圧は、ベース端子Ｂｐの電圧
より、トランジスタＴ２のベースエミッタ間の順方向電
圧分だけ低い値となる。
させたときの、ゲートへの入力波形に対する、コレク
タ、ベース端子Ｂｐ及びエミッタ端子Ｅｐの各出力波形
は図３に示すようになる。すなわち、コレクタにバイア
ス電圧が印加されている場合は、抵抗Ｒ２と電源Ｖ１と
からなる起動回路により、トランジスタＴ２，Ｔ３はＯ
Ｎ状態となる。この時、ベース端子Ｂｐの電圧はツェナ
ーダイオードＺ１の降伏電圧に制限される。さらにこの
時のエミッタ端子Ｅｐの電圧は、ベース端子Ｂｐの電圧
より、トランジスタＴ２のベースエミッタ間の順方向電
圧分だけ低い値となる。
【００１９】次に、絶縁ゲートバイポーラトランジスタ
Ｔ１がＯＮ状態となって、コレクタ電圧が低下し、トラ
ンジスタＴ３のベース及びトランジスタＴ２のコレクタ
となるＡ点電位が低くなり、その結果、トランジスタＴ
２のコレクタベース間が順方向にバイアスされ、これに
よって、トランジスタＴ２の電流増幅率であるｈパラメ
ータｈｆｅが急激に低下してエミッタ端子Ｅｐ及びベー
ス端子Ｂｐの電圧が、トランジスタＴ２のｈパラメータ
ｈｆｅが変化に対応して急激に低下する。このような動
作により、エミッタ端子Ｅｐの電圧は、コレクタ電圧に
対応して変化しかつツェナーダイオードＺ１の降伏電圧
以下に制限される。従って、エミッタ端子Ｅｐには、比
較的耐圧の低いトランジスタ回路等を直接接続すること
ができる。
Ｔ１がＯＮ状態となって、コレクタ電圧が低下し、トラ
ンジスタＴ３のベース及びトランジスタＴ２のコレクタ
となるＡ点電位が低くなり、その結果、トランジスタＴ
２のコレクタベース間が順方向にバイアスされ、これに
よって、トランジスタＴ２の電流増幅率であるｈパラメ
ータｈｆｅが急激に低下してエミッタ端子Ｅｐ及びベー
ス端子Ｂｐの電圧が、トランジスタＴ２のｈパラメータ
ｈｆｅが変化に対応して急激に低下する。このような動
作により、エミッタ端子Ｅｐの電圧は、コレクタ電圧に
対応して変化しかつツェナーダイオードＺ１の降伏電圧
以下に制限される。従って、エミッタ端子Ｅｐには、比
較的耐圧の低いトランジスタ回路等を直接接続すること
ができる。
【００２０】また、本実施の形態１の半導体装置は、ｎ
-エピ層４には、ｐ型領域１２及びｎ型領域１３をそれ
ぞれ、ｐ型領域５及びｎ型領域６と同時に拡散により形
成することができ、エミッタ電極１５及びベース電極１
６をエミッタ電極９の形成時に同時に形成することがで
きる。従って、本実施の形態１の半導体装置は、サイリ
スタ２０を形成するために工程を追加する必要がないの
で、半導体装置の製造コストを上昇させることもない。
-エピ層４には、ｐ型領域１２及びｎ型領域１３をそれ
ぞれ、ｐ型領域５及びｎ型領域６と同時に拡散により形
成することができ、エミッタ電極１５及びベース電極１
６をエミッタ電極９の形成時に同時に形成することがで
きる。従って、本実施の形態１の半導体装置は、サイリ
スタ２０を形成するために工程を追加する必要がないの
で、半導体装置の製造コストを上昇させることもない。
【００２１】実施の形態２．実施の形態２の半導体回路
は、図４に示すように、実施の形態１で説明した半導体
装置５０を用いて構成した半導体回路であって、半導体
装置５０のエミッタ端子ＥｐにダイオードＤ２のアノー
ド端子を接続し、該ダイオードＤ２を介して電流を制御
回路３１に出力するようにしたことを特徴としている。
また、ダイオードＤ２のカソード端子は、キャパシタＣ
１を介して接地されている。そして、ダイオードＤ１を
介して入力端子に接続された制御回路３１が、絶縁ゲー
トバイポーラトランジスタＴ１のゲートに接続され、絶
縁ゲートバイポーラトランジスタＴ１を制御している。
本実施の形態２の半導体回路では、絶縁ゲートバイポー
ラトランジスタＴ１にセンスエミッタ端子を設け、セン
スエミッタ端子から流出する電流を抵抗Ｒｓで電圧に変
換し、ここに発生する電圧に応じて制御（例えば、一定
電流以上に電流が流れないように制限をかける帰還制御
等）を行うように構成した例を示している。このセンス
エミッタ端子を有する絶縁ゲートバイポーラトランジス
タでは、エミッタに流れる電流より少ない電流値でエミ
ッタ電流に対して、ある相関が得られるように構成され
ており、エミッタ・接地間に抵抗を挿入するなどして電
力スイッチ特性を損なうことなく電流を検出することが
できる。
は、図４に示すように、実施の形態１で説明した半導体
装置５０を用いて構成した半導体回路であって、半導体
装置５０のエミッタ端子ＥｐにダイオードＤ２のアノー
ド端子を接続し、該ダイオードＤ２を介して電流を制御
回路３１に出力するようにしたことを特徴としている。
また、ダイオードＤ２のカソード端子は、キャパシタＣ
１を介して接地されている。そして、ダイオードＤ１を
介して入力端子に接続された制御回路３１が、絶縁ゲー
トバイポーラトランジスタＴ１のゲートに接続され、絶
縁ゲートバイポーラトランジスタＴ１を制御している。
本実施の形態２の半導体回路では、絶縁ゲートバイポー
ラトランジスタＴ１にセンスエミッタ端子を設け、セン
スエミッタ端子から流出する電流を抵抗Ｒｓで電圧に変
換し、ここに発生する電圧に応じて制御（例えば、一定
電流以上に電流が流れないように制限をかける帰還制御
等）を行うように構成した例を示している。このセンス
エミッタ端子を有する絶縁ゲートバイポーラトランジス
タでは、エミッタに流れる電流より少ない電流値でエミ
ッタ電流に対して、ある相関が得られるように構成され
ており、エミッタ・接地間に抵抗を挿入するなどして電
力スイッチ特性を損なうことなく電流を検出することが
できる。
【００２２】このように構成することで、制御回路３１
をダイオードＤ２を介して入力される電流によって動作
させることができ、以下のような種々の利点がある。す
なわち、絶縁ゲートバイポーラトランジスタの制御をゲ
ートに印加する電圧を用いて動作させるシステムを実現
する場合、通常、制御用の回路をゲート・エミッタ間に
接続する。このように構成した場合、従来の回路構成で
は、ゲートが正電圧にバイアスされた状態では、制御用
回路の動作を確実に動作させることができるが、ゲート
バイアスが０（ゼロ）の場合には、その回路は動作しな
い。
をダイオードＤ２を介して入力される電流によって動作
させることができ、以下のような種々の利点がある。す
なわち、絶縁ゲートバイポーラトランジスタの制御をゲ
ートに印加する電圧を用いて動作させるシステムを実現
する場合、通常、制御用の回路をゲート・エミッタ間に
接続する。このように構成した場合、従来の回路構成で
は、ゲートが正電圧にバイアスされた状態では、制御用
回路の動作を確実に動作させることができるが、ゲート
バイアスが０（ゼロ）の場合には、その回路は動作しな
い。
【００２３】これに対して、本実施の形態２の半導体回
路では、トランジスタＴ１のコレクタから電流を取り出
して、それを電源として制御回路３１を動作させている
ので、トランジスタＴ１のゲートが０バイアスの場合に
も、制御回路を動作させることができる。これにより、
例えば、絶縁ゲートバイポーラトランジスタがＯＮ状態
からＯＦＦ状態に移行した直後に一定期間はＯＮ状態に
ならないように制御する、誤動作制御回路等を構成する
ことも可能となる。また、例えば、図４に示す制御回路
３１を含む回路を１つの半導体基板上に集積して形成す
る場合に、制御回路３１に電源を供給する電源ラインを
形成する必要がなくなるので、高度に集積化された回路
を構成することができる。
路では、トランジスタＴ１のコレクタから電流を取り出
して、それを電源として制御回路３１を動作させている
ので、トランジスタＴ１のゲートが０バイアスの場合に
も、制御回路を動作させることができる。これにより、
例えば、絶縁ゲートバイポーラトランジスタがＯＮ状態
からＯＦＦ状態に移行した直後に一定期間はＯＮ状態に
ならないように制御する、誤動作制御回路等を構成する
ことも可能となる。また、例えば、図４に示す制御回路
３１を含む回路を１つの半導体基板上に集積して形成す
る場合に、制御回路３１に電源を供給する電源ラインを
形成する必要がなくなるので、高度に集積化された回路
を構成することができる。
【００２４】実施の形態３．次に、本発明に係る実施の
形態３の半導体装置について説明する。本実施の形態３
の半導体装置は、図５に示すように実施の形態１の半導
体装置において、サイリスタ２０の両側を絶縁ゲートバ
イポーラトランジスタＴ１のゲート部分に類似した構造
とし、素子の耐圧特性の劣化を防止したことを特徴とし
ている。尚、上述以外の構造は、実施の形態１と同様に
構成される。また、図５において、実施の形態１と同様
の要素には同様の符号を付して示している。
形態３の半導体装置について説明する。本実施の形態３
の半導体装置は、図５に示すように実施の形態１の半導
体装置において、サイリスタ２０の両側を絶縁ゲートバ
イポーラトランジスタＴ１のゲート部分に類似した構造
とし、素子の耐圧特性の劣化を防止したことを特徴とし
ている。尚、上述以外の構造は、実施の形態１と同様に
構成される。また、図５において、実施の形態１と同様
の要素には同様の符号を付して示している。
【００２５】すなわち、ｐ型領域１２とｐ型領域１１と
の間に位置するｎ-エピ層４上に絶縁膜７３を介してゲ
ート７と同一の材料からなる電極７４を形成し、その電
極７１を覆うように絶縁膜７４を形成している。また、
ｐ型領域１２とｐ型領域１４との間に位置するｎ-エピ
層４上に絶縁膜７３を介してゲート７と同一の材料から
なる電極７２を形成し、その電極７２を覆うように絶縁
膜７５を形成している。ここで、サイリスタ２０のベー
ス電極１６ａは、絶縁膜７５に形成した開口部を介して
電極７２に接続されている。尚、電極７１は、ｐ型領域
１２とｐ型領域１１の一部を覆うように形成され、電極
７２は、ｐ型領域１２とｐ型領域１４の一部を覆うよう
に形成されている。また、電極７１と電極７２とは接続
されている。
の間に位置するｎ-エピ層４上に絶縁膜７３を介してゲ
ート７と同一の材料からなる電極７４を形成し、その電
極７１を覆うように絶縁膜７４を形成している。また、
ｐ型領域１２とｐ型領域１４との間に位置するｎ-エピ
層４上に絶縁膜７３を介してゲート７と同一の材料から
なる電極７２を形成し、その電極７２を覆うように絶縁
膜７５を形成している。ここで、サイリスタ２０のベー
ス電極１６ａは、絶縁膜７５に形成した開口部を介して
電極７２に接続されている。尚、電極７１は、ｐ型領域
１２とｐ型領域１１の一部を覆うように形成され、電極
７２は、ｐ型領域１２とｐ型領域１４の一部を覆うよう
に形成されている。また、電極７１と電極７２とは接続
されている。
【００２６】以上のように構成された実施の形態３の半
導体装置は、ベース端子Ｂｐを比較的高い電位とするこ
とが可能となり、これによりエミッタ端子Ｅｐから比較
的高い電圧を取り出すように構成することができる。す
なわち、実施の形態１の構造で、ベース端子Ｂｐの電圧
を高くしようとすると、ｐ型領域１２近辺の電界分布が
乱れて、その乱れにより部分的に耐圧の弱い部分が形成
されるので、素子全体としての耐圧特性を悪化させるこ
とになる。これに対して、実施の形態３のように構成す
ると、ｐ型領域１２近辺の電界分布が乱れを軽減でき、
これによって、ベース端子Ｂｐの電圧を比較的高い電圧
に設定しても、耐圧特性の低下を防止することができ
る。
導体装置は、ベース端子Ｂｐを比較的高い電位とするこ
とが可能となり、これによりエミッタ端子Ｅｐから比較
的高い電圧を取り出すように構成することができる。す
なわち、実施の形態１の構造で、ベース端子Ｂｐの電圧
を高くしようとすると、ｐ型領域１２近辺の電界分布が
乱れて、その乱れにより部分的に耐圧の弱い部分が形成
されるので、素子全体としての耐圧特性を悪化させるこ
とになる。これに対して、実施の形態３のように構成す
ると、ｐ型領域１２近辺の電界分布が乱れを軽減でき、
これによって、ベース端子Ｂｐの電圧を比較的高い電圧
に設定しても、耐圧特性の低下を防止することができ
る。
【００２７】
【発明の効果】以上詳細に説明したように、本発明に係
る半導体装置は、上記サイリスタを備えた絶縁ゲートバ
イポーラトランジスタを含む半導体装置であって、上記
サイリスタは、上記ｎ型半導体層の一部にｐ型不純物が
拡散されてなるｐ型領域と、該ｐ型領域の一部にｎ型不
純物が拡散されてなるｎ型領域と、上記ｎ型領域に接し
て形成されたエミッタ電極と、上記ｐ型領域に接して形
成されたベース電極と、上記絶縁ゲートバイポーラトラ
ンジスタと共有するコレクタ電極を含んで構成されてい
るので、上記絶縁ゲートバイポーラトランジスタのコレ
クタ電圧又は電流の制限された電圧又は電流を上記エミ
ッタ電極から取り出すことができる。また、このように
構成された半導体装置において、上記ｐ型領域と上記ｎ
型領域とをそれぞれ、上記絶縁ゲートバイポーラトラン
ジスタのｐ型領域及びｎ型領域と同時に形成することが
でき、安価に製造することができる。従って、本発明に
係る半導体装置によれば、該絶縁ゲートバイポーラトラ
ンジスタのコレクタから上記サイリスタにより制限され
た電流又は電圧を取り出すことができ、しかも安価な半
導体装置を提供することができる。
る半導体装置は、上記サイリスタを備えた絶縁ゲートバ
イポーラトランジスタを含む半導体装置であって、上記
サイリスタは、上記ｎ型半導体層の一部にｐ型不純物が
拡散されてなるｐ型領域と、該ｐ型領域の一部にｎ型不
純物が拡散されてなるｎ型領域と、上記ｎ型領域に接し
て形成されたエミッタ電極と、上記ｐ型領域に接して形
成されたベース電極と、上記絶縁ゲートバイポーラトラ
ンジスタと共有するコレクタ電極を含んで構成されてい
るので、上記絶縁ゲートバイポーラトランジスタのコレ
クタ電圧又は電流の制限された電圧又は電流を上記エミ
ッタ電極から取り出すことができる。また、このように
構成された半導体装置において、上記ｐ型領域と上記ｎ
型領域とをそれぞれ、上記絶縁ゲートバイポーラトラン
ジスタのｐ型領域及びｎ型領域と同時に形成することが
でき、安価に製造することができる。従って、本発明に
係る半導体装置によれば、該絶縁ゲートバイポーラトラ
ンジスタのコレクタから上記サイリスタにより制限され
た電流又は電圧を取り出すことができ、しかも安価な半
導体装置を提供することができる。
【００２８】また、本発明に係る半導体装置では、上記
絶縁ゲートバイポーラトランジスタとサイリスタの間に
ｐ型不純物を拡散させてなる第２のｐ型領域を形成する
ことにより、耐圧特性を劣化させないようにでき、従来
例と同等の耐圧特性を有する半導体装置を提供できる。
絶縁ゲートバイポーラトランジスタとサイリスタの間に
ｐ型不純物を拡散させてなる第２のｐ型領域を形成する
ことにより、耐圧特性を劣化させないようにでき、従来
例と同等の耐圧特性を有する半導体装置を提供できる。
【００２９】さらに、本発明に係る半導体装置では、上
記サイリスタの両側のｎ型半導体層において、第２のｐ
型領域を形成し、上記ｐ型領域と上記第２のｐ型領域と
の各間と上記ｐ型領域と上記第２のｐ型領域の一部を覆
うように、絶縁膜を介して上記ゲートと同一の材料から
なる電極を形成し、該電極と上記エミッタ電極とを接続
することにより、エミッタ電極から比較的高い電圧を出
力するように構成した場合においても耐圧特性の劣化を
効果的に防止できる。
記サイリスタの両側のｎ型半導体層において、第２のｐ
型領域を形成し、上記ｐ型領域と上記第２のｐ型領域と
の各間と上記ｐ型領域と上記第２のｐ型領域の一部を覆
うように、絶縁膜を介して上記ゲートと同一の材料から
なる電極を形成し、該電極と上記エミッタ電極とを接続
することにより、エミッタ電極から比較的高い電圧を出
力するように構成した場合においても耐圧特性の劣化を
効果的に防止できる。
【００３０】また、本発明に係る半導体回路は、上記半
導体装置と上記ベース電極に接続されたツェナーダイオ
ードとを備えているので、上記ベース電極の電圧を上記
ツェナーダイオードの降伏電圧以下に正期限することが
でき、これにより上記エミッタ電極から上記ベース電圧
に以下の電圧をエミッタ電極をから取り出すことができ
る。
導体装置と上記ベース電極に接続されたツェナーダイオ
ードとを備えているので、上記ベース電極の電圧を上記
ツェナーダイオードの降伏電圧以下に正期限することが
でき、これにより上記エミッタ電極から上記ベース電圧
に以下の電圧をエミッタ電極をから取り出すことができ
る。
【００３１】また、本発明に係る半導体回路において
は、上記エミッタ電極に上記ツェナーダイオードとは別
のダイオードを接続することことにより、上記サイリス
タの動作を損なうことなく、上記エミッタ電極から電流
を取り出すことができる。
は、上記エミッタ電極に上記ツェナーダイオードとは別
のダイオードを接続することことにより、上記サイリス
タの動作を損なうことなく、上記エミッタ電極から電流
を取り出すことができる。
【００３２】さらに、上記半導体回路において、上記半
導体装置に上記ダイオードを介して制御回路を接続する
ことにより、例えば誤動作防止制御回路を接続すること
ができる。
導体装置に上記ダイオードを介して制御回路を接続する
ことにより、例えば誤動作防止制御回路を接続すること
ができる。
【図１】 本発明に係る実施の形態１の半導体装置の構
成を示す模式的な断面図である。
成を示す模式的な断面図である。
【図２】 実施の形態１の半導体装置とその周辺回路と
を含む半導体回路の回路図である。
を含む半導体回路の回路図である。
【図３】 実施の形態１の半導体装置における、ゲート
電圧に対するコレクタ電圧及びベース端子Ｂｐとエミッ
タ端子Ｅｐの電圧を模式的に示すグラフである。
電圧に対するコレクタ電圧及びベース端子Ｂｐとエミッ
タ端子Ｅｐの電圧を模式的に示すグラフである。
【図４】 本発明に係る実施の形態２の半導体回路の回
路図である。
路図である。
【図５】 本発明に係る実施の形態３の半導体装置の構
成を示す模式的な断面図である。
成を示す模式的な断面図である。
【図６】 従来例の絶縁ゲートバイポーラトランジスタ
を用いた半導体回路の回路図である。
を用いた半導体回路の回路図である。
【図７】 従来例のディプレッション型ＩＧＢＴの模式
的な断面図である。
的な断面図である。
【図８】 従来例のディプレッション型ＩＧＢＴの等価
回路である。
回路である。
１ ｐ型基板、２ メタライズ層、３ ｎ+エピ層、４
ｎ-エピ層、５，１１，１２，１４ ｐ型領域、６
ｎ+領域、７ ゲート、８ ゲート酸化膜、９ Ａｌ配
線、１３ ｎ型領域、１５ エミッタ電極、１６，１６
ａ ベース電極、２０ サイリスタ、２１，２２，２
３，２４，７３，７４，７５ 絶縁膜、５０半導体装
置、７１，７２ 電極、Ｔ１ 絶縁ゲートバイポーラト
ランジスタ、Ｔ２ ｎｐｎトランジスタ、Ｔ３ ｐｎｐ
トランジスタ、Ｄ１，Ｄ２ ダイオード、Ｚ１ ツェナ
ーダイオード。
ｎ-エピ層、５，１１，１２，１４ ｐ型領域、６
ｎ+領域、７ ゲート、８ ゲート酸化膜、９ Ａｌ配
線、１３ ｎ型領域、１５ エミッタ電極、１６，１６
ａ ベース電極、２０ サイリスタ、２１，２２，２
３，２４，７３，７４，７５ 絶縁膜、５０半導体装
置、７１，７２ 電極、Ｔ１ 絶縁ゲートバイポーラト
ランジスタ、Ｔ２ ｎｐｎトランジスタ、Ｔ３ ｐｎｐ
トランジスタ、Ｄ１，Ｄ２ ダイオード、Ｚ１ ツェナ
ーダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５Ｆ ６５７Ａ
Claims (6)
- 【請求項１】 ｐ型半導体基板に形成されたｎ型半導体
層上にゲート絶縁膜を介して形成されたゲートを備えた
絶縁ゲートバイポーラトランジスタを含む半導体装置で
あって、 上記半導体装置はさらに、上記絶縁ゲートバイポーラト
ランジスタとは別にサイリスタを有し、 上記サイリスタは、上記ｎ型半導体層の一部にｐ型不純
物が拡散されてなるｐ型領域と、該ｐ型領域の一部にｎ
型不純物が拡散されてなるｎ型領域と、上記ｎ型領域に
接して形成されたエミッタ電極と、上記ｐ型領域に接し
て形成されたベース電極と、上記絶縁ゲートバイポーラ
トランジスタと共有するコレクタ電極を含んで構成され
ていることを特徴とする半導体装置。 - 【請求項２】 上記ｎ型半導体層において、上記絶縁ゲ
ートバイポーラトランジスタとサイリスタの間にｐ型不
純物を拡散させてなる第２のｐ型領域を形成した請求項
１記載の半導体装置。 - 【請求項３】 上記サイリスタの両側のｎ型半導体層に
おいて、第２のｐ型領域を形成し、上記ｐ型領域と上記
第２のｐ型領域との各間と上記ｐ型領域と上記第２のｐ
型領域の一部を覆うように、絶縁膜を介して上記ゲート
と同一の材料からなる電極を形成し、該電極と上記エミ
ッタ電極とを接続した請求項１記載の半導体装置。 - 【請求項４】 請求項１〜３のうちのいずれか１つに記
載の半導体装置と、上記ベース電極に接続されたツェナ
ーダイオードとを備えた半導体回路。 - 【請求項５】 上記エミッタ電極に上記ツェナーダイオ
ードとは別のダイオードを接続し、該ダイオードを介し
て電流を出力するようにした請求項４記載の半導体回
路。 - 【請求項６】 上記半導体回路においてさらに、上記半
導体装置に上記ダイオードを介して制御回路を接続した
請求項５記載の半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35881798A JP3707942B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置とそれを用いた半導体回路 |
| US09/326,605 US6218709B1 (en) | 1998-12-17 | 1999-06-07 | Semiconductor device and semiconductor circuit using the same |
| DE19932959A DE19932959B4 (de) | 1998-12-17 | 1999-07-14 | Halbleitervorrichtung und diese verwendende Halbleiterschaltung |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35881798A JP3707942B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置とそれを用いた半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183341A true JP2000183341A (ja) | 2000-06-30 |
| JP3707942B2 JP3707942B2 (ja) | 2005-10-19 |
Family
ID=18461267
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|---|---|---|---|
| JP35881798A Expired - Lifetime JP3707942B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置とそれを用いた半導体回路 |
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| Country | Link |
|---|---|
| US (1) | US6218709B1 (ja) |
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| DE (1) | DE19932959B4 (ja) |
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|---|---|---|---|---|
| JP2002208691A (ja) * | 2001-01-11 | 2002-07-26 | Ngk Insulators Ltd | 逆導通機能を有する電力用半導体スイッチングデバイス |
| US7176744B2 (en) | 2004-10-08 | 2007-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2008112828A (ja) * | 2006-10-30 | 2008-05-15 | Mitsubishi Electric Corp | 裏面高耐圧集積回路を用いた半導体装置 |
| JP2008135682A (ja) * | 2006-10-30 | 2008-06-12 | Mitsubishi Electric Corp | 電力半導体装置 |
| DE102010042583A1 (de) | 2009-12-15 | 2011-06-16 | Mitsubishi Electric Corp. | Leistungshalbleitervorrichtung für Zündvorrichtung |
| US10438947B2 (en) | 2015-01-13 | 2019-10-08 | Mitsubishi Electric Corporation | Semiconductor device, manufacturing method therefor and semiconductor module |
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