CN112713864A - 用于总线传送数据的输出级电路 - Google Patents
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Abstract
本发明提出一种用于总线传送数据的输出级电路。输出级电路包含：高侧开关、高侧二极管结构、高侧箝位电路、低侧开关以及低侧二极管结构。总线的阻抗电路耦接于高侧开关与低侧开关之间，以根据高侧开关与低侧开关所分别产生的高侧输出信号与低侧输出信号，产生差动输出信号。高侧二极管结构的高侧N型区包覆高侧P型区，且低侧二极管结构的低侧N型区包覆低侧P型区。高侧箝位电路与高侧N型区串接，用以箝位高侧N型区的电压不低于高侧预设电压，使高侧二极管结构与P型半导体基板所形成的寄生PNP双极结型晶体管不导通。
Description
技术领域
本发明涉及一种用于总线传送数据的输出级电路，特别是指一种能够耐受正负电压的输出级电路。
背景技术
图1A显示一种典型的控制器局域网络(controller area network,CAN)1的示意图。控制器局域网络1包含多个传接数据控制电路11与总线(bus)12。传接数据控制电路11包括控制器111与传接器电路113。控制器111控制传接器电路113，以通过总线12传送或接收数据。总线12具有高侧信号线、低侧信号线与耦接于其间的阻抗电路。如图1A所示，阻抗电路例如包括两电阻RL，每个电阻RL的两端分别电连接至高侧信号线与低侧信号线。高侧信号线具有多个高侧输出端CANH，分别耦接于对应的传接数据控制电路11。低侧信号线具有多个低侧输出端CANL，分别耦接于对应的传接数据控制电路11。就一方面而言，传接数据控制电路11产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路11自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
图1B显示传接数据控制电路11的示意图。传接数据控制电路11中，传接器电路113包括驱动电路1131、接收器1132以及输出级电路1133。对总线12而言，不同的传接数据控制电路11于不同的时段通过总线12传送或接收数据。当其中一个传接数据控制电路11传送或接收数据时，连接总线12的其他的传接数据控制电路11不通过总线12传送或接收数据，但其输出级电路1133需要承受高侧信号线与低侧信号线的电压。为了安全的考虑，输出级电路1133必须要能够承受较高的正负电压，例如正负48V的电压。
如图1B所示，控制器111控制传接器电路113中的驱动电路1131，以操作输出级电路1133中的高侧开关QH1与低侧开关QL1，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路11通过接收器1132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。其中，高侧开关QH1电连接于内部电压VDD；而低侧开关QL1电连接于参考电压VSS。
请继续参阅图1B，在传接数据控制电路11不通过总线12传接数据的时段，高侧输出端CANH与低侧输出端CANL可能会具有最大正负48V的电压。因此，在高侧开关QH1与低侧开关QL1必须对应串联具有耐压超过正负48V的二极管DH1与DL1。再者，如果高侧开关QH1、低侧开关QL1、二极管DH1与DL1以标准CMOS工艺步骤所形成，于高侧开关QH1或低侧开关QL1操作时，二极管DH1或DL1流过相对高的电流，会导致寄生双极性结型晶体管(bipolarjunction transistor,BJT)导通，造成高侧开关QH1与低侧开关QL1操作上的错误，进而导致数据传送错误。因此，现有技术输出级电路1133需要以非标准CMOS工艺步骤，例如包含绝缘层上硅晶(Silicon On Insulator,SOI)工艺步骤所形成，以避免形成寄生BJT。
图1C显示二极管DH1/DL1的剖视示意图。如图1C所示，二极管DH1/DL1并非以标准CMOS工艺步骤所形成，而是以绝缘层上硅晶(Silicon On Insulator,SOI)工艺步骤所形成。二极管DH1/DL1形成于半导体基板上，具有绝缘层、P型区与N型区。虽然绝缘层上硅晶工艺步骤可以避免寄生双极性结型晶体管形成，但此工艺步骤相对于标准CMOS工艺步骤则非常昂贵。
有鉴于此，本发明提出一种能够避免寄生晶体管导通并降低制造成本的用于总线传送数据的输出级电路。
发明内容
就其中一观点言，本发明提供了一种用于总线传送数据的输出级电路，形成于一P型半导体基板中，该输出级电路用以于该总线的一高侧输出端与一低侧输出端，产生一差动输出信号，其包含：一高侧开关，用以根据一高侧操作信号而操作，以产生一高侧输出信号，其中该高侧开关电连接一内部电压；一高侧二极管结构，与该高侧开关串接，用以传送该高侧输出信号，并阻挡逆向偏压，其具有：一高侧P型区，与该高侧开关电连接，以接收该高侧输出信号；以及一高侧N型区，与该高侧输出端耦接，以传送该高侧输出信号，且于该P型半导体基板的一上表面下，该高侧N型区包覆该高侧P型区的侧面及底面，以形成一高侧PN结，且该高侧N型区与该P型半导体基板形成一高侧基板PN结；一高侧箝位电路，与该高侧N型区串接，用以箝位该高侧N型区的电压不低于一高侧预设电压，使该高侧二极管结构与该P型半导体基板所形成的一寄生PNP双极结型晶体管不导通；一低侧开关，用以根据一低侧操作信号而操作，以产生一低侧输出信号，其中该低侧开关电连接一参考电压；以及一低侧二极管结构，与该低侧开关串接，用以传送该低侧输出信号，并阻挡逆向偏压，其具有：一低侧N型区，与该低侧开关电连接，以接收该低侧输出信号；以及一低侧P型区，与该低侧输出端耦接，以传送该低侧输出信号，且于该P型半导体基板的该上表面下，该低侧N型区包覆该低侧P型区的侧面及底面，以形成一低侧PN结，且该低侧N型区与该P型半导体基板形成一低侧基板PN结；其中，总线的一阻抗电路耦接于该高侧输出端与该低侧输出端之间，以根据该高侧输出信号与该低侧输出信号而产生该差动输出信号；其中，该高侧N型区与该P型半导体基板直接接触，无绝缘层连接于该高侧N型区与该P型半导体基板之间；其中，该低侧N型区与该P型半导体基板直接接触，无绝缘层连接于该低侧N型区与该P型半导体基板之间。
在一种较佳的实施型态中，该高侧二极管结构包括一高侧PNP双极性结型场效晶体管(bipolar junction transistor,BJT)，其基极与其集电极电连接，且该高侧P型区包括该高侧PNPBJT的发射极，该高侧N型区包括该高侧PNPBJT的基极。
在前述的实施型态中，该高侧PNPBJT较佳地为一同心环带(concentric zone)结构，其中发射极、基极与集电极由内而外排列，且该高侧PNPBJT还具有一隔绝区，其具有N型导电型，包覆并电连接集电极，且该隔绝区与该P型半导体基板直接接触，以形成该高侧PN结。
在一种较佳的实施型态中，该低侧二极管结构包括一低侧PNPBJT，其基极与其集电极电连接，且该P型区包括该低侧PNPBJT的发射极，该N型区包括该低侧PNPBJT的基极。
在前述的实施型态中，该低侧PNPBJT较佳地为一同心环带结构，发射极、基极与集电极由内而外排列，且该低侧PNPBJT还具有一隔绝区，其具有N型导电型，包覆并电连接该集电极，且与该P型半导体基板直接接触，以形成该低侧PN结。
在一种较佳的实施型态中，该高侧箝位电路包括一P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，其源极与该高侧N型区耦接，且其栅极偏压至一预设控制电压，以限制该高侧N型区电压不低于该高侧预设电压，其漏极与该高侧输出端电连接。
在前述的实施型态中，该高侧箝位电路较佳地还包括：一齐纳二极管，耦接于该P型MOSFET的栅极与源极之间，以保持该P型MOSFET导通；一电阻，与该齐纳二极管串联，用以限制流经该齐纳二极管的一电流；以及一电容，耦接于该P型MOSFET的栅极与接地电位之间，用以降低该P型MOSFET的栅极-漏极电容的耦合效应(coupling effect)。
在一种较佳的实施型态中，该高侧箝位电路包括一箝位PNPBJT，其发射极与该高侧N型区耦接，且其基极偏压至一预设控制电压，以限制该高侧N型区电压不低于该高侧预设电压，其集电极与该高侧输出端电连接。
就另一观点言，本发明提供了一种用于总线传送数据的输出级电路，形成于一N型半导体基板中，该输出级电路用以于该总线的一高侧输出端与一低侧输出端，产生一差动输出信号，其包含：一高侧开关，用以根据一高侧操作信号而操作，以产生一高侧输出信号，其中该高侧开关电连接一内部电压；一高侧二极管结构，与该高侧开关串接，用以传送该高侧输出信号，并阻挡逆向偏压，其具有：一高侧P型区，与该高侧开关电连接，以接收该高侧输出信号；以及一高侧N型区，与该高侧输出端耦接，以传送该高侧输出信号，且于该N型半导体基板的一上表面下，该高侧P型区包覆该高侧N型区的侧面及底面，以形成一高侧PN结，且该高侧P型区与该N型半导体基板形成一高侧基板PN结；一低侧开关，用以根据一低侧操作信号而操作，以产生一低侧输出信号，其中该低侧开关电连接一参考电压；一低侧二极管结构，与该低侧开关串接，用以传送该低侧输出信号，并阻挡逆向偏压，其具有：一低侧N型区，与该低侧开关电连接，以接收该低侧输出信号；以及一低侧P型区，与该低侧输出端耦接，以传送该低侧输出信号，且于该N型半导体基板的该上表面下，该低侧P型区包覆该低侧N型区的侧面及底面，以形成一低侧PN结，且该低侧P型区与该N型半导体基板形成一低侧基板PN结；以及一低侧箝位电路，与该低侧P型区串接，用以箝位该低侧P型区的电压不高于一低侧预设电压，使该低侧二极管结构与该N型半导体基板所形成的一寄生NPN双极结型晶体管不导通；其中，总线的一阻抗电路耦接于该高侧输出端与该低侧输出端之间，以根据该高侧输出信号与该低侧输出信号而产生该差动输出信号；其中，该高侧P型区与该N型半导体基板直接接触，无绝缘层连接于该高侧P型区与该N型半导体基板之间；其中，该低侧P型区与该N型半导体基板直接接触，无绝缘层连接于该低侧P型区与该N型半导体基板之间。
在一种较佳的实施型态中，该高侧二极管结构包括一高侧NPN双极性结型场效晶体管(bipolar junction transistor,BJT)，其基极与其集电极电连接，且该高侧P型区包括该高侧NPNBJT的基极，该高侧N型区包括该高侧NPNBJT的发射极。
在一种较佳的实施型态中，该高侧NPNBJT为一同心环带(concentric zone)结构，其中发射极、基极与集电极由内而外排列，且该高侧NPNBJT还具有一隔绝区，其具有P型导电型，包覆并电连接集电极，且该隔绝区与该N型半导体基板直接接触，以形成该高侧PN结。
在一种较佳的实施型态中，该低侧二极管结构包括一低侧NPNBJT，其基极与集电极电连接，且该低侧P型区包括该低侧NPNBJT的基极，该低侧N型区包括该低侧NPNBJT的发射极。
在前述的实施型态中，该低侧NPNBJT较佳地为一同心环带(concentric zone)结构，其中发射极、基极与集电极由内而外排列，且该低侧NPNBJT还具有一隔绝区，其具有P型导电型，包覆并电连接集电极，且该隔绝区与该N型半导体基板直接接触，以形成该高侧PN结。
在一种较佳的实施型态中，该低侧箝位电路包括一N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，其源极与该低侧P型区耦接，且其栅极偏压至一预设控制电压，以限制该低侧P型区电压不高于该低侧预设电压，其漏极与该低侧输出端电连接。
在前述的实施型态中，该低侧箝位电路较佳地还包括：一齐纳二极管，耦接于该N型MOSFET的栅极与源极之间，以保持该N型MOSFET导通；一电阻，与一第一电压源串联，用以限制流经该齐纳二极管的一偏压电流；以及一电容，耦接于该N型MOSFET的栅极与一第二电压源之间，用以降低该N型MOSFET的栅极-漏极电容的耦合效应(coupling effect)；其中，该第二电压源所提供的电压高于该第一电压源所提供的电压。
在一种较佳的实施型态中，该低侧箝位电路包括一箝位NPNBJT，其发射极与该低侧P型区耦接，且其基极偏压至一预设控制电压，以限制该低侧P型区的电压不高于该低侧预设电压，其集电极与该低侧输出端电连接。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A显示一种典型的控制器局域网络(controller area network,CAN)1的示意图。
图1B显示传接数据控制电路11的示意图。
图1C显示二极管结构DH1/DL1的剖视示意图。
图2A-2C显示本发明第一个实施例。
图3A-3G显示本发明第二个实施例。
图4显示本发明第三个实施例。
图5显示本发明第四个实施例。
图6A-6C图显示本发明第五个实施例。
图7A-7G显示本发明第六个实施例。
图8显示本发明第七个实施例。
图9显示本发明第八个实施例。
图中符号说明
1 控制器局域网络
11,21,31,41,51,61,71,81,91 传接数据控制电路
12 总线
111,211,311,411,511,611,711,811,911 控制器
113,213,313,413,513,613,713,813,913 传接器电路
1131,2131,3131,4131,5131,6131,7131,8131,9131 驱动电路
1132,2132,3132,4132,5132,6132,7132,8132,9132 接收器
1133,2133,3133,4133,5133,6133,7133,8133,9133 输出级电路
BTS1,BTS2,BTS3 底面
CANH 高侧输出端
CANL 低侧输出端
CLH2,CLH3,CLH4,CLH5 高侧箝位电路
CLL6,CLL7,CLL8.CLL9 低侧箝位电路
CP 电容
DH1,DH2,DH3,DH4,DH5,DH6,DH7,DH8,DH9 高侧二极管结构
DH2N1,DH2N2,DH2N3 高侧N型子区
DH2P1 高侧P型区
DH6P1,DH6P2,DH6P3 高侧P型子区
DH6N2 高侧N型区
DL1,DL2,DL3,DL4,DL5,DL6,DL7,DL8,DL9 低侧二极管结构
DL2N1,DL2N2,DL2N3 低侧N型子区
DL2P1 低侧P型区
DL6N1 低侧N型区
DL6P1,DL6P2,DL6P3 低侧P型子区
DP 二极管
GH,GL 预设控制电压
GND 接地电位
MHNC,MLPC 通道
MHPD,MLND 漏极
MHPS,MLNS 源极
NBL N型埋层
NISO,PISO 隔绝区
OPH1,OPH2,OPH3,OPH4,OPH5,OPH6,OPH7,OPH8 高侧操作信号
OPL1,OPL2,OPL3,OPL4,OPL5,OPL6,OPL7,OPL8 低侧操作信号
QH1,QH2,QH3,QH4,QH5,QH6,QH7,QH8,QH9 高侧开关
QL1,QL2,QL3,QL4,QL5,QL6,QL7,QL8,QL9 低侧开关
PBL P型埋层
POLY 栅极
RL,RP 电阻
SDS1,SDS2,SDS3 侧面
THNB,THPB 基极
THNC,THPC 集电极
THEN,THPE发射极
UPS1,UPS2,UPS3,UPS4,UPS5,UPS6,UPS7 上表面
VDD 内部电压
VP,VP1,VP2 电压源
VSS 参考电压
ZD 齐纳二极管
具体实施方式
涉及本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示各电路间的耦接关系，以及各电路或各元件层之间的关系，至于电路与各元件层的形状、厚度与宽度则并未依照比例绘制。
请参考图2A-2C，其显示本发明的第一个实施例。图2A显示根据本发明用于总线传送数据的输出级电路21的电路示意图。如图2A所示，输出级电路21包含控制器211与传接器电路213。控制器211控制传接器电路213，以通过总线(未示出，如前所述的总线12)传送(transmit)或接收(receive)数据。总线具有高侧信号线、低侧信号线与耦接于其间的阻抗电路。举例而言，如图1A所示，阻抗电路例如包括两电阻RL，每个电阻RL的两端分别电连接至高侧信号线与低侧信号线。在本实施例中，高侧信号线具有多个高侧输出端CANH，分别耦接于对应的传接数据控制电路21。低侧信号线具有多个低侧输出端CANL，分别耦接于对应的传接数据控制电路21。就一方面而言，传接数据控制电路21产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路21从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图2A，传接数据控制电路21中，传接器电路213包括驱动电路2131、接收器2132以及输出级电路2133。不同的传接数据控制电路21于不同的时段通过总线传送或接收数据。当其中一个传接数据控制电路21传送或接收数据时，连接总线的其他的传接数据控制电路21不通过总线传送或接收数据，但其输出级电路2133需要承受高侧信号线与低侧信号线的电压。为了安全的考虑，输出级电路2133必须要能够承受较高的正负电压，例如正负48V的电压。
如图2A所示，控制器211控制传接器电路213中的驱动电路2131，以操作输出级电路2133中的高侧开关QH2与低侧开关QL2，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路21通过接收器2132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图2A，用于总线传送数据的输出级电路2133，形成于P型半导体基板中，输出级电路2133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路2133包含高侧开关QH2、高侧二极管结构DH2、高侧箝位电路CLH2、低侧开关QL2以及低侧二极管结构DL2。高侧开关QH2例如但不限于如图所示的PNP双极结型晶体管(bipolar junction transistor,BJT)，用以根据其基极所接收的高侧操作信号OPH1而操作，以产生高侧输出信号(在本实施例中，由集电极电压所示意)，其中高侧开关QH2电连接内部电压VDD(在本实施例中，由发射极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH2与高侧开关QH2串接，用以传送高侧输出信号，并阻挡逆向偏压。如图2B所示，高侧二极管结构DH2具有高侧P型区DH2P1以及高侧N型区。其中，高侧N型区由高侧N型子区DH2N1、DH2N2与DH2N3所组成。其中，高侧N型子区DH2N3例如但不限于为形成于P型半导体基板的N型埋层(N-type buried layer)，此为本领域技术人员所熟知，在此不与赘述。高侧P型区DH2P1与高侧开关QH2电连接，以接收高侧输出信号。高侧N型区与高侧输出端CANH耦接，以传送高侧输出信号给该高侧输出端CANH，且于P型半导体基板的上表面UPS1下，高侧N型区(由高侧N型子区DH2N1、DH2N2与DH2N3所组成)包覆高侧P型区DH2P1的侧面SDS1及底面BTS1，以形成高侧PN结(如图2B中，粗黑虚线所示意)。且高侧N型区与P型半导体基板形成高侧基板PN结(如图2B中，粗黑实线所示意)。其中，P型半导体基板例如电连接于接地电位GND，高侧N型区与P型半导体基板直接接触，无绝缘层连接于高侧N型区与P型半导体基板之间。举例而言，高侧二极管结构DH2由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
高侧N型区的电压必须维持不低于高侧预设电压，以避免在各种情况下，寄生PNPBJT(如图2B中，虚线PNPBJT所示意)导通。例如：高侧二极管结构DH2流过大电流时所造成的寄生PNPBJT导通，或是高侧输出端CANH的电压为负电压时所造成的寄生PNPBJT导通。详言之，当高侧输出端CANH的电压为负电压时，寄生PNPBJT的基极(N型子区DH2N3)的电压会低于具有0V或接地电位GND的集电极(即P型半导体基板，在本实施例及其他实施例中，P型半导体基板例如电连接于0V或接地电位GND)，造成寄生PNPBJT导通。根据本发明，高侧箝位电路CLH2与高侧N型区串接，用以箝位高侧N型区的电压不低于高侧预设电压，使高侧二极管结构DH2与P型半导体基板所形成的寄生PNPBJT不导通。
举例而言，如图2A所示，高侧箝位电路CLH2包括P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，其源极与高侧N型区耦接，且其栅极偏压至预设控制电压GH，以限制高侧N型区电压不低于高侧预设电压，其漏极与高侧输出端CANH电连接。其中，预设控制电压GH例如但不限于为0V或接地电位GND。举例而言，当P型MOSFET栅-源极电压Vgs高于1V时，P型MOSFET不导通，因此，预设控制电压GH为0V时，且高侧N型区电压不低于高侧预设电压例如1V，维持P型MOSFET导通；而当高侧N型区电压低于高侧预设电压1V时，P型MOSFET不导通，以避免高侧N型区电压低于高侧预设电压1V。如此一来，进一步避免了前述寄生PNPBJT导通。
需说明的是，标准CMOS工艺步骤是指在硅基板上形成半导体元件的工艺步骤，其包含氧化(oxidation)、微影(lithography)、蚀刻(etch)、离子注入(ion implantation)、扩散(diffusion)等工艺步骤，并排除特殊的工艺步骤，如SOI工艺步骤，其为本领域技术人员所熟知，在此不予赘述。
需说明的是，高侧二极管结构DH2用以阻挡逆向偏压的功能中，所述逆向偏压针对高侧二极管结构DH2而言。理想的二极管在顺向导通时两个电极(阳极和阴极)间拥有零电阻，而逆向时则有无穷大电阻，即电流只允许由单一方向流过二极管。就半导体元件言，以P型区与N型区连接形成PN结所形成的二极管中，P型区为阳极，N型区为阴极。在阳极(P型区)侧施加相对阴极(N型区)负的电压，就是逆向偏压，所加电压为逆向偏压。此为本领域技术人员所熟知，在此不予赘述。
低侧开关QL2例如但不限于如图2A所示的PNP双极结型晶体管(bipolar junctiontransistor,BJT)，用以根据低侧操作信号OPL1而操作，以产生低侧输出信号(在本实施例中，由发射极电压所示意)，其中低侧开关QL2电连接参考电压VSS(在本实施例中，由集电极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
如图2A所示，低侧二极管结构DL2与低侧开关QL2串接，用以传送低侧输出信号，并阻挡逆向偏压。如图2C所示，低侧二极管结构DL2具有低侧N型区以及低侧P型区DL2P1。其中，低侧N型区由低侧N型子区DL2N1、DL2N2与DL2N3所组成。其中，低侧N型子区DL2N3例如但不限于为形成于P型半导体基板的N型埋层(N-type buried layer)，此为本领域技术人员所熟知，在此不予赘述。低侧N型区与低侧开关QL2电连接，以接收低侧输出信号。低侧P型区DL2P1与低侧输出端CANL耦接，以传送低侧输出信号给该低侧输出端CANL，且于P型半导体基板的上表面UPS2下，低侧N型区包覆低侧P型区DL2P1的侧面SDS2及底面BTS2，以形成低侧PN结(如图2C中，粗黑虚线所示意)。且低侧N型区与P型半导体基板形成低侧基板PN结(如图2C中，粗黑实线所示意)。其中，总线的阻抗电路中的电阻RL耦接于高侧输出端CANH与低侧输出端CANL之间，以根据高侧输出信号与低侧输出信号而产生差动输出信号。其中，低侧N型区与P型半导体基板直接接触，无绝缘层连接于低侧N型区与P型半导体基板之间。举例而言，低侧二极管结构DL2由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
需说明的是，低侧二极管结构DL2用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DL2而言。
图3A-3G图3A-3G显示本发明的第二个实施例。图3A显示根据本发明的用于总线传送数据的输出级电路31的电路示意图。如图3A所示，输出级电路31包含控制器311与传接器电路313。控制器311控制传接器电路313，以通过总线(未示出，如前所述的总线12)传送(transmit)或接收(receive)数据。总线具有高侧信号线、低侧信号线与耦接于其间的阻抗电路。举例而言，如图1A所示，阻抗电路例如包括两电阻RL，每个电阻RL的两端分别电连接至高侧信号线与低侧信号线。高侧信号线具有多个高侧输出端CANH，分别耦接于对应的传接数据控制电路31。低侧信号线具有多个低侧输出端CANL，分别耦接于对应的传接数据控制电路31。就一方面而言，传接数据控制电路31产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路31从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图3A，传接数据控制电路21中，传接器电路313包括驱动电路3131、接收器3132以及输出级电路3133。不同的传接数据控制电路31于不同的时段通过总线传送或接收数据。当其中一个传接数据控制电路31传送或接收数据时，连接总线的其他的传接数据控制电路31不通过总线传送或接收数据，但其输出级电路3133需要承受高侧信号线与低侧信号线的电压。为了安全的考虑，输出级电路3133必须要能够承受较高的正负电压，例如正负48V的电压。
如图3A所示，控制器311控制传接器电路313中的驱动电路3131，以操作输出级电路3133中的高侧开关QH3与低侧开关QL3，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路31通过接收器3132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图3A，用于总线传送数据的输出级电路3133，形成于P型半导体基板中，输出级电路3133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路3133包含高侧开关QH3、高侧二极管结构DH3、高侧箝位电路CLH3、低侧开关QL3以及低侧二极管结构DL3。高侧开关QH3例如但不限于如图所示的P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的高侧操作信号OPH2而操作，以产生高侧输出信号(在本实施例中，由漏极电压所示意)，其中高侧开关QH3电连接内部电压VDD(在本实施例中，由源极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH3与高侧开关QH3串接，用以传送高侧输出信号，并阻挡逆向偏压。如图3A所示，高侧二极管结构DH3例如但不限于包括高侧PNP双极性结型场效晶体管(bipolar junction transistor,BJT)，其基极与其集电极电连接，且P型区包括高侧PNPBJT的发射极，N型区包括高侧PNPBJT的基极。如图3A所示，高侧二极管结构DH3中，虚线PNPBJT示意高侧PNPBJT的寄生PNPBJT，其集电极为P型半导体基板，电连接至接地电位GND。
图3B与图3C分别显示本实施例中，高侧二极管结构DH3的上视示意图与剖视示意图。如图3B与图3C所示，高侧二极管结构DH3包括高侧PNP双极性结型场效晶体管(bipolarjunction transistor,BJT)，如图3C中的粗黑虚线晶体管符号所示意。在一种较佳的实施例中，如图3B所示意，高侧PNPBJT为同心环带(concentric zone)结构，其中P型发射极THPE、N型基极THNB与P型集电极THPC由内而外排列，且高侧PNPBJT还具有隔绝区NISO与N型埋层NBL。隔绝区NISO与N型埋层NBL具有N型导电型，位于集电极THPC之外且包覆并电连接集电极THPC。隔绝区NISO与N型埋层NBL与该P型半导体基板直接接触，以形成高侧PN结(如图3C中，粗黑实线所示意)。隔绝区NISO与N型埋层NBL与P型半导体基板直接接触，无绝缘层连接于隔绝区NISO与N型埋层NBL与P型半导体基板之间。
如图3C所示意，高侧PNPBJT的基极THNB与集电极THPC电连接，并与隔绝区NISO电连接。且高侧二极管结构DH3的高侧P型区包括高侧PNPBJT的发射极THPE。高侧二极管结构DH3的高侧N型区包括高侧PNPBJT的基极THNB、隔绝区NISO与N型埋层NBL。高侧P型区包括发射极THPE，与高侧开关QH3电连接，以接收高侧输出信号。高侧N型区与高侧输出端CANH耦接，以传送高侧输出信号给该高侧输出端CANH，且于P型半导体基板的上表面UPS3下，高侧N型区包覆高侧P型区的侧面及底面，以形成高侧PN结。且高侧N型区与P型半导体基板形成高侧基板PN结。其中，高侧N型区与P型半导体基板直接接触，无绝缘层连接于高侧N型区与P型半导体基板之间。举例而言，高侧二极管结构DH3由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
高侧N型区的电压必须维持不低于高侧预设电压，以避免在各种情况下，寄生PNPBJT(如图3C中，虚线PNPBJT所示意)导通。例如：高侧二极管结构DH3流过大电流时所造成的寄生PNPBJT导通，或是高侧输出端CANH的电压为负电压时所造成的寄生PNPBJT导通。详言之，当高侧输出端CANH的电压为负电压时，寄生PNPBJT的基极(N型埋层NBL)的电压会低于具有0V或接地电位GND的集电极(即P型半导体基板)，造成寄生PNPBJT导通。根据本发明，高侧箝位电路CLH3与高侧N型区串接，用以箝位高侧N型区的电压不低于高侧预设电压，使高侧二极管结构DH3与P型半导体基板所形成的寄生PNPBJT不导通。
举例而言，如图3A所示，高侧箝位电路CLH3包括P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，其源极与高侧N型区耦接，且其栅极偏压至预设控制电压GH，以限制高侧N型区电压不低于高侧预设电压，其漏极与高侧输出端CANH电连接。其中，预设控制电压GH例如但不限于为0V或接地电位GND。举例而言，当P型MOSFET栅-源极电压Vgs高于1V时，P型MOSFET不导通，因此，预设控制电压GH为0V时，且高侧N型区电压不低于高侧预设电压例如1V，维持P型MOSFET导通；而当高侧N型区电压低于高侧预设电压1V时，P型MOSFET不导通，以避免高侧N型区电压低于高侧预设电压1V。如此一来，进一步避免了前述寄生PNPBJT导通。
需说明的是，高侧二极管结构DH3用以阻挡逆向偏压的功能中，所述逆向偏压针对高侧二极管结构DH3而言。
低侧开关QL3例如但不限于如图3A所示的N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的低侧操作信号OPL2而操作，以产生低侧输出信号(在本实施例中，由源极电压所示意)，其中低侧开关QL3电连接参考电压VSS(在本实施例中，由漏极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
如图3A所示，低侧二极管结构DL3与低侧开关QL3串接，用以传送低侧输出信号，并阻挡逆向偏压。图3D与图3E分别显示本实施例中，低侧二极管结构DL3的上视示意图与剖视示意图。如图3D与图3E所示，低侧二极管结构DL3包括低侧PNP双极性结型场效晶体管(bipolar junction transistor,BJT)，如图3E中的粗黑虚线晶体管符号所示意。在一种较佳的实施例中，如图3D所示意，低侧PNPBJT为同心环带(concentric zone)结构，其中P型发射极TLPE、N型基极TLNB与P型集电极TLPC由内而外排列，且低侧PNPBJT还具有隔绝区NISO与N型埋层NBL。隔绝区NISO与N型埋层NBL具有N型导电型，位于集电极TLPC之外且包覆并电连接集电极TLPC。隔绝区NISO与N型埋层NBL与P型半导体基板直接接触，以形成低侧PN结(如图3E中，粗黑实线所示意)。隔绝区NISO与N型埋层NBL与P型半导体基板直接接触，无绝缘层连接于隔绝区NISO与N型埋层NBL与P型半导体基板之间。其中，P型半导体基板例如但不限于与接地电位GND电连接。
如图3E所示意，低侧PNPBJT的基极TLNB与集电极TLPC电连接，并与隔绝区NISO电连接。且低侧二极管结构DL3的低侧P型区包括低侧PNPBJT的发射极TLPE。低侧二极管结构DL3的低侧N型区包括低侧PNPBJT的基极TLNB、隔绝区NISO与N型埋层NBL。低侧P型区包括发射极TLPE，与低侧开关QL3电连接，以接收低侧输出信号。低侧N型区与低侧输出端CANL耦接，以传送高侧输出信号给该低侧输出端CANL，且于P型半导体基板的上表面下，低侧N型区包覆低侧P型区的侧面及底面，以形成低侧PN结。且低侧N型区与P型半导体基板形成低侧基板PN结。其中，低侧N型区与P型半导体基板直接接触，无绝缘层连接于低侧N型区与P型半导体基板之间。举例而言，低侧二极管结构DL3由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
低侧开关QL3例如但不限于如图3A所示的P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据低侧操作信号OPL2而操作，以产生低侧输出信号(在本实施例中，由源极电压所示意)，其中低侧开关QL3电连接参考电压VSS(在本实施例中，由漏极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
需说明的是，低侧二极管结构DL3用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DL3而言。
图3F与图3G分别显示本实施例中，高侧箝位电路CLH3的上视示意图与剖视示意图。如图3F与图3G所示，高侧箝位电路CLH3包括P型MOSFET，具有栅极POLY。在一种较佳的实施例中，如图3F所示意，高侧箝位电路CLH3为同心环带(concentric zone)结构，其中P型源极MHPS、N型通道MHNC与P型漏极MHPD由内而外排列，且高侧箝位电路CLH3还具有隔绝区NISO与N型埋层NBL。隔绝区NISO与N型埋层NBL具有N型导电型，位于漏极MHPD之外且包覆并电连接P型漏极MHPD。隔绝区NISO与N型埋层NBL与该P型半导体基板直接接触，以形成高侧PN结(如图3G中，粗黑实线所示意)。隔绝区NISO与N型埋层NBL与P型半导体基板直接接触，无绝缘层连接于隔绝区NISO与N型埋层NBL与P型半导体基板之间。举例而言，高侧箝位电路CLH3由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
图4显示本发明的第三个实施例。图4显示根据本发明的用于总线传送数据的输出级电路41的电路示意图。如图4所示，输出级电路41包含控制器411与传接器电路413。控制器411控制传接器电路413，以通过总线(未示出，如前所述的总线12)传送或接收数据。就一方面而言，传接数据控制电路41产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路41从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图4，传接数据控制电路41中，传接器电路413包括驱动电路4131、接收器4132以及输出级电路4133。如图所示，控制器411控制传接器电路413中的驱动电路4131，以操作输出级电路4133中的高侧开关QH4与低侧开关QL4，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路41通过接收器4132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图4，用于总线传送数据的输出级电路4133，形成于P型半导体基板中，输出级电路4133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路4133包含高侧开关QH4、高侧二极管结构DH4、高侧箝位电路CLH4、低侧开关QL4以及低侧二极管结构DL4。高侧开关QH4例如但不限于如图所示的P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的高侧操作信号OPH3而操作，以产生高侧输出信号(在本实施例中，由漏极电压所示意)，其中高侧开关QH4电连接内部电压VDD(在本实施例中，由源极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH4与高侧开关QH4串接，用以传送高侧输出信号，并阻挡逆向偏压。如图4所示，高侧二极管结构DH4例如但不限于包括高侧PNP双极性结型场效晶体管(bipolar junction transistor,BJT)，其基极与其集电极电连接，且P型区包括高侧PNPBJT的发射极，N型区包括高侧PNPBJT的基极。如图4所示，高侧二极管结构DH4中，虚线PNPBJT示意高侧PNPBJT的寄生PNPBJT，其集电极为P型半导体基板，电连接至接地电位GND。
需说明的是，高侧二极管结构DH4用以阻挡逆向偏压的功能中，所述逆向偏压针对高侧二极管结构DH4而言。
低侧开关QL4例如但不限于如图4所示的N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的高侧操作信号OPL3而操作，以产生低侧输出信号(在本实施例中，由源极电压所示意)，其中低侧开关QL4电连接参考电压VSS(在本实施例中，由漏极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
如图4所示，低侧二极管结构DL4与低侧开关QL4串接，用以传送低侧输出信号，并阻挡逆向偏压。低侧开关QL4例如但不限于如图4所示的N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据低侧操作信号OPL3而操作，以产生低侧输出信号(在本实施例中，由源极电压所示意)，其中低侧开关QL3电连接参考电压VSS(在本实施例中，由漏极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
如图4所示，低侧二极管结构DL4与低侧开关QL4串接，用以传送低侧输出信号，并阻挡逆向偏压。在本实施中，低侧二极管结构DL4包括低侧PNP双极性结型场效晶体管(bipolar junction transistor,BJT)。在一种较佳的实施例中，低侧PNPBJT为同心环带(concentric zone)结构，其中P型发射极、N型基极与P型集电极由内而外排列，且低侧PNPBJT还具有隔绝区与N型埋层。隔绝区与N型埋层具有N型导电型，位于集电极之外且包覆并电连接集电极。隔绝区与N型埋层与P型半导体基板直接接触，以形成低侧PN结。隔绝区与N型埋层与P型半导体基板直接接触，无绝缘层连接于隔绝区与N型埋层与P型半导体基板之间。
低侧PNPBJT的基极与集电极电连接，并与隔绝区电连接。且低侧二极管结构DL4的低侧P型区包括低侧PNPBJT的发射极。低侧二极管结构DL4的低侧N型区包括低侧PNPBJT的基极、隔绝区与N型埋层。低侧P型区包括发射极，与低侧开关QL4电连接，以接收低侧输出信号。低侧N型区与低侧输出端CANL耦接，以传送高侧输出信号给该低侧输出端CANL，且于P型半导体基板的上表面下，低侧N型区包覆低侧P型区的侧面及底面，以形成低侧PN结。且低侧N型区与P型半导体基板形成低侧基板PN结。其中，低侧N型区与P型半导体基板直接接触，无绝缘层连接于低侧N型区与P型半导体基板之间。举例而言，低侧二极管结构DL4由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
低侧二极管结构DL4与低侧二极管结构DL3结构相同，可参照图3D与图3E所示的低侧二极管结构DL3。需说明的是，低侧二极管结构DL4用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DL4而言。
本实施例与第二个实施例不同之处在于，在本实施例中，高侧箝位电路CLH4较佳地还包括齐纳二极管ZD、电阻RP、电容CP、电压源VP以及二极管DP。其中，齐纳二极管ZD耦接于高侧箝位电路CLH4的P型MOSFET的栅极与源极之间，例如将P型MOSFET的源极-栅极电压(Vsg)，维持在5V，以保持P型MOSFET导通。电阻RP与齐纳二极管ZD串联，用以于高侧输出端CANH的电压太高时，限制流经齐纳二极管ZD的电流。举例而言，当高侧输出端CANH的电压为58V时，流经齐纳二极管ZD的电流最高为：(58-Vzd-Vp)/Rp，其中，Vzd为齐纳二极管ZD的崩溃电压(breakdown voltage)，Vp为电压源VP所提供的电压，Rp为电阻RP的电阻值。电容CP耦接于高侧箝位电路CLH4的P型MOSFET的栅极与接地电位GND之间，用以降低高侧箝位电路CLH4的P型MOSFET的栅极-漏极电容的耦合效应(coupling effect)。电压源VP与电阻RP串接，且电压源VP与电阻RP串接后与电容CP并联。电压源VP用以于传接数据控制电路41通过高侧输出端CANH传送数据时，提供电容CP预设偏压，例如比接地电位GND高一个预设的电压源电压。假设没有此电压源VP提供电容CP预设偏压，而栅极电连接至接地电位GND，在高侧输出端CANH的电压从正电压降为负电压的过程中，因为高侧箝位电路CLH4的P型MOSFET的栅极-漏极电容的耦合效应，将使栅极电压自接地电位GND转变为负电压。因此，电压源VP提供电容CP预设偏压，避免电容CP从接地电位GND转变为负电压，进而降低高侧箝位电路CLH4的P型MOSFET的栅极-漏极电容的耦合效应。二极管DP与电容CP并联，用以于高侧箝位电路CLH4的P型MOSFET的栅极电压低于其阈值电压时，提供电流回复路径(recovery path)。
图5显示本发明的第四个实施例。图5显示根据本发明的用于总线传送数据的输出级电路51的电路示意图。如图5所示，输出级电路51包含控制器511与传接器电路513。控制器511控制传接器电路513，以通过总线(未示出，如前所述的总线12)传送(transmit)或接收(receive)数据。就一方面而言，传接数据控制电路51产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路51从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图5，传接数据控制电路51中，传接器电路513包括驱动电路5131、接收器5132以及输出级电路5133。不同的传接数据控制电路51于不同的时段通过总线传送或接收数据。如图5所示，控制器511控制传接器电路513中的驱动电路5131，以操作输出级电路5133中的高侧开关QH5与低侧开关QL5，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路51通过接收器5132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图5，用于总线传送数据的输出级电路5133，形成于P型半导体基板中，输出级电路5133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路5133包含高侧开关QH5、高侧二极管结构DH5、高侧箝位电路CLH5、低侧开关QL5以及低侧二极管结构DL5。高侧开关QH5例如但不限于如图所示的PNP双极结型晶体管(bipolar junction transistor,BJT)，用以根据其基极所接收的高侧操作信号OPH4而操作，以产生高侧输出信号(在本实施例中，由集电极电压所示意)，其中高侧开关QH5电连接内部电压VDD(在本实施例中，由发射极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH5与高侧开关QH5串接，用以传送高侧输出信号，并阻挡逆向偏压。需说明的是，高侧二极管结构DH5用以阻挡逆向偏压的功能中，所述逆向偏压针对高侧二极管结构DH5而言。
本实施例与第一个实施例不同之处在于，在本实施例中，如图5所示，高侧箝位电路CLH5包括如图所示的PNP双极结型晶体管(bipolar junction transistor,BJT)，其发射极与高侧二极管结构DH5的高侧N型区耦接，且其基极偏压至预设控制电压GH，以限制高侧N型区电压不低于高侧预设电压，其集电极与高侧输出端CANH电连接。其中，预设控制电压GH例如但不限于为0V或接地电位GND。
低侧开关QL5例如但不限于如图5所示的PNP双极结型晶体管(bipolar junctiontransistor,BJT)，用以根据低侧操作信号OPL4而操作，以产生低侧输出信号(在本实施例中，由发射极电压所示意)，其中低侧开关QL5电连接参考电压VSS(在本实施例中，由集电极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。低侧二极管结构DL5与低侧开关QL5串接，用以传送低侧输出信号，并阻挡逆向偏压。需说明的是，低侧二极管结构DL5用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DL5而言。
请参考图6A-6C图，其显示本发明的第五个实施例。图6A显示根据本发明用于总线传送数据的输出级电路61的电路示意图。如图6A所示，输出级电路61包含控制器611与传接器电路613。控制器611控制传接器电路613，以通过总线(未示出，如前所述的总线12)传送(transmit)或接收(receive)数据。总线具有高侧信号线、低侧信号线与耦接于其间的阻抗电路。举例而言，如图1A所示，阻抗电路例如包括两电阻RL，每个电阻RL的两端分别电连接至高侧信号线与低侧信号线。在本实施例中，高侧信号线具有多个高侧输出端CANH，分别耦接于对应的传接数据控制电路61。低侧信号线具有多个低侧输出端CANL，分别耦接于对应的传接数据控制电路61。就一方面而言，传接数据控制电路61产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路61从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图6A，传接数据控制电路61中，传接器电路613包括驱动电路6131、接收器6132以及输出级电路6133。不同的传接数据控制电路61于不同的时段通过总线传送或接收数据。当其中一个传接数据控制电路61传送或接收数据时，连接总线的其他的传接数据控制电路61不通过总线传送或接收数据，但其输出级电路6133需要承受高侧信号线与低侧信号线的电压。为了安全的考虑，输出级电路6133必须要能够承受较高的正负电压，例如正负48V的电压。
如图6A所示，控制器611控制传接器电路613中的驱动电路6131，以操作输出级电路6133中的高侧开关QH6与低侧开关QL6，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路61通过接收器6132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图6A，用于总线传送数据的输出级电路6133，形成于N型半导体基板中，输出级电路6133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路6133包含高侧开关QH6、高侧二极管结构DH6、低侧箝位电路CLL6、低侧开关QL6以及低侧二极管结构DL6。高侧开关QH6例如但不限于如图所示的PNP双极结型晶体管(bipolar junction transistor,BJT)，用以根据其基极所接收的高侧操作信号OPH5而操作，以产生高侧输出信号(在本实施例中，由集电极电压所示意)，其中高侧开关QH6电连接内部电压VDD(在本实施例中，由发射极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH6与高侧开关QH6串接，用以传送高侧输出信号，并阻挡逆向偏压。如图6B所示，高侧二极管结构DH6具有高侧P型区以及高侧N型区DH6N1。其中，高侧P型区由高侧P型子区DH6P1、DH6P2与DH6P3所组成。其中，高侧P型子区DH6P3例如但不限于为形成于N型半导体基板的P型埋层(P-type buried layer)，此为本领域技术人员所熟知，在此不予赘述。高侧P型区与高侧开关QH6电连接，以接收高侧输出信号。高侧N型区DH6N1与高侧输出端CANH耦接，以传送高侧输出信号给该高侧输出端CANH，且于N型半导体基板的上表面UPS4下，高侧P型区(由高侧P型子区DH6P1、DH6P2与DH6P3所组成)包覆高侧N型区DH6N1的侧面SDS3及底面BTS3，以形成高侧PN结(如图6B中，粗黑虚线所示意)。且高侧P型区与N型半导体基板形成高侧基板PN结(如图6B中，粗黑实线所示意)。其中，N型半导体基板可以电连接于电路中的最高电位，例如但不限于如图6B所示，电连接于内部电压VDD，高侧P型区与N型半导体基板直接接触，无绝缘层连接于高侧P型区与N型半导体基板之间。举例而言，高侧二极管结构DH6由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
需说明的是，高侧二极管结构DH6用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DH6而言。
低侧开关QL6例如但不限于如图6A所示的PNP双极结型晶体管(bipolar junctiontransistor,BJT)，用以根据低侧操作信号OPL5而操作，以产生低侧输出信号(在本实施例中，由发射极电压所示意)，其中低侧开关QL6电连接参考电压VSS(在本实施例中，由集电极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
如图6A所示，低侧二极管结构DL6与低侧开关QL6串接，用以传送低侧输出信号，并阻挡逆向偏压。如图6C所示，低侧二极管结构DL6具有低侧N型区DL6N1以及低侧P型区。其中，低侧P型区由低侧P型子区DL6P1、DL6P2与DL6P3所组成。其中，低侧P型子区DL6P3例如但不限于为形成于N型半导体基板的P型埋层(P-type buried layer)，此为本领域技术人员所熟知，在此不予赘述。低侧N型区DL6N1与低侧开关QL6电连接，以接收低侧输出信号。低侧P型区与低侧输出端CANL耦接，以传送低侧输出信号给该低侧输出端CANL，且于N型半导体基板的上表面UPS5下，低侧P型区包覆低侧N型区DL6N1的侧面SDS4及底面BTS4，以形成低侧PN结(如图6C中，粗黑虚线所示意)。且低侧P型区与N型半导体基板形成低侧基板PN结(如图6C中，粗黑实线所示意)。其中，总线的阻抗电路中的电阻RL耦接于高侧输出端CANH与低侧输出端CANL之间，以根据高侧输出信号与低侧输出信号而产生差动输出信号。其中，低侧P型区与N型半导体基板直接接触，无绝缘层连接于低侧N型区与P型半导体基板之间。举例而言，低侧二极管结构DL6由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。其中，N型半导体基板可以电连接于电路中的最高电位，例如但不限于如图6C所示，电连接于内部电压VDD。
低侧P型区的电压必须维持不高于低侧预设电压，以避免在各种情况下，寄生NPNBJT(如图6C中，虚线NPNBJT所示意)导通。例如：低侧二极管结构DL6流过大电流时所造成的寄生NPNBJT导通，或是低侧输出端CANL的电压为正电压时所造成的寄生NPNBJT导通。详言之，当低侧输出端CANL的电压为正电压时，寄生NPNBJT的基极(P型子区DL6P3)电压，例如为48V，可能会高于其集电极电压(即N型半导体基板的电压，在本实施例及其他实施例中，N型半导体基板例如电连接于电路中的最高电位，例如但不限于如图6C所示，电连接于内部电压VDD)，造成寄生NPNBJT导通。根据本发明，低侧箝位电路CLL6与低侧P型区串接，用以箝位低侧P型区的电压不高于低侧预设电压，使低侧二极管结构DL6与N型半导体基板所形成的寄生NPNBJT不导通。
举例而言，如图6A所示，低侧箝位电路CLL6包括N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，其源极与低侧P型区耦接，且其栅极偏压至预设控制电压GL，以限制低侧P型区电压不高于低侧预设电压，其漏极与低侧输出端CANL电连接。其中，预设控制电压GL例如但不限于为2V或正电位。举例而言，当N型MOSFET栅-源极电压Vgs低于1V时，N型MOSFET不导通，因此，预设控制电压GL为2V时，且低侧P型区电压不高于低侧预设电压例如1V，维持N型MOSFET导通；而当低侧P型区电压高于低侧预设电压1V时，N型MOSFET不导通，以避免低侧P型区电压高于低侧预设电压1V。如此一来，进一步避免了前述寄生NPNBJT导通。需说明的是，低侧二极管结构DL6用以阻挡逆向偏压的功能中，所述逆向偏压针对高侧二极管结构DL6而言。
图7A-7G显示本发明的第六个实施例。图7A显示根据本发明用于总线传送数据的输出级电路71的电路示意图。如图7A所示，输出级电路71包含控制器711与传接器电路713。控制器711控制传接器电路713，以通过总线(未示出，如前所述的总线12)传送(transmit)或接收(receive)数据。总线具有高侧信号线、低侧信号线与耦接于其间的阻抗电路。举例而言，如图1A所示，阻抗电路例如包括两电阻RL，每个电阻RL的两端分别电连接至高侧信号线与低侧信号线。在本实施例中，高侧信号线具有多个高侧输出端CANH，分别耦接于对应的传接数据控制电路71。低侧信号线具有多个低侧输出端CANL，分别耦接于对应的传接数据控制电路71。就一方面而言，传接数据控制电路71产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路71从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图7A，传接数据控制电路21中，传接器电路713包括驱动电路7131、接收器7132以及输出级电路7133。不同的传接数据控制电路71于不同的时段通过总线传送或接收数据。当其中一个传接数据控制电路71传送或接收数据时，连接总线的其他的传接数据控制电路71不通过总线传送或接收数据，但其输出级电路7133需要承受高侧信号线与低侧信号线的电压。为了安全的考虑，输出级电路7133必须要能够承受较高的正负电压，例如正负48V的电压。
如图7A所示，控制器711控制传接器电路713中的驱动电路7131，以操作输出级电路3133中的高侧开关QH7与低侧开关QL7，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路71通过接收器7132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图7A，用于总线传送数据的输出级电路7133，形成于N型半导体基板中，输出级电路7133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路7133包含高侧开关QH7、高侧二极管结构DH7、低侧箝位电路CLL7、低侧开关QL7以及低侧二极管结构DL7。高侧开关QH7例如但不限于如图所示的P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的高侧操作信号OPH6而操作，以产生高侧输出信号(在本实施例中，由漏极电压所示意)，其中高侧开关QH7电连接内部电压VDD(在本实施例中，由源极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH7与高侧开关QH7串接，用以传送高侧输出信号，并阻挡逆向偏压。如图7A所示，高侧二极管结构DH7例如但不限于包括高侧NPN双极性结型场效晶体管(bipolar junction transistor,BJT)，其基极与其集电极电连接，且N型区包括高侧NPNBJT的发射极，P型区包括高侧NPNBJT的基极。如图7A所示，高侧二极管结构DH7中，虚线NPNBJT示意高侧NPNBJT的寄生NPNBJT，其集电极为N型半导体基板，电连接至内部电压VDD。
图7B与图7C分别显示本实施例中，高侧二极管结构DH7的上视示意图与剖视示意图。如图7B与图7C所示，高侧二极管结构DH7包括高侧NPN双极性结型场效晶体管(bipolarjunction transistor,BJT)，如图7C中的粗黑虚线晶体管符号所示意。在一种较佳的实施例中，如图7B所示意，高侧NPNBJT为同心环带(concentric zone)结构，其中N型发射极THNE、P型基极THPB与N型集电极THNC由内而外排列，且高侧NPNBJT还具有隔绝区PISO与P型埋层PBL。隔绝区PISO与P型埋层PBL具有P型导电型，位于集电极THNC之外且包覆并电连接集电极THNC。隔绝区PISO与P型埋层PBL与该N型半导体基板直接接触，以形成高侧PN结(如图7C中，粗黑实线所示意)。隔绝区PISO与P型埋层PBL与N型半导体基板直接接触，无绝缘层连接于隔绝区PISO与P型埋层PBL与N型半导体基板之间。
如图7C所示意，高侧NPNBJT的基极THPB与集电极THNC电连接，并与隔绝区PISO电连接。且高侧二极管结构DH7的高侧N型区包括高侧NPNBJT的发射极THNE。高侧二极管结构DH7的高侧P型区包括高侧NPNBJT的基极THPB、隔绝区PISO与P型埋层PBL。高侧P型区与高侧开关QH7电连接，以接收高侧输出信号。高侧N型区与高侧输出端CANH耦接，以传送高侧输出信号给该高侧输出端CANH，且于N型半导体基板的上表面UPS6下，高侧P型区包覆高侧N型区的侧面及底面，以形成高侧PN结(如图7C中，粗黑实线所示意)。且高侧P型区与N型半导体基板形成高侧基板PN结。其中，高侧P型区与N型半导体基板直接接触，无绝缘层连接于高侧P型区与N型半导体基板之间。举例而言，高侧二极管结构DH7由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。需说明的是，高侧二极管结构DH7用以阻挡逆向偏压的功能中，所述逆向偏压针对高侧二极管结构DH7而言。
低侧开关QL7例如但不限于如图7A所示的N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的低侧操作信号OPL6而操作，以产生低侧输出信号(在本实施例中，由漏极电压所示意)，其中低侧开关QL7电连接参考电压VSS(在本实施例中，由源极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
如图7A所示，低侧二极管结构DL7与低侧开关QL7串接，用以传送低侧输出信号，并阻挡逆向偏压。图7D与图7E分别显示本实施例中，低侧二极管结构DL7的上视示意图与剖视示意图。如图7D与图7E所示，低侧二极管结构DL7包括低侧NPN双极性结型场效晶体管(bipolar junction transistor,BJT)，如图7E中的粗黑虚线晶体管符号所示意。在一种较佳的实施例中，如图7D所示意，低侧NPNBJT为同心环带(concentric zone)结构，其中N型发射极TLNE、P型基极TLPB与N型集电极TLNC由内而外排列，且低侧NPNBJT还具有隔绝区PISO与P型埋层PBL。隔绝区PISO与P型埋层PBL具有P型导电型，位于集电极TLNC之外且包覆并电连接集电极TLNC。隔绝区PISO与P型埋层PBL与N型半导体基板直接接触，以形成低侧PN结(如图7E中，粗黑实线所示意)。隔绝区PISO与P型埋层PBL与N型半导体基板直接接触，无绝缘层连接于隔绝区PISO与P型埋层PBL与N型半导体基板之间。
如图7E所示意，低侧NPNBJT的基极TLPB与集电极TLNC电连接，并与隔绝区PISO电连接。且低侧二极管结构DL7的低侧N型区包括低侧NPNBJT的发射极TLNE。低侧二极管结构DL7的低侧P型区包括低侧NPNBJT的基极TLPB、隔绝区PISO与P型埋层PBL。低侧N型区包括发射极TLNE，与低侧开关QL7电连接，以接收低侧输出信号。低侧P型区与低侧输出端CANL耦接，以传送低侧输出信号给该低侧输出端CANL，且于N型半导体基板的上表面UPS7下，低侧P型区包覆低侧N型区的侧面及底面，以形成低侧PN结(如图7E中，粗黑虚线所示意)。且低侧P型区与N型半导体基板形成低侧基板PN结(如图7E中，粗黑实线所示意)。其中，低侧P型区与N型半导体基板直接接触，无绝缘层连接于低侧P型区与N型半导体基板之间。举例而言，低侧二极管结构DL7由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。其中，N型半导体基板可以电连接于电路中的最高电位，例如但不限于如图7A与图7C所示，电连接于内部电压VDD。
低侧P型区的电压必须维持不高于低侧预设电压，以避免在各种情况下，寄生NPNBJT(如图7E中，虚线NPNBJT所示意)导通。例如：低侧二极管结构DL7流过大电流时所造成的寄生NPNBJT导通，或是低侧输出端CANL的电压为正电压时所造成的寄生NPNBJT导通。详言之，当低侧输出端CANL的电压为正电压时，寄生NPNBJT的基极(P型埋层PBL)的电压，例如为48V，可能会高于其集电极(即N型半导体基板的电压，在本实施例及其他实施例中，N型半导体基板例如电连接于电路中的最高电位，例如但不限于如图6C所示，电连接于内部电压VDD)，造成寄生PNPBJT导通。根据本发明，低侧箝位电路CLL7与低侧P型区串接，用以箝位低侧P型区的电压不高于低侧预设电压，使低侧二极管结构DL7与N型半导体基板所形成的寄生NPNBJT不导通。
举例而言，如图7A所示，低侧箝位电路CLL7包括N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，其源极与低侧P型区耦接，且其栅极偏压至预设控制电压GL，以限制低侧P型区电压不高于低侧预设电压，其漏极与低侧输出端CANL电连接。其中，预设控制电压GL例如但不限于为2V或其他正电压。举例而言，当N型MOSFET栅-源极电压Vgs低于1V时，N型MOSFET不导通，因此，预设控制电压GL为2V时，且低侧P型区电压不高于低侧预设电压例如1V，维持N型MOSFET导通；而当低侧P型区电压高于高侧预设电压1V时，N型MOSFET不导通，以避免低侧P型区电压高于低侧预设电压1V。如此一来，进一步避免了前述寄生NPNBJT导通。需说明的是，低侧二极管结构DL7用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DL7而言。
图7F与图7G分别显示本实施例中，低侧箝位电路CLL7的上视示意图与剖视示意图。如图7F与图7G所示，低侧箝位电路CLL7包括N型MOSFET，具有栅极POLY。在一种较佳的实施例中，如图7F所示意，低侧箝位电路CLL7为同心环带(concentric zone)结构，其中N型源极MLNS、P型通道MLPC与N型漏极MLND由内而外排列，且低侧箝位电路CLL7还具有隔绝区PISO与P型埋层PBL。隔绝区PISO与P型埋层PBL具有P型导电型，位于漏极MLND之外且包覆并电连接N型漏极MLND。隔绝区PISO与P型埋层PBL与该N型半导体基板直接接触，以形成低侧PN结(如图7G中，粗黑实线所示意)。隔绝区PISO与P型埋层PBL与N型半导体基板直接接触，无绝缘层连接于隔绝区PISO与P型埋层PBL与N型半导体基板之间。举例而言，高侧箝位电路CLL7由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。其中，N型半导体基板可以电连接于电路中的最高电位，例如但不限于如图7G所示，电连接于内部电压VDD。
图8显示本发明的第七个实施例。图8显示根据本发明用于总线传送数据的输出级电路81的电路示意图。如图8所示，输出级电路81包含控制器811与传接器电路813。控制器811控制传接器电路813，以通过总线(未示出，如前所述的总线12)传送或接收数据。就一方面而言，传接数据控制电路81产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路71从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图8，传接数据控制电路81中，传接器电路813包括驱动电路8131、接收器8132以及输出级电路8133。如图所示，控制器811控制传接器电路813中的驱动电路8131，以操作输出级电路8133中的高侧开关QH8与低侧开关QL8，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路81通过接收器8132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图8，用于总线传送数据的输出级电路8133，形成于N型半导体基板中，输出级电路8133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路8133包含高侧开关QH8、高侧二极管结构DH8、低侧箝位电路CLL8、低侧开关QL8以及低侧二极管结构DL8。高侧开关QH8例如但不限于如图所示的P型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的高侧操作信号OPH7而操作，以产生高侧输出信号(在本实施例中，由漏极电压所示意)，其中高侧开关QH8电连接内部电压VDD(在本实施例中，由源极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH8与高侧开关QH8串接，用以传送高侧输出信号，并阻挡逆向偏压。如图8所示，高侧二极管结构DH8例如但不限于包括高侧NPN双极性结型场效晶体管(bipolar junction transistor,BJT)，其基极与其集电极电连接，且N型区包括高侧NPNBJT的发射极，P型区包括高侧NPNBJT的基极。如图8所示，高侧二极管结构DH8中，虚线NPNBJT示意高侧NPNBJT的寄生NPNBJT，其集电极为N型半导体基板，电连接至内部电路中的最高电位，例如但不限于如图8所示，电连接于内部电压VDD。
需说明的是，高侧二极管结构DH7用以阻挡逆向偏压的功能中，所述逆向偏压针对高侧二极管结构DH7而言。
低侧开关QL8例如但不限于如图8所示的N型金属氧化物半导体(MOS)场效晶体管(field effect transistor,FET)，用以根据其栅极所接收的低侧操作信号OPL7而操作，以产生低侧输出信号(在本实施例中，由漏极电压所示意)，其中低侧开关QL8电连接参考电压VSS(在本实施例中，由源极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。
如图8所示，低侧二极管结构DL8与低侧开关QL8串接，用以传送低侧输出信号，并阻挡逆向偏压。在本实施例中，低侧二极管结构DL8包括低侧NPN双极性结型场效晶体管(bipolar junction transistor,BJT)。在一种较佳的实施例中，低侧NPNBJT为同心环带(concentric zone)结构，其中N型发射极、P型基极与N型集电极由内而外排列，且低侧NPNBJT还具有隔绝区与P型埋层。隔绝区与P型埋层具有P型导电型，位于集电极之外且包覆并电连接集电极。隔绝区与P型埋层与N型半导体基板直接接触，以形成低侧PN结。隔绝区与P型埋层与N型半导体基板直接接触，无绝缘层连接于隔绝区与P型埋层PBL与N型半导体基板之间。其中，N型半导体基板可以电连接于电路中的最高电位，例如但不限于如图8虚线寄生NPNBJT的集电极电压所示，电连接于内部电压VDD。
低侧NPNBJT的基极与集电极电连接，并与隔绝区电连接。且低侧二极管结构DL8的低侧N型区包括低侧NPNBJT的发射极。低侧二极管结构DL8的低侧P型区包括低侧NPNBJT的基极、隔绝区与P型埋层。低侧N型区包括发射极，与低侧开关QL8电连接，以接收低侧输出信号。低侧P型区与低侧输出端CANL耦接，以传送低侧输出信号给该低侧输出端CANL，且于N型半导体基板的上表面下，低侧P型区包覆低侧N型区的侧面及底面，以形成低侧PN结。且低侧P型区与N型半导体基板形成低侧基板PN结。其中，低侧P型区与N型半导体基板直接接触，无绝缘层连接于低侧P型区与N型半导体基板之间。举例而言，低侧二极管结构DL8由标准CMOS工艺步骤所形成，其不包含SOI工艺步骤。
本实施例与第六个实施例不同之处在于，在本实施例中，低侧箝位电路CLL8较佳地还包括齐纳二极管ZD、电阻RP、电容CP、电压源VP1以及彼此串联的二极管DP与电压源VP2。其中，齐纳二极管ZD耦接于低侧箝位电路CLL8的N型MOSFET的栅极与源极之间，例如将N型MOSFET的栅极-源极电压(Vsg)，维持在5V，以保持N型MOSFET导通。电阻RP与电压源VP1串联，用以于低侧输出端CANL的电压太低时，限制流经齐纳二极管ZD的电流。电容CP耦接于低侧箝位电路CLL8的N型MOSFET的栅极与电压源VP2之间，用以降低低侧箝位电路CLL8的N型MOSFET的栅极-漏极电容的耦合效应(coupling effect)。电压源VP1与电阻RP串接，且电压源VP1与电阻RP串接后与电容CP并联。电压源VP1用以于传接数据控制电路81通过低侧输出端CANL传送数据时，提供电容CP预设偏压，进而降低低侧箝位电路CLL8的N型MOSFET的栅极-漏极电容的耦合效应。二极管DP与电容CP并联，并串接电压源VP2，用以提供低侧箝位电路CLL8的N型MOSFET的栅极一个快速钳位的路径，以降低N型MOSFET的栅极-漏极电容的耦合效应的影响，其中电压源VP2所提供的电压高于电压源VP1所提供的电压。
请参考图9，其显示本发明的第八个实施例。图9显示根据本发明用于总线传送数据的输出级电路91的电路示意图。如图9所示，输出级电路91包含控制器911与传接器电路913。控制器911控制传接器电路913，以通过总线(未示出，如前所述的总线12)传送或接收数据。就一方面而言，传接数据控制电路91产生差动输出信号于对应的高侧输出端CANH与低侧输出端CANL以传送数据。另一方面，传接数据控制电路91从对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图9，传接数据控制电路91中，传接器电路913包括驱动电路9131、接收器9132以及输出级电路9133。不同的传接数据控制电路91于不同的时段通过总线传送或接收数据。如图9所示，控制器911控制传接器电路913中的驱动电路9131，以操作输出级电路9133中的高侧开关QH9与低侧开关QL9，而通过对应的高侧输出端CANH与低侧输出端CANL传送数据。另一方面，传接数据控制电路91通过接收器9132，自对应的高侧输出端CANH与低侧输出端CANL，接收差动输入信号以接收数据。
请继续参阅图9，用于总线传送数据的输出级电路9133，形成于N型半导体基板中，输出级电路9133用以于总线的高侧输出端CANH与低侧输出端CANL，产生差动输出信号。输出级电路9133包含高侧开关QH9、高侧二极管结构DH9、低侧箝位电路CLL9、低侧开关QL9以及低侧二极管结构DL9。高侧开关QH9例如但不限于如图所示的PNP双极结型晶体管(bipolar junction transistor,BJT)，用以根据其基极所接收的高侧操作信号OPH8而操作，以产生高侧输出信号(在本实施例中，由集电极电压所示意)，其中高侧开关QH9电连接内部电压VDD(在本实施例中，由发射极电连接内部电压VDD所示意)。其中，内部电压VDD例如但不限于为5V。
高侧二极管结构DH9与高侧开关QH9串接，用以传送高侧输出信号，并阻挡逆向偏压。需说明的是，高侧二极管结构DH9用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DH9而言。
本实施例与第五个实施例不同之处在于，在本实施例中，如图9所示，低侧箝位电路CLL9包括如图所示的NPN双极结型晶体管(bipolar junction transistor,BJT)，其发射极与低侧二极管结构DL9的低侧P型区耦接，且其基极偏压至预设控制电压GL，以限制低侧P型区电压不高于低侧预设电压，其集电极与低侧输出端CANL电连接。其中，预设控制电压GL例如但不限于为2V或其他正电压。
低侧开关QL9例如但不限于如图9所示的PNP双极结型晶体管(bipolar junctiontransistor,BJT)，用以根据低侧操作信号OPL8而操作，以产生低侧输出信号(在本实施例中，由发射极电压所示意)，其中低侧开关QL9电连接参考电压VSS(在本实施例中，由集电极电连接参考电压VSS所示意)。其中，参考电压VSS例如但不限于为0V或接地电位GND。低侧二极管结构DL9与低侧开关QL9串接，用以传送低侧输出信号，并阻挡逆向偏压。需说明的是，低侧二极管结构DL9用以阻挡逆向偏压的功能中，所述逆向偏压针对低侧二极管结构DL9而言。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。所说明的各个实施例，并不限于单独应用，也可以组合应用，举例而言，两个或以上的实施例可以组合运用，而一实施例中的部分组成也可用以取代另一实施例中对应的组成部件。此外，在本发明的相同精神下，本领域技术人员可以想到各种等效变化以及各种组合，举例而言，前述实施例中的逻辑电路并不限于所示出的反逻辑门、NAND逻辑门，其也可以其他逻辑门取代之，只要可以达成相同的逻辑运算结果即可。本发明所称“根据某信号进行处理或运算或产生某输出结果”，不限于根据该信号的本身，也包含于必要时，将该信号进行电压电流转换、电流电压转换、及/或比例转换等，之后根据转换后的信号进行处理或运算产生某输出结果。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如临界电压调整区等。凡此种种，都可根据本发明的教示类推而得。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须达成所有的目的或优点，因此，权利要求的任一项也不应以此为限。
Claims (16)
1.一种用于总线传送数据的输出级电路，形成于一P型半导体基板中，该输出级电路用以于该总线的一高侧输出端与一低侧输出端，产生一差动输出信号，其包含：
一高侧开关，用以根据一高侧操作信号而操作，以产生一高侧输出信号，其中该高侧开关电连接一内部电压；
一高侧二极管结构，与该高侧开关串接，用以传送该高侧输出信号，并阻挡逆向偏压，其具有：
一高侧P型区，与该高侧开关电连接，以接收该高侧输出信号；以及
一高侧N型区，与该高侧输出端耦接，以传送该高侧输出信号，且于该P型半导体基板的一上表面下，该高侧N型区包覆该高侧P型区的侧面及底面，以形成一高侧PN结，且该高侧N型区与该P型半导体基板形成一高侧基板PN结；
一高侧箝位电路，与该高侧N型区串接，用以箝位该高侧N型区的电压不低于一高侧预设电压，使该高侧二极管结构与该P型半导体基板所形成的一寄生PNP双极结型晶体管不导通；
一低侧开关，用以根据一低侧操作信号而操作，以产生一低侧输出信号，其中该低侧开关电连接一参考电压；以及
一低侧二极管结构，与该低侧开关串接，用以传送该低侧输出信号，并阻挡逆向偏压，其具有：
一低侧N型区，与该低侧开关电连接，以接收该低侧输出信号；以及
一低侧P型区，与该低侧输出端耦接，以传送该低侧输出信号，且于该P型半导体基板的该上表面下，该低侧N型区包覆该低侧P型区的侧面及底面，以形成一低侧PN结，且该低侧N型区与该P型半导体基板形成一低侧基板PN结；
其中，总线的一阻抗电路耦接于该高侧输出端与该低侧输出端之间，以根据该高侧输出信号与该低侧输出信号而产生该差动输出信号；
其中，该高侧N型区与该P型半导体基板直接接触，无绝缘层连接于该高侧N型区与该P型半导体基板之间；
其中，该低侧N型区与该P型半导体基板直接接触，无绝缘层连接于该低侧N型区与该P型半导体基板之间。
2.如权利要求1所述的用于总线传送数据的输出级电路，其中该高侧二极管结构包括一高侧PNP双极性结型场效晶体管，其基极与其集电极电连接，且该高侧P型区包括该高侧PNPBJT的发射极，该高侧N型区包括该高侧PNPBJT的基极。
3.如权利要求2所述的用于总线传送数据的输出级电路，其中该高侧PNPBJT为一同心环带结构，其中发射极、基极与集电极由内而外排列，且该高侧PNPBJT还具有一隔绝区，其具有N型导电型，包覆并电连接集电极，且该隔绝区与该P型半导体基板直接接触，以形成该高侧PN结。
4.如权利要求1所述的用于总线传送数据的输出级电路，其中该低侧二极管结构包括一低侧PNPBJT，其基极与其集电极电连接，且该低侧P型区包括该低侧PNPBJT的发射极，该低侧N型区包括该低侧PNP BJT的基极。
5.如权利要求4所述的用于总线传送数据的输出级电路，其中该低侧PNPBJT为一同心环带结构，发射极、基极与集电极由内而外排列，且该低侧PNPBJT还具有一隔绝区，其具有N型导电型，包覆并电连接该集电极，且与该P型半导体基板直接接触，以形成该低侧PN结。
6.如权利要求1所述的用于总线传送数据的输出级电路，其中该高侧箝位电路包括一P型金属氧化物半导体(MOS)场效晶体管，其源极与该高侧N型区耦接，且其栅极偏压至一预设控制电压，以限制该高侧N型区电压不低于该高侧预设电压，其漏极与该高侧输出端电连接。
7.如权利要求6所述的用于总线传送数据的输出级电路，其中该高侧箝位电路还包括：
一齐纳二极管，耦接于该P型MOSFET的栅极与源极之间，以保持该P型MOSFET导通；
一电阻，与该齐纳二极管串联，用以限制流经该齐纳二极管的一电流；以及
一电容，耦接于该P型MOSFET的栅极与接地电位之间，用以降低该P型MOSFET的栅极-漏极电容的耦合效应。
8.如权利要求1所述的用于总线传送数据的输出级电路，其中该高侧箝位电路包括一箝位PNPBJT，其发射极与该高侧N型区耦接，且其基极偏压至一预设控制电压，以限制该高侧N型区电压不低于该高侧预设电压，其集电极与该高侧输出端电连接。
9.一种用于总线传送数据的输出级电路，形成于一N型半导体基板中，该输出级电路用以于该总线的一高侧输出端与一低侧输出端，产生一差动输出信号，其包含：
一高侧开关，用以根据一高侧操作信号而操作，以产生一高侧输出信号，其中该高侧开关电连接一内部电压；
一高侧二极管结构，与该高侧开关串接，用以传送该高侧输出信号，并阻挡逆向偏压，其具有：
一高侧P型区，与该高侧开关电连接，以接收该高侧输出信号；以及
一高侧N型区，与该高侧输出端耦接，以传送该高侧输出信号，且于该N型半导体基板的一上表面下，该高侧P型区包覆该高侧N型区的侧面及底面，以形成一高侧PN结，且该高侧P型区与该N型半导体基板形成一高侧基板PN结；
一低侧开关，用以根据一低侧操作信号而操作，以产生一低侧输出信号，其中该低侧开关电连接一参考电压；
一低侧二极管结构，与该低侧开关串接，用以传送该低侧输出信号，并阻挡逆向偏压，其具有：
一低侧N型区，与该低侧开关电连接，以接收该低侧输出信号；以及
一低侧P型区，与该低侧输出端耦接，以传送该低侧输出信号，且于该N型半导体基板的该上表面下，该低侧P型区包覆该低侧N型区的侧面及底面，以形成一低侧PN结，且该低侧P型区与该N型半导体基板形成一低侧基板PN结；以及
一低侧箝位电路，与该低侧P型区串接，用以箝位该低侧P型区的电压不高于一低侧预设电压，使该低侧二极管结构与该N型半导体基板所形成的一寄生NPN双极结型晶体管不导通；
其中，总线的一阻抗电路耦接于该高侧输出端与该低侧输出端之间，以根据该高侧输出信号与该低侧输出信号而产生该差动输出信号；
其中，该高侧P型区与该N型半导体基板直接接触，无绝缘层连接于该高侧P型区与该N型半导体基板之间；
其中，该低侧P型区与该N型半导体基板直接接触，无绝缘层连接于该低侧P型区与该N型半导体基板之间。
10.如权利要求9所述的用于总线传送数据的输出级电路，其中该高侧二极管结构包括一高侧NPN双极性结型场效晶体管，其基极与其集电极电连接，且该高侧P型区包括该高侧NPNBJT的基极，该高侧N型区包括该高侧NPNBJT的发射极。
11.如权利要求10所述的用于总线传送数据的输出级电路，其中该高侧NPNBJT为一同心环带结构，其中发射极、基极与集电极由内而外排列，且该高侧NPNBJT还具有一隔绝区，其具有P型导电型，包覆并电连接集电极，且该隔绝区与该N型半导体基板直接接触，以形成该高侧PN结。
12.如权利要求9所述的用于总线传送数据的输出级电路，其中该低侧二极管结构包括一低侧NPNBJT，其基极与集电极电连接，且该低侧P型区包括该低侧NPNBJT的基极，该低侧N型区包括该低侧NPNBJT的发射极。
13.如权利要求12所述的用于总线传送数据的输出级电路，其中该低侧NPNBJT为一同心环带结构，其中发射极、基极与集电极由内而外排列，且该低侧NPNBJT还具有一隔绝区，其具有P型导电型，包覆并电连接集电极，且该隔绝区与该N型半导体基板直接接触，以形成该高侧PN结。
14.如权利要求9所述的用于总线传送数据的输出级电路，其中该低侧箝位电路包括一N型金属氧化物半导体(MOS)场效晶体管，其源极与该低侧P型区耦接，且其栅极偏压至一预设控制电压，以限制该低侧P型区电压不高于该低侧预设电压，其漏极与该低侧输出端电连接。
15.如权利要求14所述的用于总线传送数据的输出级电路，其中该低侧箝位电路还包括：
一齐纳二极管，耦接于该N型MOSFET的栅极与源极之间，以保持该N型MOSFET导通；
一电阻，与一第一电压源串联，用以限制流经该齐纳二极管的一电流；以及
一电容，耦接于该N型MOSFET的栅极与一第二电压源之间，用以降低该N型MOSFET的栅极-漏极电容的耦合效应；
其中，该第二电压源所提供的电压高于该第一电压源所提供的电压。
16.如权利要求9所述的用于总线传送数据的输出级电路，其中该低侧箝位电路包括一箝位NPNBJT，其发射极与该低侧P型区耦接，且其基极偏压至一预设控制电压，以限制该低侧P型区的电压不高于该低侧预设电压，其集电极与该低侧输出端电连接。
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