JP3179630B2 - エピタキシャル・タブ・バイアス構体及び集積回路 - Google Patents
エピタキシャル・タブ・バイアス構体及び集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【0001】
【産業上の利用分野】この発明は、集積回路の或る動作
状態にて領域電位が電源電圧を超え得る領域を有する少
なくとも1個のエピタキシャル・タブを備えた集積回路
用エピタキシャル・タブ・バイアス構体に関するもので
ある。
状態にて領域電位が電源電圧を超え得る領域を有する少
なくとも1個のエピタキシャル・タブを備えた集積回路
用エピタキシャル・タブ・バイアス構体に関するもので
ある。
【0002】
【従来の技術とその課題】誘導性負荷を駆動する集積回
路では、出力電位が電源電圧を超えることがあり、この
現象は、出力端子が集積回路の諸素子例えば内部抵抗又
はPN接合コンデンサに接続される場合に、重大な問題
を生じる。一例として、図1は半導体材料のチップ1の
断面図を示し、このチップ1はP型基板2及びN型エピ
タキシャル・タブ3を備える。このエピタキシャル・タ
ブ3は、P+型拡散分離領域4によって隣接するエピタ
キシャル・タブから電気的に絶縁され且つ細長いP型層
5を有する。この層5は、破線で示された抵抗6を形成
し且つ集積回路15の一部を形成すると共に、両端が2
つのP+型領域7及び8に終わる。これら領域7,8上
にはそれぞれコンタクト9,10が形成されている。エ
ピタキシャル・タブ3はまたN+型領域11を有し、こ
の上にエピタキシャル・タブ3をバイアスするためのコ
ンタクト12が形成されている。
路では、出力電位が電源電圧を超えることがあり、この
現象は、出力端子が集積回路の諸素子例えば内部抵抗又
はPN接合コンデンサに接続される場合に、重大な問題
を生じる。一例として、図1は半導体材料のチップ1の
断面図を示し、このチップ1はP型基板2及びN型エピ
タキシャル・タブ3を備える。このエピタキシャル・タ
ブ3は、P+型拡散分離領域4によって隣接するエピタ
キシャル・タブから電気的に絶縁され且つ細長いP型層
5を有する。この層5は、破線で示された抵抗6を形成
し且つ集積回路15の一部を形成すると共に、両端が2
つのP+型領域7及び8に終わる。これら領域7,8上
にはそれぞれコンタクト9,10が形成されている。エ
ピタキシャル・タブ3はまたN+型領域11を有し、こ
の上にエピタキシャル・タブ3をバイアスするためのコ
ンタクト12が形成されている。
【0003】図1の構体では、もし抵抗6の両端領域の
一方例えば領域7の電位がエピタキシャル・タブ3の電
位(例えばコンタクト12で決まるような)を超えるな
ら、領域7とエピタキシャル・タブ3の間のPN接合で
形成された等価ダイオード(13で示される)はターン
オンしてエピタキシャル・タブ3と基板2の間に形成さ
れた寄生等価コンデンサ(14で示される)を充電する
ような大電流を通電し、且つ/又は領域7、エピタキシ
ャル・タブ3及び基板2によって形成され或はエピタキ
シャル・タブ3中に集積されたP型領域を含む他の素子
によって形成された寄生トランジスタをターンオンし得
るので、集積回路の動作を損ない、大電力損失を与え、
集積回路のこの部分を修理不能にさえすることになる。
一方例えば領域7の電位がエピタキシャル・タブ3の電
位(例えばコンタクト12で決まるような)を超えるな
ら、領域7とエピタキシャル・タブ3の間のPN接合で
形成された等価ダイオード(13で示される)はターン
オンしてエピタキシャル・タブ3と基板2の間に形成さ
れた寄生等価コンデンサ(14で示される)を充電する
ような大電流を通電し、且つ/又は領域7、エピタキシ
ャル・タブ3及び基板2によって形成され或はエピタキ
シャル・タブ3中に集積されたP型領域を含む他の素子
によって形成された寄生トランジスタをターンオンし得
るので、集積回路の動作を損ない、大電力損失を与え、
集積回路のこの部分を修理不能にさえすることになる。
【0004】その結果、エピタキシャル・タブ3中に集
積されてエピタキシャル・タブ3と接合を形成するP型
領域の1つの電位が電源電圧を超える状態にて作動する
ように、もしチップ1上の集積回路15が設計されるな
ら、エピタキシャル・タブ3を電源へ直接接続できな
い。
積されてエピタキシャル・タブ3と接合を形成するP型
領域の1つの電位が電源電圧を超える状態にて作動する
ように、もしチップ1上の集積回路15が設計されるな
ら、エピタキシャル・タブ3を電源へ直接接続できな
い。
【0005】上記の問題を解決するために、浮動タブを
提供するかこれを電源へダイオードを介して接続するよ
うな種々の解決策が提案された。後者の解決策は、導電
性材料のチップ18の一部を斜視図で示す図2に示され
ている。このチップ18も基板2及びエピタキシャル・
タブ3を備える。このエピタキシャル・タブ3(又は図
示しないが、エピタキシャル・タブ3と電気的に接続さ
れた他のエピタキシャル・タブ)はP型領域19を有
し、この領域19はコンタクト20によって電圧VCCの
電源に接続され且つエピタキシャル・タブ3と共にダイ
オード21を形成する。エピタキシャル・タブ3は抵抗
6を形成するP型領域5(その一端はVCCより高い電位
を呈し得る)及びエピタキシャル・タブ3中に集積され
た他の抵抗23を定める他のP型領域22も有する。図
2の構体では、領域5及び22並びにエピタキシャル・
タブ3は寄生PNPトランジスタ24を形成し、そして
領域5、エピタキシャル・タブ3及び基板2は他の寄生
PNPトランジスタ25を形成する。図2は、寄生トラ
ンジスタ24,25のベースと基板2の間に置かれ且つ
基板2及びエピタキシャル・タブ3によって形成された
2個のコンデンサ27,26も示す。
提供するかこれを電源へダイオードを介して接続するよ
うな種々の解決策が提案された。後者の解決策は、導電
性材料のチップ18の一部を斜視図で示す図2に示され
ている。このチップ18も基板2及びエピタキシャル・
タブ3を備える。このエピタキシャル・タブ3(又は図
示しないが、エピタキシャル・タブ3と電気的に接続さ
れた他のエピタキシャル・タブ)はP型領域19を有
し、この領域19はコンタクト20によって電圧VCCの
電源に接続され且つエピタキシャル・タブ3と共にダイ
オード21を形成する。エピタキシャル・タブ3は抵抗
6を形成するP型領域5(その一端はVCCより高い電位
を呈し得る)及びエピタキシャル・タブ3中に集積され
た他の抵抗23を定める他のP型領域22も有する。図
2の構体では、領域5及び22並びにエピタキシャル・
タブ3は寄生PNPトランジスタ24を形成し、そして
領域5、エピタキシャル・タブ3及び基板2は他の寄生
PNPトランジスタ25を形成する。図2は、寄生トラ
ンジスタ24,25のベースと基板2の間に置かれ且つ
基板2及びエピタキシャル・タブ3によって形成された
2個のコンデンサ27,26も示す。
【0006】図2の構体において、且つまた浮動タブの
場合には、抵抗6の両方の端子(図示しない)のどちら
か一方での電圧の前縁がその端子とエピタキシャル・タ
ブ3の間の寄生ダイオード13(図1に示したような)
をスイッチ・オンし、この寄生ダイオード13によって
生じられた電流パルスはエピタキシャル・タブ3と基板
2の間の寄生コンデンサを充電し、そして電流パルスの
在る間、寄生トランジスタ24と25の少なくとも一方
がこれもまたスイッチ・オンされ得るように抵抗6の抵
抗値は急に減少する。そのため、図2の構体も問題を解
決しない。
場合には、抵抗6の両方の端子(図示しない)のどちら
か一方での電圧の前縁がその端子とエピタキシャル・タ
ブ3の間の寄生ダイオード13(図1に示したような)
をスイッチ・オンし、この寄生ダイオード13によって
生じられた電流パルスはエピタキシャル・タブ3と基板
2の間の寄生コンデンサを充電し、そして電流パルスの
在る間、寄生トランジスタ24と25の少なくとも一方
がこれもまたスイッチ・オンされ得るように抵抗6の抵
抗値は急に減少する。そのため、図2の構体も問題を解
決しない。
【0007】他の解決策は、エピタキシャル・タブとP
型領域(その電位が電源電圧を超えるかもしれない)と
の間にショットキ・ダイオードを形成することから成
る。ショットキ・ダイオードは、事実、PN接合と比べ
て低い直流バイアス電圧によってスイッチ・オンされる
ので、上述したように接続されると、ショットキ・ダイ
オードはただちにスイッチ・オンされ従ってP型領域と
エピタキシャル・タブによって形成された接合を短絡し
そして寄生ダイオード及び寄生トランジスタがスイッチ
・オンされるのを防ぐ。しかし、このような解決策は、
ショットキ・ダイオードの形成を許すプロセスだけに適
用可能である。
型領域(その電位が電源電圧を超えるかもしれない)と
の間にショットキ・ダイオードを形成することから成
る。ショットキ・ダイオードは、事実、PN接合と比べ
て低い直流バイアス電圧によってスイッチ・オンされる
ので、上述したように接続されると、ショットキ・ダイ
オードはただちにスイッチ・オンされ従ってP型領域と
エピタキシャル・タブによって形成された接合を短絡し
そして寄生ダイオード及び寄生トランジスタがスイッチ
・オンされるのを防ぐ。しかし、このような解決策は、
ショットキ・ダイオードの形成を許すプロセスだけに適
用可能である。
【0008】この発明の目的は、エピタキシャル・タブ
と領域(その電位がエピタキシャル・タブの電圧を超え
且つ集積技術と無関係に生産し得る)との間の寄生ダイ
オードのターンオンを防止するためのエピタキシャル・
タブ・バイアス構体を提供することである。
と領域(その電位がエピタキシャル・タブの電圧を超え
且つ集積技術と無関係に生産し得る)との間の寄生ダイ
オードのターンオンを防止するためのエピタキシャル・
タブ・バイアス構体を提供することである。
【0009】
【課題を解決するための手段】この発明によれば、基準
電圧(VCC)にバイアスされ且つ少なくとも1つの領域(7)
を有する少なくとも1つのエピタキシャル・タブ(3)を
備え、前記領域の電位が或る動作モードでは前記基準電
圧を超える集積回路(15)用エピタキシャル・タブ・バイ
アス構体(30)において、第1トランジスタ(31)及び第2
トランジスタ(32)を備え、各トランジスタが第1端子及
び第2端子並びに制御端子を有し、前記第1トランジス
タの第1端子が前記基準電圧にバイアスされ、前記第2
トランジスタの第1端子が前記領域に接続され、両前記
制御端子が相互接続され、そして両前記第2端子が相互
接続されると共に前記エピタキシャル・タブ(3)に接続
されていることを特徴とするエピタキシャル・タブ・バ
イアス構体が提供される。
電圧(VCC)にバイアスされ且つ少なくとも1つの領域(7)
を有する少なくとも1つのエピタキシャル・タブ(3)を
備え、前記領域の電位が或る動作モードでは前記基準電
圧を超える集積回路(15)用エピタキシャル・タブ・バイ
アス構体(30)において、第1トランジスタ(31)及び第2
トランジスタ(32)を備え、各トランジスタが第1端子及
び第2端子並びに制御端子を有し、前記第1トランジス
タの第1端子が前記基準電圧にバイアスされ、前記第2
トランジスタの第1端子が前記領域に接続され、両前記
制御端子が相互接続され、そして両前記第2端子が相互
接続されると共に前記エピタキシャル・タブ(3)に接続
されていることを特徴とするエピタキシャル・タブ・バ
イアス構体が提供される。
【0010】
【作用】この発明では、第1トランジスタは、電源とエ
ピタキシャル・タブの間に接続され、且つどの領域も電
源電圧より高い電位を呈さない正常動作状態下でスイッ
チ・オンされる。この状態では、第2トランジスタは使
用禁止にされる。なお、この第2トランジスタは前記エ
ピタキシャル・タブと領域(その電位が電源電圧を超え
得る)の間に接続され、そのベースが第1トランジスタ
のベースに接続されている。逆に、第2トランジスタの
エミッタ電位が電源電圧を超えると、第2トランジスタ
は飽和してタブ電位を前記領域の電位(電源電圧より高
い)近くに維持し、もって前記領域と前記エピタキシャ
ル・タブの間に形成された寄生ダイオードを短絡し且つ
この寄生ダイオードがどんな動作状態でもスイッチ・オ
ンされるのを防止する。
ピタキシャル・タブの間に接続され、且つどの領域も電
源電圧より高い電位を呈さない正常動作状態下でスイッ
チ・オンされる。この状態では、第2トランジスタは使
用禁止にされる。なお、この第2トランジスタは前記エ
ピタキシャル・タブと領域(その電位が電源電圧を超え
得る)の間に接続され、そのベースが第1トランジスタ
のベースに接続されている。逆に、第2トランジスタの
エミッタ電位が電源電圧を超えると、第2トランジスタ
は飽和してタブ電位を前記領域の電位(電源電圧より高
い)近くに維持し、もって前記領域と前記エピタキシャ
ル・タブの間に形成された寄生ダイオードを短絡し且つ
この寄生ダイオードがどんな動作状態でもスイッチ・オ
ンされるのを防止する。
【0011】
【実施例】この発明の望ましい一実施例を添付図面につ
いて説明する。集積回路15の抵抗6、寄生コンデンサ
14、及びエピタキシャル・タブ3をバイアスするため
のコンタクト12を示す図3において、この発明に係る
エピタキシャル・タブ・バイアス構体は符号30で示さ
れ、一対のPNP型トランジスタ31,32及び抵抗3
3を備えている。詳しく云えば、トランジスタ31は、
そのエミッタが電源VCCに接続され、そのベースがトラ
ンジスタ32のベース及び電流Iを生じるバイアス電流
源34に接続され、そしてそのコレクタが抵抗33の一
端に接続されている。抵抗33の他端は、トランジスタ
32のコレクタ及びエピタキシャル・タブ3をバイアス
するためのコンタクト12に接続されている。トランジ
スタ32のエミッタは抵抗6の端子35に接続され、こ
の端子35での電位が電源電圧VCCを超え得る。
いて説明する。集積回路15の抵抗6、寄生コンデンサ
14、及びエピタキシャル・タブ3をバイアスするため
のコンタクト12を示す図3において、この発明に係る
エピタキシャル・タブ・バイアス構体は符号30で示さ
れ、一対のPNP型トランジスタ31,32及び抵抗3
3を備えている。詳しく云えば、トランジスタ31は、
そのエミッタが電源VCCに接続され、そのベースがトラ
ンジスタ32のベース及び電流Iを生じるバイアス電流
源34に接続され、そしてそのコレクタが抵抗33の一
端に接続されている。抵抗33の他端は、トランジスタ
32のコレクタ及びエピタキシャル・タブ3をバイアス
するためのコンタクト12に接続されている。トランジ
スタ32のエミッタは抵抗6の端子35に接続され、こ
の端子35での電位が電源電圧VCCを超え得る。
【0012】図3の構体の一実施例が図4に示されてお
り、図4はシリコン・チップ37を断面図で示すと共に
図1と共通の部品を同一の符号で表す。図4の基板2
は、多数のエピタキシャル・タブ例えば抵抗6が形成さ
れるエピタキシャル・タブ3、トランジスタ32が形成
されるエピタキシャル・タブ38、抵抗33が形成され
るエピタキシャル・タブ39、及びトランジスタ31が
形成されるエピタキシャル・タブ40を含む。これらエ
ピタキシャル・タブ3及び38〜40は分離領域4によ
って分離されている。
り、図4はシリコン・チップ37を断面図で示すと共に
図1と共通の部品を同一の符号で表す。図4の基板2
は、多数のエピタキシャル・タブ例えば抵抗6が形成さ
れるエピタキシャル・タブ3、トランジスタ32が形成
されるエピタキシャル・タブ38、抵抗33が形成され
るエピタキシャル・タブ39、及びトランジスタ31が
形成されるエピタキシャル・タブ40を含む。これらエ
ピタキシャル・タブ3及び38〜40は分離領域4によ
って分離されている。
【0013】図1におけるように、エピタキシャル・タ
ブ3は、抵抗6を形成するP型層5及びP+型領域7,
8と、エピタキシャル・タブ3をバイアスするためのN
+型領域11と、これら領域7,8,11上のそれぞれ
コンタクト9,10,12とを有する。
ブ3は、抵抗6を形成するP型層5及びP+型領域7,
8と、エピタキシャル・タブ3をバイアスするためのN
+型領域11と、これら領域7,8,11上のそれぞれ
コンタクト9,10,12とを有する。
【0014】ラテラル・トランジスタの形態でトランジ
スタ32を集積するエピタキシャル・タブ38は、トラ
ンジスタ32のエミッタを形成する中央のP型領域41
と、この領域41を離れて取り囲み且つトランジスタ3
2のコレクタを形成する環状P型領域42と、エミッタ
・タブ38をバイアスするためのN+型領域43とを有
する。エピタキシャル・タブ38の、領域41と42の
間の部分はトランジスタ32のベースになり、そしてコ
ンタクト44,45,46はエピタキシャル・タブ38
上に設けられ且つそれぞれ領域41,42,43に接続
されている。
スタ32を集積するエピタキシャル・タブ38は、トラ
ンジスタ32のエミッタを形成する中央のP型領域41
と、この領域41を離れて取り囲み且つトランジスタ3
2のコレクタを形成する環状P型領域42と、エミッタ
・タブ38をバイアスするためのN+型領域43とを有
する。エピタキシャル・タブ38の、領域41と42の
間の部分はトランジスタ32のベースになり、そしてコ
ンタクト44,45,46はエピタキシャル・タブ38
上に設けられ且つそれぞれ領域41,42,43に接続
されている。
【0015】抵抗33を集積するエピタキシャル・タブ
39は、細長いP型領域50と、この領域50の両端に
在る2つのP+型端領域51及び52と、エピタキシャ
ル・タブ39をバイアスするためのN+型領域53とを
有する。コンタクト54,55,56はそれぞれ領域5
1,52,53に接続されている。
39は、細長いP型領域50と、この領域50の両端に
在る2つのP+型端領域51及び52と、エピタキシャ
ル・タブ39をバイアスするためのN+型領域53とを
有する。コンタクト54,55,56はそれぞれ領域5
1,52,53に接続されている。
【0016】最後に、ラテラル・トランジスタの形態で
トランジスタ31を集積するエピタキシャル・タブ40
は、トランジスタ31のエミッタを形成する中央のP型
領域60と、この領域60を離れて取り囲み且つトラン
ジスタ31のコレクタを形成する環状のP型領域61
と、エピタキシャル・タブ40をバイアスするためのN
+型領域62とを有する。エピタキシャル・タブ40
の、領域60と61の間の部分はトランジスタ31のベ
ースを形成し、そしてコンタクト63,64,65はエ
ピタキシャル・タブ40上に設けられてそれぞれ領域6
0,61,62に接続されている。
トランジスタ31を集積するエピタキシャル・タブ40
は、トランジスタ31のエミッタを形成する中央のP型
領域60と、この領域60を離れて取り囲み且つトラン
ジスタ31のコレクタを形成する環状のP型領域61
と、エピタキシャル・タブ40をバイアスするためのN
+型領域62とを有する。エピタキシャル・タブ40
の、領域60と61の間の部分はトランジスタ31のベ
ースを形成し、そしてコンタクト63,64,65はエ
ピタキシャル・タブ40上に設けられてそれぞれ領域6
0,61,62に接続されている。
【0017】図3の構成を作るために、チップ37の諸
領域はそれぞれのコンタクトを介し金属ラインによって
電気的に接続されている。金属ラインは、図4に概略図
で示され、抵抗6の領域7をトランジスタ32のエミッ
タ領域41に接続するためのライン70と、エピタキシ
ャル・タブ3のバイアス領域11を、トランジスタ32
の環状コレクタ領域42、エピタキシャル・タブ39の
バイアス領域53及び抵抗33の一端を形成する領域5
1に接続するためのライン71と、エピタキシャル・タ
ブ38のバイアス領域43(トランジスタ32のベース
領域)を、エピタキシャル・タブ40のバイアス領域6
2(トランジスタ31のベース領域)及び電流源34に
接続するためのライン72と、抵抗33の他端を形成す
る領域52をトランジスタ31のコレクタ領域61に接
続するためのライン73とを含む。トランジスタ31の
エミッタ領域60には、ライン74を通して電源電圧V
CCが供給される。
領域はそれぞれのコンタクトを介し金属ラインによって
電気的に接続されている。金属ラインは、図4に概略図
で示され、抵抗6の領域7をトランジスタ32のエミッ
タ領域41に接続するためのライン70と、エピタキシ
ャル・タブ3のバイアス領域11を、トランジスタ32
の環状コレクタ領域42、エピタキシャル・タブ39の
バイアス領域53及び抵抗33の一端を形成する領域5
1に接続するためのライン71と、エピタキシャル・タ
ブ38のバイアス領域43(トランジスタ32のベース
領域)を、エピタキシャル・タブ40のバイアス領域6
2(トランジスタ31のベース領域)及び電流源34に
接続するためのライン72と、抵抗33の他端を形成す
る領域52をトランジスタ31のコレクタ領域61に接
続するためのライン73とを含む。トランジスタ31の
エミッタ領域60には、ライン74を通して電源電圧V
CCが供給される。
【0018】エピタキシャル・タブ・バイアス構体30
は下記のように作動する。抵抗6の端子35での電位が
電源電圧VCCよりも低い時には、トランジスタ31は飽
和され、トランジスタ32は使用禁止にされ、そして電
源電圧VCCからトランジスタ31のエミッタ・コレクタ
飽和電圧(VCEi,sat)によって生じられる電圧降下及び
抵抗33の両端間の電圧を差し引いた電圧を供給するよ
うにエピタキシャル・タブ3はバイアスされる。すなわ
ち、
は下記のように作動する。抵抗6の端子35での電位が
電源電圧VCCよりも低い時には、トランジスタ31は飽
和され、トランジスタ32は使用禁止にされ、そして電
源電圧VCCからトランジスタ31のエミッタ・コレクタ
飽和電圧(VCEi,sat)によって生じられる電圧降下及び
抵抗33の両端間の電圧を差し引いた電圧を供給するよ
うにエピタキシャル・タブ3はバイアスされる。すなわ
ち、
【0019】Vepi=VCC−VCE1,sat−VR
【0020】この段階では、トランジスタ31は、エピ
タキシャル・タブ3と基板2の間の寄生容量から成る等
価コンデンサ14を駆動するだけなので、非常に小さい
コレクタ電流を呈し、そして抵抗33は、その小さな電
圧降下がトランジスタ32のベース・コレクタ接合の電
圧降下を下げるので、トランジスタ32の逆動作を防止
し且つトランジスタ32が抵抗6へ電流を供給するのを
防止する。抵抗33が在るにもかかわらずトランジスタ
32に流れる電流が少量である場合さえ、この電流は数
マイクロアンペアを超えないのでこの段階では全く無視
でき、その反面、誘導性負荷(抵抗6に接続された)を
駆動するのに要する電流は一般に数百ミリアンペア程度
である。
タキシャル・タブ3と基板2の間の寄生容量から成る等
価コンデンサ14を駆動するだけなので、非常に小さい
コレクタ電流を呈し、そして抵抗33は、その小さな電
圧降下がトランジスタ32のベース・コレクタ接合の電
圧降下を下げるので、トランジスタ32の逆動作を防止
し且つトランジスタ32が抵抗6へ電流を供給するのを
防止する。抵抗33が在るにもかかわらずトランジスタ
32に流れる電流が少量である場合さえ、この電流は数
マイクロアンペアを超えないのでこの段階では全く無視
でき、その反面、誘導性負荷(抵抗6に接続された)を
駆動するのに要する電流は一般に数百ミリアンペア程度
である。
【0021】逆に、集積回路15の出力電位が上昇し、
従って端子35での電圧がVCCを超えると、トランジス
タ31は使用禁止にされ且つトランジスタ32は飽和さ
れる。エピタキシャル・タブ3の電位は抵抗6の端子3
5での電位と共に上昇するが、トランジスタ32のエミ
ッタとコレクタの間の電圧降下VCE1,satが差し引かれ
る。そして端子35とエピタキシャル・タブ3の間の電
位差が決して電圧降下VCE2,satを超えないで、領域7
とエピタキシャル・タブ3の間のPN接合で形成された
寄生ダイオード、そしてその結果としてのどんな寄生ト
ランジスタ(図2の24,25のような)もスイッチ・
オンされるのが妨げられ、従って集積回路が誤動作した
り故障さえしたりすることになる。
従って端子35での電圧がVCCを超えると、トランジス
タ31は使用禁止にされ且つトランジスタ32は飽和さ
れる。エピタキシャル・タブ3の電位は抵抗6の端子3
5での電位と共に上昇するが、トランジスタ32のエミ
ッタとコレクタの間の電圧降下VCE1,satが差し引かれ
る。そして端子35とエピタキシャル・タブ3の間の電
位差が決して電圧降下VCE2,satを超えないで、領域7
とエピタキシャル・タブ3の間のPN接合で形成された
寄生ダイオード、そしてその結果としてのどんな寄生ト
ランジスタ(図2の24,25のような)もスイッチ・
オンされるのが妨げられ、従って集積回路が誤動作した
り故障さえしたりすることになる。
【0022】この場合もトランジスタ32は飽和され、
抵抗33は電流を制御し、これはトランジスタ31に逆
動作をさせることになる。そしてトランジスタ31につ
いて上述したように、トランジスタ32のコレクタ電流
は、等価コンデンサ14から成る容量性負荷を駆動する
ので実際にはゼロである。その結果、電流源34のバイ
アス電流Iは極端に小さく、従ってどんな動作状態にお
いても全体として回路の消費電力を極端に低減できる。
抵抗33は電流を制御し、これはトランジスタ31に逆
動作をさせることになる。そしてトランジスタ31につ
いて上述したように、トランジスタ32のコレクタ電流
は、等価コンデンサ14から成る容量性負荷を駆動する
ので実際にはゼロである。その結果、電流源34のバイ
アス電流Iは極端に小さく、従ってどんな動作状態にお
いても全体として回路の消費電力を極端に低減できる。
【0023】
【発明の効果】この発明に係るエピタキシャル・タブ・
バイアス構体の利点は以上の説明から明らかになろう。
まず第1に、この発明は、寄生ダイオードがスイッチ・
オンされるのを防止することの問題に対する簡単な解決
策を、設計と製造の両面について提供する。ここに提案
された構体は、どんな製造方法を使っても生産できるの
で、どんなタイプの集積回路にも適用可能である。
バイアス構体の利点は以上の説明から明らかになろう。
まず第1に、この発明は、寄生ダイオードがスイッチ・
オンされるのを防止することの問題に対する簡単な解決
策を、設計と製造の両面について提供する。ここに提案
された構体は、どんな製造方法を使っても生産できるの
で、どんなタイプの集積回路にも適用可能である。
【0024】第2に、ここに述べた構体は、設計が簡単
で回路部品が少ないので、非常に小さい集積面積しか必
要とせず、また高度の信頼性及び低集積価格を呈する。
で回路部品が少ないので、非常に小さい集積面積しか必
要とせず、また高度の信頼性及び低集積価格を呈する。
【0025】最後に、小電流しか必要としないので、そ
の電流値は全く重要でなく、電流源34は特別に精密に
する必要がなく、そして消費電力についてのどんな問題
も、全ての動作状態において構体へ小電流しか供給しな
いので、解決される。
の電流値は全く重要でなく、電流源34は特別に精密に
する必要がなく、そして消費電力についてのどんな問題
も、全ての動作状態において構体へ小電流しか供給しな
いので、解決される。
【0026】当業者には明らかなように、この発明の範
囲から外れない限り、ここに図示して説明したような構
体に種々の変更を行うことができる。
囲から外れない限り、ここに図示して説明したような構
体に種々の変更を行うことができる。
【図1】上述したタイプの既知の集積回路の半導体材料
のチップを示す断面図である。
のチップを示す断面図である。
【図2】エピタキシャル・タブ・バイアス構体を含む既
知の集積回路の一部を示す斜視図である。
知の集積回路の一部を示す斜視図である。
【図3】この発明に係るエピタキシャル・タブ・バイア
ス構体を示す回路図である。
ス構体を示す回路図である。
【図4】この発明に係るエピタキシャル・タブ・バイア
ス構体を集積する半導体材料のチップを示す断面図であ
る。
ス構体を集積する半導体材料のチップを示す断面図であ
る。
2 基板 3,38〜40 エピタキシャル・タブ 7 領域 15 集積回路 30 エピタキシャル・タブ・バイアス構体 31,32 トランジスタ 34 電流源 71,73 リード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルベルト・ゴーラ イタリア国、27043 ブローニ、ヴィ ア・エセグイティ 22 ビス (56)参考文献 特開 昭63−265460(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/822,27/04
Claims (9)
- 【請求項1】 基準電圧(VCC)にバイアスされ且つ少な
くとも1つの領域(7)を有する少なくとも1つのエピタ
キシャル・タブ(3)を備え、前記領域の電位が或る動作
モードでは前記基準電圧を超える集積回路(15)用エピタ
キシャル・タブ・バイアス構体(30)において、第1トラ
ンジスタ(31)及び第2トランジスタ(32)を備え、各トラ
ンジスタが第1端子及び第2端子並びに制御端子を有
し、前記第1トランジスタの第1端子が前記基準電圧に
バイアスされ、前記第2トランジスタの第1端子が前記
領域に接続され、両前記制御端子が相互接続され、そし
て両前記第2端子が相互接続されると共に前記エピタキ
シャル・タブ(3)に接続されていることを特徴とするエ
ピタキシャル・タブ・バイアス構体。 - 【請求項2】 両前記トランジスタ(31,32)はバイポー
ラ・トランジスタであり、前記第1端子はエミッタであ
り、前記第2端子はコレクタであり、そして前記制御端
子はベースであることを特徴とする請求項1のエピタキ
シャル・タブ・バイアス構体。 - 【請求項3】 前記エピタキシャル・タブ(3)がN型で
あり、前記領域(7)がP型であり、P型基板(2)を有する
集積回路用の、請求項2のエピタキシャル・タブ・バイ
アス構体において、両前記トランジスタ(31,32)はPN
P型トランジスタであることを特徴とするエピタキシャ
ル・タブ・バイアス構体。 - 【請求項4】 両前記トランジスタ(31,32)のベースに
接続された電流源(34)を備えることを特徴とする請求項
2又は3のエピタキシャル・タブ・バイアス構体。 - 【請求項5】 両前記トランジスタ(31,32)の第2端子
間に抵抗性素子(33)を備えることを特徴とする請求項1
ないし4のいずれか記載のエピタキシャル・タブ・バイ
アス構体。 - 【請求項6】 前記第1トランジスタ(31)、前記第2ト
ランジスタ(32)は、前記基準電圧(VCC)にバイアスされ
た前記エピタキシャル・タブ(3)から分離されたそれぞ
れエピタキシャル・タブ(40),(38)中に集積され、そし
て両前記第2端子は、前記エピタキシャル・タブ(3,38,
40)上に延びる金属接続部(71,73)を介し、前記基準電圧
にバイアスされた前記エピタキシャル・タブ(3)に接続
されることを特徴とする請求項1ないし5のいずれかの
エピタキシャル・タブ・バイアス構体。 - 【請求項7】 基準電圧(VCC)にバイアスされ且つ少な
くとも1つの領域(7)を有する少なくとも1つのエピタ
キシャル・タブ(3)及びこのエピタキシャル・タブ(3)を
バイアスするためのバイアス構体(30)を備え、前記領域
の電位が或る動作モードでは前記基準電圧を超える集積
回路(15)において、前記バイアス構体(30)は第1トラン
ジスタ(31)及び第2トランジスタ(32)を備え、各トラン
ジスタが第1端子(63,44)及び第2端子(64,45)並びに制
御端子(65,46)を有し、前記第1トランジスタ(31)の第
1端子(63)が前記基準電圧にバイアスされ、前記第2ト
ランジスタ(32)の第1端子(44)が前記領域(7)に接続さ
れ、両前記制御端子(65,46)が相互接続され、そして両
前記第2端子(64,45)が相互接続されると共に前記エピ
タキシャル・タブ(3)に接続されていることを特徴とす
る集積回路。 - 【請求項8】 P型基板(2)と、多数のP型分離領域(4)
によって相互に分離された少なくとも第1、第2、第3
及び第4のN型エピタキシャル・タブ(3,40,38,39)とを
備え、前記第1のエピタキシャル・タブ(3)は前記領域
(7)を有し、前記第2のエピタキシャル・タブ(40)は前
記第1トランジスタ(31)を有し、前記第3のエピタキシ
ャル・タブ(38)は前記第2トランジスタ(32)を有し、そ
して前記第4のエピタキシャル・タブ(39)は両前記トラ
ンジスタの第2端子間に直列接続された抵抗性素子(33)
を有し、前記第2トランジスタ(32)の第2端子は前記エ
ピタキシャル・タブ上に延びる金属接続部(71)によって
前記第1のエピタキシャル・タブ(3)に接続されている
ことを特徴とする請求項7の集積回路。 - 【請求項9】 両前記トランジスタはラテラル・バイポ
ーラ・トランジスタであることを特徴とする請求項8の
集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP92830338A EP0577906B1 (en) | 1992-06-30 | 1992-06-30 | Structure preventing a parasitic diode from being switched on in an epitaxial tub of integrated circuits |
IT92830338.7 | 1992-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06163817A JPH06163817A (ja) | 1994-06-10 |
JP3179630B2 true JP3179630B2 (ja) | 2001-06-25 |
Family
ID=8212130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15551293A Expired - Fee Related JP3179630B2 (ja) | 1992-06-30 | 1993-06-25 | エピタキシャル・タブ・バイアス構体及び集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5300805A (ja) |
EP (1) | EP0577906B1 (ja) |
JP (1) | JP3179630B2 (ja) |
AT (1) | ATE171565T1 (ja) |
DE (1) | DE69227106T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5475340A (en) * | 1994-05-23 | 1995-12-12 | Delco Electronics Corporation | Active biasing circuit for an epitaxial region in a fault-tolerant, vertical pnp output transistor |
US5895960A (en) * | 1996-09-03 | 1999-04-20 | Lucent Technologies Inc. | Thin oxide mask level defined resistor |
JP3372923B2 (ja) * | 2000-02-25 | 2003-02-04 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路 |
JP4610786B2 (ja) * | 2001-02-20 | 2011-01-12 | 三菱電機株式会社 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3829709A (en) * | 1973-08-31 | 1974-08-13 | Micro Components Corp | Supply reversal protecton circuit |
EP0109996B1 (fr) * | 1982-11-26 | 1987-06-03 | International Business Machines Corporation | Structure de résistance autopolarisée et application à la réalisation de circuits d'interface |
IT1215402B (it) * | 1987-03-31 | 1990-02-08 | Sgs Microelettronica Spa | Circuito integrato di pilotaggio di carichi induttivi riferiti a terra. |
FR2624655B1 (fr) * | 1987-12-14 | 1990-05-11 | Sgs Thomson Microelectronics | Structure de protection d'un acces a un circuit integre |
US5051612A (en) * | 1989-02-10 | 1991-09-24 | Texas Instruments Incorporated | Prevention of parasitic mechanisms in junction isolated devices |
-
1992
- 1992-06-30 AT AT92830338T patent/ATE171565T1/de not_active IP Right Cessation
- 1992-06-30 EP EP92830338A patent/EP0577906B1/en not_active Expired - Lifetime
- 1992-06-30 DE DE69227106T patent/DE69227106T2/de not_active Expired - Fee Related
-
1993
- 1993-06-25 JP JP15551293A patent/JP3179630B2/ja not_active Expired - Fee Related
- 1993-06-29 US US08/085,314 patent/US5300805A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5300805A (en) | 1994-04-05 |
DE69227106T2 (de) | 1999-04-01 |
EP0577906A1 (en) | 1994-01-12 |
EP0577906B1 (en) | 1998-09-23 |
JPH06163817A (ja) | 1994-06-10 |
DE69227106D1 (de) | 1998-10-29 |
ATE171565T1 (de) | 1998-10-15 |
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