JP3199857B2 - 伝導度変調型mosfet - Google Patents
伝導度変調型mosfetInfo
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は伝導度変調型MOSFE
Tの構造に関するものである。
Tの構造に関するものである。
【0002】
【従来の技術】電力用半導体装置として、従来からバイ
ポ−ラトランジスタ(B.J.T.)及びパワ−用MOS
FETが知られている。又、それらを同一チップ上にカ
スケ−ド接続したMOSゲ−ト型トランジスタ(M.
G.T.)が既に、提案されている。
ポ−ラトランジスタ(B.J.T.)及びパワ−用MOS
FETが知られている。又、それらを同一チップ上にカ
スケ−ド接続したMOSゲ−ト型トランジスタ(M.
G.T.)が既に、提案されている。
【0003】図1(a)は、M.G.T.の断面構造図
であり、1はコレクタ・ドレイン領域となる一導電型
(例えば、N型)半導体基体、2は逆導電型(例えば、
P型)半導体からなるチャネル領域、3は一導電型半導
体からなるソ−ス領域、4は絶縁膜とポリシリコン等か
らなるゲ−ト電極、5は逆導電型半導体からなるベ−ス
領域、6はベ−ス電極、7は一導電型半導体からなるエ
ミッタ領域、8はエミッタ電極、9はソ−ス電極であ
る。
であり、1はコレクタ・ドレイン領域となる一導電型
(例えば、N型)半導体基体、2は逆導電型(例えば、
P型)半導体からなるチャネル領域、3は一導電型半導
体からなるソ−ス領域、4は絶縁膜とポリシリコン等か
らなるゲ−ト電極、5は逆導電型半導体からなるベ−ス
領域、6はベ−ス電極、7は一導電型半導体からなるエ
ミッタ領域、8はエミッタ電極、9はソ−ス電極であ
る。
【0004】図1(b)は等価回路図であり、(a)に
対応して、ベ−スB、コレクタC、ドレインD、エミッタ
E、ゲ−トGを示す。
対応して、ベ−スB、コレクタC、ドレインD、エミッタ
E、ゲ−トGを示す。
【0005】図1において、NチャネルMOSFETの
ソ−ス電極9とNPN型バイポ−ラトランジスタ(B.
J.T.)のベ−ス電極6を短絡した構造として、MO
S型ゲ−トGからの入力制御により、高入力インピ−ダ
ンス特性を得ると(3)共に、バイポ−ラトランジスタ
の特徴である低飽和電圧を狙うことができる。
ソ−ス電極9とNPN型バイポ−ラトランジスタ(B.
J.T.)のベ−ス電極6を短絡した構造として、MO
S型ゲ−トGからの入力制御により、高入力インピ−ダ
ンス特性を得ると(3)共に、バイポ−ラトランジスタ
の特徴である低飽和電圧を狙うことができる。
【0006】しかしながら、図1のM.G.T.の順方
向電圧はドレイン・ソ−ス間電圧VDSとベ−ス・エミッ
タ間電圧VBEの和となるので、順方向電圧を低減するに
は、B.J.T.の直流増幅率を増加し、ベ−ス電流を
小さくすることにより、VDSの低下を図るしか手段がな
く、VDSそのものを伝導度変調により小さくすることは
できなかった。
向電圧はドレイン・ソ−ス間電圧VDSとベ−ス・エミッ
タ間電圧VBEの和となるので、順方向電圧を低減するに
は、B.J.T.の直流増幅率を増加し、ベ−ス電流を
小さくすることにより、VDSの低下を図るしか手段がな
く、VDSそのものを伝導度変調により小さくすることは
できなかった。
【0007】又、PNP型トランジスタとMOSFET
のカスケ−ド接続構造による所謂、IGBT(Insulate
d Gate Bipolar Transistor)は伝導度変調型とし
て、既に、実用化されているが、PNPNサイリスタ接
合が寄生しているため、ラッチアップによるゲ−トタ−
ンオフ不能現象が起こり、順方向電圧降下を低下させる
ことが困難であった。
のカスケ−ド接続構造による所謂、IGBT(Insulate
d Gate Bipolar Transistor)は伝導度変調型とし
て、既に、実用化されているが、PNPNサイリスタ接
合が寄生しているため、ラッチアップによるゲ−トタ−
ンオフ不能現象が起こり、順方向電圧降下を低下させる
ことが困難であった。
【0008】
【発明が解決しようとする課題】高入力インピ−ダンス
特性をもつMOSゲ−ト半導体装置において、伝導度変
調の発生する領域をMOSFETのドレイン領域にも起
こすようにして、優れた低飽和電圧特性をもたしめ、
又、ラッチングによるゲ−ト不能現象を発生させない構
造を得ることを課題とする。
特性をもつMOSゲ−ト半導体装置において、伝導度変
調の発生する領域をMOSFETのドレイン領域にも起
こすようにして、優れた低飽和電圧特性をもたしめ、
又、ラッチングによるゲ−ト不能現象を発生させない構
造を得ることを課題とする。
【0009】
【課題を解決するための手段】(1)コレクタ・ドレイ
ン領域となる一導電型半導体基体、一導電型半導体基体
表面に形成する逆導電型半導体からなるベ−ス・チャネ
ル領域、ベ−ス・チャネル領域表面に形成する一導電型
半導体からなる第1ソ−ス領域とエミッタ・第2ソ−ス
領域、第1ソ−ス領域表面とコレクタ・ドレイン領域表
面にまたがりチャネルを誘起させる第1ゲ−ト電極、第
2ソ−ス領域表面とコレクタ・ドレイン領域表面にまた
がりチャネルを誘起させる第2ゲ−ト電極により構成
し、第1ゲ−ト電極と(4)第2ゲ−ト電極を接続する
と共に、第1ソ−ス領域表面とベ−ス・チャネル領域表
面を金属電極により短絡接続したことを特徴とする伝導
度変調型MOSFET。
ン領域となる一導電型半導体基体、一導電型半導体基体
表面に形成する逆導電型半導体からなるベ−ス・チャネ
ル領域、ベ−ス・チャネル領域表面に形成する一導電型
半導体からなる第1ソ−ス領域とエミッタ・第2ソ−ス
領域、第1ソ−ス領域表面とコレクタ・ドレイン領域表
面にまたがりチャネルを誘起させる第1ゲ−ト電極、第
2ソ−ス領域表面とコレクタ・ドレイン領域表面にまた
がりチャネルを誘起させる第2ゲ−ト電極により構成
し、第1ゲ−ト電極と(4)第2ゲ−ト電極を接続する
と共に、第1ソ−ス領域表面とベ−ス・チャネル領域表
面を金属電極により短絡接続したことを特徴とする伝導
度変調型MOSFET。
【0010】(2)コレクタ・ドレイン領域となる一導
電型半導体基体、一導電型半導体基体表面に形成する逆
導電型半導体からなるベ−ス・チャネル領域、ベ−ス・
チャネル領域表面に形成する一導電型半導体からなる第
1ソ−ス領域とエミッタ・第2ソ−ス領域、第1ソ−ス
領域表面とコレクタ・ドレイン領域表面とエミッタ・第
2ソ−ス領域表面にまたがり二つのチャネルを誘起させ
るゲ−ト電極により構成し、各ゲ−ト電極を接続すると
共に、第1ソ−ス領域表面とベ−ス・チャネル領域表面
を金属電極により短絡接続したことを特徴とする伝導度
変調型MOSFET。 を、主たる構成手段とし、前記(1)(2)項共に、エ
ミッタ・第2ソ−ス領域をエミッタ領域と第2ソ−ス領
域の独立領域とすること、複数のゲ−ト電極を接続しな
いようにすること、ベ−ス・チャネル領域の繰返しピッ
チをコレクタ・ドレイン領域中の少数キャリアの拡散長
の2倍以下とすること、を含んでいる。
電型半導体基体、一導電型半導体基体表面に形成する逆
導電型半導体からなるベ−ス・チャネル領域、ベ−ス・
チャネル領域表面に形成する一導電型半導体からなる第
1ソ−ス領域とエミッタ・第2ソ−ス領域、第1ソ−ス
領域表面とコレクタ・ドレイン領域表面とエミッタ・第
2ソ−ス領域表面にまたがり二つのチャネルを誘起させ
るゲ−ト電極により構成し、各ゲ−ト電極を接続すると
共に、第1ソ−ス領域表面とベ−ス・チャネル領域表面
を金属電極により短絡接続したことを特徴とする伝導度
変調型MOSFET。 を、主たる構成手段とし、前記(1)(2)項共に、エ
ミッタ・第2ソ−ス領域をエミッタ領域と第2ソ−ス領
域の独立領域とすること、複数のゲ−ト電極を接続しな
いようにすること、ベ−ス・チャネル領域の繰返しピッ
チをコレクタ・ドレイン領域中の少数キャリアの拡散長
の2倍以下とすること、を含んでいる。
【0011】
【実施例】図2は、本発明の実施例を示す断面構造図で
ある。10はコレクタ・ドレイン領域となる一導電型
(例えば、N型)半導体基体であり、例えば、シリコン
単結晶基板(N+)上にエピタキシアル成長層(N-)を
形成する。11は逆導電型(例えば、P型)半導体から
なるベ−ス・チャネル領域、12は一導電型半導体から
なる第1ソ−ス領域、13は一導電型半導体からなるエ
ミッタ・第2ソ−ス領域、14は第1ソ−ス領域12の
表面とコレクタ・ドレイン領域10の表面にまたがり、
チャネルを誘起させる第1ゲ−ト電極、15はエミッタ
・第2ソ−ス領域13の表面とコレクタ・ドレイン領域
(5)10の表面にまたがり、チャネルを誘起させる第
2ゲ−ト電極、16は第1ソ−ス領域12表面とベ−ス
・チャネル領域11表面を短絡接続する金属電極、17
は13の電極である。通常、ベ−ス・チャネル領域11
は半導体基体10表面に複数個のセル構成とし、並列接
続により集積化構造とする。又、チャネル電位を固定す
るためのバックゲ−トは、例えば、エミッタ・第2ソ−
ス領域13中にベ−ス・チャネル領域11の一部を露出
させ、エミッタ・第2ソ−ス領域13と同一電極で接続
することによって容易に可能とする。
ある。10はコレクタ・ドレイン領域となる一導電型
(例えば、N型)半導体基体であり、例えば、シリコン
単結晶基板(N+)上にエピタキシアル成長層(N-)を
形成する。11は逆導電型(例えば、P型)半導体から
なるベ−ス・チャネル領域、12は一導電型半導体から
なる第1ソ−ス領域、13は一導電型半導体からなるエ
ミッタ・第2ソ−ス領域、14は第1ソ−ス領域12の
表面とコレクタ・ドレイン領域10の表面にまたがり、
チャネルを誘起させる第1ゲ−ト電極、15はエミッタ
・第2ソ−ス領域13の表面とコレクタ・ドレイン領域
(5)10の表面にまたがり、チャネルを誘起させる第
2ゲ−ト電極、16は第1ソ−ス領域12表面とベ−ス
・チャネル領域11表面を短絡接続する金属電極、17
は13の電極である。通常、ベ−ス・チャネル領域11
は半導体基体10表面に複数個のセル構成とし、並列接
続により集積化構造とする。又、チャネル電位を固定す
るためのバックゲ−トは、例えば、エミッタ・第2ソ−
ス領域13中にベ−ス・チャネル領域11の一部を露出
させ、エミッタ・第2ソ−ス領域13と同一電極で接続
することによって容易に可能とする。
【0012】図2の動作は、第1ゲ−トG1(又は第2
ゲ−トG2)をオン→iD1が流れ第1ソ−ス領域12を
通り→金属電極16を通して、ベ−ス・チャネル領域1
1に入り→エミッタ・第2ソ−ス領域13にベ−ス電流
bとして流れる→コレクタ電流iCが流れ→エミッタ・
第2ソ−ス領域13に到達する→このとき、少数キャリ
アであるホ−ルHの注入が11から10の方に起きる。
このように、伝導度変調を起こして、飽和電圧の低下に
導く。
ゲ−トG2)をオン→iD1が流れ第1ソ−ス領域12を
通り→金属電極16を通して、ベ−ス・チャネル領域1
1に入り→エミッタ・第2ソ−ス領域13にベ−ス電流
bとして流れる→コレクタ電流iCが流れ→エミッタ・
第2ソ−ス領域13に到達する→このとき、少数キャリ
アであるホ−ルHの注入が11から10の方に起きる。
このように、伝導度変調を起こして、飽和電圧の低下に
導く。
【0013】図3は本発明の構成説明図で、(a)は断
面図、(b)は等価回路図であり、図2と同一符号は同等
部分をあらわす。以下、図3により、本発明をさらに、詳
述する。
面図、(b)は等価回路図であり、図2と同一符号は同等
部分をあらわす。以下、図3により、本発明をさらに、詳
述する。
【0014】MOS1の第1ゲ−トG1とMOS2の第
2ゲ−トG2は共通ゲ−トを形成し、ゲ−ト電圧に十分
な正バイアスを加えるとMOS1はオン状態となり、ド
レイン電流iD1はB.J.T.のベ−ス電流として流れ
込み、B.J.T.をオン状態とする。又、icxRcに
よる電圧降下が増加すると、B.J.T.のベ−ス・コ
レクタが順バイアスとなり、少数キャリアの注入が起こ
る。一方、iD2 xRD2による電圧降下の増加で、B−
D2間が順バイアスになってくると、同様に、B.J.
T.のベ−スから少数キャリアの注入が起こる。これに
より、RD2とRCの抵抗は、伝導度変調され、著しく低
下し、電(6)流分布は、VDS2あるいはVCEがバラン
スを保つように分布して行く。最終的には、RD1も少数
キャリアの注入により大きく低減されて行き、MOS1
の順方向電圧降下+B.J.T.のVBEの値は、VBEに
接近した値になる。
2ゲ−トG2は共通ゲ−トを形成し、ゲ−ト電圧に十分
な正バイアスを加えるとMOS1はオン状態となり、ド
レイン電流iD1はB.J.T.のベ−ス電流として流れ
込み、B.J.T.をオン状態とする。又、icxRcに
よる電圧降下が増加すると、B.J.T.のベ−ス・コ
レクタが順バイアスとなり、少数キャリアの注入が起こ
る。一方、iD2 xRD2による電圧降下の増加で、B−
D2間が順バイアスになってくると、同様に、B.J.
T.のベ−スから少数キャリアの注入が起こる。これに
より、RD2とRCの抵抗は、伝導度変調され、著しく低
下し、電(6)流分布は、VDS2あるいはVCEがバラン
スを保つように分布して行く。最終的には、RD1も少数
キャリアの注入により大きく低減されて行き、MOS1
の順方向電圧降下+B.J.T.のVBEの値は、VBEに
接近した値になる。
【0015】このように、MOS1のドレイン領域に少
数キャリアを拡散させるためには、少数キャリアの拡散
長よりも近い距離にMOS1を配置することが必要であ
る。従って、ベ−ス・チャネル領域11の繰返しピッチ
(セルピッチの幅)Qは最大でも2x拡散長であり、例え
ば、ライフタイムを0.1μsとすると、拡散長L≒1
0μmとなり、Q=2xL=20μm以下にすることが
望ましい。
数キャリアを拡散させるためには、少数キャリアの拡散
長よりも近い距離にMOS1を配置することが必要であ
る。従って、ベ−ス・チャネル領域11の繰返しピッチ
(セルピッチの幅)Qは最大でも2x拡散長であり、例え
ば、ライフタイムを0.1μsとすると、拡散長L≒1
0μmとなり、Q=2xL=20μm以下にすることが
望ましい。
【0016】図4は本発明の他の実施例を示す断面構造
図で、図2及び図3と同一符号は同等部分をあらわす。
図4においては、第1ソ−ス領域12表面とコレクタ・
ドレイン領域10表面とエミッタ・第2ソ−ス領域13
にまたがり二つのチャネルを誘起させるゲ−ト電極G3
を設ける。又、例えば、二個のベ−ス・チャネル領域1
1に形成する第1ソ−ス領域12とエミッタ・第2ソ−
ス領域13の配置が、図2では12−13−13−12
の順に対し、図4では12−13−12−13の順と相
異する。それに伴い、金属電極16の位置が異なる。従
って、図2と図4では、MOS1、MOS2、B.J.
T.等の配置を異にするが、目的、作用、効果等は均等
であり、等価的構造となる。
図で、図2及び図3と同一符号は同等部分をあらわす。
図4においては、第1ソ−ス領域12表面とコレクタ・
ドレイン領域10表面とエミッタ・第2ソ−ス領域13
にまたがり二つのチャネルを誘起させるゲ−ト電極G3
を設ける。又、例えば、二個のベ−ス・チャネル領域1
1に形成する第1ソ−ス領域12とエミッタ・第2ソ−
ス領域13の配置が、図2では12−13−13−12
の順に対し、図4では12−13−12−13の順と相
異する。それに伴い、金属電極16の位置が異なる。従
って、図2と図4では、MOS1、MOS2、B.J.
T.等の配置を異にするが、目的、作用、効果等は均等
であり、等価的構造となる。
【0017】図5も本発明の他の実施例を示す断面構造
図で、図2及び図3と同一符号は同等部分をあらわす。
図5においては、図2のエミッタ・第2ソ−ス領域13
をエミッタ領域19と第2ソ−ス領域20のそれぞれ独
立した領域とした構造であり、図2と均等、かつ、等価
的構造となる。又、エミッタ領域19及び第2ソ−ス領
域20をベ−ス・チャネル領域11を含む面で電極17
により短絡させれば、ベ−ス・エミッタ間にバイパスも
ぐり抵抗を挿入させる効果を生じる。又、MOS1及び
MOS2に対し、ベ−ス・チャネル領域11(7)の電位
を固定することが可能となり、所謂、バックゲ−トを容
易に形成することができる。
図で、図2及び図3と同一符号は同等部分をあらわす。
図5においては、図2のエミッタ・第2ソ−ス領域13
をエミッタ領域19と第2ソ−ス領域20のそれぞれ独
立した領域とした構造であり、図2と均等、かつ、等価
的構造となる。又、エミッタ領域19及び第2ソ−ス領
域20をベ−ス・チャネル領域11を含む面で電極17
により短絡させれば、ベ−ス・エミッタ間にバイパスも
ぐり抵抗を挿入させる効果を生じる。又、MOS1及び
MOS2に対し、ベ−ス・チャネル領域11(7)の電位
を固定することが可能となり、所謂、バックゲ−トを容
易に形成することができる。
【0018】このように、エミッタ・第2ソ−ス領域1
3をエミッタ領域と第2ソ−ス領域にそれぞれ独立した
領域とする構造は、図4の本発明の他の実施例に適用し
得るのは当然である。又、設計上の必要から、独立させ
たエミッタ領域と第2ソ−ス領域のそれぞれ、別個に電
極を設けることも可能である。
3をエミッタ領域と第2ソ−ス領域にそれぞれ独立した
領域とする構造は、図4の本発明の他の実施例に適用し
得るのは当然である。又、設計上の必要から、独立させ
たエミッタ領域と第2ソ−ス領域のそれぞれ、別個に電
極を設けることも可能である。
【0019】前記せる本発明構造は、図2の第1ゲ−ト
電極14と第2ゲ−ト電極15を連結接続しており、
又、図4の複数個のゲ−ト電極18も相互に連結接続と
した構造としているが、必要に応じて、第1ゲ−ト電極
14と第2ゲ−ト電極15間、ゲ−ト電極18の相互間
を分離した構造にもなし得る。このように、ゲ−ト電極
分離型とした場合は、例えばMOS1及びMOS2を2
段階でオフ状態とすることができるので、少数キャリア
消滅後に、主スイッチであるMOS2をオフすることに
より、スイッチング損失を減少させる回路設計を可能と
する。
電極14と第2ゲ−ト電極15を連結接続しており、
又、図4の複数個のゲ−ト電極18も相互に連結接続と
した構造としているが、必要に応じて、第1ゲ−ト電極
14と第2ゲ−ト電極15間、ゲ−ト電極18の相互間
を分離した構造にもなし得る。このように、ゲ−ト電極
分離型とした場合は、例えばMOS1及びMOS2を2
段階でオフ状態とすることができるので、少数キャリア
消滅後に、主スイッチであるMOS2をオフすることに
より、スイッチング損失を減少させる回路設計を可能と
する。
【0020】その他の実施例としては、図2、図4、図
5等の断面構造図において、コレクタ・ドレイン領域と
なる一導電型半導体基体10の下面(C&D側N+の下
面)に逆導電型半導体層(図においてはP型)を形成す
ることにより、その逆導電型半導体層からも少数キャリ
アの注入があり伝導度変調による抵抗値減少を促進し、
サイリスタ効果の強い大電力駆動型デバイスの実現が可
能となる。ただし、本発明の特徴の一つであるラッチン
グを回避する機能は失われる。
5等の断面構造図において、コレクタ・ドレイン領域と
なる一導電型半導体基体10の下面(C&D側N+の下
面)に逆導電型半導体層(図においてはP型)を形成す
ることにより、その逆導電型半導体層からも少数キャリ
アの注入があり伝導度変調による抵抗値減少を促進し、
サイリスタ効果の強い大電力駆動型デバイスの実現が可
能となる。ただし、本発明の特徴の一つであるラッチン
グを回避する機能は失われる。
【0021】前記せる実施例において、本発明の要旨の
範囲で、各部の変形、導電型や領域の等価的変換、他部
分の付加、他部との集積化、複合化をなし得るものであ
る。(8)
範囲で、各部の変形、導電型や領域の等価的変換、他部
分の付加、他部との集積化、複合化をなし得るものであ
る。(8)
【0022】以上、説明のとおり、高入力インピ−ダン
ス特性で、伝導度変調の発生をMOSFETのドレイン
領域にも起こさせるMOSゲ−ト型の順方向電圧の小さ
い伝導度変調型MOSFETを、高集積化で、かつ、製
造容易な構造により実現できるので、電源機器をはじめ
各種機器に組込む半導体装置に利用してその産業上の効
果、極めて大なるものである。
ス特性で、伝導度変調の発生をMOSFETのドレイン
領域にも起こさせるMOSゲ−ト型の順方向電圧の小さ
い伝導度変調型MOSFETを、高集積化で、かつ、製
造容易な構造により実現できるので、電源機器をはじめ
各種機器に組込む半導体装置に利用してその産業上の効
果、極めて大なるものである。
【図1】従来のMOSゲ−ト型トランジスタの断面構造
図である。
図である。
【図2】本発明の実施例を示す断面構造図である。
【図3】本発明の構成説明図で、(a)は断面図、
(b)は等価回路図である。
(b)は等価回路図である。
【図4】本発明の他の実施例を示す構造図で、(a)は
断面図、(b)は等価回路図である。
断面図、(b)は等価回路図である。
【図5】本発明の他の実施例を示す断面構造図である。
1 コレクタ・ドレイン領域となる一導電型(例え
ば、N型)半導体基体 2 逆導電型(例えば、P型)半導体からなるチャ
ネル領域 3 一導電型半導体からなるソ−ス領域 4 ゲ−ト電極 5 逆導電型半導体からなるベ−ス領域 6 ベ−ス電極 7 一導電型半導体からなるエミッタ領域 8 エミッタ電極 (9) 9 ソ−ス電極 10 コレクタ・ドレイン領域となる一導電型半導体
基体 11 逆導電型半導体からなるベ−ス・チャネル領域 12 一導電型半導体からなる第1ソ−ス領域 13 一導電型半導体からなるエミッタ・第2ソ−ス
領域 14 第1ゲ−ト電極 15 第2ゲ−ト電極 16 金属電極 17 13、又は19と20の電極 18 ゲ−ト電極 19 エミッタ領域 20 第2ソ−ス領域 B ベ−ス C コレクタ D ドレイン E エミッタ G、G1 第1ゲ−ト G2 第2ゲ−ト G3 ゲ−ト S1 第1ソ−ス S2 第2ソ−ス MOS1 MOSFET 1 MOS2 MOSFET 2 B.J.T. バイポ−ラ・トランジスタ b ベ−ス電流
ば、N型)半導体基体 2 逆導電型(例えば、P型)半導体からなるチャ
ネル領域 3 一導電型半導体からなるソ−ス領域 4 ゲ−ト電極 5 逆導電型半導体からなるベ−ス領域 6 ベ−ス電極 7 一導電型半導体からなるエミッタ領域 8 エミッタ電極 (9) 9 ソ−ス電極 10 コレクタ・ドレイン領域となる一導電型半導体
基体 11 逆導電型半導体からなるベ−ス・チャネル領域 12 一導電型半導体からなる第1ソ−ス領域 13 一導電型半導体からなるエミッタ・第2ソ−ス
領域 14 第1ゲ−ト電極 15 第2ゲ−ト電極 16 金属電極 17 13、又は19と20の電極 18 ゲ−ト電極 19 エミッタ領域 20 第2ソ−ス領域 B ベ−ス C コレクタ D ドレイン E エミッタ G、G1 第1ゲ−ト G2 第2ゲ−ト G3 ゲ−ト S1 第1ソ−ス S2 第2ソ−ス MOS1 MOSFET 1 MOS2 MOSFET 2 B.J.T. バイポ−ラ・トランジスタ b ベ−ス電流
Claims (2)
- 【請求項1】コレクタ・ドレイン領域となる一導電型半
導体基体、一導電型半導体基体表面に形成する逆導電型
半導体からなるベース・チャネル領域、ベース・チャネ
ル領域表面に形成する一導電型半導体からなる第1ソー
ス領域とエミッタ・第2ソース領域、第1ソース領域表
面とコレクタ・ドレイン領域表面にまたがり、チャネル
を誘起させる第1ゲート電極、第2ソース領域表面とコ
レクタ・ドレイン領域表面にまたがり、チャネルを誘起
させる第2ゲート電極により構成し、該第1ゲート電極
と第2ゲート電極を接続し、もしくは個別に導出すると
共に該第1ソース領域表面とベース・チャネル領域表面
を金属電極により短絡接続し且つ、該ベース・チャネル
領域の繰返しピッチを、該コレクタ・ドレイン領域中の
少数キャリアの拡散長の2倍以下としたことを特徴とす
る伝導度変調型MOSFET. - 【請求項2】コレクタ・ドレイン領域となる一導電型半
導体基体、一導電型半導体基体表面に形成する逆導電型
半導体からなるベース・チャネル領域、ベース・チャネ
ル領域表面に形成する一導電型半導体からなる第1ソー
ス領域とエミッタ・第2ソース領域、第1ソース領域表
面とコレクタ・ドレイン領域表面とエミッタ・第2ソー
ス領域表面にまたがり二つのチャネルを誘起させるゲー
ト電極により構成し、該各ゲート電極を接続し、もしく
は個別に導出すると共に該第1ソース領域表面とベース
・チャネル領域表面を金属電極により短絡接続し且つ、
該ベース・チャネル領域の繰返しピッチを、該コレクタ
・ドレイン領域中の少数キャリアの拡散長の2倍以下と
したことを特徴とする伝導度変調型MOSFET.、
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22932792A JP3199857B2 (ja) | 1992-08-05 | 1992-08-05 | 伝導度変調型mosfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22932792A JP3199857B2 (ja) | 1992-08-05 | 1992-08-05 | 伝導度変調型mosfet |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661496A JPH0661496A (ja) | 1994-03-04 |
JP3199857B2 true JP3199857B2 (ja) | 2001-08-20 |
Family
ID=16890417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22932792A Expired - Fee Related JP3199857B2 (ja) | 1992-08-05 | 1992-08-05 | 伝導度変調型mosfet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3199857B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101933660B1 (ko) | 2018-05-21 | 2018-12-31 | 이호형 | 전후방 탄성체 미드솔 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
US8193848B2 (en) * | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
-
1992
- 1992-08-05 JP JP22932792A patent/JP3199857B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR101933660B1 (ko) | 2018-05-21 | 2018-12-31 | 이호형 | 전후방 탄성체 미드솔 |
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