JPH06120745A - バイポーラ集積回路 - Google Patents
バイポーラ集積回路Info
- Publication number
- JPH06120745A JPH06120745A JP26598692A JP26598692A JPH06120745A JP H06120745 A JPH06120745 A JP H06120745A JP 26598692 A JP26598692 A JP 26598692A JP 26598692 A JP26598692 A JP 26598692A JP H06120745 A JPH06120745 A JP H06120745A
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- JP
- Japan
- Prior art keywords
- potential
- epitaxial layer
- type epitaxial
- output stage
- transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 低調波歪の問題を生じない電流プッシュプル
出力回路を提供することを目的とする。 【構成】 電流プッシュプル出力回路において、出力段
バーチカルPNPトランジスタのN型エピタキシャル層
を電源とコレクタ電位の間の電位に、低インピーダンス
でバイアスすることによって、コレクタ領域に電位勾配
が生じても寄生トランジスタの影響を防ぎ、低調波歪の
問題を生じない。
出力回路を提供することを目的とする。 【構成】 電流プッシュプル出力回路において、出力段
バーチカルPNPトランジスタのN型エピタキシャル層
を電源とコレクタ電位の間の電位に、低インピーダンス
でバイアスすることによって、コレクタ領域に電位勾配
が生じても寄生トランジスタの影響を防ぎ、低調波歪の
問題を生じない。
Description
【0001】
【産業上の利用分野】この発明はバイポーラ集積回路に
関し、さらに詳しくは電流プッシュプル出力回路におい
て問題となる低調波歪の現象の改善に関する。
関し、さらに詳しくは電流プッシュプル出力回路におい
て問題となる低調波歪の現象の改善に関する。
【0002】
【従来の技術】電流プッシュプル出力回路においては、
電流を外部に流し出すPNP出力トランジスタと電流を
外部より引っぱるNPN出力トランジスタを組み合わせ
て使用するのが一般に使われる方法である。次にこの一
般的な従来例について、図2を用いて説明する。すなわ
ち図2構成において、1は電流プッシュプル出力回路の
制御回路、2,3は出力段のカレントミラー回路を構成
するバーチカルPNPトランジスタ、4,5はカレント
ミラー回路のミラー比を決定する抵抗、6,7は出力段
のカレントミラー回路を構成するNPNトランジスタ、
8,9はカレントミラー回路のミラー比を決定する抵
抗、10は回路の電源、11は出力段バーチカルPNP
トランジスタ3のN型エピタキシャル層より取り出した
端子である。上記のバーチカルPNPトランジスタ3の
N型エピタキシャル層について、図3を用いて説明す
る。図3は一般的なバーチカルPNPトランジスタのプ
ロセス的構成の断面図である。すなわち図3構成におい
て、12はP型シリコン基板、13はP型シリコン基板
12に埋め込まれたN型埋込層、14は素子分離用のP
型領域、15,16はP型コレクタ領域、17はN型ベ
ース領域、18はベース端子を取り出すためのN型拡散
層、19はP型エミッタ領域、20は素子分離用のP型
領域14とP型コレクタ領域15,16を分離するN型
エピタキシャル層、21は絶縁膜、22はエミッタ電
極、23はベース電極、24はコレクタ電極、25はN
型エピタキシャル層20より取り出した電極である。図
3に示すバーチカルPNPトランジスタでは、そのプロ
セス的構成よりN型エピタキシャル層20が存在する。
従来ではこのN型エピタキシャル層20にバイアスせず
にフローティング状態で使用するか、コレクタ電極24
とN型エピタキシャル層20より取り出した電極25と
を結線し、N型エピタキシャル層20の電位をコレクタ
電位と共通にして使用するか、あるいはN型エピタキシ
ャル層20を電源電位にバイアスして使用しているのが
一般的である。しかし出力電流が大きい場合、上記の従
来の一般的な使い方では低調波歪の現象が発生したり、
プロセス的構成によるトランジスタの耐圧問題が発生し
たりすることが知られている。例えば、図2に示した従
来の電流プッシュプル出力回路では、特に図3に示すコ
レクタ領域15,16とN型エピタキシャル層20間の
耐圧が一般に低いため、図2に示す電源10の電位によ
っては、バーチカルPNPトランジスタのN型エピタキ
シャル層20より取り出した端子11を電源電位にバイ
アスできないことが多い。また端子11にバイアスせ
ず、N型エピタキシャル層20を電位的にフローティン
グ状態で使用した場合、特に出力電流が大きくなった場
合、図3に示すコレクタ領域15,16で電位勾配が生
じ、ベース領域17とコレクタ領域15,16およびN
型エピタキシャル層20、または、コレクタ領域15,
16とN型エピタキシャル層20および素子分離用P型
領域14とP型基板12で寄生トランジスタが生じ、出
力に低調波歪の現象が発生する。上記寄生トランジスタ
の影響を防ぐために、コレクタ電極24とN型エピタキ
シャル層20より取り出した電極25を結線しても、コ
レクタ領域15,16で電位勾配が生じているため寄生
トランジスタが生じ、低調波歪の問題は改善されない。
電流を外部に流し出すPNP出力トランジスタと電流を
外部より引っぱるNPN出力トランジスタを組み合わせ
て使用するのが一般に使われる方法である。次にこの一
般的な従来例について、図2を用いて説明する。すなわ
ち図2構成において、1は電流プッシュプル出力回路の
制御回路、2,3は出力段のカレントミラー回路を構成
するバーチカルPNPトランジスタ、4,5はカレント
ミラー回路のミラー比を決定する抵抗、6,7は出力段
のカレントミラー回路を構成するNPNトランジスタ、
8,9はカレントミラー回路のミラー比を決定する抵
抗、10は回路の電源、11は出力段バーチカルPNP
トランジスタ3のN型エピタキシャル層より取り出した
端子である。上記のバーチカルPNPトランジスタ3の
N型エピタキシャル層について、図3を用いて説明す
る。図3は一般的なバーチカルPNPトランジスタのプ
ロセス的構成の断面図である。すなわち図3構成におい
て、12はP型シリコン基板、13はP型シリコン基板
12に埋め込まれたN型埋込層、14は素子分離用のP
型領域、15,16はP型コレクタ領域、17はN型ベ
ース領域、18はベース端子を取り出すためのN型拡散
層、19はP型エミッタ領域、20は素子分離用のP型
領域14とP型コレクタ領域15,16を分離するN型
エピタキシャル層、21は絶縁膜、22はエミッタ電
極、23はベース電極、24はコレクタ電極、25はN
型エピタキシャル層20より取り出した電極である。図
3に示すバーチカルPNPトランジスタでは、そのプロ
セス的構成よりN型エピタキシャル層20が存在する。
従来ではこのN型エピタキシャル層20にバイアスせず
にフローティング状態で使用するか、コレクタ電極24
とN型エピタキシャル層20より取り出した電極25と
を結線し、N型エピタキシャル層20の電位をコレクタ
電位と共通にして使用するか、あるいはN型エピタキシ
ャル層20を電源電位にバイアスして使用しているのが
一般的である。しかし出力電流が大きい場合、上記の従
来の一般的な使い方では低調波歪の現象が発生したり、
プロセス的構成によるトランジスタの耐圧問題が発生し
たりすることが知られている。例えば、図2に示した従
来の電流プッシュプル出力回路では、特に図3に示すコ
レクタ領域15,16とN型エピタキシャル層20間の
耐圧が一般に低いため、図2に示す電源10の電位によ
っては、バーチカルPNPトランジスタのN型エピタキ
シャル層20より取り出した端子11を電源電位にバイ
アスできないことが多い。また端子11にバイアスせ
ず、N型エピタキシャル層20を電位的にフローティン
グ状態で使用した場合、特に出力電流が大きくなった場
合、図3に示すコレクタ領域15,16で電位勾配が生
じ、ベース領域17とコレクタ領域15,16およびN
型エピタキシャル層20、または、コレクタ領域15,
16とN型エピタキシャル層20および素子分離用P型
領域14とP型基板12で寄生トランジスタが生じ、出
力に低調波歪の現象が発生する。上記寄生トランジスタ
の影響を防ぐために、コレクタ電極24とN型エピタキ
シャル層20より取り出した電極25を結線しても、コ
レクタ領域15,16で電位勾配が生じているため寄生
トランジスタが生じ、低調波歪の問題は改善されない。
【0003】
【発明が解決しようとする課題】従来例による電流プッ
シュプル出力回路は、前記のように低調波歪の現象が発
生するという問題を持っていた。本発明はかかる点に鑑
みてなされたものであり、低調波歪の問題を生じない出
力回路を提供することを目的としている。
シュプル出力回路は、前記のように低調波歪の現象が発
生するという問題を持っていた。本発明はかかる点に鑑
みてなされたものであり、低調波歪の問題を生じない出
力回路を提供することを目的としている。
【0004】
【課題を解決するための手段】この目的を達成するため
の本発明は、電流プッシュプル出力回路において、出力
段バーチカルPNPトランジスタを形成しているN型エ
ピタキシャル層を電源とコレクタ電位の間の電位に、低
インピーダンスでバイアスするものである。
の本発明は、電流プッシュプル出力回路において、出力
段バーチカルPNPトランジスタを形成しているN型エ
ピタキシャル層を電源とコレクタ電位の間の電位に、低
インピーダンスでバイアスするものである。
【0005】
【作用】したがってこの発明においては、電流プッシュ
プル出力回路の低調波歪の現象が発生する問題を解消
し、上記出力回路の信頼性を格段に向上し得るのであ
る。
プル出力回路の低調波歪の現象が発生する問題を解消
し、上記出力回路の信頼性を格段に向上し得るのであ
る。
【0006】
【実施例】本発明について図面を参照しながら説明す
る。図1は本発明の一実施例である。すなわち図1の構
成において、26は本電流プッシュプル出力回路の制御
回路、27と28は出力段のカレントミラー回路を構成
するバーチカルPNPトランジスタ、29と30はカレ
ントミラー回路のミラー比を決定する抵抗、31と32
は出力段のカレントミラー回路を構成するNPNトラン
ジスタ、33と34はカレントミラー回路のミラー比を
決定する抵抗、35は本回路の電源、36は出力段バー
チカルPNPトランジスタ28を構成しているN型エピ
タキシャル層より取り出した端子、37は端子36を低
インピーダンスでバイアスするためのNPNトランジス
タ、38はNPNトランジスタ37のアイドリング電流
を決定する抵抗、39と40は端子36のバイアス電位
を決定する抵抗である。本実施例においては、出力段バ
ーチカルPNPトランジスタ28のN型エピタキシャル
層は、端子36を介してNPNトランジスタ37、抵抗
38によって、低インピーダンスにバイアスされてお
り、その電位は抵抗39、抵抗40によって決定され
る。したがって、出力段バーチカルPNPトランジスタ
28のN型エピタキシャル層の電位を、そのコレクタ領
域の電位より高くすることによって、コレクタ領域に電
位勾配が生じても寄生トランジスタの影響を防ぎ、低調
波歪の問題が改善される。また、出力段バーチカルPN
Pトランジスタ28のN型エピタキシャル層の電位は抵
抗39、抵抗40の値によって決定されるので、出力段
バーチカルPNPトランジスタ28のN型エピタキシャ
ル層を、耐圧問題が生じないように、低インピーダンス
でバイアスすることが可能である。
る。図1は本発明の一実施例である。すなわち図1の構
成において、26は本電流プッシュプル出力回路の制御
回路、27と28は出力段のカレントミラー回路を構成
するバーチカルPNPトランジスタ、29と30はカレ
ントミラー回路のミラー比を決定する抵抗、31と32
は出力段のカレントミラー回路を構成するNPNトラン
ジスタ、33と34はカレントミラー回路のミラー比を
決定する抵抗、35は本回路の電源、36は出力段バー
チカルPNPトランジスタ28を構成しているN型エピ
タキシャル層より取り出した端子、37は端子36を低
インピーダンスでバイアスするためのNPNトランジス
タ、38はNPNトランジスタ37のアイドリング電流
を決定する抵抗、39と40は端子36のバイアス電位
を決定する抵抗である。本実施例においては、出力段バ
ーチカルPNPトランジスタ28のN型エピタキシャル
層は、端子36を介してNPNトランジスタ37、抵抗
38によって、低インピーダンスにバイアスされてお
り、その電位は抵抗39、抵抗40によって決定され
る。したがって、出力段バーチカルPNPトランジスタ
28のN型エピタキシャル層の電位を、そのコレクタ領
域の電位より高くすることによって、コレクタ領域に電
位勾配が生じても寄生トランジスタの影響を防ぎ、低調
波歪の問題が改善される。また、出力段バーチカルPN
Pトランジスタ28のN型エピタキシャル層の電位は抵
抗39、抵抗40の値によって決定されるので、出力段
バーチカルPNPトランジスタ28のN型エピタキシャ
ル層を、耐圧問題が生じないように、低インピーダンス
でバイアスすることが可能である。
【0007】
【発明の効果】以上のように本発明は、電流プッシュプ
ル出力回路において、出力段バーチカルPNPトランジ
スタのN型エピタキシャル層を、電源とコレクタ電位の
間の電位に、低インピーダンスでバイアスすることによ
り、低調波歪の問題と耐圧問題を改善した出力回路を実
現できるものである。
ル出力回路において、出力段バーチカルPNPトランジ
スタのN型エピタキシャル層を、電源とコレクタ電位の
間の電位に、低インピーダンスでバイアスすることによ
り、低調波歪の問題と耐圧問題を改善した出力回路を実
現できるものである。
【図1】本発明の実施例に係る電流プッシュプル出力回
路の構成を示す回路図
路の構成を示す回路図
【図2】従来の実施例に係る電流プッシュプル出力回路
の構成を示す回路図
の構成を示す回路図
【図3】本発明の実施例と従来の実施例に係るバーチカ
ルPNPトランジスタのプロセス構造断面図
ルPNPトランジスタのプロセス構造断面図
1 制御回路 2 バーチカルPNPトランジスタ 3 出力段バーチカルPNPトランジスタ 4,5 カレントミラー比を決定する抵抗 6 NPNトランジスタ 7 出力段NPNトランジスタ 8,9 カレントミラー比を決定する抵抗 10 電源 11 出力段バーチカルPNPトランジスタのN型エピ
タキシャル層より取り出した端子 12 P型基板 13 N型埋込層 14 素子分離用P型領域 15,16 P型コレクタ領域 17,18 N型ベース領域 19 エミッタ領域 20 N型エピタキシャル層 21 絶縁膜 22 エミッタ電極 23 ベース電極 24 コレクタ電極 25 N型エピタキシャル層20より取り出した電極 26 制御回路 27 バーチカルPNPトランジスタ 28 出力段バーチカルPNPトランジスタ 29,30 カレントミラー比を決定する抵抗 31 NPNトランジスタ 32 出力段NPNトランジスタ 33,34 カレントミラー比を決定する抵抗 35 電源 36 出力段バーチカルPNPトランジスタのN型エピ
タキシャル層より取り出した端子 37 端子36をバイアスするNPNトランジスタ 38 NPNトランジスタ37のアイドリング電流設定
抵抗 39,40 バイアス電位設定抵抗
タキシャル層より取り出した端子 12 P型基板 13 N型埋込層 14 素子分離用P型領域 15,16 P型コレクタ領域 17,18 N型ベース領域 19 エミッタ領域 20 N型エピタキシャル層 21 絶縁膜 22 エミッタ電極 23 ベース電極 24 コレクタ電極 25 N型エピタキシャル層20より取り出した電極 26 制御回路 27 バーチカルPNPトランジスタ 28 出力段バーチカルPNPトランジスタ 29,30 カレントミラー比を決定する抵抗 31 NPNトランジスタ 32 出力段NPNトランジスタ 33,34 カレントミラー比を決定する抵抗 35 電源 36 出力段バーチカルPNPトランジスタのN型エピ
タキシャル層より取り出した端子 37 端子36をバイアスするNPNトランジスタ 38 NPNトランジスタ37のアイドリング電流設定
抵抗 39,40 バイアス電位設定抵抗
Claims (1)
- 【請求項1】電流プッシュプル出力回路において、出力
段バーチカルPNPトランジスタのN型エピタキシャル
層を、電源とコレクタ電位の間の電位に、低インピーダ
ンスでバイアスしたことを特徴とするバイポーラ集積回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26598692A JPH06120745A (ja) | 1992-10-05 | 1992-10-05 | バイポーラ集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26598692A JPH06120745A (ja) | 1992-10-05 | 1992-10-05 | バイポーラ集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06120745A true JPH06120745A (ja) | 1994-04-28 |
Family
ID=17424785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26598692A Pending JPH06120745A (ja) | 1992-10-05 | 1992-10-05 | バイポーラ集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06120745A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
-
1992
- 1992-10-05 JP JP26598692A patent/JPH06120745A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
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