JPH06120745A - バイポーラ集積回路 - Google Patents
バイポーラ集積回路Info
- Publication number
- JPH06120745A JPH06120745A JP26598692A JP26598692A JPH06120745A JP H06120745 A JPH06120745 A JP H06120745A JP 26598692 A JP26598692 A JP 26598692A JP 26598692 A JP26598692 A JP 26598692A JP H06120745 A JPH06120745 A JP H06120745A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- epitaxial layer
- type epitaxial
- output stage
- transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 低調波歪の問題を生じない電流プッシュプル
出力回路を提供することを目的とする。 【構成】 電流プッシュプル出力回路において、出力段
バーチカルＰＮＰトランジスタのＮ型エピタキシャル層
を電源とコレクタ電位の間の電位に、低インピーダンス
でバイアスすることによって、コレクタ領域に電位勾配
が生じても寄生トランジスタの影響を防ぎ、低調波歪の
問題を生じない。
出力回路を提供することを目的とする。 【構成】 電流プッシュプル出力回路において、出力段
バーチカルＰＮＰトランジスタのＮ型エピタキシャル層
を電源とコレクタ電位の間の電位に、低インピーダンス
でバイアスすることによって、コレクタ領域に電位勾配
が生じても寄生トランジスタの影響を防ぎ、低調波歪の
問題を生じない。
Description
【０００１】
【産業上の利用分野】この発明はバイポーラ集積回路に
関し、さらに詳しくは電流プッシュプル出力回路におい
て問題となる低調波歪の現象の改善に関する。
関し、さらに詳しくは電流プッシュプル出力回路におい
て問題となる低調波歪の現象の改善に関する。
【０００２】
【従来の技術】電流プッシュプル出力回路においては、
電流を外部に流し出すＰＮＰ出力トランジスタと電流を
外部より引っぱるＮＰＮ出力トランジスタを組み合わせ
て使用するのが一般に使われる方法である。次にこの一
般的な従来例について、図２を用いて説明する。すなわ
ち図２構成において、１は電流プッシュプル出力回路の
制御回路、２，３は出力段のカレントミラー回路を構成
するバーチカルＰＮＰトランジスタ、４，５はカレント
ミラー回路のミラー比を決定する抵抗、６，７は出力段
のカレントミラー回路を構成するＮＰＮトランジスタ、
８，９はカレントミラー回路のミラー比を決定する抵
抗、１０は回路の電源、１１は出力段バーチカルＰＮＰ
トランジスタ３のＮ型エピタキシャル層より取り出した
端子である。上記のバーチカルＰＮＰトランジスタ３の
Ｎ型エピタキシャル層について、図３を用いて説明す
る。図３は一般的なバーチカルＰＮＰトランジスタのプ
ロセス的構成の断面図である。すなわち図３構成におい
て、１２はＰ型シリコン基板、１３はＰ型シリコン基板
１２に埋め込まれたＮ型埋込層、１４は素子分離用のＰ
型領域、１５，１６はＰ型コレクタ領域、１７はＮ型ベ
ース領域、１８はベース端子を取り出すためのＮ型拡散
層、１９はＰ型エミッタ領域、２０は素子分離用のＰ型
領域１４とＰ型コレクタ領域１５，１６を分離するＮ型
エピタキシャル層、２１は絶縁膜、２２はエミッタ電
極、２３はベース電極、２４はコレクタ電極、２５はＮ
型エピタキシャル層２０より取り出した電極である。図
３に示すバーチカルＰＮＰトランジスタでは、そのプロ
セス的構成よりＮ型エピタキシャル層２０が存在する。
従来ではこのＮ型エピタキシャル層２０にバイアスせず
にフローティング状態で使用するか、コレクタ電極２４
とＮ型エピタキシャル層２０より取り出した電極２５と
を結線し、Ｎ型エピタキシャル層２０の電位をコレクタ
電位と共通にして使用するか、あるいはＮ型エピタキシ
ャル層２０を電源電位にバイアスして使用しているのが
一般的である。しかし出力電流が大きい場合、上記の従
来の一般的な使い方では低調波歪の現象が発生したり、
プロセス的構成によるトランジスタの耐圧問題が発生し
たりすることが知られている。例えば、図２に示した従
来の電流プッシュプル出力回路では、特に図３に示すコ
レクタ領域１５，１６とＮ型エピタキシャル層２０間の
耐圧が一般に低いため、図２に示す電源１０の電位によ
っては、バーチカルＰＮＰトランジスタのＮ型エピタキ
シャル層２０より取り出した端子１１を電源電位にバイ
アスできないことが多い。また端子１１にバイアスせ
ず、Ｎ型エピタキシャル層２０を電位的にフローティン
グ状態で使用した場合、特に出力電流が大きくなった場
合、図３に示すコレクタ領域１５，１６で電位勾配が生
じ、ベース領域１７とコレクタ領域１５，１６およびＮ
型エピタキシャル層２０、または、コレクタ領域１５，
１６とＮ型エピタキシャル層２０および素子分離用Ｐ型
領域１４とＰ型基板１２で寄生トランジスタが生じ、出
力に低調波歪の現象が発生する。上記寄生トランジスタ
の影響を防ぐために、コレクタ電極２４とＮ型エピタキ
シャル層２０より取り出した電極２５を結線しても、コ
レクタ領域１５，１６で電位勾配が生じているため寄生
トランジスタが生じ、低調波歪の問題は改善されない。
電流を外部に流し出すＰＮＰ出力トランジスタと電流を
外部より引っぱるＮＰＮ出力トランジスタを組み合わせ
て使用するのが一般に使われる方法である。次にこの一
般的な従来例について、図２を用いて説明する。すなわ
ち図２構成において、１は電流プッシュプル出力回路の
制御回路、２，３は出力段のカレントミラー回路を構成
するバーチカルＰＮＰトランジスタ、４，５はカレント
ミラー回路のミラー比を決定する抵抗、６，７は出力段
のカレントミラー回路を構成するＮＰＮトランジスタ、
８，９はカレントミラー回路のミラー比を決定する抵
抗、１０は回路の電源、１１は出力段バーチカルＰＮＰ
トランジスタ３のＮ型エピタキシャル層より取り出した
端子である。上記のバーチカルＰＮＰトランジスタ３の
Ｎ型エピタキシャル層について、図３を用いて説明す
る。図３は一般的なバーチカルＰＮＰトランジスタのプ
ロセス的構成の断面図である。すなわち図３構成におい
て、１２はＰ型シリコン基板、１３はＰ型シリコン基板
１２に埋め込まれたＮ型埋込層、１４は素子分離用のＰ
型領域、１５，１６はＰ型コレクタ領域、１７はＮ型ベ
ース領域、１８はベース端子を取り出すためのＮ型拡散
層、１９はＰ型エミッタ領域、２０は素子分離用のＰ型
領域１４とＰ型コレクタ領域１５，１６を分離するＮ型
エピタキシャル層、２１は絶縁膜、２２はエミッタ電
極、２３はベース電極、２４はコレクタ電極、２５はＮ
型エピタキシャル層２０より取り出した電極である。図
３に示すバーチカルＰＮＰトランジスタでは、そのプロ
セス的構成よりＮ型エピタキシャル層２０が存在する。
従来ではこのＮ型エピタキシャル層２０にバイアスせず
にフローティング状態で使用するか、コレクタ電極２４
とＮ型エピタキシャル層２０より取り出した電極２５と
を結線し、Ｎ型エピタキシャル層２０の電位をコレクタ
電位と共通にして使用するか、あるいはＮ型エピタキシ
ャル層２０を電源電位にバイアスして使用しているのが
一般的である。しかし出力電流が大きい場合、上記の従
来の一般的な使い方では低調波歪の現象が発生したり、
プロセス的構成によるトランジスタの耐圧問題が発生し
たりすることが知られている。例えば、図２に示した従
来の電流プッシュプル出力回路では、特に図３に示すコ
レクタ領域１５，１６とＮ型エピタキシャル層２０間の
耐圧が一般に低いため、図２に示す電源１０の電位によ
っては、バーチカルＰＮＰトランジスタのＮ型エピタキ
シャル層２０より取り出した端子１１を電源電位にバイ
アスできないことが多い。また端子１１にバイアスせ
ず、Ｎ型エピタキシャル層２０を電位的にフローティン
グ状態で使用した場合、特に出力電流が大きくなった場
合、図３に示すコレクタ領域１５，１６で電位勾配が生
じ、ベース領域１７とコレクタ領域１５，１６およびＮ
型エピタキシャル層２０、または、コレクタ領域１５，
１６とＮ型エピタキシャル層２０および素子分離用Ｐ型
領域１４とＰ型基板１２で寄生トランジスタが生じ、出
力に低調波歪の現象が発生する。上記寄生トランジスタ
の影響を防ぐために、コレクタ電極２４とＮ型エピタキ
シャル層２０より取り出した電極２５を結線しても、コ
レクタ領域１５，１６で電位勾配が生じているため寄生
トランジスタが生じ、低調波歪の問題は改善されない。
【０００３】
【発明が解決しようとする課題】従来例による電流プッ
シュプル出力回路は、前記のように低調波歪の現象が発
生するという問題を持っていた。本発明はかかる点に鑑
みてなされたものであり、低調波歪の問題を生じない出
力回路を提供することを目的としている。
シュプル出力回路は、前記のように低調波歪の現象が発
生するという問題を持っていた。本発明はかかる点に鑑
みてなされたものであり、低調波歪の問題を生じない出
力回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】この目的を達成するため
の本発明は、電流プッシュプル出力回路において、出力
段バーチカルＰＮＰトランジスタを形成しているＮ型エ
ピタキシャル層を電源とコレクタ電位の間の電位に、低
インピーダンスでバイアスするものである。
の本発明は、電流プッシュプル出力回路において、出力
段バーチカルＰＮＰトランジスタを形成しているＮ型エ
ピタキシャル層を電源とコレクタ電位の間の電位に、低
インピーダンスでバイアスするものである。
【０００５】
【作用】したがってこの発明においては、電流プッシュ
プル出力回路の低調波歪の現象が発生する問題を解消
し、上記出力回路の信頼性を格段に向上し得るのであ
る。
プル出力回路の低調波歪の現象が発生する問題を解消
し、上記出力回路の信頼性を格段に向上し得るのであ
る。
【０００６】
【実施例】本発明について図面を参照しながら説明す
る。図１は本発明の一実施例である。すなわち図１の構
成において、２６は本電流プッシュプル出力回路の制御
回路、２７と２８は出力段のカレントミラー回路を構成
するバーチカルＰＮＰトランジスタ、２９と３０はカレ
ントミラー回路のミラー比を決定する抵抗、３１と３２
は出力段のカレントミラー回路を構成するＮＰＮトラン
ジスタ、３３と３４はカレントミラー回路のミラー比を
決定する抵抗、３５は本回路の電源、３６は出力段バー
チカルＰＮＰトランジスタ２８を構成しているＮ型エピ
タキシャル層より取り出した端子、３７は端子３６を低
インピーダンスでバイアスするためのＮＰＮトランジス
タ、３８はＮＰＮトランジスタ３７のアイドリング電流
を決定する抵抗、３９と４０は端子３６のバイアス電位
を決定する抵抗である。本実施例においては、出力段バ
ーチカルＰＮＰトランジスタ２８のＮ型エピタキシャル
層は、端子３６を介してＮＰＮトランジスタ３７、抵抗
３８によって、低インピーダンスにバイアスされてお
り、その電位は抵抗３９、抵抗４０によって決定され
る。したがって、出力段バーチカルＰＮＰトランジスタ
２８のＮ型エピタキシャル層の電位を、そのコレクタ領
域の電位より高くすることによって、コレクタ領域に電
位勾配が生じても寄生トランジスタの影響を防ぎ、低調
波歪の問題が改善される。また、出力段バーチカルＰＮ
Ｐトランジスタ２８のＮ型エピタキシャル層の電位は抵
抗３９、抵抗４０の値によって決定されるので、出力段
バーチカルＰＮＰトランジスタ２８のＮ型エピタキシャ
ル層を、耐圧問題が生じないように、低インピーダンス
でバイアスすることが可能である。
る。図１は本発明の一実施例である。すなわち図１の構
成において、２６は本電流プッシュプル出力回路の制御
回路、２７と２８は出力段のカレントミラー回路を構成
するバーチカルＰＮＰトランジスタ、２９と３０はカレ
ントミラー回路のミラー比を決定する抵抗、３１と３２
は出力段のカレントミラー回路を構成するＮＰＮトラン
ジスタ、３３と３４はカレントミラー回路のミラー比を
決定する抵抗、３５は本回路の電源、３６は出力段バー
チカルＰＮＰトランジスタ２８を構成しているＮ型エピ
タキシャル層より取り出した端子、３７は端子３６を低
インピーダンスでバイアスするためのＮＰＮトランジス
タ、３８はＮＰＮトランジスタ３７のアイドリング電流
を決定する抵抗、３９と４０は端子３６のバイアス電位
を決定する抵抗である。本実施例においては、出力段バ
ーチカルＰＮＰトランジスタ２８のＮ型エピタキシャル
層は、端子３６を介してＮＰＮトランジスタ３７、抵抗
３８によって、低インピーダンスにバイアスされてお
り、その電位は抵抗３９、抵抗４０によって決定され
る。したがって、出力段バーチカルＰＮＰトランジスタ
２８のＮ型エピタキシャル層の電位を、そのコレクタ領
域の電位より高くすることによって、コレクタ領域に電
位勾配が生じても寄生トランジスタの影響を防ぎ、低調
波歪の問題が改善される。また、出力段バーチカルＰＮ
Ｐトランジスタ２８のＮ型エピタキシャル層の電位は抵
抗３９、抵抗４０の値によって決定されるので、出力段
バーチカルＰＮＰトランジスタ２８のＮ型エピタキシャ
ル層を、耐圧問題が生じないように、低インピーダンス
でバイアスすることが可能である。
【０００７】
【発明の効果】以上のように本発明は、電流プッシュプ
ル出力回路において、出力段バーチカルＰＮＰトランジ
スタのＮ型エピタキシャル層を、電源とコレクタ電位の
間の電位に、低インピーダンスでバイアスすることによ
り、低調波歪の問題と耐圧問題を改善した出力回路を実
現できるものである。
ル出力回路において、出力段バーチカルＰＮＰトランジ
スタのＮ型エピタキシャル層を、電源とコレクタ電位の
間の電位に、低インピーダンスでバイアスすることによ
り、低調波歪の問題と耐圧問題を改善した出力回路を実
現できるものである。
【図１】本発明の実施例に係る電流プッシュプル出力回
路の構成を示す回路図
路の構成を示す回路図
【図２】従来の実施例に係る電流プッシュプル出力回路
の構成を示す回路図
の構成を示す回路図
【図３】本発明の実施例と従来の実施例に係るバーチカ
ルＰＮＰトランジスタのプロセス構造断面図
ルＰＮＰトランジスタのプロセス構造断面図
１ 制御回路 ２ バーチカルＰＮＰトランジスタ ３ 出力段バーチカルＰＮＰトランジスタ ４，５ カレントミラー比を決定する抵抗 ６ ＮＰＮトランジスタ ７ 出力段ＮＰＮトランジスタ ８，９ カレントミラー比を決定する抵抗 １０ 電源 １１ 出力段バーチカルＰＮＰトランジスタのＮ型エピ
タキシャル層より取り出した端子 １２ Ｐ型基板 １３ Ｎ型埋込層 １４ 素子分離用Ｐ型領域 １５，１６ Ｐ型コレクタ領域 １７，１８ Ｎ型ベース領域 １９ エミッタ領域 ２０ Ｎ型エピタキシャル層 ２１ 絶縁膜 ２２ エミッタ電極 ２３ ベース電極 ２４ コレクタ電極 ２５ Ｎ型エピタキシャル層２０より取り出した電極 ２６ 制御回路 ２７ バーチカルＰＮＰトランジスタ ２８ 出力段バーチカルＰＮＰトランジスタ ２９，３０ カレントミラー比を決定する抵抗 ３１ ＮＰＮトランジスタ ３２ 出力段ＮＰＮトランジスタ ３３，３４ カレントミラー比を決定する抵抗 ３５ 電源 ３６ 出力段バーチカルＰＮＰトランジスタのＮ型エピ
タキシャル層より取り出した端子 ３７ 端子３６をバイアスするＮＰＮトランジスタ ３８ ＮＰＮトランジスタ３７のアイドリング電流設定
抵抗 ３９，４０ バイアス電位設定抵抗
タキシャル層より取り出した端子 １２ Ｐ型基板 １３ Ｎ型埋込層 １４ 素子分離用Ｐ型領域 １５，１６ Ｐ型コレクタ領域 １７，１８ Ｎ型ベース領域 １９ エミッタ領域 ２０ Ｎ型エピタキシャル層 ２１ 絶縁膜 ２２ エミッタ電極 ２３ ベース電極 ２４ コレクタ電極 ２５ Ｎ型エピタキシャル層２０より取り出した電極 ２６ 制御回路 ２７ バーチカルＰＮＰトランジスタ ２８ 出力段バーチカルＰＮＰトランジスタ ２９，３０ カレントミラー比を決定する抵抗 ３１ ＮＰＮトランジスタ ３２ 出力段ＮＰＮトランジスタ ３３，３４ カレントミラー比を決定する抵抗 ３５ 電源 ３６ 出力段バーチカルＰＮＰトランジスタのＮ型エピ
タキシャル層より取り出した端子 ３７ 端子３６をバイアスするＮＰＮトランジスタ ３８ ＮＰＮトランジスタ３７のアイドリング電流設定
抵抗 ３９，４０ バイアス電位設定抵抗
Claims (1)
- 【請求項１】電流プッシュプル出力回路において、出力
段バーチカルＰＮＰトランジスタのＮ型エピタキシャル
層を、電源とコレクタ電位の間の電位に、低インピーダ
ンスでバイアスしたことを特徴とするバイポーラ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26598692A JPH06120745A (ja) | 1992-10-05 | 1992-10-05 | バイポーラ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26598692A JPH06120745A (ja) | 1992-10-05 | 1992-10-05 | バイポーラ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120745A true JPH06120745A (ja) | 1994-04-28 |
Family
ID=17424785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26598692A Pending JPH06120745A (ja) | 1992-10-05 | 1992-10-05 | バイポーラ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
-
1992
- 1992-10-05 JP JP26598692A patent/JPH06120745A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
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