JPH10173128A - 接合が絶縁された集積回路の寄生効果を抑制する方法および装置 - Google Patents
接合が絶縁された集積回路の寄生効果を抑制する方法および装置Info
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- JPH10173128A JPH10173128A JP9325473A JP32547397A JPH10173128A JP H10173128 A JPH10173128 A JP H10173128A JP 9325473 A JP9325473 A JP 9325473A JP 32547397 A JP32547397 A JP 32547397A JP H10173128 A JPH10173128 A JP H10173128A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】
【課題】 接合絶縁集積回路の寄生トランジスタの寄生
効果を抑制すること。 【解決手段】 第一の導電形(p)の基体(10)、こ
の基体(10)内の第二の導電形(n)の領域(11)
と、基体(10)の第一の主要面上の第一の電気接点手
段(20,21)と、領域(11)上の第二の電気接点
手段(14,14′)と、基体(10)の第二の主要面
(10)の接地された第三の電気接点手段(8)とを有
する集積回路において、第二の電気接点手段(14,1
4′)の電位が基準端子の電位から所定の閾値より大き
い値だけはずれないかはずれるかにそれぞれ応じて第一
の電気接点手段(20,21)を基準端子の電位または
第二の電気接点手段(14,14′)の電位に保持す
る。
効果を抑制すること。 【解決手段】 第一の導電形(p)の基体(10)、こ
の基体(10)内の第二の導電形(n)の領域(11)
と、基体(10)の第一の主要面上の第一の電気接点手
段(20,21)と、領域(11)上の第二の電気接点
手段(14,14′)と、基体(10)の第二の主要面
(10)の接地された第三の電気接点手段(8)とを有
する集積回路において、第二の電気接点手段(14,1
4′)の電位が基準端子の電位から所定の閾値より大き
い値だけはずれないかはずれるかにそれぞれ応じて第一
の電気接点手段(20,21)を基準端子の電位または
第二の電気接点手段(14,14′)の電位に保持す
る。
Description
【0001】本発明は接合絶縁集積回路、特に請求項1
および2の前段に記載された集積回路における寄生効果
(parasitic effects)を抑制する方法および装置に関
する。
および2の前段に記載された集積回路における寄生効果
(parasitic effects)を抑制する方法および装置に関
する。
【0002】接合絶縁された集積回路においては、動作
の間に過渡バイアス状態が生じ、集積回路の基体中ある
いはこの基体の逆バイアスされたp−n接合によって互
いに絶縁された領域内に不必要な電流が流れることがあ
る。これらの電流は寄生トランジスタが導電性になるた
めに生じる。過渡バイアス状態は主としてインダクタン
スおよびモータの如き誘導負荷またはコンデンサ、バッ
テリおよび蓄電池の如き容量負荷に対して集積回路の電
子スイッチによって整流を行う時に主として生じる。
の間に過渡バイアス状態が生じ、集積回路の基体中ある
いはこの基体の逆バイアスされたp−n接合によって互
いに絶縁された領域内に不必要な電流が流れることがあ
る。これらの電流は寄生トランジスタが導電性になるた
めに生じる。過渡バイアス状態は主としてインダクタン
スおよびモータの如き誘導負荷またはコンデンサ、バッ
テリおよび蓄電池の如き容量負荷に対して集積回路の電
子スイッチによって整流を行う時に主として生じる。
【0003】この形式の寄生効果が生じる集積回路の典
型的な例は図1に示す如き、直流電源の+Vccと大地
マークで示された端子間に接続されてモータMを制御す
るトランジスタブリッジの如き誘導負荷のための駆動回
路である。この例においては、M1〜M4で示したトラ
ンジスタはDMOS形のパワートランジスタ、即ち二重
拡散形MOS電界効果トランジスタである。これらのト
ランジスタはそれぞれ回復ダイオード(recovery diod
e )として作用するダイオードDb1−Db4を有して
いる。しかし、エミッタ端子とコレクタ端子との間に逆
方向のダイオードを有するバイポーラトランジスタも、
誘導負荷のスイッチングによって集積回路内に生じる寄
生現象を説明するのに同様に使用することができる。
型的な例は図1に示す如き、直流電源の+Vccと大地
マークで示された端子間に接続されてモータMを制御す
るトランジスタブリッジの如き誘導負荷のための駆動回
路である。この例においては、M1〜M4で示したトラ
ンジスタはDMOS形のパワートランジスタ、即ち二重
拡散形MOS電界効果トランジスタである。これらのト
ランジスタはそれぞれ回復ダイオード(recovery diod
e )として作用するダイオードDb1−Db4を有して
いる。しかし、エミッタ端子とコレクタ端子との間に逆
方向のダイオードを有するバイポーラトランジスタも、
誘導負荷のスイッチングによって集積回路内に生じる寄
生現象を説明するのに同様に使用することができる。
【0004】既に知られている如く、トランジスタブリ
ッジ回路は、ブリッジの対角線上にあるトランジスタが
交互に導通、スイッチオフされ、かくして負荷に逆方向
の電流が続けて流れる。上述した寄生効果はスイッチン
グの間に生じる。例えば、トランジスタM3,M4が作
動される前にトランジスタM1,M2の導通が中断され
る場合を考えよう。これらの状態においては、誘導負荷
Mに蓄えられたエネルギが、ブリッジの負荷が接続され
た端子に両方向の過電圧を生じさせる。特に、トランジ
スタM2の電源端子Sは電源電圧Vccより大きい電圧
となり、トランジスタM1のドレーン端子Dは接地電位
より低い電圧となり、従ってトランジスタM1およびM
2に組み合わせされた回復ダイオードDb1およびDb
2は導通状態となる。
ッジ回路は、ブリッジの対角線上にあるトランジスタが
交互に導通、スイッチオフされ、かくして負荷に逆方向
の電流が続けて流れる。上述した寄生効果はスイッチン
グの間に生じる。例えば、トランジスタM3,M4が作
動される前にトランジスタM1,M2の導通が中断され
る場合を考えよう。これらの状態においては、誘導負荷
Mに蓄えられたエネルギが、ブリッジの負荷が接続され
た端子に両方向の過電圧を生じさせる。特に、トランジ
スタM2の電源端子Sは電源電圧Vccより大きい電圧
となり、トランジスタM1のドレーン端子Dは接地電位
より低い電圧となり、従ってトランジスタM1およびM
2に組み合わせされた回復ダイオードDb1およびDb
2は導通状態となる。
【0005】M2の電源端子の正の過電流の作用を図2
を参照して説明する。トランジスタM2はp形不純物で
ドープされた単結晶シリコンの基体10に形成されてい
る。即ちn形不純物でドープされ、基体10の主要面、
即ち前面によって境界づけられた領域11と、n形不純
物で強くドープされ、従ってn+で示された埋入された
領域12と、p形不純物で強くドープされ、従ってp+
で示された絶縁領域13とで形成されている。埋入され
た領域12は基体10と共にまた絶縁領域13は領域1
1と共にそれぞれpn接合を形成し、このpn接合は集
積回路の通常の動作においては逆方向にバイアスされて
領域11を基体10から電気的に絶縁する。領域11は
トランジスタのドレーン領域を形成し、前面にn形不純
物を強くドープされた領域14およびドレーン端子Dを
構成する第一の金属接触電極14′を有する。n形領域
11内にp形領域15が形成され、この領域15はトラ
ンジスタの本体領域を形成する。本体領域15内にn形
不純物が強くドープされた領域9が形成されており、こ
の領域9はトランジスタの電源領域(source region)
を構成する。第二の金属接触電極16が電源領域および
本体領域と接触して前面に形成されていて電源端子Sを
構成する。電源領域15はその縁部でチャネル17を境
界づける。チャネル17の上に第三の電極18が設けら
れているが、この電極はトランジスタのゲート端子Gを
構成するゲート誘電体(図示せず)によって前面から絶
縁されている。トランジスタM2のドレーン領域11と
同様な他のn形領域11′が図示されているが、この領
域11′は埋入された領域12′および接合絶縁領域1
3によって絶縁されて他のDMOSトランジスタまたは
集積回路の他の要素を収容しうるようになっている。二
つのn形領域11および11′の絶縁領域13および1
3′は例えばDMOSトランジスタブリッジの制御回路
の如き、集積回路の他の構成要素を収容しうる基体部分
19を境界づけている。基体10のこの部分において
は、p形不純物で強くドープされかつその表面に金属接
触電極21を有する領域20のみが示されている。図示
の例においては、この電極は接地端子、即ち全ての集積
回路に共通な電圧基準端子に接続されるように意図され
ている。基体10の他方の主要面、即ち後面には大地に
接続された金属接触電極8が設けられている。一般に、
基体10内の集積回路は領域13および13′の如き絶
縁領域によって基体から絶縁された領域11および1
1′の如きいくつかのn形領域を有する。
を参照して説明する。トランジスタM2はp形不純物で
ドープされた単結晶シリコンの基体10に形成されてい
る。即ちn形不純物でドープされ、基体10の主要面、
即ち前面によって境界づけられた領域11と、n形不純
物で強くドープされ、従ってn+で示された埋入された
領域12と、p形不純物で強くドープされ、従ってp+
で示された絶縁領域13とで形成されている。埋入され
た領域12は基体10と共にまた絶縁領域13は領域1
1と共にそれぞれpn接合を形成し、このpn接合は集
積回路の通常の動作においては逆方向にバイアスされて
領域11を基体10から電気的に絶縁する。領域11は
トランジスタのドレーン領域を形成し、前面にn形不純
物を強くドープされた領域14およびドレーン端子Dを
構成する第一の金属接触電極14′を有する。n形領域
11内にp形領域15が形成され、この領域15はトラ
ンジスタの本体領域を形成する。本体領域15内にn形
不純物が強くドープされた領域9が形成されており、こ
の領域9はトランジスタの電源領域(source region)
を構成する。第二の金属接触電極16が電源領域および
本体領域と接触して前面に形成されていて電源端子Sを
構成する。電源領域15はその縁部でチャネル17を境
界づける。チャネル17の上に第三の電極18が設けら
れているが、この電極はトランジスタのゲート端子Gを
構成するゲート誘電体(図示せず)によって前面から絶
縁されている。トランジスタM2のドレーン領域11と
同様な他のn形領域11′が図示されているが、この領
域11′は埋入された領域12′および接合絶縁領域1
3によって絶縁されて他のDMOSトランジスタまたは
集積回路の他の要素を収容しうるようになっている。二
つのn形領域11および11′の絶縁領域13および1
3′は例えばDMOSトランジスタブリッジの制御回路
の如き、集積回路の他の構成要素を収容しうる基体部分
19を境界づけている。基体10のこの部分において
は、p形不純物で強くドープされかつその表面に金属接
触電極21を有する領域20のみが示されている。図示
の例においては、この電極は接地端子、即ち全ての集積
回路に共通な電圧基準端子に接続されるように意図され
ている。基体10の他方の主要面、即ち後面には大地に
接続された金属接触電極8が設けられている。一般に、
基体10内の集積回路は領域13および13′の如き絶
縁領域によって基体から絶縁された領域11および1
1′の如きいくつかのn形領域を有する。
【0006】本体領域15とドレーン領域11とはそれ
らの間に、図1のブリッジのトランジスタM2の回復ダ
イオードDb2を構成するpn接合を形成する。更に、
図2に回路記号と符号Qp2で示されたバイポーラpn
pトランジスタのエミッタ領域が本体領域15によっ
て、ベース領域がドレーン領域11によって、そしてコ
レクタ領域が基体10によってそれぞれ形成される。
らの間に、図1のブリッジのトランジスタM2の回復ダ
イオードDb2を構成するpn接合を形成する。更に、
図2に回路記号と符号Qp2で示されたバイポーラpn
pトランジスタのエミッタ領域が本体領域15によっ
て、ベース領域がドレーン領域11によって、そしてコ
レクタ領域が基体10によってそれぞれ形成される。
【0007】上述した過渡状態、即ちトランジスタM2
の電源端子が電源電圧Vccより高い電位にあってダイ
オードDb2が順方向にバイアスされる状態が、電流即
ち再循環をトランジスタM2の電源端子S中へ注入する
電流発生器22によって記号化して示されている。この
状態においては、寄生トランジスタQp2のベース−エ
ミッタ接合も順方向にバイアスされ、従ってトランジス
タQp2が導通して基体中に電流が注入される。図2に
二つの抵抗Rsub1およびRsub2によって示され
た、基体の分布した抵抗のため、この電流は基体内の電
位を接地電位に対して局部的に上昇させる。このことは
集積回路の動作、特に小さい信号を処理している部分の
動作を乱す。
の電源端子が電源電圧Vccより高い電位にあってダイ
オードDb2が順方向にバイアスされる状態が、電流即
ち再循環をトランジスタM2の電源端子S中へ注入する
電流発生器22によって記号化して示されている。この
状態においては、寄生トランジスタQp2のベース−エ
ミッタ接合も順方向にバイアスされ、従ってトランジス
タQp2が導通して基体中に電流が注入される。図2に
二つの抵抗Rsub1およびRsub2によって示され
た、基体の分布した抵抗のため、この電流は基体内の電
位を接地電位に対して局部的に上昇させる。このことは
集積回路の動作、特に小さい信号を処理している部分の
動作を乱す。
【0008】領域20と電極21とによって形成された
接地接点はこの作用を十分低減させるための公知の手段
を形成する。実際には前面の接地接点の作用は基体の分
布抵抗を分割することであり、これは二つの抵抗Rsu
b1およびRsub2によって形成され、その中間タッ
プが接地接点20,21に接続された分圧器によって示
されている。
接地接点はこの作用を十分低減させるための公知の手段
を形成する。実際には前面の接地接点の作用は基体の分
布抵抗を分割することであり、これは二つの抵抗Rsu
b1およびRsub2によって形成され、その中間タッ
プが接地接点20,21に接続された分圧器によって示
されている。
【0009】トランジスタM1のドレーン端子Dの負の
過電圧の作用を図3について説明する。トランジスタM
1の構成は図2のトランジスタM2の構成と同じである
ので、対応する要素には同一符号を付している。領域1
1と同様、他のDMOSトランジスタまたは集積回路の
種々な構成要素を収容することができる種々なn形領域
11″および図2に関連して説明した機能を有する接地
接触電極21を有し、強くドープされたp形領域20が
図示されている。
過電圧の作用を図3について説明する。トランジスタM
1の構成は図2のトランジスタM2の構成と同じである
ので、対応する要素には同一符号を付している。領域1
1と同様、他のDMOSトランジスタまたは集積回路の
種々な構成要素を収容することができる種々なn形領域
11″および図2に関連して説明した機能を有する接地
接触電極21を有し、強くドープされたp形領域20が
図示されている。
【0010】トランジスタM1のドレーン領域11は寄
生バイポーラnpnトランジスタQp1のエミッタ領域
を構成し、そのベースは基体10の内部に分布されてい
るため集積回路全体にわたって延びている。また、種々
なn形領域11″によって構成された種々なコレクタが
設けられている。
生バイポーラnpnトランジスタQp1のエミッタ領域
を構成し、そのベースは基体10の内部に分布されてい
るため集積回路全体にわたって延びている。また、種々
なn形領域11″によって構成された種々なコレクタが
設けられている。
【0011】上述した過渡状態、即ちトランジスタM1
のドレーン端子Dが接地電位より低い電位にあって、ダ
イオードDb1が順方向にバイアスされている状態が、
トランジスタM1のドレーン端子Dから電流を取出す電
流発生器23によって記号化して示されている。この状
態においては、寄生トランジスタQp1のベース−エミ
ッタ接合も順方向にバイアスされ、再循環電流がこの寄
生トランジスタQp1を通して流れ、その一部は前面の
接地接点および基体の裏面の接地接点によって集電さ
れ、一部(Icp)はトランジスタQp1のコレクタを
構成するn形領域11″によって集電される。接地接
点、特に前面の接地接点はトランジスタQp1の効率を
増す作用、従ってn形領域11″によって集電される電
流Icpを増大させる作用を有する。この作用を回避す
るために前面の接地接点を減らす必要があるが、これは
図2について上述した過電圧の間、pnpトランジスタ
Qp2の損傷効果(damaging effects )の減少をなく
しもする。
のドレーン端子Dが接地電位より低い電位にあって、ダ
イオードDb1が順方向にバイアスされている状態が、
トランジスタM1のドレーン端子Dから電流を取出す電
流発生器23によって記号化して示されている。この状
態においては、寄生トランジスタQp1のベース−エミ
ッタ接合も順方向にバイアスされ、再循環電流がこの寄
生トランジスタQp1を通して流れ、その一部は前面の
接地接点および基体の裏面の接地接点によって集電さ
れ、一部(Icp)はトランジスタQp1のコレクタを
構成するn形領域11″によって集電される。接地接
点、特に前面の接地接点はトランジスタQp1の効率を
増す作用、従ってn形領域11″によって集電される電
流Icpを増大させる作用を有する。この作用を回避す
るために前面の接地接点を減らす必要があるが、これは
図2について上述した過電圧の間、pnpトランジスタ
Qp2の損傷効果(damaging effects )の減少をなく
しもする。
【0012】本発明の目的は、接合絶縁集積回路のpn
pおよびnpn寄生トランジスタの作用を抑制または少
なくとも強力に減衰させる方法および装置を提供するに
ある。
pおよびnpn寄生トランジスタの作用を抑制または少
なくとも強力に減衰させる方法および装置を提供するに
ある。
【0013】この目的は請求項1および請求項2に記載
の方法および装置によって達成される。
の方法および装置によって達成される。
【0014】それに限定されることのない実施例につい
ての図面を参照しての以下の詳細な説明からより良く理
解されよう。
ての図面を参照しての以下の詳細な説明からより良く理
解されよう。
【0015】図4は図3に示した形式の集積回路、即ち
p形基体10内のn形領域11、基体10の前面上の電
気接点手段20,21および基体の後面上の接地された
接点手段8を有する集積回路の一部を概略的に示してい
る。監視および検出回路30および制御回路ユニット3
1も設けられるが、これらは好ましくは同じ集積回路上
に形成される。
p形基体10内のn形領域11、基体10の前面上の電
気接点手段20,21および基体の後面上の接地された
接点手段8を有する集積回路の一部を概略的に示してい
る。監視および検出回路30および制御回路ユニット3
1も設けられるが、これらは好ましくは同じ集積回路上
に形成される。
【0016】ユニット30は領域11の表面電位を監視
し、この電位が接地端子(これは集積回路の共通の基準
電位と考えられる)に対して所定の閾値以下に低下する
かどうかを検出するように動作する。
し、この電位が接地端子(これは集積回路の共通の基準
電位と考えられる)に対して所定の閾値以下に低下する
かどうかを検出するように動作する。
【0017】ユニット31はユニット30の出力、領域
11の表面、集積回路の前面に分布された種々な接点
(図4にはそのうちの一つだけが示されている)および
接地端子に接続されており、ユニット30が上に示した
測定において接地電位より低い電位を検出した時に、基
体前面接点を領域11の表面上の接触端子に接続し、そ
うでない時には接地端子に接続するように作用する。こ
の作用はブロック31内の二つのスイッチ31a,31
bによって記号化して示されている。
11の表面、集積回路の前面に分布された種々な接点
(図4にはそのうちの一つだけが示されている)および
接地端子に接続されており、ユニット30が上に示した
測定において接地電位より低い電位を検出した時に、基
体前面接点を領域11の表面上の接触端子に接続し、そ
うでない時には接地端子に接続するように作用する。こ
の作用はブロック31内の二つのスイッチ31a,31
bによって記号化して示されている。
【0018】従って、本発明によれば基体10のp形表
面部分は領域11の接地電位以下の表面電位に従う。こ
れは後面が大地に直接接続されておれば、基体の固有抵
抗率の故にもあてはまることである。図3にQp1で示
す寄生npnトランジスタは図4に示す如き構成におい
ては、ベースとエミッタが常に同じ電位にあるため導通
しないことは明らかである。しかし、図2にQp2で示
す如き寄生pnpトランジスタに関する限り、これらか
ら基体中へ注入される電流は図2について説明した公知
の方法の場合の問題なしに減少されることができ、むし
ろトランジスタM2の電源端子の正の過電圧がトランジ
スタM1のドレーン端子の負の過電圧と同時に存在する
時には、基体に注入される電流の減少は、基体前面の電
位が接地電位より低く、一層大きい。
面部分は領域11の接地電位以下の表面電位に従う。こ
れは後面が大地に直接接続されておれば、基体の固有抵
抗率の故にもあてはまることである。図3にQp1で示
す寄生npnトランジスタは図4に示す如き構成におい
ては、ベースとエミッタが常に同じ電位にあるため導通
しないことは明らかである。しかし、図2にQp2で示
す如き寄生pnpトランジスタに関する限り、これらか
ら基体中へ注入される電流は図2について説明した公知
の方法の場合の問題なしに減少されることができ、むし
ろトランジスタM2の電源端子の正の過電圧がトランジ
スタM1のドレーン端子の負の過電圧と同時に存在する
時には、基体に注入される電流の減少は、基体前面の電
位が接地電位より低く、一層大きい。
【0019】図1に示した如きトランジスタブリッジを
含む集積回路に施された本発明による装置の一実施例が
図5に概略的に示されている。図面にはトランジスタM
1およびM3を含む、ブリッジの半分だけが示されてい
る。集積回路の基体10はその表面部分が前面接点2
0,21を有するものとして示されている。
含む集積回路に施された本発明による装置の一実施例が
図5に概略的に示されている。図面にはトランジスタM
1およびM3を含む、ブリッジの半分だけが示されてい
る。集積回路の基体10はその表面部分が前面接点2
0,21を有するものとして示されている。
【0020】監視および検出ユニット30は、トランジ
スタM1のドレーン端子の電位と接地電位とを比較し、
トランジスタM1のドレーン端子の電位が接地電位より
所定のレベルより小さい大きさだけ降下した時に出力3
0uに信号を発生する比較器によって構成されている。
スタM1のドレーン端子の電位と接地電位とを比較し、
トランジスタM1のドレーン端子の電位が接地電位より
所定のレベルより小さい大きさだけ降下した時に出力3
0uに信号を発生する比較器によって構成されている。
【0021】制御ユニット31は低導電抵抗形の二つの
MOSトランジスタMH,MLおよび論理回路32によ
って構成されている。二つのトランジスタMHおよびM
Lの電源端子は一緒に接続されており、基体10の表面
の接点20,21に接続された制御ユニットの出力端子
を構成している。トランジスタMHのドレーン端子は大
地に接続され、トランジスタMLのドレーン端子は領域
11の表面に接続されている。
MOSトランジスタMH,MLおよび論理回路32によ
って構成されている。二つのトランジスタMHおよびM
Lの電源端子は一緒に接続されており、基体10の表面
の接点20,21に接続された制御ユニットの出力端子
を構成している。トランジスタMHのドレーン端子は大
地に接続され、トランジスタMLのドレーン端子は領域
11の表面に接続されている。
【0022】論理回路32は比較器30の出力30uに
接続された第一の入力と、トランジスタブリッジの制御
回路35に接続された第二の入力とを有するNORゲー
ト33によって構成されており、その出力はトランジス
タMLのゲート電極に直接接続されると共にインバータ
34を介してトランジスタMHのゲート電極に接続され
ている。
接続された第一の入力と、トランジスタブリッジの制御
回路35に接続された第二の入力とを有するNORゲー
ト33によって構成されており、その出力はトランジス
タMLのゲート電極に直接接続されると共にインバータ
34を介してトランジスタMHのゲート電極に接続され
ている。
【0023】図示の実施例においては、比較器30は、
二つの双極npnトランジスタQA,QBによって構成
されている。トランジスタQA,QBのベースは一緒に
接続され、コレクタはゼネレータG′に直列に接続され
た第三のMOSトランジスタQ3に図示の態様で接続さ
れた二つのMOSトランジスタQ1,Q2によって構成
されたそれぞれの電流発生器を介して電源Vcの一つの
端子に接続されている。比較器30の入力はトランジス
タQA,QBのエミッタによって構成されている。トラ
ンジスタQAのコレクタはまたそのベースに接続されて
おり、トランジスタQBのコレクタは比較器の出力を構
成する。トランジスタQAのエミッタは集積回路の接地
電位にも接続された電源の第二の端子に接続されてい
る。
二つの双極npnトランジスタQA,QBによって構成
されている。トランジスタQA,QBのベースは一緒に
接続され、コレクタはゼネレータG′に直列に接続され
た第三のMOSトランジスタQ3に図示の態様で接続さ
れた二つのMOSトランジスタQ1,Q2によって構成
されたそれぞれの電流発生器を介して電源Vcの一つの
端子に接続されている。比較器30の入力はトランジス
タQA,QBのエミッタによって構成されている。トラ
ンジスタQAのコレクタはまたそのベースに接続されて
おり、トランジスタQBのコレクタは比較器の出力を構
成する。トランジスタQAのエミッタは集積回路の接地
電位にも接続された電源の第二の端子に接続されてい
る。
【0024】以下、装置の動作を説明する。二つのトラ
ンジスタQA,QBはトランジスタM1のドレーン端子
が接地電位にある時にはトランジスタQBがスイッチオ
フされ、前記ドレーン端子が所定の負の閾レベルより低
い電位にある時、例えば接地電位より100mV低い時
にトランジスタQBが導通するような大きさのものであ
る。比較器のこの負の閾値はトランジスタQAのエミッ
タ領域をQBのエミッタ領域の約10倍の大きさにする
ことによって設定することができる。従って、QAを導
通させるためのベース−エミッタ電圧(VBE(QAON))
は、エミッタ領域の比によって決まる量だけQBのそれ
(VBE(QBON))より低い。
ンジスタQA,QBはトランジスタM1のドレーン端子
が接地電位にある時にはトランジスタQBがスイッチオ
フされ、前記ドレーン端子が所定の負の閾レベルより低
い電位にある時、例えば接地電位より100mV低い時
にトランジスタQBが導通するような大きさのものであ
る。比較器のこの負の閾値はトランジスタQAのエミッ
タ領域をQBのエミッタ領域の約10倍の大きさにする
ことによって設定することができる。従って、QAを導
通させるためのベース−エミッタ電圧(VBE(QAON))
は、エミッタ領域の比によって決まる量だけQBのそれ
(VBE(QBON))より低い。
【0025】QBがスイッチオフされると、比較器の出
力が高くなり、従ってNORゲート33の出力は低くな
る。従って、トランジスタMLはスイッチオフされ、イ
ンバータ34の作用によってトランジスタMHが導通す
る。従って、基体の前面の接点20,21は大地に接続
される。しかし、トランジスタM1のドレーン端子が接
地電位より低く比較器の負の閾値より低い電位へと降下
すると、QBは導通し、比較器の出力は論理低レベルに
なる。これらの状態において、NORゲート33の第二
の入力も低レベルにあるとこのNORゲート33の出力
は高くなり、従ってトランジスタMLは導通し、トラン
ジスタMHはスイッチオフされる。従って、接点20,
21は接地電位より低い、領域11の表面と同じ電位に
なる。
力が高くなり、従ってNORゲート33の出力は低くな
る。従って、トランジスタMLはスイッチオフされ、イ
ンバータ34の作用によってトランジスタMHが導通す
る。従って、基体の前面の接点20,21は大地に接続
される。しかし、トランジスタM1のドレーン端子が接
地電位より低く比較器の負の閾値より低い電位へと降下
すると、QBは導通し、比較器の出力は論理低レベルに
なる。これらの状態において、NORゲート33の第二
の入力も低レベルにあるとこのNORゲート33の出力
は高くなり、従ってトランジスタMLは導通し、トラン
ジスタMHはスイッチオフされる。従って、接点20,
21は接地電位より低い、領域11の表面と同じ電位に
なる。
【0026】NORゲート33の機能は制御回路31の
動作をブリッジ制御回路35の動作と同期化させること
である。特に、トランジスタM1のドレーン端子が接地
電位より低く、トランジスタM3が電流再循環の間に導
通する時にトランジスタM1のドレーン端子が正になる
のを防止するのを可能ならしめる。事実、比較器30の
切換え遅れの故に、トランジスタMLはトランジスタM
3が導通状態にあってもなお導通状態でありうる。この
ことは、トランジスタM3にトリガ指令が与えられた時
にNORゲート33の入力HSに高レベル信号が与えら
れてNORゲートの出力が低くなり、トランジスタML
が非作動状態になされることによって防止される。
動作をブリッジ制御回路35の動作と同期化させること
である。特に、トランジスタM1のドレーン端子が接地
電位より低く、トランジスタM3が電流再循環の間に導
通する時にトランジスタM1のドレーン端子が正になる
のを防止するのを可能ならしめる。事実、比較器30の
切換え遅れの故に、トランジスタMLはトランジスタM
3が導通状態にあってもなお導通状態でありうる。この
ことは、トランジスタM3にトリガ指令が与えられた時
にNORゲート33の入力HSに高レベル信号が与えら
れてNORゲートの出力が低くなり、トランジスタML
が非作動状態になされることによって防止される。
【0027】上述した如き装置は、接地電位より低い電
位になしうる各n形領域に設けることができる。しか
し、トランジスタMHは全ての装置に対して共通になし
うる。
位になしうる各n形領域に設けることができる。しか
し、トランジスタMHは全ての装置に対して共通になし
うる。
【0028】図6は電流再循環の終りにおいてトランジ
スタ自身の負の過電圧によってトランジスタM1のドレ
ーン端子と大地の間にあらわれる高電圧にトランジスタ
QA及びQBがさらされるのを防止するための装置が設
けられた比較器30の変形例を示す。この装置はトラン
ジスタQAおよびQBのエミッタと直列に適当な逆導通
降伏電圧を有するダイオードを接続したものである。
スタ自身の負の過電圧によってトランジスタM1のドレ
ーン端子と大地の間にあらわれる高電圧にトランジスタ
QA及びQBがさらされるのを防止するための装置が設
けられた比較器30の変形例を示す。この装置はトラン
ジスタQAおよびQBのエミッタと直列に適当な逆導通
降伏電圧を有するダイオードを接続したものである。
【0029】以上、本発明の一実施例を説明したが、同
じ発明思想の範囲内で種々な変形が可能であることは当
業者に明らかであろう。例えば、上述した比較器30の
代りに他の形式の比較器を使用することができる。更
に、上述の方法は誘導負荷の制御のためのトランジスタ
ブリッジ回路を含む集積回路のみならず、上述した寄生
効果が明瞭な全ての場合には他の集積回路にも適用しう
る。
じ発明思想の範囲内で種々な変形が可能であることは当
業者に明らかであろう。例えば、上述した比較器30の
代りに他の形式の比較器を使用することができる。更
に、上述の方法は誘導負荷の制御のためのトランジスタ
ブリッジ回路を含む集積回路のみならず、上述した寄生
効果が明瞭な全ての場合には他の集積回路にも適用しう
る。
【図1】誘導負荷を有するトランジスタブリッジの回路
図であって、本発明の問題点を理解するのに有用な図で
ある。
図であって、本発明の問題点を理解するのに有用な図で
ある。
【図2】図1のブリッジの二つのトランジスタおよび寄
生バイポーラトランジスタの構造を示す集積回路の一部
の断面図である。
生バイポーラトランジスタの構造を示す集積回路の一部
の断面図である。
【図3】図1のブリッジの二つのトランジスタおよび寄
生バイポーラトランジスタの構造を示す集積回路の一部
の断面図である。
生バイポーラトランジスタの構造を示す集積回路の一部
の断面図である。
【図4】本発明の方法および本発明の装置の動作原理を
説明するためのブロック図である。
説明するためのブロック図である。
【図5】本発明の好ましい実施例を示す回路図である。
【図6】図5の回路の一部分の変形例を示す図である。
8 第三の電気接点手段 10 基体 11 第二の導電形(n)の領域 12 接合絶縁 13 接合絶縁 14 第二の電気接点手段 14′ 第二の電気接点手段 20 第一の電気接点手段 21 第一の電気接点手段 30 第一の回路手段 31 第二の回路手段 31a 第一の電子スイッチ手段 31b 第二の電子スイッチ手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マッシモ・ポッツォーニ イタリー国27100、パヴィア、ヴィア、ゲ ルラ 9 (72)発明者 ジョルジオ・ペドラッツィーニ イタリー国27100、パヴィア、ヴィア、フ ォッサルマート 88 (72)発明者 ジュリオ・リコッティ イタリー国パヴィア 27043、ブローニ、 ヴィア、ダンテ 83
Claims (8)
- 【請求項1】 第一の導電形(p)の半導体材料からな
る基体(10)に形成された集積回路における寄生効果
を抑制する方法であって、前記基体(10)がその第一
の主要面と接合絶縁領域(12,13)とによって境界
づけられた第二の導電形(n)の少なくとも一つの領域
(11)と、前記第一の主要面上の前記基体との第一の
電気接点手段(20,21)と、第二の導電形(n)の
領域(11)上の第二の電気接点手段(14,14′)
と、前記第一の主要面とは反対側の、前記基体(10)
の第二の主要面上に設けられ、集積回路の電圧基準端子
(大地)に接続された第三の電気接点手段(8)とを含
むものにおいて、 前記第二の電気接点手段(14,14′)の電位を監視
し、この電位が前記基準端子の電位(接地電位)から所
定の閾値より大きい値だけはずれるかどうかを検出し、 この検出された電位が前記基準端子の電位(接地電位)
から所定の閾値より大きい値だけはずれないかはずれる
かにそれぞれ応じて、第一の電気接点手段(20,2
1)を基準端子の電位(接地電位)または第二の電気接
点手段(14,14′)の電位に保持することを特徴と
する方法。 - 【請求項2】 第一の導電形(p)の半導体材料の基体
(10)に形成された集積回路における寄生効果を抑制
する装置であって、 前記基体の第一の主要面と接合絶縁領域(12,13)
とによって境界づけられた、第一の導電形とは反対の第
二の導電形(n)の少なくとも一つの領域(11)と、 前記第一の主要面上の、前記基体との第一の電気接点手
段(20,21)と、 第二の導電形(n)の領域(11)上の第二の電気接点
手段(14,14′)と、 前記第一の主要面とは反対側の、前記基体(10)の第
二の主要面上に設けられ、集積回路の電圧基準端子(接
地電位)に接続された第三の電気接点手段(8)とを含
むものにおいて、 前記第二の電気接点手段(14,14′)に接続されて
その電位を監視し、この電位が前記基準端子の電位(接
地電位)から所定の閾値より大きい値だけはずれるかど
うかを検出する第一の回路手段(30)と、 この検出された電位が前記基準端子の電位(接地電位)
から所定の閾値より大きい値だけはずれないかはずれる
かにそれぞれ応じて第一の電気接点手段(20,21)
を前記基準端子または第二の電気接点手段(14,1
4′)に接続する第二の回路手段(31)とを備えたこ
とを特徴とする装置。 - 【請求項3】 第一の回路手段(30)が基準端子に接
続された第一の入力端子と、第二の電気接点手段(1
4,14′)に接続された第二の入力端子と、第一の回
路手段(20,21)に機能的に接続された出力端子と
を有する比較器を含む請求項2の装置。 - 【請求項4】 比較器が、それぞれトランジスタを有し
かつそれぞれ他方に電流ミラー構成(current mirror
configuration)に接続された第一および第二の枝路を
有する回路を含み、この第一および第二の枝路にそれぞ
れ第一の入力端子および第二の入力端子を接続した請求
項3の装置。 - 【請求項5】 第二の回路手段(31)が第一および第
二の電子スイッチ手段(31a,31b)を含み、この
第一および第二の電子スイッチ手段は各制御端子によっ
て第一の回路手段(30)によって作動されることがで
きかつそれぞれ第一の電気接点手段(20,21)と基
準端子との間および第一の電気接点手段(20,21)
と第二の電気接点手段(14,14′)との間に接続さ
れている請求項2,3または4の装置。 - 【請求項6】 第一および第二の電子スイッチ(31
a,31b)がトランジスタである請求項5の装置。 - 【請求項7】 第一の導電形(p)の半導体材料からな
る基体(10)上の集積回路であって、 前記基体の第一の主要面と接合絶縁領域(12,13)
とによって境界づけられた、第一の導電形とは反対の第
二の導電形(n)の複数の領域(11)と、 前記第一の主要面上の、前記基体との第一の電気接点手
段(20,21)と、 第二の導電形(n)の少なくとも一つの領域(11)上
の第二の電気接点手段(14,14′)と、 前記第一の主要面とは反対側の、前記基体(10)の第
二の主要面上に設けられ、集積回路の電圧基準端子(接
地電位)に接続された第三の電気接点手段(8)とを含
み、 前記第二の導電形(n)の複数の領域のうちの一つの領
域(11)が誘導負荷を制御するためのブリッジ回路の
電子スイッチ(M1)を含み、前記第二の電気接点手段
(14,14′)が前記電子スイッチの第一の端子を構
成し、前記電子スイッチの第二の端子が前記基準端子に
接続されているものにおいて、 請求項2乃至6のいずれか一による寄生効果抑制装置を
備えたことを特徴とする装置。 - 【請求項8】 ブリッジ回路の制御回路(35)、請求
項3または請求項4に従属する請求項5の寄生効果抑制
装置、および比較器の出力端子と第一および第二の電子
スイッチ(31a,31b)の制御端子との間に設けら
れ、ブリッジ回路の制御回路(35)に接続されて前記
第一および第二のスイッチ(31a,31b)の作動を
ブリッジ回路の動作と同期化させる論理回路を備えた請
求項7の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP96830614A EP0847089B1 (en) | 1996-12-09 | 1996-12-09 | Method and device for suppressing parasitic effects in a junction-insulated integrated circuit |
IT96830614.2 | 1996-12-09 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10173128A true JPH10173128A (ja) | 1998-06-26 |
Family
ID=8226072
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9325473A Pending JPH10173128A (ja) | 1996-12-09 | 1997-11-10 | 接合が絶縁された集積回路の寄生効果を抑制する方法および装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6060758A (ja) |
EP (1) | EP0847089B1 (ja) |
JP (1) | JPH10173128A (ja) |
DE (1) | DE69624493T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE69902877D1 (de) | 1999-04-30 | 2002-10-17 | St Microelectronics Srl | Integrierter Schaltkreis mit einer Leistungsschaltung und einer Steuerschaltung, ohne parasitäre Ströme |
DE19928762C1 (de) * | 1999-06-23 | 2000-11-23 | Siemens Ag | Schaltungsanordnung zur Verhinderung der Injektion von Minoritätsladungsträgern in das Substrat |
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WO2003005449A1 (en) * | 2001-07-03 | 2003-01-16 | Tripath Technology, Inc. | Substrate connection in an integrated power circuit |
GB0308345D0 (en) * | 2003-04-11 | 2003-05-14 | Power Electronics Design Ct | Power intregrated circuits |
DE10350162B4 (de) * | 2003-10-28 | 2011-07-28 | Infineon Technologies AG, 81669 | Halbleiterbauteil |
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US8013475B2 (en) | 2007-03-15 | 2011-09-06 | Infineon Technologies Ag | Reverse voltage protected integrated circuit arrangement for multiple supply lines |
IT201800000947A1 (it) * | 2018-01-15 | 2019-07-15 | St Microelectronics Srl | Piastrina a semiconduttore con condensatore sepolto, e metodo di fabbricazione della piastrina a semiconduttore |
FR3083919A1 (fr) * | 2018-07-13 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Puce electronique protegee |
DE102020107479A1 (de) * | 2020-03-18 | 2021-09-23 | Elmos Semiconductor Se | Vorrichtung und Verfahren zur Verhinderung der Nichtzündung unbeschädigter Airbag-Zündkreise bei einem Unfall |
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IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
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- 1996-12-09 DE DE69624493T patent/DE69624493T2/de not_active Expired - Fee Related
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