JPH08195490A - 誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子 - Google Patents
誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子Info
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- JPH08195490A JPH08195490A JP7266158A JP26615895A JPH08195490A JP H08195490 A JPH08195490 A JP H08195490A JP 7266158 A JP7266158 A JP 7266158A JP 26615895 A JP26615895 A JP 26615895A JP H08195490 A JPH08195490 A JP H08195490A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】
【課題】 誘導性負荷に電源供給、再循環および減磁を
行なうためのモノリシック素子の製造に関する。 【解決手段】 誘導性負荷を切り替えるための半導体素
子は一番目と二番目の外部端子と；一番目と二番目の制
御端子と接続ノードと；ベース領域を有し、一番目の外
部端子とノードの間に配置された垂直両極性トランジス
タと；ノードと二番目の外部端子の間の一番目の垂直ト
ランジスタと；ノードとベースの間に並列に接続された
ツェナーダイオードと二番目の垂直トランジスタ；を備
えている。
行なうためのモノリシック素子の製造に関する。 【解決手段】 誘導性負荷を切り替えるための半導体素
子は一番目と二番目の外部端子と；一番目と二番目の制
御端子と接続ノードと；ベース領域を有し、一番目の外
部端子とノードの間に配置された垂直両極性トランジス
タと；ノードと二番目の外部端子の間の一番目の垂直ト
ランジスタと；ノードとベースの間に並列に接続された
ツェナーダイオードと二番目の垂直トランジスタ；を備
えている。
Description
【０００１】
【発明の属する技術分野】本発明は垂直パワーＭＯＳト
ランジスタの製造に対する特別な技術を利用し、誘導性
負荷に電源供給、再循環および減磁の機能を与えるモノ
リシック素子の製造に関する。
ランジスタの製造に対する特別な技術を利用し、誘導性
負荷に電源供給、再循環および減磁の機能を与えるモノ
リシック素子の製造に関する。
【０００２】
【従来の技術】誘導性負荷に電源供給と、再循環および
減磁を行なう回路の有効な構成を図１に示す。垂直パワ
ートランジスタを製造する技術の主な特徴は図２に示す
ようになっている。
減磁を行なう回路の有効な構成を図１に示す。垂直パワ
ートランジスタを製造する技術の主な特徴は図２に示す
ようになっている。
【０００３】図１は誘導性負荷に電源供給と、再循環お
よび減磁を行なう回路の従来の構成を示している。図１
において、負荷ＬはスイッチＳ１を通し直流電源Ｖｃｃ
と接地の間に接続されている。ダイオードＤ１とスイッ
チＳ２は負荷Ｌの端子で直列に接続されている。ツェナ
ーダイオードＤＺはスイッチＳ２と並列に接続されてい
る。
よび減磁を行なう回路の従来の構成を示している。図１
において、負荷ＬはスイッチＳ１を通し直流電源Ｖｃｃ
と接地の間に接続されている。ダイオードＤ１とスイッ
チＳ２は負荷Ｌの端子で直列に接続されている。ツェナ
ーダイオードＤＺはスイッチＳ２と並列に接続されてい
る。
【０００４】この回路では次の三つの動作段階が生ず
る： −スイッチＳ１がオンでスイッチＳ２の状態が意味の無
い間の励起段階；この段階の間、供給電流は負荷Ｌを通
して流れる； −スイッチＳ１がオフでスイッチＳ２がオンの間の再循
環段階；この段階の間、負荷Ｌに蓄積されたパワーは負
荷Ｌ、ダイオードＬ１およびスイッチＳ２を通り流れる
電流の形で再循環する； −スイッチＳ１とＳ２がオフの間の減磁の段階；この段
階の間、誘導性負荷が完全に減磁されるまでダイオード
Ｄ１およびツェナーダイオードＤＺを通し電流の再循環
が続く。
る： −スイッチＳ１がオンでスイッチＳ２の状態が意味の無
い間の励起段階；この段階の間、供給電流は負荷Ｌを通
して流れる； −スイッチＳ１がオフでスイッチＳ２がオンの間の再循
環段階；この段階の間、負荷Ｌに蓄積されたパワーは負
荷Ｌ、ダイオードＬ１およびスイッチＳ２を通り流れる
電流の形で再循環する； −スイッチＳ１とＳ２がオフの間の減磁の段階；この段
階の間、誘導性負荷が完全に減磁されるまでダイオード
Ｄ１およびツェナーダイオードＤＺを通し電流の再循環
が続く。
【０００５】図２は図１に示す回路の機能を与える回路
を製造するため出願者が使用した技術を図示している。
この技術により種々のＭＯＳ論理回路が取り入れられる
垂直ＭＯＳ（ＶＤＭＯＳ）トランジスタおよび論理壁を
備えた回路が製造される。この技術は、非常に簡単であ
り、幾つかの処理段階、より詳細には幾つかのマスキン
グと拡散段階を備えることを特徴としている。
を製造するため出願者が使用した技術を図示している。
この技術により種々のＭＯＳ論理回路が取り入れられる
垂直ＭＯＳ（ＶＤＭＯＳ）トランジスタおよび論理壁を
備えた回路が製造される。この技術は、非常に簡単であ
り、幾つかの処理段階、より詳細には幾つかのマスキン
グと拡散段階を備えることを特徴としている。
【０００６】図２はこの技術で製造されるパワー素子の
概略を示している。図２の左の部分はＶＤＭＯＳトラン
ジスタのセルを示し、右の部分は垂直ＮＰＮトランジス
タを示している。
概略を示している。図２の左の部分はＶＤＭＯＳトラン
ジスタのセルを示し、右の部分は垂直ＮＰＮトランジス
タを示している。
【０００７】この技術では、Ｎ+ タイプの単結晶ウェー
ハー１１の上にエピタキシアル技術で形成されたＮタイ
プの層１０を備えた基板から始まる。
ハー１１の上にエピタキシアル技術で形成されたＮタイ
プの層１０を備えた基板から始まる。
【０００８】一番目のドーピングの段階の間、Ｐタイプ
の領域は素子の論理回路が形成される論理壁（図示して
いない）と、図２の右の部分に示されるような垂直ＮＰ
Ｎトランジスタベース領域１２の両方を形成するように
される。
の領域は素子の論理回路が形成される論理壁（図示して
いない）と、図２の右の部分に示されるような垂直ＮＰ
Ｎトランジスタベース領域１２の両方を形成するように
される。
【０００９】二番目のドーピングの段階の間、メタリゼ
ーションとオーム接触を得るため十分高いドーピングレ
ベルを有するＰ+ 領域が形成される。このように、図２
でＶＤＭＯＳトランジスタのソース接触領域と、両極性
トランジスタのベース接触領域に対応する領域１３が形
成される。図において、これらの高いドーピングの領域
は深い領域で示している。
ーションとオーム接触を得るため十分高いドーピングレ
ベルを有するＰ+ 領域が形成される。このように、図２
でＶＤＭＯＳトランジスタのソース接触領域と、両極性
トランジスタのベース接触領域に対応する領域１３が形
成される。図において、これらの高いドーピングの領域
は深い領域で示している。
【００１０】ＶＤＭＯＳトランジスタと他の（図示して
いない）論理トランジスタのゲート１５は従来の方法、
例えば酸化、ポリシリコン堆積、エッチングおよび再酸
化により形成されている。
いない）論理トランジスタのゲート１５は従来の方法、
例えば酸化、ポリシリコン堆積、エッチングおよび再酸
化により形成されている。
【００１１】三番目のドーピングの間（前記再酸化の段
階の前に生ずる）、ＶＤＭＯＳトランジスタのゲートに
よりマスクされている低いドーピングのＰタイプの領域
が、ＶＤＭＯＳトランジスタのチャネル領域が広がる上
側周辺に形成される。
階の前に生ずる）、ＶＤＭＯＳトランジスタのゲートに
よりマスクされている低いドーピングのＰタイプの領域
が、ＶＤＭＯＳトランジスタのチャネル領域が広がる上
側周辺に形成される。
【００１２】四番目のドーピングの段階の間、高いドー
ピングのＮタイプの領域が形成される。このように、パ
ワートランジスタのソース領域１７と両極性トランジス
タのエミッター領域１８が、論理回路トランジスタの種
々のソースおよびドレイン領域（図示していない）と基
板との接触領域が形成される。
ピングのＮタイプの領域が形成される。このように、パ
ワートランジスタのソース領域１７と両極性トランジス
タのエミッター領域１８が、論理回路トランジスタの種
々のソースおよびドレイン領域（図示していない）と基
板との接触領域が形成される。
【００１３】最後に、ソース、ドレイン、ベース、コレ
クタおよびエミッターのメタリゼーションが基板表面の
適当な場所に形成される。これらのメタリゼーションお
よび素子の絶縁表面部分に堆積された酸化領域は図２に
は示していない。メタリゼーション（すなわちポリ結晶
層）はハッチングラインで示している。基板の後の表面
はメタリゼーションＭ１で均一にコーティングされてい
る。
クタおよびエミッターのメタリゼーションが基板表面の
適当な場所に形成される。これらのメタリゼーションお
よび素子の絶縁表面部分に堆積された酸化領域は図２に
は示していない。メタリゼーション（すなわちポリ結晶
層）はハッチングラインで示している。基板の後の表面
はメタリゼーションＭ１で均一にコーティングされてい
る。
【００１４】更に、追加のドーピングの段階、例えば空
乏ＭＯＳトランジスタに対するチャネル形成の段階が論
理部分に形成された素子の近くに行なわれる。
乏ＭＯＳトランジスタに対するチャネル形成の段階が論
理部分に形成された素子の近くに行なわれる。
【００１５】従来の技術で周知のＶＤＭＯＳトランジス
タの動作モードは記載しない。しかし、図２ではＶＤＭ
ＯＳトランジスタの数個のセルのみが示されているが、
パワーＶＤＭＯＳトランジスタは一般には１００から１
０００個以上の多数のセルにより構成されていることに
注意する必要がある。
タの動作モードは記載しない。しかし、図２ではＶＤＭ
ＯＳトランジスタの数個のセルのみが示されているが、
パワーＶＤＭＯＳトランジスタは一般には１００から１
０００個以上の多数のセルにより構成されていることに
注意する必要がある。
【００１６】再度、図１の回路の破線に示す四角で囲ま
れた部分に関連して述べると、この回路１は、特に図２
の回路の後の表面がメタリゼーションＭ１で完全に囲ま
れた高いドーピングのＮタイプの層１１により形成され
ているので、図２に関連し記載した簡単な技術を使用
し、モノリシック素子の形で製造することができない。
れた部分に関連して述べると、この回路１は、特に図２
の回路の後の表面がメタリゼーションＭ１で完全に囲ま
れた高いドーピングのＮタイプの層１１により形成され
ているので、図２に関連し記載した簡単な技術を使用
し、モノリシック素子の形で製造することができない。
【００１７】更に、図１の回路には幾つかの欠点があ
る。特に、再循環の段階の間スイッチＳ２と直列に接続
されたダイオードＤ１があることにより、このダイオー
ドに（０．６ボルトから０．８ボルトの範囲の）電圧低
下が生じ、更にＶＤＭＯＳトランジスタまたはＮＰＮ両
極性トランジスタのような半導体素子の形で製造される
スイッチＳ２に避けられない電圧低下が生ずる。この電
圧低下により回路の電力消費は大きな影響を受ける。
る。特に、再循環の段階の間スイッチＳ２と直列に接続
されたダイオードＤ１があることにより、このダイオー
ドに（０．６ボルトから０．８ボルトの範囲の）電圧低
下が生じ、更にＶＤＭＯＳトランジスタまたはＮＰＮ両
極性トランジスタのような半導体素子の形で製造される
スイッチＳ２に避けられない電圧低下が生ずる。この電
圧低下により回路の電力消費は大きな影響を受ける。
【００１８】
【発明が解決しようとする課題】本発明の目的は、誘導
性負荷に電源供給と、再循環と、減磁を行い、前述の欠
点を避け、更にモノリシック素子として製造できる回路
を製造することである。
性負荷に電源供給と、再循環と、減磁を行い、前述の欠
点を避け、更にモノリシック素子として製造できる回路
を製造することである。
【００１９】これらの目的を達成するため、本発明は、
一番目と二番目の外部端子と；一番目と二番目の制御端
子と接続ノードと；ベース領域を有し一番目の外部端子
とノードの間に配置された垂直両極性トランジスタと；
ノードと二番目の外部端子の間の一番目の垂直トランジ
スタと；ベースとノードの間に平行に接続されたツェナ
ーダイオードと二番目の垂直トランジスタ；を備え、誘
導性負荷を切り替えるための半導体素子を開示してい
る。
一番目と二番目の外部端子と；一番目と二番目の制御端
子と接続ノードと；ベース領域を有し一番目の外部端子
とノードの間に配置された垂直両極性トランジスタと；
ノードと二番目の外部端子の間の一番目の垂直トランジ
スタと；ベースとノードの間に平行に接続されたツェナ
ーダイオードと二番目の垂直トランジスタ；を備え、誘
導性負荷を切り替えるための半導体素子を開示してい
る。
【００２０】本発明の一つの実施態様によれば、一番目
と二番目の垂直トランジスタはＭＯＳトランジスタであ
る。
と二番目の垂直トランジスタはＭＯＳトランジスタであ
る。
【００２１】本発明の他の実施態様によれば、素子は横
方向のＭＯＳトランジスタを更に備え、該トランジスタ
のゲートが三番目の制御電圧を受け、ソースとドレイン
が二番目の外部端子と両極性トランジスタのベースにそ
れぞれ接続されている。
方向のＭＯＳトランジスタを更に備え、該トランジスタ
のゲートが三番目の制御電圧を受け、ソースとドレイン
が二番目の外部端子と両極性トランジスタのベースにそ
れぞれ接続されている。
【００２２】本発明の他の実施態様によれば、素子は、
後の表面が高いドーピングのＮタイプの領域とメタリゼ
ーションでコーティングされているＮタイプの基板の上
側表面に、二番目の外部端子に接続されたソースと、一
番目の制御電圧に接続されたゲートを有する一番目の垂
直ＭＯＳトランジスタのセルと；ゲートが制御電圧を受
ける二番目の垂直ＭＯＳトランジスタのセルと；エミッ
ター領域が一番目の外部端子に接続されベース領域が二
番目の垂直ＭＯＳトランジスタのセルのソースに接続さ
れていることを特徴とする垂直両極性トランジスタのベ
ース領域とエミッター領域と；井戸の材料でツェナーダ
イオードが構成され、基板電圧に接続されているＰタイ
プの井戸内に形成されたＮタイプの陰極領域；を備えて
いる。
後の表面が高いドーピングのＮタイプの領域とメタリゼ
ーションでコーティングされているＮタイプの基板の上
側表面に、二番目の外部端子に接続されたソースと、一
番目の制御電圧に接続されたゲートを有する一番目の垂
直ＭＯＳトランジスタのセルと；ゲートが制御電圧を受
ける二番目の垂直ＭＯＳトランジスタのセルと；エミッ
ター領域が一番目の外部端子に接続されベース領域が二
番目の垂直ＭＯＳトランジスタのセルのソースに接続さ
れていることを特徴とする垂直両極性トランジスタのベ
ース領域とエミッター領域と；井戸の材料でツェナーダ
イオードが構成され、基板電圧に接続されているＰタイ
プの井戸内に形成されたＮタイプの陰極領域；を備えて
いる。
【００２３】本発明の他の実施態様によれば、素子は、
後の表面が高いドーピングのＮタイプの領域とメタリゼ
ーションでコーティングされているＮタイプの基板の上
側表面の上に、エミッター領域が二番目の外部端子に接
続されていることを特徴とする一番目の垂直両極性トラ
ンジスタのベース領域とエミッター領域と；二番目の垂
直両極性トランジスタのベース領域とエミッター領域
と；エミッター領域が一番目の端子領域に接続されベー
ス領域が二番目の両極性トランジスタのエミッター領域
に接続されていることを特徴とする三番目の垂直両極性
トランジスタのベース領域とエミッター領域と；三番目
の垂直両極性トランジスタのベース領域に接続されてい
るＰタイプの井戸と；ツェナーダイオードの井戸の材料
で形成され、基板の電圧に接続されているＰタイプの井
戸の中に形成されたＮタイプの陰極領域；を備えてい
る。
後の表面が高いドーピングのＮタイプの領域とメタリゼ
ーションでコーティングされているＮタイプの基板の上
側表面の上に、エミッター領域が二番目の外部端子に接
続されていることを特徴とする一番目の垂直両極性トラ
ンジスタのベース領域とエミッター領域と；二番目の垂
直両極性トランジスタのベース領域とエミッター領域
と；エミッター領域が一番目の端子領域に接続されベー
ス領域が二番目の両極性トランジスタのエミッター領域
に接続されていることを特徴とする三番目の垂直両極性
トランジスタのベース領域とエミッター領域と；三番目
の垂直両極性トランジスタのベース領域に接続されてい
るＰタイプの井戸と；ツェナーダイオードの井戸の材料
で形成され、基板の電圧に接続されているＰタイプの井
戸の中に形成されたＮタイプの陰極領域；を備えてい
る。
【００２４】
【発明の実施の形態】図３の回路で、負荷Ｌは直流正電
圧供給源端子Ｖｃｃと、スイッチＳ１を通し接地Ｇに接
続されている回路のノードＡの間に接続されている。エ
ミッターが端子Ｖｃｃに接続されコレクタが端子Ａに接
続されているＮＰＮ両極性トランジスタは端子ＡとＶｃ
ｃの間に接続されている。ツェナーダイオードＤＺと並
列に接続されたスイッチＳ３はトランジスタＴとノード
Ａの間に配置されている。更に、該回路はノードＢと接
地Ｇの間に抵抗Ｒｓと直接に接続されたスイッチＳ４を
任意に含むことができる。
圧供給源端子Ｖｃｃと、スイッチＳ１を通し接地Ｇに接
続されている回路のノードＡの間に接続されている。エ
ミッターが端子Ｖｃｃに接続されコレクタが端子Ａに接
続されているＮＰＮ両極性トランジスタは端子ＡとＶｃ
ｃの間に接続されている。ツェナーダイオードＤＺと並
列に接続されたスイッチＳ３はトランジスタＴとノード
Ａの間に配置されている。更に、該回路はノードＢと接
地Ｇの間に抵抗Ｒｓと直接に接続されたスイッチＳ４を
任意に含むことができる。
【００２５】図１の回路のように、図３の回路は次の段
階の一つで動作する。
階の一つで動作する。
【００２６】励起の段階の間、スイッチＳ１はオンで供
給電流は負荷Ｌを通り流れる。
給電流は負荷Ｌを通り流れる。
【００２７】再循環の間、スイッチＳ１はオフでスイッ
チＳ３はオンである。負荷Ｌ内の電流は最初スイッチＳ
３とトランジスタＴのベースエミッター接合により形成
されるループ内を流れることにより状態が保たれる。ル
ープがオンになるとすぐ、トランジスタＴは導通とな
り、電流は負荷ＬとトランジスタＴを流れる。
チＳ３はオンである。負荷Ｌ内の電流は最初スイッチＳ
３とトランジスタＴのベースエミッター接合により形成
されるループ内を流れることにより状態が保たれる。ル
ープがオンになるとすぐ、トランジスタＴは導通とな
り、電流は負荷ＬとトランジスタＴを流れる。
【００２８】減磁段階の間、スイッチＳ１とＳ３はオフ
であり、負荷が完全に減磁されると電流は流れなくな
る。
であり、負荷が完全に減磁されると電流は流れなくな
る。
【００２９】スイッチＳ４は減磁段階の間オンであるこ
とが好ましく、電流の流れがトランジスタにより遮られ
ると、ベース電位は固定される。
とが好ましく、電流の流れがトランジスタにより遮られ
ると、ベース電位は固定される。
【００３０】図３に図示の回路の一番目の利点は、回路
内で消費される電力が図１の回路で消費される電力より
小さいことである。事実、端子ＶｃｃとノードＡの間の
電圧低下は、両極性トランジスタのベース／エミッター
間の電圧低下（ほぼ０．７ボルト）に、スイッチＳ３を
流れるベース電流により生ずる無視できる程度の電圧低
下を加えたものに相当している。反対に、図１の回路で
は、順方向ダイオードの電圧低下（ほぼ０．６ボルトか
ら０．８ボルト）はスイッチＳ２の電圧低下（ＭＯＳト
ランジスタの場合ほぼ０．４ボルト）に加えられる。こ
のように、再循環に使用される素子に生ずる電圧低下
は、本発明による回路の場合従来の回路のほぼ半分であ
る。従って、この機能を行なう素子の表面はほぼ二分の
一に小さくできる。
内で消費される電力が図１の回路で消費される電力より
小さいことである。事実、端子ＶｃｃとノードＡの間の
電圧低下は、両極性トランジスタのベース／エミッター
間の電圧低下（ほぼ０．７ボルト）に、スイッチＳ３を
流れるベース電流により生ずる無視できる程度の電圧低
下を加えたものに相当している。反対に、図１の回路で
は、順方向ダイオードの電圧低下（ほぼ０．６ボルトか
ら０．８ボルト）はスイッチＳ２の電圧低下（ＭＯＳト
ランジスタの場合ほぼ０．４ボルト）に加えられる。こ
のように、再循環に使用される素子に生ずる電圧低下
は、本発明による回路の場合従来の回路のほぼ半分であ
る。従って、この機能を行なう素子の表面はほぼ二分の
一に小さくできる。
【００３１】図３に図示の回路の二番目の利点は、図２
に関連して記載した技術を使用して形成される半導体モ
ノリシック素子として製造することができることであ
る。
に関連して記載した技術を使用して形成される半導体モ
ノリシック素子として製造することができることであ
る。
【００３２】図４はこのような素子の典型的な実施例を
図示している。該素子は、垂直ＭＯＳトランジスタのド
レインと、垂直両極性トランジスタのコレクタ、すなわ
ち後に述べるように図３の回路の接続ノードＡに対応し
た後の表面のメタリゼーションでコーティングされたＮ
+ タイプの基板１１の上に形成されたエピタキシアル層
１０で製造されている。
図示している。該素子は、垂直ＭＯＳトランジスタのド
レインと、垂直両極性トランジスタのコレクタ、すなわ
ち後に述べるように図３の回路の接続ノードＡに対応し
た後の表面のメタリゼーションでコーティングされたＮ
+ タイプの基板１１の上に形成されたエピタキシアル層
１０で製造されている。
【００３３】図４の左の部分はスイッチＳ１の機能を有
する垂直ＭＯＳトランジスタのセルの一部を示してい
る。この垂直ＭＯＳトランジスタはより高くドーピング
されたＰタイプの領域２２とＮタイプのソース領域２３
と関連を有するＰタイプのチャネル井戸２１を備えてい
る。メタリゼーションＧは領域２２と２３に接触してお
り、制御電圧ソースＶ１に接続されたゲートはチャネル
領域の上に配置されている。
する垂直ＭＯＳトランジスタのセルの一部を示してい
る。この垂直ＭＯＳトランジスタはより高くドーピング
されたＰタイプの領域２２とＮタイプのソース領域２３
と関連を有するＰタイプのチャネル井戸２１を備えてい
る。メタリゼーションＧは領域２２と２３に接触してお
り、制御電圧ソースＶ１に接続されたゲートはチャネル
領域の上に配置されている。
【００３４】領域２１、２２、２３にそれぞれ対応する
領域３１、３２、３３を含む二番目の垂直ＭＯＳトラン
ジスタはスイッチＳ３を構成している。トランジスタＴ
のベースＢに接続されたソースメタリゼーションは参考
に示してある。ゲートは制御電圧源Ｖ３に接続されてい
る。
領域３１、３２、３３を含む二番目の垂直ＭＯＳトラン
ジスタはスイッチＳ３を構成している。トランジスタＴ
のベースＢに接続されたソースメタリゼーションは参考
に示してある。ゲートは制御電圧源Ｖ３に接続されてい
る。
【００３５】両極性トランジスタＴはより高くドーピン
グされた領域３５に関連したＰタイプのベース領域３４
を含んでいる。エミッター領域３６はベース領域３４の
中に形成されている。領域３６は電圧源Ｖｃｃに接続さ
れたメタリゼーションに接触している。
グされた領域３５に関連したＰタイプのベース領域３４
を含んでいる。エミッター領域３６はベース領域３４の
中に形成されている。領域３６は電圧源Ｖｃｃに接続さ
れたメタリゼーションに接触している。
【００３６】Ｎタイプの領域３９はより高くドーピング
された領域３８に接触しているＰタイプの領域３７の中
に形成されている。領域３８はメタリゼーションＢを通
し領域３２と３５に接続されている。領域３９は基板１
０内に直接形成されたＮ+ タイプの領域４１にメタリゼ
ーション４０を通し接続されている。このように、領域
３９は基板１０と層１１を通し後のメタリゼーションＡ
に導電性を有して接続されている。陰極が端子Ａに接続
され陽極が端子Ｂに接続されているツェナーダイオード
は領域３９と３７の間に形成されている。
された領域３８に接触しているＰタイプの領域３７の中
に形成されている。領域３８はメタリゼーションＢを通
し領域３２と３５に接続されている。領域３９は基板１
０内に直接形成されたＮ+ タイプの領域４１にメタリゼ
ーション４０を通し接続されている。このように、領域
３９は基板１０と層１１を通し後のメタリゼーションＡ
に導電性を有して接続されている。陰極が端子Ａに接続
され陽極が端子Ｂに接続されているツェナーダイオード
は領域３９と３７の間に形成されている。
【００３７】このように、図３に図示するように接続さ
れた素子Ｓ１，Ｓ２，ＤＺおよびＴを備えた構造が簡単
な方法で得られる。ツェナーダイオードＤＺは基板１０
の厚さに関係した無視できない直列抵抗を有しているこ
とに注意する必要がある。しかし、実際にはツェナーダ
イオードＤＺは必要に応じ高い電流を通したり両極性ト
ランジスタＴを導通状態にすることが行なわれないの
で、その影響は小さい。ダイオードＤＺが無視できない
電流が流れることに耐えるようにされていることは従来
の技術より優れた本発明の他の利点である。
れた素子Ｓ１，Ｓ２，ＤＺおよびＴを備えた構造が簡単
な方法で得られる。ツェナーダイオードＤＺは基板１０
の厚さに関係した無視できない直列抵抗を有しているこ
とに注意する必要がある。しかし、実際にはツェナーダ
イオードＤＺは必要に応じ高い電流を通したり両極性ト
ランジスタＴを導通状態にすることが行なわれないの
で、その影響は小さい。ダイオードＤＺが無視できない
電流が流れることに耐えるようにされていることは従来
の技術より優れた本発明の他の利点である。
【００３８】最後に、スイッチＳ４は基板１０の中に配
置されたＰタイプの壁４３の中に形成されソース領域お
よびドレイン領域４４および４５を備えた横方向のＭＯ
Ｓトランジスタの形で製造することができる。ソースメ
タリゼーションは端子Ｇに接続され、ドレインメタリゼ
ーションは端子Ｄに接続され、ゲートメタリゼーション
は制御電圧源Ｖ４に接続されている。
置されたＰタイプの壁４３の中に形成されソース領域お
よびドレイン領域４４および４５を備えた横方向のＭＯ
Ｓトランジスタの形で製造することができる。ソースメ
タリゼーションは端子Ｇに接続され、ドレインメタリゼ
ーションは端子Ｄに接続され、ゲートメタリゼーション
は制御電圧源Ｖ４に接続されている。
【００３９】図５は全てのスイッチが両極性トランジス
タの形で製造されている図３の回路の他の実施態様を示
している。図３のスイッチＳ１とＳ３はＮＰＮトランジ
スタＴ１およびＴ３の形で表わしている。
タの形で製造されている図３の回路の他の実施態様を示
している。図３のスイッチＳ１とＳ３はＮＰＮトランジ
スタＴ１およびＴ３の形で表わしている。
【００４０】図６は図５の回路を実現する素子の断面図
である。図５では、図４と同じ層、領域および井戸は同
じ参照記号で示している。特に、トランジスタＴおよび
ツェナーＤＺを構成する要素は図４と同じである。スイ
ッチＳ４に対応する横方向のＭＯＳトランジスタは示し
ていないが、同様に与えられている。
である。図５では、図４と同じ層、領域および井戸は同
じ参照記号で示している。特に、トランジスタＴおよび
ツェナーＤＺを構成する要素は図４と同じである。スイ
ッチＳ４に対応する横方向のＭＯＳトランジスタは示し
ていないが、同様に与えられている。
【００４１】ＮＰＮトランジスタＴ１は、垂直に配置さ
れており、ベース領域５１、５２とエミッター領域５３
を備えている。エミッター領域は外部端子Ｇに接続さ
れ、ベース領域は制御電圧Ｖ１に接続されている。
れており、ベース領域５１、５２とエミッター領域５３
を備えている。エミッター領域は外部端子Ｇに接続さ
れ、ベース領域は制御電圧Ｖ１に接続されている。
【００４２】ＮＰＮトランジスタＴ３は垂直に配置さ
れ、ベース領域５５、５６とエミッター領域５７を備え
ている。エミッター領域は端子Ｂに接続され、ベース領
域は制御電圧Ｖ３に接続されている。
れ、ベース領域５５、５６とエミッター領域５７を備え
ている。エミッター領域は端子Ｂに接続され、ベース領
域は制御電圧Ｖ３に接続されている。
【００４３】当業者は種々の領域の配置や関連した表面
およびＭＯＳトランジスタのセルの数を選ぶことにより
電流の流れを要求された希望の値にすることができる。
更に、既に考えられた技術に対する種々の有益な方法に
より本発明による素子を製造することができる。
およびＭＯＳトランジスタのセルの数を選ぶことにより
電流の流れを要求された希望の値にすることができる。
更に、既に考えられた技術に対する種々の有益な方法に
より本発明による素子を製造することができる。
【００４４】本発明の少なくとも一つの実施態様につい
て記載したが、種々の変更、改良および改善が当業者は
容易に考えることができる。この種の変更、改良および
改善は本発明の内容および範囲である。従って、前述の
記載は一例であり、これにより制限されない。
て記載したが、種々の変更、改良および改善が当業者は
容易に考えることができる。この種の変更、改良および
改善は本発明の内容および範囲である。従って、前述の
記載は一例であり、これにより制限されない。
【図１】本発明がモノリシック素子の形で組み立てられ
ている従来の回路
ている従来の回路
【図２】本発明が図１の回路の機能を与える回路を組み
立てるのに使用する技術を示すための半導体素子の部分
的な断面図
立てるのに使用する技術を示すための半導体素子の部分
的な断面図
【図３】負荷に電源供給と、再循環と減磁を行なうため
の本発明の回路
の本発明の回路
【図４】本発明による図３の回路を実施する素子の概略
の断面図
の断面図
【図５】全てのスイッチが両極性トランジスタである図
３の他の回路
３の他の回路
【図６】図５の回路を実施する素子の概略的で簡素化し
た断面図
た断面図
１ 回路 １０ 基板 １１ 単結晶ウェーハー １２ 垂直ＮＰＮトランジスタのベース領域 １３ 領域 １５ ゲート １７ ソース領域 １８ エミッター領域 ２１ Ｐタイプチャネルの井戸 ２２ Ｐタイプの領域 ２３ Ｎタイプのソース領域 ３４ ベース領域 ３５ 高くドーピングされた領域 ３６ エミッター領域 ３７ Ｐタイプの領域 ３８ 高くドーピングされた領域 ３９ Ｎタイプの領域 ４０ メタリゼーション ４１ Ｎ+ の領域 ４３ Ｐタイプの井戸 ４４ ソース領域 ４５ ドレイン領域 ５１、５２ ベース領域 ５３ エミッター領域 ５５、５６ ベース領域 ５７ エミッター領域 Ａ ノード Ｂ ベース Ｄ１ ダイオード ＤＺ ツェナーダイオード Ｇ 接地 Ｌ 負荷 Ｓ１，Ｓ２，Ｓ３，Ｓ４ スイッチ Ｔ，Ｔ１，Ｔ３ トランジスタ Ｖ１，Ｖ３，Ｖ４，Ｖｃｃ 電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アントワーヌ パヴラン フランス国， 13540 ピュイリカール, レ エラブレ， 98番地
Claims (9)
- 【請求項１】 一番目と二番目の外部端子（Ｖｃｃ，
Ｇ）と、一番目と二番目の制御端子（Ｖ１，Ｖ２）と、
ノード（Ａ）と、 ベース領域（Ｂ）を有し、一番目の外部端子（Ｖｃｃ）
と前記ノード（Ａ）の間に配置された垂直両極性トラン
ジスタ（Ｔ）と、 前記ノード（Ａ）と二番目の外部端子の間に配置された
一番目の垂直トランジスタ（Ｓ１）と、 前記ベースとノード（Ａ）の間に平行に接続されたツェ
ナーダイオード（ＤＺ）と二番目の垂直トランジスタ
（Ｓ３）と、を備え、誘導性負荷を切り替えるための半
導体素子。 - 【請求項２】 一番目と二番目の半導体トランジスタ
（Ｓ１，Ｓ３）がＭＯＳトランジスタである請求項１の
半導体素子。 - 【請求項３】 横方向のＭＯＳトランジスタ（Ｓ４）を
更に備え、該トランジスタのゲートが三番目の制御電圧
を受け、ソースとドレインが二番目の外部端子と両極性
トランジスタのベースにそれぞれ接続されている請求項
１の半導体素子。 - 【請求項４】 後の表面が高いドーピングのＮタイプの
領域とメタリゼーション（Ａ）でコーティングされてい
るＮタイプの基板の上側表面に、 二番目の外部端子（Ｇ）に接続されたソースと、一番目
の制御電圧に接続されたゲートを有する一番目の垂直Ｍ
ＯＳトランジスタのセル（２１、２２、２３）と、 ゲートが制御電圧（Ｖ３）を受ける二番目の垂直ＭＯＳ
トランジスタのセル（３１、３２、３３）と、 エミッター領域が一番目の外部端子（Ｖｃｃ）に接続さ
れ、ベース領域が二番目の垂直ＭＯＳトランジスタのセ
ルのソースに接続されていることを特徴とする、垂直両
極性トランジスタのエミッター領域（３６）とベース領
域（３４、３５）と、 垂直両極性トランジスタのベース領域に接続されたＰタ
イプの壁（３７、３８）と、 壁の材料でツェナーダイオードを構成し、基板の電圧に
接続されているＰタイプの壁で構成されたＮタイプの陰
極領域（３９）と、を備えた請求項２の半導体素子。 - 【請求項５】 陰極領域（３９）が基板内に形成された
高いドーピングのＮタイプの領域（４１）にメタリゼー
ション（４０）を通して接続されている請求項４の半導
体素子。 - 【請求項６】 基板内に配置された増設の壁（４３）に
形成された横方向のＭＯＳトランジスタを備え、前記横
方向のＭＯＳトランジスタのソースが二番目の外部の端
子（Ｇ）に接続されドレインが両極性トランジスタのベ
ースに接続されている請求項４の半導体素子。 - 【請求項７】 後の表面が高いドーピングのＮタイプの
領域とメタリゼーション（Ａ）でコーティングされてい
るＮタイプの基板の上側の表面の上に、 エミッター領域が二番目の外部端子（Ｇ）に接続されて
いることを特徴とする一番目の垂直両極性トランジスタ
（Ｔ１）のベース領域（５１、５２）とエミッター領域
（５３）と、 二番目の垂直両極性トランジスタ（Ｔ３）のベース領域
（５５、５６）とエミッター領域（５７）と、 エミッター領域が一番目の外部端子（Ｖｃｃ）に接続さ
れベース領域が二番目の両極性トランジスタに接続され
ていることを特徴とする三番目の垂直両極性トランジス
タ（Ｔ）のベース領域（３４、３５）とエミッター領域
（３６）と、 三番目の垂直両極性トランジスタのベース領域に接続さ
れたＰタイプの壁（３７、３８）と、 ツェナーダイオードの壁の材料で形成され、基板電圧に
接続されているＰタイプの壁の中に形成されたＮタイプ
の陰極領域（３９）と、を備えた請求項１の半導体素
子。 - 【請求項８】 陰極領域（３９）が基板内に形成された
高いドーピングのＮタイプの領域（４１）にメタリゼー
ション（４０）を通して接続されている請求項７の半導
体素子。 - 【請求項９】 基板内に配置された増設の壁（４３）内
に形成された横方向のＭＯＳトランジスタを備え、前記
横方向のＭＯＳトランジスタのソースが二番目の外部の
端子（Ｇ）に接続されドレインが三番目の両極性トラン
ジスタのベースに接続されている請求項７の半導体素
子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9411975 | 1994-09-30 | ||
| FR9411975A FR2725307B1 (fr) | 1994-09-30 | 1994-09-30 | Composant semiconducteur d'alimentation, de recirculation et de demagnetisation d'une charge selfique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195490A true JPH08195490A (ja) | 1996-07-30 |
| JP2848288B2 JP2848288B2 (ja) | 1999-01-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266158A Expired - Fee Related JP2848288B2 (ja) | 1994-09-30 | 1995-09-21 | 誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5612562A (ja) |
| EP (1) | EP0704903B1 (ja) |
| JP (1) | JP2848288B2 (ja) |
| DE (1) | DE69532315T2 (ja) |
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|---|---|---|---|---|
| JPH0993908A (ja) * | 1995-09-22 | 1997-04-04 | Denshi Seigyo Group:Kk | 半導体スイッチ駆動回路 |
| US5913130A (en) * | 1996-06-12 | 1999-06-15 | Harris Corporation | Method for fabricating a power device |
| US6222254B1 (en) * | 1997-03-31 | 2001-04-24 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| DE69902877D1 (de) * | 1999-04-30 | 2002-10-17 | St Microelectronics Srl | Integrierter Schaltkreis mit einer Leistungsschaltung und einer Steuerschaltung, ohne parasitäre Ströme |
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
| US7279773B2 (en) * | 2005-03-15 | 2007-10-09 | Delphi Technologies, Inc. | Protection device for handling energy transients |
| US10164043B2 (en) * | 2012-01-11 | 2018-12-25 | Infineon Technologies Ag | Semiconductor diode and method for forming a semiconductor diode |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4255782A (en) * | 1977-11-15 | 1981-03-10 | Jgf, Incorporated | Electrical energy conversion systems |
| US4260908A (en) * | 1978-08-30 | 1981-04-07 | Texas Instruments Incorporated | Microelectronic remote switching circuit |
| US4303841A (en) * | 1979-05-21 | 1981-12-01 | Exxon Research & Engineering Co. | VMOS/Bipolar power switch |
| US4329705A (en) * | 1979-05-21 | 1982-05-11 | Exxon Research & Engineering Co. | VMOS/Bipolar power switching device |
| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| IT1225609B (it) * | 1988-07-20 | 1990-11-22 | Sgs Thomson Microelectronics | Circuito di ricircolo della corrente di scarica di un carico induttivoselezionabile per un ricircolo lento o veloce |
| US5119162A (en) * | 1989-02-10 | 1992-06-02 | Texas Instruments Incorporated | Integrated power DMOS circuit with protection diode |
| FR2649828B1 (fr) * | 1989-07-17 | 1991-10-31 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener |
| FR2693853B1 (fr) * | 1992-07-16 | 1994-10-21 | Sgs Thomson Microelectronics | Circuit de protection d'un composant de puissance contre des surtensions directes. |
| EP0608667B1 (en) * | 1993-01-29 | 1996-08-21 | STMicroelectronics S.r.l. | Driving circuit for a field effect transistor in final semibridge stage |
| EP0622849B1 (en) * | 1993-04-28 | 1999-09-22 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | A monolithic integrated structure of an electronic device having a predetermined unidirectional conduction threshold |
-
1994
- 1994-09-30 FR FR9411975A patent/FR2725307B1/fr not_active Expired - Fee Related
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1995
- 1995-09-14 US US08/528,201 patent/US5612562A/en not_active Expired - Fee Related
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