JPH08195490A - 誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子 - Google Patents
誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子Info
- Publication number
- JPH08195490A JPH08195490A JP7266158A JP26615895A JPH08195490A JP H08195490 A JPH08195490 A JP H08195490A JP 7266158 A JP7266158 A JP 7266158A JP 26615895 A JP26615895 A JP 26615895A JP H08195490 A JPH08195490 A JP H08195490A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- type
- base
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000001939 inductive effect Effects 0.000 title claims abstract description 9
- 230000005347 demagnetization Effects 0.000 title description 5
- 238000001465 metallisation Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003134 recirculating effect Effects 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 誘導性負荷に電源供給、再循環および減磁を
行なうためのモノリシック素子の製造に関する。 【解決手段】 誘導性負荷を切り替えるための半導体素
子は一番目と二番目の外部端子と;一番目と二番目の制
御端子と接続ノードと;ベース領域を有し、一番目の外
部端子とノードの間に配置された垂直両極性トランジス
タと;ノードと二番目の外部端子の間の一番目の垂直ト
ランジスタと;ノードとベースの間に並列に接続された
ツェナーダイオードと二番目の垂直トランジスタ;を備
えている。
行なうためのモノリシック素子の製造に関する。 【解決手段】 誘導性負荷を切り替えるための半導体素
子は一番目と二番目の外部端子と;一番目と二番目の制
御端子と接続ノードと;ベース領域を有し、一番目の外
部端子とノードの間に配置された垂直両極性トランジス
タと;ノードと二番目の外部端子の間の一番目の垂直ト
ランジスタと;ノードとベースの間に並列に接続された
ツェナーダイオードと二番目の垂直トランジスタ;を備
えている。
Description
【0001】
【発明の属する技術分野】本発明は垂直パワーMOSト
ランジスタの製造に対する特別な技術を利用し、誘導性
負荷に電源供給、再循環および減磁の機能を与えるモノ
リシック素子の製造に関する。
ランジスタの製造に対する特別な技術を利用し、誘導性
負荷に電源供給、再循環および減磁の機能を与えるモノ
リシック素子の製造に関する。
【0002】
【従来の技術】誘導性負荷に電源供給と、再循環および
減磁を行なう回路の有効な構成を図1に示す。垂直パワ
ートランジスタを製造する技術の主な特徴は図2に示す
ようになっている。
減磁を行なう回路の有効な構成を図1に示す。垂直パワ
ートランジスタを製造する技術の主な特徴は図2に示す
ようになっている。
【0003】図1は誘導性負荷に電源供給と、再循環お
よび減磁を行なう回路の従来の構成を示している。図1
において、負荷LはスイッチS1を通し直流電源Vcc
と接地の間に接続されている。ダイオードD1とスイッ
チS2は負荷Lの端子で直列に接続されている。ツェナ
ーダイオードDZはスイッチS2と並列に接続されてい
る。
よび減磁を行なう回路の従来の構成を示している。図1
において、負荷LはスイッチS1を通し直流電源Vcc
と接地の間に接続されている。ダイオードD1とスイッ
チS2は負荷Lの端子で直列に接続されている。ツェナ
ーダイオードDZはスイッチS2と並列に接続されてい
る。
【0004】この回路では次の三つの動作段階が生ず
る: −スイッチS1がオンでスイッチS2の状態が意味の無
い間の励起段階;この段階の間、供給電流は負荷Lを通
して流れる; −スイッチS1がオフでスイッチS2がオンの間の再循
環段階;この段階の間、負荷Lに蓄積されたパワーは負
荷L、ダイオードL1およびスイッチS2を通り流れる
電流の形で再循環する; −スイッチS1とS2がオフの間の減磁の段階;この段
階の間、誘導性負荷が完全に減磁されるまでダイオード
D1およびツェナーダイオードDZを通し電流の再循環
が続く。
る: −スイッチS1がオンでスイッチS2の状態が意味の無
い間の励起段階;この段階の間、供給電流は負荷Lを通
して流れる; −スイッチS1がオフでスイッチS2がオンの間の再循
環段階;この段階の間、負荷Lに蓄積されたパワーは負
荷L、ダイオードL1およびスイッチS2を通り流れる
電流の形で再循環する; −スイッチS1とS2がオフの間の減磁の段階;この段
階の間、誘導性負荷が完全に減磁されるまでダイオード
D1およびツェナーダイオードDZを通し電流の再循環
が続く。
【0005】図2は図1に示す回路の機能を与える回路
を製造するため出願者が使用した技術を図示している。
この技術により種々のMOS論理回路が取り入れられる
垂直MOS(VDMOS)トランジスタおよび論理壁を
備えた回路が製造される。この技術は、非常に簡単であ
り、幾つかの処理段階、より詳細には幾つかのマスキン
グと拡散段階を備えることを特徴としている。
を製造するため出願者が使用した技術を図示している。
この技術により種々のMOS論理回路が取り入れられる
垂直MOS(VDMOS)トランジスタおよび論理壁を
備えた回路が製造される。この技術は、非常に簡単であ
り、幾つかの処理段階、より詳細には幾つかのマスキン
グと拡散段階を備えることを特徴としている。
【0006】図2はこの技術で製造されるパワー素子の
概略を示している。図2の左の部分はVDMOSトラン
ジスタのセルを示し、右の部分は垂直NPNトランジス
タを示している。
概略を示している。図2の左の部分はVDMOSトラン
ジスタのセルを示し、右の部分は垂直NPNトランジス
タを示している。
【0007】この技術では、N+ タイプの単結晶ウェー
ハー11の上にエピタキシアル技術で形成されたNタイ
プの層10を備えた基板から始まる。
ハー11の上にエピタキシアル技術で形成されたNタイ
プの層10を備えた基板から始まる。
【0008】一番目のドーピングの段階の間、Pタイプ
の領域は素子の論理回路が形成される論理壁(図示して
いない)と、図2の右の部分に示されるような垂直NP
Nトランジスタベース領域12の両方を形成するように
される。
の領域は素子の論理回路が形成される論理壁(図示して
いない)と、図2の右の部分に示されるような垂直NP
Nトランジスタベース領域12の両方を形成するように
される。
【0009】二番目のドーピングの段階の間、メタリゼ
ーションとオーム接触を得るため十分高いドーピングレ
ベルを有するP+ 領域が形成される。このように、図2
でVDMOSトランジスタのソース接触領域と、両極性
トランジスタのベース接触領域に対応する領域13が形
成される。図において、これらの高いドーピングの領域
は深い領域で示している。
ーションとオーム接触を得るため十分高いドーピングレ
ベルを有するP+ 領域が形成される。このように、図2
でVDMOSトランジスタのソース接触領域と、両極性
トランジスタのベース接触領域に対応する領域13が形
成される。図において、これらの高いドーピングの領域
は深い領域で示している。
【0010】VDMOSトランジスタと他の(図示して
いない)論理トランジスタのゲート15は従来の方法、
例えば酸化、ポリシリコン堆積、エッチングおよび再酸
化により形成されている。
いない)論理トランジスタのゲート15は従来の方法、
例えば酸化、ポリシリコン堆積、エッチングおよび再酸
化により形成されている。
【0011】三番目のドーピングの間(前記再酸化の段
階の前に生ずる)、VDMOSトランジスタのゲートに
よりマスクされている低いドーピングのPタイプの領域
が、VDMOSトランジスタのチャネル領域が広がる上
側周辺に形成される。
階の前に生ずる)、VDMOSトランジスタのゲートに
よりマスクされている低いドーピングのPタイプの領域
が、VDMOSトランジスタのチャネル領域が広がる上
側周辺に形成される。
【0012】四番目のドーピングの段階の間、高いドー
ピングのNタイプの領域が形成される。このように、パ
ワートランジスタのソース領域17と両極性トランジス
タのエミッター領域18が、論理回路トランジスタの種
々のソースおよびドレイン領域(図示していない)と基
板との接触領域が形成される。
ピングのNタイプの領域が形成される。このように、パ
ワートランジスタのソース領域17と両極性トランジス
タのエミッター領域18が、論理回路トランジスタの種
々のソースおよびドレイン領域(図示していない)と基
板との接触領域が形成される。
【0013】最後に、ソース、ドレイン、ベース、コレ
クタおよびエミッターのメタリゼーションが基板表面の
適当な場所に形成される。これらのメタリゼーションお
よび素子の絶縁表面部分に堆積された酸化領域は図2に
は示していない。メタリゼーション(すなわちポリ結晶
層)はハッチングラインで示している。基板の後の表面
はメタリゼーションM1で均一にコーティングされてい
る。
クタおよびエミッターのメタリゼーションが基板表面の
適当な場所に形成される。これらのメタリゼーションお
よび素子の絶縁表面部分に堆積された酸化領域は図2に
は示していない。メタリゼーション(すなわちポリ結晶
層)はハッチングラインで示している。基板の後の表面
はメタリゼーションM1で均一にコーティングされてい
る。
【0014】更に、追加のドーピングの段階、例えば空
乏MOSトランジスタに対するチャネル形成の段階が論
理部分に形成された素子の近くに行なわれる。
乏MOSトランジスタに対するチャネル形成の段階が論
理部分に形成された素子の近くに行なわれる。
【0015】従来の技術で周知のVDMOSトランジス
タの動作モードは記載しない。しかし、図2ではVDM
OSトランジスタの数個のセルのみが示されているが、
パワーVDMOSトランジスタは一般には100から1
000個以上の多数のセルにより構成されていることに
注意する必要がある。
タの動作モードは記載しない。しかし、図2ではVDM
OSトランジスタの数個のセルのみが示されているが、
パワーVDMOSトランジスタは一般には100から1
000個以上の多数のセルにより構成されていることに
注意する必要がある。
【0016】再度、図1の回路の破線に示す四角で囲ま
れた部分に関連して述べると、この回路1は、特に図2
の回路の後の表面がメタリゼーションM1で完全に囲ま
れた高いドーピングのNタイプの層11により形成され
ているので、図2に関連し記載した簡単な技術を使用
し、モノリシック素子の形で製造することができない。
れた部分に関連して述べると、この回路1は、特に図2
の回路の後の表面がメタリゼーションM1で完全に囲ま
れた高いドーピングのNタイプの層11により形成され
ているので、図2に関連し記載した簡単な技術を使用
し、モノリシック素子の形で製造することができない。
【0017】更に、図1の回路には幾つかの欠点があ
る。特に、再循環の段階の間スイッチS2と直列に接続
されたダイオードD1があることにより、このダイオー
ドに(0.6ボルトから0.8ボルトの範囲の)電圧低
下が生じ、更にVDMOSトランジスタまたはNPN両
極性トランジスタのような半導体素子の形で製造される
スイッチS2に避けられない電圧低下が生ずる。この電
圧低下により回路の電力消費は大きな影響を受ける。
る。特に、再循環の段階の間スイッチS2と直列に接続
されたダイオードD1があることにより、このダイオー
ドに(0.6ボルトから0.8ボルトの範囲の)電圧低
下が生じ、更にVDMOSトランジスタまたはNPN両
極性トランジスタのような半導体素子の形で製造される
スイッチS2に避けられない電圧低下が生ずる。この電
圧低下により回路の電力消費は大きな影響を受ける。
【0018】
【発明が解決しようとする課題】本発明の目的は、誘導
性負荷に電源供給と、再循環と、減磁を行い、前述の欠
点を避け、更にモノリシック素子として製造できる回路
を製造することである。
性負荷に電源供給と、再循環と、減磁を行い、前述の欠
点を避け、更にモノリシック素子として製造できる回路
を製造することである。
【0019】これらの目的を達成するため、本発明は、
一番目と二番目の外部端子と;一番目と二番目の制御端
子と接続ノードと;ベース領域を有し一番目の外部端子
とノードの間に配置された垂直両極性トランジスタと;
ノードと二番目の外部端子の間の一番目の垂直トランジ
スタと;ベースとノードの間に平行に接続されたツェナ
ーダイオードと二番目の垂直トランジスタ;を備え、誘
導性負荷を切り替えるための半導体素子を開示してい
る。
一番目と二番目の外部端子と;一番目と二番目の制御端
子と接続ノードと;ベース領域を有し一番目の外部端子
とノードの間に配置された垂直両極性トランジスタと;
ノードと二番目の外部端子の間の一番目の垂直トランジ
スタと;ベースとノードの間に平行に接続されたツェナ
ーダイオードと二番目の垂直トランジスタ;を備え、誘
導性負荷を切り替えるための半導体素子を開示してい
る。
【0020】本発明の一つの実施態様によれば、一番目
と二番目の垂直トランジスタはMOSトランジスタであ
る。
と二番目の垂直トランジスタはMOSトランジスタであ
る。
【0021】本発明の他の実施態様によれば、素子は横
方向のMOSトランジスタを更に備え、該トランジスタ
のゲートが三番目の制御電圧を受け、ソースとドレイン
が二番目の外部端子と両極性トランジスタのベースにそ
れぞれ接続されている。
方向のMOSトランジスタを更に備え、該トランジスタ
のゲートが三番目の制御電圧を受け、ソースとドレイン
が二番目の外部端子と両極性トランジスタのベースにそ
れぞれ接続されている。
【0022】本発明の他の実施態様によれば、素子は、
後の表面が高いドーピングのNタイプの領域とメタリゼ
ーションでコーティングされているNタイプの基板の上
側表面に、二番目の外部端子に接続されたソースと、一
番目の制御電圧に接続されたゲートを有する一番目の垂
直MOSトランジスタのセルと;ゲートが制御電圧を受
ける二番目の垂直MOSトランジスタのセルと;エミッ
ター領域が一番目の外部端子に接続されベース領域が二
番目の垂直MOSトランジスタのセルのソースに接続さ
れていることを特徴とする垂直両極性トランジスタのベ
ース領域とエミッター領域と;井戸の材料でツェナーダ
イオードが構成され、基板電圧に接続されているPタイ
プの井戸内に形成されたNタイプの陰極領域;を備えて
いる。
後の表面が高いドーピングのNタイプの領域とメタリゼ
ーションでコーティングされているNタイプの基板の上
側表面に、二番目の外部端子に接続されたソースと、一
番目の制御電圧に接続されたゲートを有する一番目の垂
直MOSトランジスタのセルと;ゲートが制御電圧を受
ける二番目の垂直MOSトランジスタのセルと;エミッ
ター領域が一番目の外部端子に接続されベース領域が二
番目の垂直MOSトランジスタのセルのソースに接続さ
れていることを特徴とする垂直両極性トランジスタのベ
ース領域とエミッター領域と;井戸の材料でツェナーダ
イオードが構成され、基板電圧に接続されているPタイ
プの井戸内に形成されたNタイプの陰極領域;を備えて
いる。
【0023】本発明の他の実施態様によれば、素子は、
後の表面が高いドーピングのNタイプの領域とメタリゼ
ーションでコーティングされているNタイプの基板の上
側表面の上に、エミッター領域が二番目の外部端子に接
続されていることを特徴とする一番目の垂直両極性トラ
ンジスタのベース領域とエミッター領域と;二番目の垂
直両極性トランジスタのベース領域とエミッター領域
と;エミッター領域が一番目の端子領域に接続されベー
ス領域が二番目の両極性トランジスタのエミッター領域
に接続されていることを特徴とする三番目の垂直両極性
トランジスタのベース領域とエミッター領域と;三番目
の垂直両極性トランジスタのベース領域に接続されてい
るPタイプの井戸と;ツェナーダイオードの井戸の材料
で形成され、基板の電圧に接続されているPタイプの井
戸の中に形成されたNタイプの陰極領域;を備えてい
る。
後の表面が高いドーピングのNタイプの領域とメタリゼ
ーションでコーティングされているNタイプの基板の上
側表面の上に、エミッター領域が二番目の外部端子に接
続されていることを特徴とする一番目の垂直両極性トラ
ンジスタのベース領域とエミッター領域と;二番目の垂
直両極性トランジスタのベース領域とエミッター領域
と;エミッター領域が一番目の端子領域に接続されベー
ス領域が二番目の両極性トランジスタのエミッター領域
に接続されていることを特徴とする三番目の垂直両極性
トランジスタのベース領域とエミッター領域と;三番目
の垂直両極性トランジスタのベース領域に接続されてい
るPタイプの井戸と;ツェナーダイオードの井戸の材料
で形成され、基板の電圧に接続されているPタイプの井
戸の中に形成されたNタイプの陰極領域;を備えてい
る。
【0024】
【発明の実施の形態】図3の回路で、負荷Lは直流正電
圧供給源端子Vccと、スイッチS1を通し接地Gに接
続されている回路のノードAの間に接続されている。エ
ミッターが端子Vccに接続されコレクタが端子Aに接
続されているNPN両極性トランジスタは端子AとVc
cの間に接続されている。ツェナーダイオードDZと並
列に接続されたスイッチS3はトランジスタTとノード
Aの間に配置されている。更に、該回路はノードBと接
地Gの間に抵抗Rsと直接に接続されたスイッチS4を
任意に含むことができる。
圧供給源端子Vccと、スイッチS1を通し接地Gに接
続されている回路のノードAの間に接続されている。エ
ミッターが端子Vccに接続されコレクタが端子Aに接
続されているNPN両極性トランジスタは端子AとVc
cの間に接続されている。ツェナーダイオードDZと並
列に接続されたスイッチS3はトランジスタTとノード
Aの間に配置されている。更に、該回路はノードBと接
地Gの間に抵抗Rsと直接に接続されたスイッチS4を
任意に含むことができる。
【0025】図1の回路のように、図3の回路は次の段
階の一つで動作する。
階の一つで動作する。
【0026】励起の段階の間、スイッチS1はオンで供
給電流は負荷Lを通り流れる。
給電流は負荷Lを通り流れる。
【0027】再循環の間、スイッチS1はオフでスイッ
チS3はオンである。負荷L内の電流は最初スイッチS
3とトランジスタTのベースエミッター接合により形成
されるループ内を流れることにより状態が保たれる。ル
ープがオンになるとすぐ、トランジスタTは導通とな
り、電流は負荷LとトランジスタTを流れる。
チS3はオンである。負荷L内の電流は最初スイッチS
3とトランジスタTのベースエミッター接合により形成
されるループ内を流れることにより状態が保たれる。ル
ープがオンになるとすぐ、トランジスタTは導通とな
り、電流は負荷LとトランジスタTを流れる。
【0028】減磁段階の間、スイッチS1とS3はオフ
であり、負荷が完全に減磁されると電流は流れなくな
る。
であり、負荷が完全に減磁されると電流は流れなくな
る。
【0029】スイッチS4は減磁段階の間オンであるこ
とが好ましく、電流の流れがトランジスタにより遮られ
ると、ベース電位は固定される。
とが好ましく、電流の流れがトランジスタにより遮られ
ると、ベース電位は固定される。
【0030】図3に図示の回路の一番目の利点は、回路
内で消費される電力が図1の回路で消費される電力より
小さいことである。事実、端子VccとノードAの間の
電圧低下は、両極性トランジスタのベース/エミッター
間の電圧低下(ほぼ0.7ボルト)に、スイッチS3を
流れるベース電流により生ずる無視できる程度の電圧低
下を加えたものに相当している。反対に、図1の回路で
は、順方向ダイオードの電圧低下(ほぼ0.6ボルトか
ら0.8ボルト)はスイッチS2の電圧低下(MOSト
ランジスタの場合ほぼ0.4ボルト)に加えられる。こ
のように、再循環に使用される素子に生ずる電圧低下
は、本発明による回路の場合従来の回路のほぼ半分であ
る。従って、この機能を行なう素子の表面はほぼ二分の
一に小さくできる。
内で消費される電力が図1の回路で消費される電力より
小さいことである。事実、端子VccとノードAの間の
電圧低下は、両極性トランジスタのベース/エミッター
間の電圧低下(ほぼ0.7ボルト)に、スイッチS3を
流れるベース電流により生ずる無視できる程度の電圧低
下を加えたものに相当している。反対に、図1の回路で
は、順方向ダイオードの電圧低下(ほぼ0.6ボルトか
ら0.8ボルト)はスイッチS2の電圧低下(MOSト
ランジスタの場合ほぼ0.4ボルト)に加えられる。こ
のように、再循環に使用される素子に生ずる電圧低下
は、本発明による回路の場合従来の回路のほぼ半分であ
る。従って、この機能を行なう素子の表面はほぼ二分の
一に小さくできる。
【0031】図3に図示の回路の二番目の利点は、図2
に関連して記載した技術を使用して形成される半導体モ
ノリシック素子として製造することができることであ
る。
に関連して記載した技術を使用して形成される半導体モ
ノリシック素子として製造することができることであ
る。
【0032】図4はこのような素子の典型的な実施例を
図示している。該素子は、垂直MOSトランジスタのド
レインと、垂直両極性トランジスタのコレクタ、すなわ
ち後に述べるように図3の回路の接続ノードAに対応し
た後の表面のメタリゼーションでコーティングされたN
+ タイプの基板11の上に形成されたエピタキシアル層
10で製造されている。
図示している。該素子は、垂直MOSトランジスタのド
レインと、垂直両極性トランジスタのコレクタ、すなわ
ち後に述べるように図3の回路の接続ノードAに対応し
た後の表面のメタリゼーションでコーティングされたN
+ タイプの基板11の上に形成されたエピタキシアル層
10で製造されている。
【0033】図4の左の部分はスイッチS1の機能を有
する垂直MOSトランジスタのセルの一部を示してい
る。この垂直MOSトランジスタはより高くドーピング
されたPタイプの領域22とNタイプのソース領域23
と関連を有するPタイプのチャネル井戸21を備えてい
る。メタリゼーションGは領域22と23に接触してお
り、制御電圧ソースV1に接続されたゲートはチャネル
領域の上に配置されている。
する垂直MOSトランジスタのセルの一部を示してい
る。この垂直MOSトランジスタはより高くドーピング
されたPタイプの領域22とNタイプのソース領域23
と関連を有するPタイプのチャネル井戸21を備えてい
る。メタリゼーションGは領域22と23に接触してお
り、制御電圧ソースV1に接続されたゲートはチャネル
領域の上に配置されている。
【0034】領域21、22、23にそれぞれ対応する
領域31、32、33を含む二番目の垂直MOSトラン
ジスタはスイッチS3を構成している。トランジスタT
のベースBに接続されたソースメタリゼーションは参考
に示してある。ゲートは制御電圧源V3に接続されてい
る。
領域31、32、33を含む二番目の垂直MOSトラン
ジスタはスイッチS3を構成している。トランジスタT
のベースBに接続されたソースメタリゼーションは参考
に示してある。ゲートは制御電圧源V3に接続されてい
る。
【0035】両極性トランジスタTはより高くドーピン
グされた領域35に関連したPタイプのベース領域34
を含んでいる。エミッター領域36はベース領域34の
中に形成されている。領域36は電圧源Vccに接続さ
れたメタリゼーションに接触している。
グされた領域35に関連したPタイプのベース領域34
を含んでいる。エミッター領域36はベース領域34の
中に形成されている。領域36は電圧源Vccに接続さ
れたメタリゼーションに接触している。
【0036】Nタイプの領域39はより高くドーピング
された領域38に接触しているPタイプの領域37の中
に形成されている。領域38はメタリゼーションBを通
し領域32と35に接続されている。領域39は基板1
0内に直接形成されたN+ タイプの領域41にメタリゼ
ーション40を通し接続されている。このように、領域
39は基板10と層11を通し後のメタリゼーションA
に導電性を有して接続されている。陰極が端子Aに接続
され陽極が端子Bに接続されているツェナーダイオード
は領域39と37の間に形成されている。
された領域38に接触しているPタイプの領域37の中
に形成されている。領域38はメタリゼーションBを通
し領域32と35に接続されている。領域39は基板1
0内に直接形成されたN+ タイプの領域41にメタリゼ
ーション40を通し接続されている。このように、領域
39は基板10と層11を通し後のメタリゼーションA
に導電性を有して接続されている。陰極が端子Aに接続
され陽極が端子Bに接続されているツェナーダイオード
は領域39と37の間に形成されている。
【0037】このように、図3に図示するように接続さ
れた素子S1,S2,DZおよびTを備えた構造が簡単
な方法で得られる。ツェナーダイオードDZは基板10
の厚さに関係した無視できない直列抵抗を有しているこ
とに注意する必要がある。しかし、実際にはツェナーダ
イオードDZは必要に応じ高い電流を通したり両極性ト
ランジスタTを導通状態にすることが行なわれないの
で、その影響は小さい。ダイオードDZが無視できない
電流が流れることに耐えるようにされていることは従来
の技術より優れた本発明の他の利点である。
れた素子S1,S2,DZおよびTを備えた構造が簡単
な方法で得られる。ツェナーダイオードDZは基板10
の厚さに関係した無視できない直列抵抗を有しているこ
とに注意する必要がある。しかし、実際にはツェナーダ
イオードDZは必要に応じ高い電流を通したり両極性ト
ランジスタTを導通状態にすることが行なわれないの
で、その影響は小さい。ダイオードDZが無視できない
電流が流れることに耐えるようにされていることは従来
の技術より優れた本発明の他の利点である。
【0038】最後に、スイッチS4は基板10の中に配
置されたPタイプの壁43の中に形成されソース領域お
よびドレイン領域44および45を備えた横方向のMO
Sトランジスタの形で製造することができる。ソースメ
タリゼーションは端子Gに接続され、ドレインメタリゼ
ーションは端子Dに接続され、ゲートメタリゼーション
は制御電圧源V4に接続されている。
置されたPタイプの壁43の中に形成されソース領域お
よびドレイン領域44および45を備えた横方向のMO
Sトランジスタの形で製造することができる。ソースメ
タリゼーションは端子Gに接続され、ドレインメタリゼ
ーションは端子Dに接続され、ゲートメタリゼーション
は制御電圧源V4に接続されている。
【0039】図5は全てのスイッチが両極性トランジス
タの形で製造されている図3の回路の他の実施態様を示
している。図3のスイッチS1とS3はNPNトランジ
スタT1およびT3の形で表わしている。
タの形で製造されている図3の回路の他の実施態様を示
している。図3のスイッチS1とS3はNPNトランジ
スタT1およびT3の形で表わしている。
【0040】図6は図5の回路を実現する素子の断面図
である。図5では、図4と同じ層、領域および井戸は同
じ参照記号で示している。特に、トランジスタTおよび
ツェナーDZを構成する要素は図4と同じである。スイ
ッチS4に対応する横方向のMOSトランジスタは示し
ていないが、同様に与えられている。
である。図5では、図4と同じ層、領域および井戸は同
じ参照記号で示している。特に、トランジスタTおよび
ツェナーDZを構成する要素は図4と同じである。スイ
ッチS4に対応する横方向のMOSトランジスタは示し
ていないが、同様に与えられている。
【0041】NPNトランジスタT1は、垂直に配置さ
れており、ベース領域51、52とエミッター領域53
を備えている。エミッター領域は外部端子Gに接続さ
れ、ベース領域は制御電圧V1に接続されている。
れており、ベース領域51、52とエミッター領域53
を備えている。エミッター領域は外部端子Gに接続さ
れ、ベース領域は制御電圧V1に接続されている。
【0042】NPNトランジスタT3は垂直に配置さ
れ、ベース領域55、56とエミッター領域57を備え
ている。エミッター領域は端子Bに接続され、ベース領
域は制御電圧V3に接続されている。
れ、ベース領域55、56とエミッター領域57を備え
ている。エミッター領域は端子Bに接続され、ベース領
域は制御電圧V3に接続されている。
【0043】当業者は種々の領域の配置や関連した表面
およびMOSトランジスタのセルの数を選ぶことにより
電流の流れを要求された希望の値にすることができる。
更に、既に考えられた技術に対する種々の有益な方法に
より本発明による素子を製造することができる。
およびMOSトランジスタのセルの数を選ぶことにより
電流の流れを要求された希望の値にすることができる。
更に、既に考えられた技術に対する種々の有益な方法に
より本発明による素子を製造することができる。
【0044】本発明の少なくとも一つの実施態様につい
て記載したが、種々の変更、改良および改善が当業者は
容易に考えることができる。この種の変更、改良および
改善は本発明の内容および範囲である。従って、前述の
記載は一例であり、これにより制限されない。
て記載したが、種々の変更、改良および改善が当業者は
容易に考えることができる。この種の変更、改良および
改善は本発明の内容および範囲である。従って、前述の
記載は一例であり、これにより制限されない。
【図1】本発明がモノリシック素子の形で組み立てられ
ている従来の回路
ている従来の回路
【図2】本発明が図1の回路の機能を与える回路を組み
立てるのに使用する技術を示すための半導体素子の部分
的な断面図
立てるのに使用する技術を示すための半導体素子の部分
的な断面図
【図3】負荷に電源供給と、再循環と減磁を行なうため
の本発明の回路
の本発明の回路
【図4】本発明による図3の回路を実施する素子の概略
の断面図
の断面図
【図5】全てのスイッチが両極性トランジスタである図
3の他の回路
3の他の回路
【図6】図5の回路を実施する素子の概略的で簡素化し
た断面図
た断面図
1 回路 10 基板 11 単結晶ウェーハー 12 垂直NPNトランジスタのベース領域 13 領域 15 ゲート 17 ソース領域 18 エミッター領域 21 Pタイプチャネルの井戸 22 Pタイプの領域 23 Nタイプのソース領域 34 ベース領域 35 高くドーピングされた領域 36 エミッター領域 37 Pタイプの領域 38 高くドーピングされた領域 39 Nタイプの領域 40 メタリゼーション 41 N+ の領域 43 Pタイプの井戸 44 ソース領域 45 ドレイン領域 51、52 ベース領域 53 エミッター領域 55、56 ベース領域 57 エミッター領域 A ノード B ベース D1 ダイオード DZ ツェナーダイオード G 接地 L 負荷 S1,S2,S3,S4 スイッチ T,T1,T3 トランジスタ V1,V3,V4,Vcc 電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アントワーヌ パヴラン フランス国, 13540 ピュイリカール, レ エラブレ, 98番地
Claims (9)
- 【請求項1】 一番目と二番目の外部端子(Vcc,
G)と、一番目と二番目の制御端子(V1,V2)と、
ノード(A)と、 ベース領域(B)を有し、一番目の外部端子(Vcc)
と前記ノード(A)の間に配置された垂直両極性トラン
ジスタ(T)と、 前記ノード(A)と二番目の外部端子の間に配置された
一番目の垂直トランジスタ(S1)と、 前記ベースとノード(A)の間に平行に接続されたツェ
ナーダイオード(DZ)と二番目の垂直トランジスタ
(S3)と、を備え、誘導性負荷を切り替えるための半
導体素子。 - 【請求項2】 一番目と二番目の半導体トランジスタ
(S1,S3)がMOSトランジスタである請求項1の
半導体素子。 - 【請求項3】 横方向のMOSトランジスタ(S4)を
更に備え、該トランジスタのゲートが三番目の制御電圧
を受け、ソースとドレインが二番目の外部端子と両極性
トランジスタのベースにそれぞれ接続されている請求項
1の半導体素子。 - 【請求項4】 後の表面が高いドーピングのNタイプの
領域とメタリゼーション(A)でコーティングされてい
るNタイプの基板の上側表面に、 二番目の外部端子(G)に接続されたソースと、一番目
の制御電圧に接続されたゲートを有する一番目の垂直M
OSトランジスタのセル(21、22、23)と、 ゲートが制御電圧(V3)を受ける二番目の垂直MOS
トランジスタのセル(31、32、33)と、 エミッター領域が一番目の外部端子(Vcc)に接続さ
れ、ベース領域が二番目の垂直MOSトランジスタのセ
ルのソースに接続されていることを特徴とする、垂直両
極性トランジスタのエミッター領域(36)とベース領
域(34、35)と、 垂直両極性トランジスタのベース領域に接続されたPタ
イプの壁(37、38)と、 壁の材料でツェナーダイオードを構成し、基板の電圧に
接続されているPタイプの壁で構成されたNタイプの陰
極領域(39)と、を備えた請求項2の半導体素子。 - 【請求項5】 陰極領域(39)が基板内に形成された
高いドーピングのNタイプの領域(41)にメタリゼー
ション(40)を通して接続されている請求項4の半導
体素子。 - 【請求項6】 基板内に配置された増設の壁(43)に
形成された横方向のMOSトランジスタを備え、前記横
方向のMOSトランジスタのソースが二番目の外部の端
子(G)に接続されドレインが両極性トランジスタのベ
ースに接続されている請求項4の半導体素子。 - 【請求項7】 後の表面が高いドーピングのNタイプの
領域とメタリゼーション(A)でコーティングされてい
るNタイプの基板の上側の表面の上に、 エミッター領域が二番目の外部端子(G)に接続されて
いることを特徴とする一番目の垂直両極性トランジスタ
(T1)のベース領域(51、52)とエミッター領域
(53)と、 二番目の垂直両極性トランジスタ(T3)のベース領域
(55、56)とエミッター領域(57)と、 エミッター領域が一番目の外部端子(Vcc)に接続さ
れベース領域が二番目の両極性トランジスタに接続され
ていることを特徴とする三番目の垂直両極性トランジス
タ(T)のベース領域(34、35)とエミッター領域
(36)と、 三番目の垂直両極性トランジスタのベース領域に接続さ
れたPタイプの壁(37、38)と、 ツェナーダイオードの壁の材料で形成され、基板電圧に
接続されているPタイプの壁の中に形成されたNタイプ
の陰極領域(39)と、を備えた請求項1の半導体素
子。 - 【請求項8】 陰極領域(39)が基板内に形成された
高いドーピングのNタイプの領域(41)にメタリゼー
ション(40)を通して接続されている請求項7の半導
体素子。 - 【請求項9】 基板内に配置された増設の壁(43)内
に形成された横方向のMOSトランジスタを備え、前記
横方向のMOSトランジスタのソースが二番目の外部の
端子(G)に接続されドレインが三番目の両極性トラン
ジスタのベースに接続されている請求項7の半導体素
子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9411975 | 1994-09-30 | ||
FR9411975A FR2725307B1 (fr) | 1994-09-30 | 1994-09-30 | Composant semiconducteur d'alimentation, de recirculation et de demagnetisation d'une charge selfique |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08195490A true JPH08195490A (ja) | 1996-07-30 |
JP2848288B2 JP2848288B2 (ja) | 1999-01-20 |
Family
ID=9467645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7266158A Expired - Fee Related JP2848288B2 (ja) | 1994-09-30 | 1995-09-21 | 誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5612562A (ja) |
EP (1) | EP0704903B1 (ja) |
JP (1) | JP2848288B2 (ja) |
DE (1) | DE69532315T2 (ja) |
FR (1) | FR2725307B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0993908A (ja) * | 1995-09-22 | 1997-04-04 | Denshi Seigyo Group:Kk | 半導体スイッチ駆動回路 |
US5913130A (en) * | 1996-06-12 | 1999-06-15 | Harris Corporation | Method for fabricating a power device |
US6222254B1 (en) * | 1997-03-31 | 2001-04-24 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
DE69902877D1 (de) * | 1999-04-30 | 2002-10-17 | St Microelectronics Srl | Integrierter Schaltkreis mit einer Leistungsschaltung und einer Steuerschaltung, ohne parasitäre Ströme |
JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
US7279773B2 (en) * | 2005-03-15 | 2007-10-09 | Delphi Technologies, Inc. | Protection device for handling energy transients |
US10164043B2 (en) * | 2012-01-11 | 2018-12-25 | Infineon Technologies Ag | Semiconductor diode and method for forming a semiconductor diode |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4255782A (en) * | 1977-11-15 | 1981-03-10 | Jgf, Incorporated | Electrical energy conversion systems |
US4260908A (en) * | 1978-08-30 | 1981-04-07 | Texas Instruments Incorporated | Microelectronic remote switching circuit |
US4303841A (en) * | 1979-05-21 | 1981-12-01 | Exxon Research & Engineering Co. | VMOS/Bipolar power switch |
US4329705A (en) * | 1979-05-21 | 1982-05-11 | Exxon Research & Engineering Co. | VMOS/Bipolar power switching device |
JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
IT1225609B (it) * | 1988-07-20 | 1990-11-22 | Sgs Thomson Microelectronics | Circuito di ricircolo della corrente di scarica di un carico induttivoselezionabile per un ricircolo lento o veloce |
US5119162A (en) * | 1989-02-10 | 1992-06-02 | Texas Instruments Incorporated | Integrated power DMOS circuit with protection diode |
FR2649828B1 (fr) * | 1989-07-17 | 1991-10-31 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener |
FR2693853B1 (fr) * | 1992-07-16 | 1994-10-21 | Sgs Thomson Microelectronics | Circuit de protection d'un composant de puissance contre des surtensions directes. |
EP0608667B1 (en) * | 1993-01-29 | 1996-08-21 | STMicroelectronics S.r.l. | Driving circuit for a field effect transistor in final semibridge stage |
EP0622849B1 (en) * | 1993-04-28 | 1999-09-22 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | A monolithic integrated structure of an electronic device having a predetermined unidirectional conduction threshold |
-
1994
- 1994-09-30 FR FR9411975A patent/FR2725307B1/fr not_active Expired - Fee Related
-
1995
- 1995-09-14 US US08/528,201 patent/US5612562A/en not_active Expired - Fee Related
- 1995-09-21 JP JP7266158A patent/JP2848288B2/ja not_active Expired - Fee Related
- 1995-09-25 DE DE69532315T patent/DE69532315T2/de not_active Expired - Fee Related
- 1995-09-25 EP EP95410113A patent/EP0704903B1/fr not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0704903A1 (fr) | 1996-04-03 |
US5612562A (en) | 1997-03-18 |
FR2725307A1 (fr) | 1996-04-05 |
DE69532315D1 (de) | 2004-01-29 |
DE69532315T2 (de) | 2004-09-09 |
JP2848288B2 (ja) | 1999-01-20 |
FR2725307B1 (fr) | 1996-12-20 |
EP0704903B1 (fr) | 2003-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
US7906828B2 (en) | High-voltage integrated circuit device including high-voltage resistant diode | |
US6853040B2 (en) | MOS transistor and fabrication method thereof | |
US6528826B2 (en) | Depletion type MOS semiconductor device and MOS power IC | |
JP2008193101A (ja) | 半導体装置 | |
KR940002773B1 (ko) | 반도체장치 | |
JP3325424B2 (ja) | 絶縁ゲート型半導体装置 | |
JPS62115765A (ja) | 半導体装置 | |
JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
JP3707942B2 (ja) | 半導体装置とそれを用いた半導体回路 | |
JP2848288B2 (ja) | 誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子 | |
JP2001507524A (ja) | ハーフブリッジ回路を具える半導体デバイス | |
JP3243792B2 (ja) | 横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子 | |
US4866313A (en) | Cascode BiMOS driving circuit using IGBT | |
JPH055383B2 (ja) | ||
JPH1065146A (ja) | 半導体集積回路装置 | |
JP4023276B2 (ja) | 駆動回路 | |
JPH0817234B2 (ja) | 半導体集積回路 | |
JPH01251755A (ja) | サイリスタ | |
JP3388705B2 (ja) | 半導体装置及び点弧用ソリッドステートリレー | |
JP2793936B2 (ja) | 絶縁ゲート型サイリスタ | |
JPH02210862A (ja) | 半導体装置 | |
JP2646765B2 (ja) | Misゲート制御型サイリスタ半導体装置 | |
JPH11214531A (ja) | 高耐圧半導体装置及びその製造方法 | |
JPH0441501B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981006 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |