FR2677162A1 - Dispositif de memoire a semiconducteurs. - Google Patents
Dispositif de memoire a semiconducteurs. Download PDFInfo
- Publication number
- FR2677162A1 FR2677162A1 FR9113207A FR9113207A FR2677162A1 FR 2677162 A1 FR2677162 A1 FR 2677162A1 FR 9113207 A FR9113207 A FR 9113207A FR 9113207 A FR9113207 A FR 9113207A FR 2677162 A1 FR2677162 A1 FR 2677162A1
- Authority
- FR
- France
- Prior art keywords
- transistors
- transmission lines
- bit transmission
- transmission line
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Ce dispositif comprend des lignes de transmission de mots (WL1 ...WLn ), des lignes de transmission de bits (BL1 ...BLn ), un réseau de cellules de mémoire (111, 112, 121, 122), dont les sorties complémentaires de chacune sont accouplées à une ligne de transmission de mots et à des li- (CF DESSIN DANS BOPI) des moyens (T1 1 , T1 2 , T1 3 , T1 4 ) accouplés aux lignes de transmission de bits pour précharger les cellules de mémoire, et un circuit (11, 12) de compensation du courant de fuite incluant les lignes de transmission de bits complémentaires accouplées à une alimentation par des transistors (Q1 1 , Q1 2 ), dont les bornes de grille et de drain sont couplées selon un couplage croisé. Application notamment aux dispositifs de mémoire statique à accès direct.
Description
La présente invention concerne un dispositif de mémoire à semiconducteurs et plus particulièrement un dispositif de mémoire statique à accès direct et à haute densité, comportant un circuit de compensation du courant de fuite accouplé aux cellules de mémoire par des lignes de transmission de bits de manière à empêcher une opération de lecture ou d'enregistrement erronée.
Le sigle "SRAM" est une abréviation désignant un dispositif de mémoire statique à accès direct, qui possède un circuit électrique représenté de façon typique sur l'une ou l'autre des figures 3 ou 4 des dessins annexés. En référence à la figure 3, on peut voir que le dispositif de mémoire SRAM est repéré d'une manière générale par le chiffre de référence 1 et comporte, comme cela est bien connu dans la technique, un réseau de cellules de mémoire 311, 312, ...; 321...322 permettant de conserver électriquement des données dans un système binaire en utilisant un code formé par les chiffres "O" et "1". Une ligne de transmission de mots WL1 est raccordée aux grilles de transistors métaloxyde-semiconducteur (MOS) 2 et 3.Les transistors 2 et 3 sont représentés de façon typique pour une cellule de mémoire 311, et des agencements similaires de transistors MOS sont utilisés pour raccorder toutes les cellules de mémoire aux lignes de transmission de mots.
Des lignes de transmission de bits complémentaires BL1 et BLT sont raccordées respectivement aux lignes de transmission de signaux des transistors 2 et 3. Des transistors de précharge T31 et T32 sont commandés simultanément par un signal impulsionnel < pBL1 pour accoupler les lignes de transmission de bits à une alimentation en énergie pour précharger également les côtés complémentaires de la cellule de mémoire 311 à un potentiel prédéterminé avant une opération de LECTURE ou d'ENREGISTREMENT. Un transistor
MOS T35 est branché entre les lignes de transmission de bits de manière à recevoir un signal impulsionnel prédéter miné ##i d'un circuit d'égalisation qui est repéré par OEQ sur la figure 3 et sert à égaliser les données transmises par les lignes de transmission de bits.
MOS T35 est branché entre les lignes de transmission de bits de manière à recevoir un signal impulsionnel prédéter miné ##i d'un circuit d'égalisation qui est repéré par OEQ sur la figure 3 et sert à égaliser les données transmises par les lignes de transmission de bits.
Étant donné que les transistors de précharge T31 et T32 répondent à un signal impulsionnel ~BLi, le dispositif de mémoire SRAM est asynchrone, c'est-à-dire qutil ne requiert aucune impulsion d'horloge externe. Le dispositif mémoire SRAM asynchrone est une mémoire possédant un détecteur de transitions d'adresses (ATD) servant à produire des impulsions d'horloge dans le dispositif de mémoire en réponse à des variations détectées des signaux d'adresses pour l'exécution d'une opération. Le signal fBLi est délivré par un circuit ATD.
En dehors des circuits périphériques tels que
ATD, l'architecture générale du dispositif de mémoire SRAM comporte des moyens de compensation du courant de fuite pour les cellules de mémoire accouplées à des lignes de transmission de bits en parallèle avec les transistors de précharge T31 et T32. Le circuit représenté sur la figure 3 utilise les circuits de verrouillage MOS 31, 32, 33, 34 de type p pour compenser un courant de fuite dans les cellules de mémoire accouplées à chacune des lignes de transmission de bits respectives.Comme cela apparaîtra à l'évidence aux spécialistes de la technique, la forme de réalisation du dispositif de mémoire SRAM représenté schématiquement sur la figure 3 est sensiblement identique à la forme de réalisation de la figure 4 hormis que, sur cette figure, des transistors MOS de type n sont incorporés dans des circuits de verrouillage 41, 42, 43 et 44 pour réaliser une compensation du courant de fuite dans les lignes de transmission de bits. Il est nécessaire d'utiliser les moyens de compensation du courant de fuite, mentionnés précédemment, étant donné que de nombreux éléments doivent être logés dans un espace limité d'une seule microplaquette, ce qui accroît la densité de la mémoire du dispositif à semiconducteurs.Il est nécessaire de mettre en oeuvre un procédé de fabrication précis, mais ceci fait apparaître des courtscircuits indésirables entre chacune des couches comprenant des éléments ayant des caractéristiques diélectriques qui doivent rester inchangées. Un exemple de court-circuit électrique indésirable provoqué par un procédé de fabrication précis est celui où des jonctions et des couches en silicium polycristallin comprenant des grilles (désignées ci-après par "poly") sont proches les unes des autres, ce qui fait apparaître un court-circuit microscopique entre elles. Par conséquent, un trajet de fuite de courant est formé entre une région de source et une couche poly ou entre une région de drain et une couche poly. Le courant de fuite entraîne une réduction du niveau du signal à un degré tel que ceci entraîne un fonctionnement erroné.
ATD, l'architecture générale du dispositif de mémoire SRAM comporte des moyens de compensation du courant de fuite pour les cellules de mémoire accouplées à des lignes de transmission de bits en parallèle avec les transistors de précharge T31 et T32. Le circuit représenté sur la figure 3 utilise les circuits de verrouillage MOS 31, 32, 33, 34 de type p pour compenser un courant de fuite dans les cellules de mémoire accouplées à chacune des lignes de transmission de bits respectives.Comme cela apparaîtra à l'évidence aux spécialistes de la technique, la forme de réalisation du dispositif de mémoire SRAM représenté schématiquement sur la figure 3 est sensiblement identique à la forme de réalisation de la figure 4 hormis que, sur cette figure, des transistors MOS de type n sont incorporés dans des circuits de verrouillage 41, 42, 43 et 44 pour réaliser une compensation du courant de fuite dans les lignes de transmission de bits. Il est nécessaire d'utiliser les moyens de compensation du courant de fuite, mentionnés précédemment, étant donné que de nombreux éléments doivent être logés dans un espace limité d'une seule microplaquette, ce qui accroît la densité de la mémoire du dispositif à semiconducteurs.Il est nécessaire de mettre en oeuvre un procédé de fabrication précis, mais ceci fait apparaître des courtscircuits indésirables entre chacune des couches comprenant des éléments ayant des caractéristiques diélectriques qui doivent rester inchangées. Un exemple de court-circuit électrique indésirable provoqué par un procédé de fabrication précis est celui où des jonctions et des couches en silicium polycristallin comprenant des grilles (désignées ci-après par "poly") sont proches les unes des autres, ce qui fait apparaître un court-circuit microscopique entre elles. Par conséquent, un trajet de fuite de courant est formé entre une région de source et une couche poly ou entre une région de drain et une couche poly. Le courant de fuite entraîne une réduction du niveau du signal à un degré tel que ceci entraîne un fonctionnement erroné.
Compte tenu de ce qui précède, lors de la fabrication d'un dispositif de mémoire à haute densité de 1 M.bits, il est essentiel d'insérer, dans le dispositif, des moyens de compensation du courant de fuite.
Le fonctionnement du circuit représenté sur la figure 3 est tel que des cellules de mémoire 311 et 312 sont sélectionnées lorsque la ligne de transmission de mots
WL1 est sélectionnée. Du fait que les charges chargées par les circuits de verrouillage 31-34 comportant des transistors MOS de type P sont compensées par des charges de fuite d'un transistor, situé dans une cellule de mémoire qui mémo- rise une donnée formée du chiffre "0", un petit trajet de courant continu est formé, ce qui, à son tour, fait apparaître un flux de courant en direction de la cellule de mémoire.Dans un dispositif de mémoire fin possédant une architecture à haute densité, étant donné que le nombre de cellules de mémoire raccordées à une ligne de transmission de mots WL1 est élevé, le courant à cycle long dans le circuit MOS complémentaire (CMOS), qui est dissipé dans les cellules de mémoire, augmente proportionnellement au nombre des cellules de mémoire. Le même inconvénient que celui décrit précédemment se présente dans le circuit représenté sur la figure 4, dans lequel des transistors de type n forment les circuits 41-44 de compensation du courant de fuite ainsi que des transistors de précharge T41-T44. Les cellules de mémoire 411 et 412 contiennent des transistors de type p.
WL1 est sélectionnée. Du fait que les charges chargées par les circuits de verrouillage 31-34 comportant des transistors MOS de type P sont compensées par des charges de fuite d'un transistor, situé dans une cellule de mémoire qui mémo- rise une donnée formée du chiffre "0", un petit trajet de courant continu est formé, ce qui, à son tour, fait apparaître un flux de courant en direction de la cellule de mémoire.Dans un dispositif de mémoire fin possédant une architecture à haute densité, étant donné que le nombre de cellules de mémoire raccordées à une ligne de transmission de mots WL1 est élevé, le courant à cycle long dans le circuit MOS complémentaire (CMOS), qui est dissipé dans les cellules de mémoire, augmente proportionnellement au nombre des cellules de mémoire. Le même inconvénient que celui décrit précédemment se présente dans le circuit représenté sur la figure 4, dans lequel des transistors de type n forment les circuits 41-44 de compensation du courant de fuite ainsi que des transistors de précharge T41-T44. Les cellules de mémoire 411 et 412 contiennent des transistors de type p.
La technologie de l'art antérieur décrite précédemment et représentée en référence aux figures 3 et 4 est particulièrement utile pour un dispositif de mémoire CMOS
SRAM possédant un temps d'accès de 25 ns et une capacité de 1 Mbit. Un tel dispositif de mémoire CMOS SRAM est également décrit aux pages 733-740 de IEEE Journal of Solid
States Circuits, Vol SC-22, N@5, présenté par Masataka
Matsui et consorts en Octobre 1987.
SRAM possédant un temps d'accès de 25 ns et une capacité de 1 Mbit. Un tel dispositif de mémoire CMOS SRAM est également décrit aux pages 733-740 de IEEE Journal of Solid
States Circuits, Vol SC-22, N@5, présenté par Masataka
Matsui et consorts en Octobre 1987.
Le but principal de la présente invention est de fournir un dispositif de mémoire à semiconducteurs comportant des circuits perfectionnés permettant une compensation du courant de fuite délivré par des lignes de transmission de bits dans une mémoire à semiconducteurs fonctionnant à grande vitesse et dans une mémoire à semiconducteurs à haute densité.
Un autre but de la présente invention est de fournir une mémoire à semiconducteurs, dans laquelle la consommation de courant sur un cycle long du circuit CMOS est réduite et dans lequel les espaces occupés de microplaquettes sont réduits grâce au raccordement d'une pluralité de cellules de mémoire à une ligne de transmission de mots et à une réduction du nombre des blocs de mémoire.
Plus particulièrement, conformément à la présente invention, il est prévu des moyens formant des lignes de transmission de mots, des moyens formant des lignes de transmission de bits, un réseau de cellules de mémoire, dans lequel des sorties complémentaires de chaque cellule de mémoire sont accouplées à une ligne de transmission de mots et à des lignes de transmission de bits complémentaires, des moyens accouplés auxdits lignes de transmission de bits pour précharger lesdites cellules de mémoire à un potentiel prédéterminé pour une opération de lecture ou d'enregistrement, et un circuit de compensation d'un courant de fuite, comprenant lesdites lignes de transmission de bits complémentaires accouplées par des transistors à une alimentation en énergie, les bornes de grille et de drain des transistors étant couplées selon un couplage croisé afin de compenser le courant de fuite dans les cellules de mémoire.
Conformément à la présente invention, le dispositif de mémoire à semiconducteurs peut comporter en outre un autre transistor de commutation branché entre les bornes des transistors, couplés selon un couplage croisé, au moyen d'une ligne commune et envoyant de ce fait une énergie aux transistors couplés selon un couplage croisé.
D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ciaprès prise en référence aux dessins annexés, sur lesquels
- la figure 1 représente le schéma d'un circuit d'un dispositif de mémoire à semiconducteurs conforme à une forme de réalisation de la présente invention;
- la figure 2 représente un schéma d'un circuit conformément à une seconde forme de réalisation d'un dispositif de mémoire selon la présente invention; et
- les figures 3 et 4, dont il a déjà été fait mention, sont des schémas de circuits de dispositifs de mémoire à semiconducteurs classiques.
- la figure 1 représente le schéma d'un circuit d'un dispositif de mémoire à semiconducteurs conforme à une forme de réalisation de la présente invention;
- la figure 2 représente un schéma d'un circuit conformément à une seconde forme de réalisation d'un dispositif de mémoire selon la présente invention; et
- les figures 3 et 4, dont il a déjà été fait mention, sont des schémas de circuits de dispositifs de mémoire à semiconducteurs classiques.
Sur les figures 1 et 2, on a représenté des schémas de circuits de deux formes de réalisation de dispositifs de mémoire à semiconducteurs, dont chacun comprend des moyens de compensation du courant de fuite connectés à des lignes de transmission de bits pour des cellules de mémoire. Lorsque l'architecture des dispositifs de mémoire à semiconducteurs connus représenté sur les figures 3 et 4 et décrits ici auparavant est identique à l'architecture présente dans les formes de réalisation des figures 1 et 2, on utilise des chiffres de référence identiques pour identifier des éléments identiques.
Sur la figure 1, on a représenté schématiquement un dispositif de mémoire SRAM à haute densité comportant des cellules de mémoire, dont quatre d'entre elles sont identifiées par les chiffres de référence 111, 112, 121 et 122. Des lignes de transmission de mots WL1...WLn et des lignes de transmission de bits BL1, BL1 ... BL, BLn sont également marquées. Les transistors 2 et 3 accouplent la ligne de transmission de mots WL1 et les lignes de transmission de bits BL1 et BL1 à la mémoire à semiconducteurs 111. De façon similaire, la ligne de transmission de mots WL1 et les lignes de transmission de bits BL, et BL
n n sont accouplées par des transistors 4 et 5 à la cellule de mémoire 112.Les lignes de transmission de bits BL1, BL sont des lignes de transmission de bits complémentaires desservant des cellules de mémoire. Les transistors de précharge T11, T12 T13 et T14 font partie de moyens de précharge accouplés aux lignes de transmission de bits pour les cellules de mémoire. Les transistors sont commandés par un signal ~BLi appliqué aux grilles des transistors pour appliquer une énergie VCC aux lignes de transmission de bits.
n n sont accouplées par des transistors 4 et 5 à la cellule de mémoire 112.Les lignes de transmission de bits BL1, BL sont des lignes de transmission de bits complémentaires desservant des cellules de mémoire. Les transistors de précharge T11, T12 T13 et T14 font partie de moyens de précharge accouplés aux lignes de transmission de bits pour les cellules de mémoire. Les transistors sont commandés par un signal ~BLi appliqué aux grilles des transistors pour appliquer une énergie VCC aux lignes de transmission de bits.
Des circuits 11 et 12 de compensation du courant de fuite compensent le courant de fuite dans les cellules de mémoire conformément à la présente invention, et ce grâce au fait qu'un premier transistor de commutation Q12 reçoit un signal de commande comprenant le signal de sortie d'un transistor de précharge T11 situé dans la partie de la première ligne de transmission de bits BL1. Le contact de source du transistor Q12 est raccordé à l'alimentation en énergie VCC et le contact de drain du transistor est raccordé à la ligne de transmission de bits BL1.Un second transistor de commutation Q11 est prévu dans un circuit 11 de compensation du courant de fuite, dans lequel un signal de commande comprenant un signal de sortie délivré par les moyens de précharge T12 et appliqué à la ligne de transmission de bits BL1 est reçu en tant que signal de commande appliqué à la grille du transistor Q11 Le contact de source du transistor Q11 est raccordé à l'alimentation en énergie Vcc et le contact de drain du transistor Q11 est raccordé à la ligne de transmission de bits BL1 de manière à compenser le courant de fuite. Par conséquent, on peut voir que les transistors Q11 et Q12 sont couplés selon un couplage croisé dans le circuit 11 de compensation du courant de fuite.Le type de transistors utilisés dans les circuits de compensation de fuite 11 et 12 est identique à celui des transistors utilisés en tant que moyens de précharge et diffère de celui des transistors 2 et 3. Dans la forme de réalisation de la figure 1, les transistors constituant les circuits de compensation du courant de fuite sont des transistors NMOS et les transistors 2 et 3 sont des transistors PMOS.
Lors du fonctionnement des circuits de compensation du courant de fuite conformes à la présente invention, on suppose que la première ligne de transmission de bits BL1 et la seconde ligne de transmission de bits BL1 maintiennent ~ respectivement des données à niveau haut et des données à niveau bas. Un signal d'entrée envoyé au dispositif de mémoire est introduit de façon sélective dans la ligne de transmission de mots WL1. Lorsqu'on sélectionne la ligne de transmission de mots WL1, les transistors de commutation 2, 3, 4, 5, ... sont placés à l'état conducteur de manière à raccorder la ligne de transmission de mots aux cellules de mémoire. Les cellules de mémoire sont, de cette manière, aptes à répondre à un signal présent dans la ligne de transmission de bits.Les niveaux de tension appliqués aux transistors Q11 et Q12 du circuit 11 de compensation de fuite sont tels que le transistor Q11 est placé à l'état conducteur et que le transistor Q12 est bloqué. Le transistor Q111 qui est conducteur, agit de manière à compenser le courant de fuite. Le transistor T12, qui est bloqué, n'envoie aucun signal à la cellule de mémoire. De cette manière, le trajet de courant associé au courant à cycle long du circuit CMOS n'est pas formé, ce qui différencie le circuit selon la présente invention par rapport à l'art antérieur.
Le circuit de compensation du courant de fuite tel que décrit précédemment empêche la pénétration d'un courant continu indésirable dans la cellule de mémoire, pendant qu'elle retient les données des lignes de transmission de bits. En outre, la compensation du courant de fuite en rapport avec des lignes de transmission de bits complémentaires maintient une alimentation de courant pour les données à niveau haut de la première ligne de transmission de bits et supprime ou interrompt l'alimentation en courant pour les données à niveau bas de la seconde ligne de transmission de bits. On peut également voir que le niveau de tension préchargé des lignes de transmission de bits est identique au niveau de tension de l'alimentation en énergie
VCC lors du fonctionnement des transistors PMOS de précharge T11-T14. Les transistors de précharge sont sensibles à un signal BLi envoyé par un circuit ATD, connu en soi, et appliqué aux grilles des différents transistors pour l'opération de précharge.
VCC lors du fonctionnement des transistors PMOS de précharge T11-T14. Les transistors de précharge sont sensibles à un signal BLi envoyé par un circuit ATD, connu en soi, et appliqué aux grilles des différents transistors pour l'opération de précharge.
Comme on peut le voir sur la figure 1, la cellule de mémoire 111 et la cellule de mémoire 112 sont raccordées successivement aux lignes de transmission de bits. En ce qui concerne la cellule de mémoire 112, les données de la ligne de transmission de bits BLn sont à niveau bas lorsque les données de la ligne de transmission de bits BLn sont au niveau haut, et c'est pourquoi lorsque WL1 est sélectionné comme cela a été décrit précédemment, le transistor Q13 est bloqué et le transistor Q14 est conducteur.Dans ces conditions le transistor Q14 qui est conducteur, maintient les données à niveau haut de la ligne de transmission de bits
BLn et le transistor Q13 interrompt l'envoi de courant pour les données à niveau bas de la ligne de transmission de bits BL . On peut voir, à partir de la description du fonctionnement des cellules de mémoire 111 et 112, que les circuits de compensation du courant de fuite agissent sur l'ensemble du réseau de cellules de mémoire pour un dispositif à semiconducteurs.Comme dans les cellules de mémoire connues, la cellule de mémoire de la figure 1 comprend un agencement de transistors d'égalisation T15 et
T16, qui sont branchés respectivement entre les lignes de transmission de bits BL1, BL1 et BLn, BLn. Les grilles de ces transistors T15 et T16 sont accouplées de manière à recevoir des signaux 4 > EQi du circuit d'égalisation pour l'égalisation des lignes de transmission de bits, comme cela est connu dans la technique. Cependant, il est inutile, dans le cas de la mise en oeuvre du principe de la présente invention, d'inclure les moyens d'égalisation de données ou le système de détection de transitions d'adresses, représentés sur la figure 1 et décrits précédemment. C'est pourquoi, la présente invention peut être appliquée à n'importe quel type de dispositif de mémoire.
BLn et le transistor Q13 interrompt l'envoi de courant pour les données à niveau bas de la ligne de transmission de bits BL . On peut voir, à partir de la description du fonctionnement des cellules de mémoire 111 et 112, que les circuits de compensation du courant de fuite agissent sur l'ensemble du réseau de cellules de mémoire pour un dispositif à semiconducteurs.Comme dans les cellules de mémoire connues, la cellule de mémoire de la figure 1 comprend un agencement de transistors d'égalisation T15 et
T16, qui sont branchés respectivement entre les lignes de transmission de bits BL1, BL1 et BLn, BLn. Les grilles de ces transistors T15 et T16 sont accouplées de manière à recevoir des signaux 4 > EQi du circuit d'égalisation pour l'égalisation des lignes de transmission de bits, comme cela est connu dans la technique. Cependant, il est inutile, dans le cas de la mise en oeuvre du principe de la présente invention, d'inclure les moyens d'égalisation de données ou le système de détection de transitions d'adresses, représentés sur la figure 1 et décrits précédemment. C'est pourquoi, la présente invention peut être appliquée à n'importe quel type de dispositif de mémoire.
Sur la figure 2, on a représenté une seconde forme de réalisation de la présente invention, dans laquelle des éléments de la figure 2, qui sont identiques à des éléments de la figure 1, sont désignés par les mêmes chiffres de référence. La compensation du courant de fuite dans la forme de réalisation de la figure 2 diffère de celle de la forme de réalisation de la figure 1 par le fait que les circuits 21 et 22 de compensation du courant de fuite comprennent des transistors NMOS. Le niveau de tension des moyens de précharge, qui comprennent des transistors T21 T22 T23 et T24, est obtenu par déduction du niveau de tension de seuil VTN incluant l'effet de corps dû aux propriétés électriques de type n du transistor MOS, du niveau d'alimentation en énergie VCC dû à l'agencement de type n des transistors MOS T21-T24.Du point de vue structurel, un transistor MOS comprend quatre bornes, à savoir la grille, une source, un drain et un noyau. Pour que le transistor MOS conserve en fonctionnement l'état conducteur, la tension appliquée à la grille doit être supérieure à la tension appliquée à la source, et ce d'une tension de seuil prédéterminée Vth. Le niveau de la tension de seuil prédéterminée Vth varie cependant en fonction de la différence entre le niveau de tension du noyau et le niveau de tension de la source. Lorsque le niveau de tension de la source est supérieur au niveau de tension du noyau, la tension de seuil Vth est accrue.C'est pourquoi, on peut voir que le niveau de tension préchargé n'est pas le niveau de tension VCC, mais un niveau de tension correspondant à l'expression Vcc-Vth. Ce niveau préchargé est applicable au fonctionnement du circuit de la seconde forme de réalisation et, pour cette raison, le transistor Q25 est de type
NMOS. Le fonctionnement de la seconde forme de réalisation du circuit de la figure 2 est identique au fonctionnement de la première forme de réalisation de la figure 1. Le transistor NMOS Q25 est disposé entre l'alimentation en énergie VCC et les transistor PMOS Q21 et Q22 de manière que la tension à niveau haut appliquée à la ligne de transmission de bits BL1 ou BL1 corresponde à la quantité VCC
VTN.
NMOS. Le fonctionnement de la seconde forme de réalisation du circuit de la figure 2 est identique au fonctionnement de la première forme de réalisation de la figure 1. Le transistor NMOS Q25 est disposé entre l'alimentation en énergie VCC et les transistor PMOS Q21 et Q22 de manière que la tension à niveau haut appliquée à la ligne de transmission de bits BL1 ou BL1 corresponde à la quantité VCC
VTN.
Dans l'architecture de la seconde forme de réalisation, lorsqu'un courant de fuite est introduit par la ligne de transmission de bits BL1 ou BLI raccordée aux jonc tions de noeuds des cellules de mémoire, qui mémorisent des données à niveau haut, une opération erronée de lecture et un flux d'entrée du courant dans les cellules de mémoire sont empêchés par les transistors Q21 et Q22 qui sont placés respectivement à l'état conducteur et à l'état bloqué, comme dans la première forme de réalisation. Comme cela apparaît maintenant à l'évidence, les différences essentielles entre la première forme de réalisation et la seconde forme de réalisation résident dans le type des transistors qui sont utilisés dans le circuit.On peut voir également que le transistor NMOS Q25 servant à envoyer une énergie au circuit 21 de compensation du courant de fuite est le même type de transistor MOS que les transistors MOS
T21 à T24 utilisés en tant que moyens de précharge. En outre, le transistor Q25 r un type NMOS de transistor MOS, diffère des transistors PMOS constituant les transistors
MOS Q21-Q24 des circuits de compensation du courant de fuite.
T21 à T24 utilisés en tant que moyens de précharge. En outre, le transistor Q25 r un type NMOS de transistor MOS, diffère des transistors PMOS constituant les transistors
MOS Q21-Q24 des circuits de compensation du courant de fuite.
Dans les première et seconde formes de réalisation de la présente invention, il est souhaitable de sélectionner un transistor à effet de champ à grille isolée IG
FET pour former les éléments à semiconducteurs. Un transistor IGFET possède une couche isolante disposée entre une grille et une électrode ou une couche semiconductrice. Le
Si3N4 et le Au203 ainsi que le SiO2 sont des matériaux appropriés pour former les pellicules isolantes et sont particulièrement utiles pour les éléments de mémoire. Il peut être approprié d'appliquer les circuits de la présente invention à une mémoire à semiconducteurs possédant une haute densité et une grande capacité.Pour une telle mémoire à semiconducteurs, on a la possibilité de former une architecture dans laquelle une pluralité de cellules de mémoire sont raccordées à des lignes de transmission de mots, pluralité de cellules à laquelle est, à son tour, associée la quantité totale de courant consommée dans les cellules de mémoire. Par exemple, lorsque 128 cellules de mémoire sont raccordées à une ligne de transmission de mots, la quantité de courant consommée par les cellules de mémoire est égale à 128 fois la quantité de courant consommée dans chaque cellule de mémoire. La quantité de courant ainsi consommée détermine une unité de blocs de mémoire qui est raccordée pour une ligne de transmission de mots.
FET pour former les éléments à semiconducteurs. Un transistor IGFET possède une couche isolante disposée entre une grille et une électrode ou une couche semiconductrice. Le
Si3N4 et le Au203 ainsi que le SiO2 sont des matériaux appropriés pour former les pellicules isolantes et sont particulièrement utiles pour les éléments de mémoire. Il peut être approprié d'appliquer les circuits de la présente invention à une mémoire à semiconducteurs possédant une haute densité et une grande capacité.Pour une telle mémoire à semiconducteurs, on a la possibilité de former une architecture dans laquelle une pluralité de cellules de mémoire sont raccordées à des lignes de transmission de mots, pluralité de cellules à laquelle est, à son tour, associée la quantité totale de courant consommée dans les cellules de mémoire. Par exemple, lorsque 128 cellules de mémoire sont raccordées à une ligne de transmission de mots, la quantité de courant consommée par les cellules de mémoire est égale à 128 fois la quantité de courant consommée dans chaque cellule de mémoire. La quantité de courant ainsi consommée détermine une unité de blocs de mémoire qui est raccordée pour une ligne de transmission de mots.
Cependant, on comprendra que le circuit conforme à la présente invention peut être appliqué à n'importe quel type de dispositif de mémoire, dans lequel il est nécessaire de compenser un courant de fuite pouvant être envoyé aux cellules de mémoire. L'invention est utile pour des cellules de mémoire qui possèdent une haute densité et une grande capacité. La présente invention permet en outre de compenser un courant de fuite, et empêcher la pénétration d'un courant indésirable dans la cellule de mémoire, ce qui est avantageux pour un dispositif de mémoire possédant un grand nombre de cellules de mémoire dynamique à accès direct.
L'invention présente également une grande variété d'avantages en ce qu'elle prend en considération les caractéristiques des éléments à semiconducteurs.
Bien que la présente invention ait été décrite en référence aux formes de réalisation préférées des différentes figures, on comprendra que l'on peut utiliser d'autres formes de réalisation semblables ou que l'on peut apporter des modifications et des additions à la forme de réalisation décrite pour obtenir la même fonction de la présente invention, sans s'écarter de cette dernière. C'est pourquoi la présente invention n'est pas censée être limitée à une quelconque forme de réalisation.
Claims (13)
1. Dispositif à semiconducteurs, caractérisé en ce qu'il comporte
des moyens formant des lignes de transmission de mots (WL1.. .wLn);
des moyens formant des lignes de transmission de bits (EL1.. .BLn);
un réseau de cellules de mémoire (111,112,121, 122), dans lequel des sorties complémentaires de chaque cellule de mémoire sont accouplées à une ligne de transmission de mots et à des lignes de transmission de bits complémentaires (BL1...BLn);
des moyens (T11,T12,T131T14; T21,T22,T23,T24 > accouplés auxdits lignes de transmission de bits pour précharger lesdites cellules de mémoire à un potentiel prédéterminé pour une opération de lecture ou d'enregistrement; et
un circuit (11,12; 21,22) de compensation d'un courant de fuite, comprenant lesdites lignes de transmission de bits complémentaires accouplées par des transistors (Q111Q12) à une alimentation en énergie, les bornes de grille et de drain des transistors étant couplées selon un couplage croisé afin de compenser le courant de fuite dans les cellules de mémoire.
2. Dispositif à semiconducteurs selon la revendication 1, caractérisé en ce qu'il comporte en outre un transistor raccordé de manière à accoupler une ligne de transmission de mots et une ligne de transmission de bits à une cellule de mémoire, que lesdits moyens de précharge (T11,T12,T13,T14; T21,T22,T23,T24) comprennent des transistors et que lesdits transistors prévus pour les lignes de transmission de bits complémentaires et les transistors formant lesdits moyens de précharge sont du même type, qui est opposé au type de transistors (2,3) comprenant le transistor accouplant une ligne de transmission de mots et une ligne de transmission de bits à une cellule de mémoire.
3. Dispositif à semiconducteurs selon la revendication 1, caractérisé en ce qu'il comporte en outre des moyens d'égalisation (T15,T16) branchés entre des lignes de transmission de bits complémentaires.
4. Dispositif à semiconducteurs selon la revendication 1, caractérisé en ce qu'il comporte en outre un circuit (ATD) de détection de transitions d'adresses servant à appliquer un signal de commande auxdits moyens de précharge, ledit circuit de détection de transitions d'adresses produisant un signal d'horloge en réponse à des changements détectés des signaux d'adresses.
5. Dispositif à semiconducteurs selon la revendication 1, caractérisé en ce que lesdits transistors pour des lignes de transmission de bits complémentaires comprennent des transistors à effet de champ à grille isolée.
6. Dispositif à semiconducteurs selon la revendication 1, caractérisé en ce que lesdites cellules de mémoire comprennent une pluralité de blocs de mémoire raccordés à une seule ligne de transmission de mots.
7. Dispositif à semiconducteurs, caractérisé en ce qu'il comporte
des moyens formant des lignes de transmission de mots (WL1.. .WLn);
des moyens formant des lignes de transmission de bits (EL1.. .BLn);
un réseau de cellules de mémoire (111,112,121, 122; 211,212,221,222), dans lequel des sorties complémentaires de chaque cellule de mémoire sont accouplées à une ligne de transmission de mots et à des lignes de transmission de bits complémentaires (WL1...E7n);
des moyens (T11,T12,T13,T14; T21,T22,T23,T24) ac couplés auxdites lignes de transmission de bits pour précharger lesdites cellules de mémoire à un potentiel prédéterminé pour une opération de lecture ou d'enregistrement;
un circuit (11,12;21,22) de compensation du courant de fuite comprenant lesdites lignes de transmission de bits complémentaires accouplées par des transistors (Q11xQ12) à une source d'énergie, les bornes de grille et de drain desdits transistors étant couplées selon un couplage croisé de manière à compenser le courant de fuite dans les cellules de mémoire; et
un transistor de commutation (Q25,Q26) raccordé aux bornes de source desdits transistors prévus pour des lignes de transmission de bits complémentaires, pour leur alimentation en énergie.
8. Dispositif à semiconducteurs selon la revendication 7, caractérisé en outre en ce qu'il comporte en outre un transistor raccordé de manière à accoupler une ligne de transmission de mots et une ligne de transmission de bits à une cellule de mémoire, que lesdits moyens de précharge (T11,T12,T13,T14; T21,T22,T231T24) comprennent des transistors et que lesdits transistors prévus pour les lignes de transmission de bits complémentaires et les transistors formant lesdits moyens de précharge sont du même type, qui est opposé au type de transistors (2,3) comprenant le transistor accouplant une ligne de transmission de mots et de transmission de bits à une cellule de mémoire.
9. Dispositif à semiconducteurs selon la revendication 7, caractérisé en ce qu'il comporte en outre des moyens d'égalisation (T15,T16) branchés entre des lignes de transmission de bits complémentaires.
10. Dispositif à semiconducteurs selon la revendication 7, caractérisé en ce qu'il comporte en outre un circuit (ATD) de détection de transitions d'adresses servant à appliquer un signal de commande auxdits moyens de précharge, ledit circuit de détection de transitions d'adresses produisant un signal d'horloge en réponse à des changements détectés des signaux d'adresses.
11. Dispositif à semiconducteurs selon la reven dication 7, caractérisé en ce que lesdits transistors pour des lignes de transmission de bits complémentaires (BL1.. .BLn) comprennent des transistors à effet de champ à grille isolée.
12. Dispositif à semiconducteurs selon la revendication 7, caractérisé en ce que lesdits moyens préchargés comprennent un niveau de tension égal au niveau d'énergie de VCC diminué du niveau VTN de la tension de seuil.
13. Dispositif à semiconducteurs selon la revendication 7, caractérisé en ce que lesdites cellules de mémoire comprennent une pluralité de blocs de mémoire raccordés à une seule ligne de transmission de mots.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910008735A KR920022301A (ko) | 1991-05-28 | 1991-05-28 | 반도체 기억장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2677162A1 true FR2677162A1 (fr) | 1992-12-04 |
Family
ID=19315060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9113207A Pending FR2677162A1 (fr) | 1991-05-28 | 1991-10-25 | Dispositif de memoire a semiconducteurs. |
Country Status (7)
| Country | Link |
|---|---|
| KR (1) | KR920022301A (fr) |
| CN (1) | CN1067325A (fr) |
| DE (1) | DE4135686A1 (fr) |
| FR (1) | FR2677162A1 (fr) |
| GB (1) | GB2256297A (fr) |
| IT (1) | IT1251623B (fr) |
| NL (1) | NL9101772A (fr) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828610A (en) * | 1997-03-31 | 1998-10-27 | Seiko Epson Corporation | Low power memory including selective precharge circuit |
| JP3544933B2 (ja) * | 2000-10-05 | 2004-07-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
| US6608786B2 (en) * | 2001-03-30 | 2003-08-19 | Intel Corporation | Apparatus and method for a memory storage cell leakage cancellation scheme |
| KR100732390B1 (ko) * | 2001-12-29 | 2007-06-27 | 매그나칩 반도체 유한회사 | 전류 미러형 누설 전류 보상 회로 |
| JP4251815B2 (ja) * | 2002-04-04 | 2009-04-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3904499B2 (ja) * | 2002-09-25 | 2007-04-11 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2004152092A (ja) * | 2002-10-31 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 電圧源回路 |
| DE10255102B3 (de) * | 2002-11-26 | 2004-04-29 | Infineon Technologies Ag | SRAM-Speicherzelle mit Mitteln zur Erzielung eines vom Speicherzustand unabhängigen Leckstroms |
| US6967875B2 (en) * | 2003-04-21 | 2005-11-22 | United Microelectronics Corp. | Static random access memory system with compensating-circuit for bitline leakage |
| CN106558329A (zh) * | 2015-09-30 | 2017-04-05 | 展讯通信（上海）有限公司 | 一种单端存储器的差分读取电路及方法 |
| CN106875963B (zh) * | 2017-02-21 | 2019-05-14 | 中国科学院上海微***与信息技术研究所 | 一种三维存储器读出电路及读出方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494221A (en) * | 1982-03-03 | 1985-01-15 | Inmos Corporation | Bit line precharging and equilibrating circuit |
| US4813022A (en) * | 1986-12-26 | 1989-03-14 | Kabushiki Kaisha Toshiba | Static memory with pull-up circuit for pulling-up a potential on a bit line |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0073726B1 (fr) * | 1981-09-01 | 1987-11-25 | Fujitsu Limited | Circuit de mémoire semi-conductrice |
| US4467451A (en) * | 1981-12-07 | 1984-08-21 | Hughes Aircraft Company | Nonvolatile random access memory cell |
| JPS61239493A (ja) * | 1985-04-05 | 1986-10-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63131396A (ja) * | 1986-11-20 | 1988-06-03 | Ricoh Co Ltd | 半導体メモリ装置のセンス回路 |
| JPH0760600B2 (ja) * | 1987-08-19 | 1995-06-28 | 三菱電機株式会社 | 同期型記憶装置 |
| JP2542022B2 (ja) * | 1987-12-18 | 1996-10-09 | 沖電気工業株式会社 | 電界効果トランジスタ負荷回路 |
| US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
-
1991
- 1991-05-28 KR KR1019910008735A patent/KR920022301A/ko not_active Application Discontinuation
- 1991-10-14 GB GB9121767A patent/GB2256297A/en not_active Withdrawn
- 1991-10-23 IT ITMI912808A patent/IT1251623B/it active IP Right Grant
- 1991-10-23 NL NL9101772A patent/NL9101772A/nl not_active Application Discontinuation
- 1991-10-25 DE DE4135686A patent/DE4135686A1/de not_active Withdrawn
- 1991-10-25 FR FR9113207A patent/FR2677162A1/fr active Pending
-
1992
- 1992-01-10 CN CN92100194A patent/CN1067325A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494221A (en) * | 1982-03-03 | 1985-01-15 | Inmos Corporation | Bit line precharging and equilibrating circuit |
| US4813022A (en) * | 1986-12-26 | 1989-03-14 | Kabushiki Kaisha Toshiba | Static memory with pull-up circuit for pulling-up a potential on a bit line |
Also Published As
| Publication number | Publication date |
|---|---|
| NL9101772A (nl) | 1992-12-16 |
| ITMI912808A0 (it) | 1991-10-23 |
| CN1067325A (zh) | 1992-12-23 |
| IT1251623B (it) | 1995-05-17 |
| DE4135686A1 (de) | 1992-12-03 |
| ITMI912808A1 (it) | 1993-04-23 |
| GB9121767D0 (en) | 1991-11-27 |
| KR920022301A (ko) | 1992-12-19 |
| GB2256297A (en) | 1992-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2519177A1 (fr) | Dispositif a circuits integres de memoire ram dynamique | |
| EP1014447A1 (fr) | Cellule mémoire à programmation unique en technologie CMOS | |
| FR2666436A1 (fr) | Memoire a semi-conducteurs a acces rapide. | |
| FR2677162A1 (fr) | Dispositif de memoire a semiconducteurs. | |
| EP0585150A1 (fr) | Circuit de lecture pour mémoire, avec précharge et équilibrage avant lecture | |
| FR2693587A1 (fr) | Dispositif de mémoire à semi-conducteur avec une structure à puits triple. | |
| EP2284839A1 (fr) | Dispositif de mémoire statique à cinq transistors et procédé de fonctionnement. | |
| EP1727147A1 (fr) | Amplificateur de lecture pour mémoire dynamique | |
| FR2680025A1 (fr) | Circuit de transmission de donnees comportant une ligne d'entree/sortie commune. | |
| FR2650694A1 (fr) | Memoire vive pour machine de traitement de donnees | |
| FR2775382A1 (fr) | Procede de controle du rafraichissement d'un plan memoire d'un dispositif de memoire vive dynamique, et dispositif de memoire vive correspondant | |
| EP0601922B1 (fr) | Mémoire EEPROM organisée en mots de plusieurs bits | |
| FR2679672A1 (fr) | Circuit de transmission de donnees avec des lignes d'entree/sortie segmentees. | |
| EP3382709B1 (fr) | Cellule mémoire sram | |
| EP1465200B1 (fr) | Cellule mémoire statique à accès aléatoire (SRAM), et unité mémoire à ultra basse consommation réalisée à partir de telles cellules | |
| EP2977988B1 (fr) | Mémoire non volatile à résistance programmable | |
| FR2956516A1 (fr) | Cellule de memoire vive sram a dix transistors | |
| FR2784219A1 (fr) | Architecture de circuit memoire | |
| EP3598450B1 (fr) | Memoire sram a courants de fuite reduits | |
| EP0887804B1 (fr) | Procédé et circuit de lecture pour mémoire dynamique | |
| EP3594951B1 (fr) | Memoire sram / rom reconfigurable par polarisation de substrat | |
| EP0910094B1 (fr) | Dispositif de mémoire vive dynamique à durée de rafraîchissement réduite, et procédé correspondant de rafraîchissement | |
| EP0750311B1 (fr) | Amplificateur de ligne pour mémoire statique RAM | |
| FR2552256A1 (fr) | Circuit amplificateur-selecteur pour memoire ram statique | |
| EP0322902A2 (fr) | Mémoire à semi-conducteurs fonctionnant avec un courant de pointe bas |