NL9101772A

NL9101772A - Halfgeleidende geheugeninrichting.

Info

Publication number: NL9101772A
Application number: NL9101772A
Authority: NL
Original assignee: Samsung Electronics Co Ltd
Priority date: 1991-05-28
Filing date: 1991-10-23
Publication date: 1992-12-16
Also published as: ITMI912808A0; GB9121767D0; KR920022301A; DE4135686A1; CN1067325A; FR2677162A1; ITMI912808A1; IT1251623B; GB2256297A

Description

Titel: Halfgeleidende geheugeninrichting.

De uitvinding heeft betrekking op een halfgeleidende geheugeninrichting en meer in het bijzonder op een statische vrij toegankelijke geheugeninrichting met grote dichtheid, welke is voorzien van een lekstroomcompensatieketen, die via bitlijnen met geheugencellen is gekoppeld teneinde een foutieve uitlees- of registratiehandeling te beletten.

"SRAM" is een acronym voor een statische vrij toegankelijke geheugeninrichting met een elektrische keten, welke meer in het bijzonder is weergegeven in de figuren 3 of 4 van de tekening. Verwijzingen naar fig. 3 blijkt hieruit, dat de SRAM in het algemeen is aangegeven met de verwijzing 1 en, zoals op zichzelf bekend is, voorzien is van een stelsel van geheugencellen 311, 312...; 321...322 om op een elektrische wijze data in een binair getallenstelsel onder gebruik van een code van getallen "0" en "1" vast te houden. Een woordlijn WL1 is met de poorten van metaal-oxide-halfgeleider-(MOS)-transistoren 2 en 3 verbonden. De transistoren 2 en 3 zijn meer in het bijzonder voor de geheugencel 311 aangegeven en soortgelijke opstellingen van MOS-transistoren worden gebruikt om alle geheugencellen met woordlijnen te verbinden.

Met de signaallijnen van de respectieve transistors 2 en 3 zijn complementaire bitlijnen BLi en BLi verbonden. Voorbelastingstransistoren T31 en T32 worden gelijktijdig bestuurd door een pulssignaal 0BL1 om de bitlijnen met een voedingsbron te koppelen teneinde de complementaire zijden van de geheugencel 311 gelijkelijk op een voorafbepaalde potentiaal voor een uitlees- of registratiehandeling te brengen. Een MOS transistor T35 is tussen de bitlijnen verbonden voor het opnemen van een voorafbepaald pulssignaal 0EQi uit een egalisatieketen, en in fig. 3 geïdentificeerd als OEQ om de door de bitlijnen gevoerde data te egaliseren.

Aangezien de transistoren T31 en T32 op het pulssignaal 0BLj_ reageren, is de SRAM asynchroon, d.w.z., dat de SRAM geen uitwendige klokpulsen vereist. De asynchrone SRAM is een geheugen met een adresovergangsdetector (ATD) voor het opwekken van klokpulsen in de geheugeninrichting in responsie op gedetecteerde veranderingen van adressignalen voor het uitvoeren van een handeling. Het signaal 0BLj_ wordt geleverd door een ATD-keten.

Afgezien van randketens, zoals ATD, omvat de algemene SRAM-architectuur lekstroomcompensatieorganen voor de geheu-gencellen, die met bitlijnen in een parallelle relatie met de transistoren T31 en T32 zijn gekoppeld. Bij de in fig. 3 afge-beelde keten wordt gebruik gemaakt van MOS-grendelketens 31,32,33 en 34 van het P-type voor het compenseren van een lekstroom door de geheugencellen, welke met elk van de respectieve bitlijnen zijn gekoppeld. Zoals de vakman duidelijk is, is de schematisch in fig. 3 afgebeelde uitvoeringsvorm van de SRAM in wezen dezelfde als de uitvoeringsvorm volgens fig. 4 behoudens, dat in fig. 4 in de grendelketens 41,42,43 en 44 MOS-transistoren van het n-type aanwezig zijn voor het leveren van een lekstroomcompensatie aan de bitlijnen. De noodzaak tot het gebruik van de bovengenoemde lekstroomcompensatieorganen is aanwezig omdat een groot aantal elementen in een beperkte ruimte van een enkele chip moet worden verpakt om de dichtheid van het geheugen van de half-geleiderinrichting te vergroten. Er is een fijn vervaardi-gingsproces nodig, doch dit leidt tot ongewenste kortsluitingen tussen elk van de lagen, welke zijn voorzien van elementen met elektrische karakteristieken, die ongewijzigd dienen te blijven. Een voorbeeld van ongewenste elektrische kortsluitingen, veroorzaakt door een fijn vervaardigingsproces, treedt op wanneer juncties en polykristallijne siliciumlagen, welke poorten omvatten (hierna betiteld als "poly") dicht bij elkaar zijn gelegen en daartussen een microscopisch gebied aanwezig is. Derhalve wordt een stroomlekbaan tussen een toevoergebied en een poly of tussen een afvoergebied en een poly gevormd. De lekstroom veroorzaakt, dat het signaalniveau in een zodanige mate wordt verslechterd, dat een foutieve werking optreedt. Gezien het bovenstaande is het bij de vervaardiging van een geheugeninrichting met grote dichtheid en IM-bit essentieel in de inrichting lekstroomcompensatieorganen op te nemen.

Bij de werking van de in fig. 3 afgebeelde keten worden de geheugencellen 311 en 312 gekozen wanneer de woordlijn WLi wordt gekozen. Wanneer een transistor bijvoorbeeld in een geheugencel, welke data met het getal "0", de lektstroom opslaat, wordt de compensatie verschaft door de grendelketens 31-34, die MOS-transistoren van het p-type omvatten, en vindt een compensatie van de lekstroom plaats omdat een zeer kleine gelijkstroombaan wordt gevormd, die op zijn beurt leidt tot een invoer van stroom naar de geheugencel. Bij een fijne geheugeninrichting met een architectuur met grote dichtheid, neemt aangezien het aantal geheugencellen, dat met een woordlijn WLi is verbonden, zeer groot is, de complementaire lange MOS (CMOS)-cyclusstroom, die in de geheugencellen wordt gedis-sipeerd, in evenredigheid met het aantal geheugencellen toe. Hetzelfde bezwaar als boven is besproken doet zich voor bij de in fig. 4 afgebeelde keten, waarbij de transistoren van het n-type zijn voorzien van de lekstroomcompensatieketens T41-T44 evenals de voorbelastingstransistoren t-41 en t-44. De geheugencellen 411 en 412 bestaan uit transistoren van het p-type.

De bovenbeschreven bekende technologie, welke is afge-beeld in de fign. 3 en 4, is van bijzonder nut bij een CMOS SRAM met een toegangstijd van 25ns en een capaciteit van 1M bit. Een dergelijke CMOS SRAM is ook beschreven op de pagina's 733-740 van het IEEE Journal of Solid-State Circuit, Vol. SC-22, No. 5, van Masataka Matsui e.a. van oktober 1987.

Een belangrijk doel van de uitvinding is het verschaffen van een halfgeleider geheugeninrichting met verbeterde ketens voor een lekstroomcompensatie, welke door bitlijnen wordt toegevoerd aan een snelwerkend en een grote dichtheid bezittend halfgeleidergeheugen.

Een verder doel van de uitvinding is het verschaffen van een halfgeleidergeheugen, waarin het lange CMOS-cyclusstroom-verbruik wordt gereduceerd en de in beslag genomen ruimten van chips tot een minimum wordt teruggebracht door een aantal geheugencellen met een woordlijn te verbinden en het aantal geheugenblokken te reduceren.

Meer in het bijzonder wordt volgens de uitvinding voorzien in organen, welke woordlijnen vormen, organen, welke bit-lijnen vormen, een stelsel van geheugencellen, gevormd door complementaire uitgangen van elke geheugencel, gekoppeld met een woordlijn en complementaire bitlijnen, organen, welke zijn gekoppeld met bitlijnen om de geheugencellen vooraf op een voorafbepaalde potentiaal voor een uitlees- of een registra-tiehandeling te brengen, en een lekstroomcompensatieketen voorzien van complementaire bitlijnen, die via transistoren zijn gekoppeld met een voedingsbron, welke transistoren kruislings gekoppelde poort- en afvoeraansluitingen bezitten teneinde de lekstroom door geheugencellen te compenseren.

Volgens de uitvinding kan de halfgeleider geheugen-inrichting verder zijn voorzien van een verdere schakel-transistor, welke tussen aansluitingen van de kruislings gekoppelde transistoren door een gemeenschappelijke lijn is gekoppeld en daardoor vermogen aan de kruislings gekoppelde transistoren toevoert.

De uitvinding zal onderstaand nader worden toegelicht onder verwijzing naar de tekening. Daarbij toont: fig. 1 een schema van een uitvoeringsvorm van een halfgeleider geheugeninrichting volgens de uitvinding; fig. 2 een schema van een tweede uitvoeringsvorm van een geheugeninrichting volgens de uitvinding; en fig. 3 en 4 schema's van conventionele halfgeleider geheugeninrichtingen.

In de fig. 1 en 2 zijn schema's van twee uitvoeringsvormen van halfgeleider geheugeninrichtingen afgebeeld, die elk zijn voorzien van lekstroomcompensatieorganen, die met bitlijnen voor geheugencellen zijn gekoppeld. Waar de archi tectuur van de bekende halfgeleider geheugeninrichtingen, weergegeven in de fign. 3 en 4 en bovenbeschreven, dezelfde is als de architectuur bij de uitvoeringsvormen volgens de fign.

I en 2, zijn voor het aangeven van identieke elementen dezelfde verwijzingen gebruikt.

In fig. 1 is schematisch een SRAM met grote dichtheid afgebeeld, welke is voorzien van geheugencellen, waarvan er vier zijn aangegeven met de verwijzingen 111, 112, 121 en 122.

De woordlijnen WLi... WLn en de bitlijnen BLi, BLi...BLn, BLn zijn eveneens aangegeven. De transistors 2 en 3 koppelen de woordlijn WLi en de bitlijn BLi en BLi met het halfgeleidergeheugen 111. Op een soortgelijke wijze zijn de woordlijn WL en de bitlijnen BLn en BLn via transistoren 4 en 5 met de geheugencel 112 gekoppeld. De bitlijnen BLi, BLi zijn complementaire bitlijnen, welke geheugencellen bedienen. Voorbelastingstransistoren Tn, T12, T13 en T14 vormen een deel van de voorbelastingsorganen, die met de bitlijnen voor de geheugencellen zijn gekoppeld. De transistors worden bestuurd door een signaal 0BLj_, dat aan de poorten van de transistors wordt toegevoerd voor het leveren van een vermogen Vcc aan de bitlijnen.

De lekstroomcompensatieketens 11 en 12 compenseren de lekstroom door de geheugencellen overeenkomstig de uitvinding door erin te voorzien, dat een eerste schakeltransistor Q12 een besturingssignaal ontvangt, dat het uitgangssignaal van een transistor Τη betreffende de eerste bitlijn BLi omvat. Het toevoercontact van de transistor Q12 is verbonden met de voedingsbron Vcc en het afvoercontact van de transistor is verbonden met de bitlijn BLi· In de lekstroomcompensatieketen II is een tweede schakeltransistor Qn aanwezig, waarbij een besturingssignaal, dat een uitgangssignaal van de transistor T12 omvat, toegevoerd aan de bitlijn BLi, wordt ontvangen als een aan de poort van de transistor Qn toegevoerd besturingssignaal. Het toevoercontact van de transistor' Qn is verbonden met de voedingsbron Vcc en het afvoercontact van de transistor Οχι is verbonden met de bitlijn BLx teneinde de lekstroom te compenseren. Derhalve blijkt, dat de transistoren Qn en Qi2 in de lekstroomcompensatieketen 11 kruislings zijn gekoppeld. Het type transistors, dat in de lekstroomcompen-satieketens 11 en 12 wordt toegepast, is hetzelfde als het type transistors, dat gebruikt wordt als de voorbelastings-organen en is tegengesteld aan het type transistors, waaruit de transistors 2 en 3 bestaan. Bij de uitvoeringsvorm volgens fig. 1 zijn de transistors, welke de lekstroomcompensatie-ketens omvatten NMOS-transistors en zijn de transistors 2 en 3 PMOS-transistors.

Bij de werking van de lekstroomcompensatieketens volgens de uitvinding wordt verondersteld, dat de eerste bitlijn BLx en de tweede bitlijn BLx respectievelijk data met een hoog niveau en data met een laag niveau bezitten. Een ingangssignaal voor de geheugeninrichting wordt op een selectieve wijze toegevoerd aan de woordlijn WLx. Wanneer de woordlijn WLx wordt gekozen, worden de schakeltransistors 2, 3, 4, 5 ... ingeschakeld om de woordlijn met de geheugencellen te verbinden. De geheugencellen reageren op deze wijze op het signaal op de bitlijnen. De aan de PMOS-transistors <2χχ en Qx2 van de lekstroomcompensatieketen 11 aangelegde spanningsniveaus zijn zodanig, dat de transistor Qn wordt ingeschakeld en de transistor Qx2 wordt uitgeschakeld. De transistor Qxx, welke is ingeschakeld, compenseert de lekstroom. De transistor Qx2, welke is uitgeschakeld, levert geen signaal aan de geheugen-cel. Op deze wijze wordt de bij de lange CMOS-cyclusstroom behorende stroombaan niet gevormd, hetgeen de keten volgens de uitvinding onderscheidt van de stand der techniek.

De bovenbeschreven lekcompensatieketen belet een toevoer van een ongewenste gelijkstroom aan de geheugencel wanneer deze de data van de bitlijnen behoudt. Bovendien onderhoudt de compensatie van de lekstroom ten aanzien van de complementaire bitlijnen een stroomtoevoer naar de data met hoog niveau van de eerste bitlijn en onderbreekt de stroomtoevoer naar de data met laag niveau van de tweede bitlijn. Verder blijkt, dat het vooraf vastgelegde spanningsniveau van de bitlijnen hetzelfde is als het spanningsniveau van de voedingsbron Vcc tengevolge van de werking van de PMOS-transistors T11-T14. De voorbelas-tingstransistors reageren op een signaal 0BLj_, dat vanuit een op zichzelf bekende ATD-keten aan de poorten van de verschillende transistors voor de voorbelastingshandeling wordt toegevoerd.

Zoals uit fig. 1 blijkt, worden de geheugencel 111 en de geheugencel 112 achtereenvolgens ten aanzien van de bitlijnen verbonden. Ten aanzien van de geheugencel 112 is de data van de bitlijn BLn laag wanneer de data van de bitlijn BLn hoog is, waardoor wanneer WLi op de bovenbeschreven wijze wordt gekozen, de transistor Q13 wordt uitgeschakeld en de transistor Q14 wordt ingeschakeld. Onder deze omstandigheden onderhoudt de transistor Q14, welke is ingeschakeld, de data met hoog niveau van de bitlijn BLn en onderbreekt de transistor Q13 de stroomtoevoer naar de data met laag niveau van de bitlijn BLn. Uit de beschrijving van de werking van de geheugencellen 111 en 112 blijkt, dat de lekstroomcompensatieketens over een geheel stelsel van geheugencellen voor een halfgeleiderinrichting werken. Evenals bij de bekende geheugencellen omvat de geheugencel volgens fig. 1 een stelsel van egalisatietransistors T15 en Τχς, die tussen de respectieve bitlijnen BL]_, BLi en BLn, BLn zijn verbonden. De poorten van deze transistors T15 en T16 dienen voor het ontvangen van de signalen 0EQi van de egalisatieketen om de bitlijnen te egaliseren, zoals op zichzelf bekend is. Het is evenwel wanneer gebruik wordt gemaakt van de uitvinding onnodig de data-egalisatieorganen of de adresovergangsdetectieorganen, aangegeven in fig. 1 en bovenbeschreven, op te nemen. Derhalve kan de uitvinding worden toegepast op elk type geheugeninrichting.

In fig. 2 is een tweede uitvoeringsvorm volgens de uitvinding afgebeeld, waarin onderdelen welke gelijk zijn aan onderdelen in fig. 1 van dezelfde verwijzingen zijn voorzien.

De lekstroomcompensatie bij de uitvoeringsvorm volgens fig. 2 verschilt van die bij de uitvoeringsvorm volgens fig. 1 doordat de lekstroomcompensatieketens 21 en 22 NMOS-transistors omvatten. Het spanningsniveau van de voorbelastingsorganen, welke de transistors T21, ^22t T23 en T24 omvatten, wordt gegeven door het drempelspanningsniveau VTN inclusief het lichaamseffect tengevolge van de elektrische eigenschappen van het n-type van de MOS-transistor af te trekken van het ver-mogensniveau Vcc als gevolg van de n-type constructie van de MOS-transistors T21-T24. Structureel omvat een MOS-transistor vier aansluitingen, nl. een poortaansluiting, een toevoeraan-sluiting, een afvoeraansluiting en een massa-aansluiting.

Opdat de MOS-transistor een ingeschakelde bedrijfstoestand onderhoudt, dient de de aan de poortelektrode aangelegde spanning hoger te zijn dan de aan de toevoerelektrode aangelegde spanning en wel met een voorafbepaalde drempelspanningswaarde Vth· Het niveau van de voorafbepaalde drempelspanningswaarde Vth varieert evenwel overeenkomstig het verschil tussen het spanningsniveau van de massa en het spanningsniveau van de toevoerelektrode. Wanneer het spanningsniveau van de toevoerelektrode hoger is dan het spanningsniveau van de massa, neemt Vth toe. Derhalve blijkt, dat het voorbelastingsspanningsniveau niet het spanningsniveau van Vcc is doch ligt bij een spanningsniveau overeenkomende met de uitdrukking Vcc-Vth· Dit voorbelastingsniveau kan op de werking van de keten overeenkomstig de tweede uitvoeringsvorm worden toegepast en in verband hiermede is de transistor Q25 een NMOS-transistor. De werking van de tweede uitvoeringsvorm van de keten volgens fig. 2 is dezelfde als de werking bij de eerste uitvoeringsvorm volgens fig. 1. De NMOS-transistor Q25 bevindt zich tussen de voedingsbron Vcc en de PMOS-transistors Q21 en Q22 opdat de spanning met hoog niveau, die aan de bitlijn BLi of BLi wordt aangelegd, overeenkomt met de grootheid VC-VTN.

Bij de architectuur van de tweede uitvoeringsvorm wordt, wanneer een lekstroom afkomstig is uit de bitlijn BLi of BLi, die met de knooppuntsjuncties van de geheugencellen is verbonden, welke data met hoog niveau opslaan, een foutieve uitleeshandeling en een stroomtoevoer naar de geheugencellen belet door de transistors Q21 en Q22r die respectievelijk worden ingeschakeld en uitgeschakeld, zoals bij de eerste uitvoeringsvorm. Zoals thans duidelijk is, liggen de verschillen, die in wezen tussen de eerste uitvoeringsvorm en de tweede uitvoeringsvorm aanwezig zijn, in het type transistors, welke in de schakeling worden gebruikt. Voorts blijkt, dat de NMOS-transistor Q25 voor het leveren van vermogen aan de lek-stroomcompensatieketen 21 hetzelfde type MOS-transistor is als de NMOS-transistors T21 en T24, die als voorbelastingsorganen worden gebruikt. Bovendien verschilt de transistor Q25, MOS-transistor van het NMOS-type verschilt van de PMOS-tran-sistors, waaruit de MOS-transistors Q21-Q24 in de lekstroom-compensatieketens bestaan.

Bij zowel de eerste als tweede uitvoeringsvorm volgens de uitvinding is het wenselijk een veldeffecttransistor met geïsoleerde poortelektrode, een IGFET, te kiezen voor het vormen van de halfgeleiderelementen. Een IGFET bezit een isolatielaag tussen een poortelektrode en een elektrode of een halfgeleiderlaag. S13N4 en AI2O3 evenals S1O2 zijn geschikte materialen voor het vormen van de isolatiefilms en zijn bijzonder nuttig voor de geheugenelementen. De ketens volgens de uitvinding kunnen op een gewenste wijze worden toegepast bij een halfgeleidergeheugen met grote dichtheid en grote capaciteit. Gerelateerd aan een dergelijk halfgeleidergeheugen is de mogelijkheid tot het vormen van een architectuur, waarin een aantal geheugencellen is verbonden met woordlijnen, hetgeen op zijn beurt verband houdt met de gehele hoeveelheid stroom, die in de geheugencellen wordt verbruikt. Indien bijvoorbeeld 128 geheugencellen met een woordlijn zijn verbonden, dan wordt de hoeveelheid stroom, welke door de geheugencellen wordt gebruikt, gegeven door het produkt van 128 maal de hoeveelheid stroom, die per geheugencel wordt verbruikt. De hoeveelheid stroom, welke derhalve wordt verbruikt, bepaalt een geheugenblokeenheid, die per één woordlijn is aangesloten.

Het is evenwel duidelijk, dat de schakeling volgens de uitvinding kan worden toegepast op elk willekeurig type ge-heugeninrichting, waar het nodig is een lekstroom, die aan ge-heugencellen kan worden toegevoerd, te compenseren. De uitvinding is van nut bij geheugencellen, die een grote dichtheid en grote capaciteit hebben. De uitvinding voorziet naast de compensatie van een lekstroom, dat een toevoer van een ongewenste stroom naar de geheugencel kan worden belet, hetgeen gunstig is voor een geheugeninrichting met een groot aantal vrij toegankelijke cellen. De uitvinding biedt ook een groot aantal verschillende voordelen door de uitvoeringsvorm, waarbij rekening wordt gehouden met de eigenschappen van de halfgeleiderelementen .

Claims

1. Halfgeleiderinrichting gekenmerkt door organen welke woordlijnen vormen, organen, die bitlijnen vormen, een stelsel van geheugencellen, gevormd door complementaire uitgangen van elke geheugencel, gekoppeld met een woordlijn, en complementaire bitlijnen, organen, gekoppeld met bitlijnen om de geheugencellen op een voorafbepaalde potentiaal voor een uitlees- of een registratiehandeling te brengen, en een lek-stroomcompensatieketen, die de complementaire bitlijnen, gekoppeld door transistoren met een voedingsbron omvat, welke transistoren kruislings gekoppelde poort- en afvoeraan-sluitingen hebben teneinde een lekstroom door de geheugencellen te compenseren.

2. Halfgeleiderinrichting volgens conclusie 1, gekenmerkt door een transistor, welke een woord- en bitlijn met een geheugencel koppelt en waarbij de organen voor het vooraf belasten zijn voorzien van transistoren, en waarbij de genoemde transistoren voor complementaire bitlijnen en de transistoren, welke de genoemde organen voor de voorbelasting vormen, transistoren van hetzelfde type zijn, en van een type zijn, dat niet gelijk is aan het type transistoren, waaruit de transistoren, die woord- en bitlijnen met een geheugencel koppelen, bestaan.

3. Halfgeleiderinrichting volgens conclusie 1, gekenmerkt door egalisatieorganen, welke tussen complementaire bitlijnen zijn gekoppeld.

4. Halfgeleiderinrichting volgens conclusie 1, gekenmerkt door een adresovergangsdetectorketen om aan de organen voor het vooraf belasten een besturingssignaal toe te voeren, welke adresovergangsdetectorketen in responsie op gedetecteerde veranderingen van adressignalen een kloksignaal opwekt.

5. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de transistoren voor de complementaire bitlijnen veldeffe.cttransistoren met geïsoleerde poortelektroden zijn.

6. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de geheugencellen een aantal geheugenblokken omvatten, die met een enkele woordlijn zijn verbonden.

7. Halfgeleiderinrichting gekenmerkt door organen, welke woordlijnen vormen, organen welke bitlijnen vormen, een stelsel van geheugencellen, gevormd door complementaire uitgangen van elke geheugencel, gekoppeld met een woordlijn en complementaire bitlijnen, organen, die met de bitlijnen zijn gekoppeld om de geheugencellen op een voorafbepaalde potentiaal voor een uitlees- of registratiehandeling te brengen, een lek-stroomcompensatieketen, welke de complementaire bitlijnen, gekoppelde transistoren met een voedingsbron omvat, welke transistoren kruislings gekoppelde poort- en afvoeraan-sluitingen bezitten teneinde de lekstroom door geheugencellen te compenseren, en een schakeltransistor, welke met de toevoeraansluitingen van de transistoren voor complementaire bitlijnen om daaraan vermogen toe te voeren is verbonden.

8. Halfgeleiderinrichting volgens conclusie 7, gekenmerkt door een transistor, welke een woord- en bitlijn met een geheugencel koppelt en waarbij organen voor het vooraf belasten zijn voorzien van transistoren en waarbij de transistoren voor de complementaire bitlijnen en de transistoren, welke de organen voor het vooraf belasten vormen, van hetzelfde type zijn en van een type zijn, dat tegengesteld is aan het type transistoren, waaruit de transistoren, die de woorden bitlijnen met een geheugencel koppelen, bestaan.

9. Halfgeleiderinrichting volgens conclusie 7, gekenmerkt door egalisatieorganen, die tussen complementaire bitlijnen zijn gekoppeld.

10. Halfgeleiderinrichting volgens conclusie 7, gekenmerkt door een adresovergangsdetectorketen voor het toevoeren van een besturingssignaal aan de organen voor het vooraf belasten, welke adresovergangsdetectorketen in responsie op gedetecteerde veranderingen van adressignalen een kloksignaal opwekt.

11. Halfgeleiderinrichting volgens conclusie 7, met het kenmerk, dat de transistoren voor de complementaire bitlijnen uit veldeffecttransistoren met geïsoleerde poortelektroden bestaan.

12. Halfgeleiderinrichting volgens conclusie 7, met het kenmerk, dat de voorbelastingsorganen een spanningsniveau leveren, bepaald door het produkt van de reductie van het vermogensniveau van Vcc door het drempelspanningsniveau Vtn·

13. Halfgeleiderinrichting volgens conclusie 7, met het kenmerk, dat de geheugencellen een aantal geheugenblokken omvatten, die met een enkele woordlijn zijn verbonden.