JPS63131396A - 半導体メモリ装置のセンス回路 - Google Patents
半導体メモリ装置のセンス回路Info
- Publication number
- JPS63131396A JPS63131396A JP61278387A JP27838786A JPS63131396A JP S63131396 A JPS63131396 A JP S63131396A JP 61278387 A JP61278387 A JP 61278387A JP 27838786 A JP27838786 A JP 27838786A JP S63131396 A JPS63131396 A JP S63131396A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- potential
- circuit
- mos transistor
- sense circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体メモリ装置において、メモリセルに書き
込まれた情報「１」又は「０」を検出するためのセンス
回路に関するものである。
込まれた情報「１」又は「０」を検出するためのセンス
回路に関するものである。
（従来技術）
第２図にセンス回路の一例を示す。
この回路はＮ型ＭＯＳトランジスタによって構成された
回路である。
回路である。
２はメモリセル４につながるビットラインである。ビッ
トライン２は、メモリセル４に電流を供給するためにＭ
ＯＳトランジスタ６を介して電源端子Ｖｃｃに接続され
ている。８はビットラインの電位を検出するＭＯＳトラ
ンジスタであり、ＭＯＳトランジスタ８のゲートはビッ
トライン２に接続され、ソースはグランド端子に接続さ
れ、ドレインは負荷となるデプレション型のＭＯＳトラ
ンジスタ１０を介して電源端子Ｖｃｃに接続されている
。ＭＯＳトランジスタ６とＭＯＳトランジスタＩＯのゲ
ートはともにＭＯＳトランジスタ８とＭＯＳトランジス
タ１０とのノード１１に接続され。
トライン２は、メモリセル４に電流を供給するためにＭ
ＯＳトランジスタ６を介して電源端子Ｖｃｃに接続され
ている。８はビットラインの電位を検出するＭＯＳトラ
ンジスタであり、ＭＯＳトランジスタ８のゲートはビッ
トライン２に接続され、ソースはグランド端子に接続さ
れ、ドレインは負荷となるデプレション型のＭＯＳトラ
ンジスタ１０を介して電源端子Ｖｃｃに接続されている
。ＭＯＳトランジスタ６とＭＯＳトランジスタＩＯのゲ
ートはともにＭＯＳトランジスタ８とＭＯＳトランジス
タ１０とのノード１１に接続され。
また、このノード１１はセンス回路の出力となっ゛ て
増幅器１２に接続されている。
増幅器１２に接続されている。
このセンス回路では、ＭＯＳトランジスタ８のゲートと
ソースの間の電位差Ｖｇｓによってビットライン２の電
位を検出する。そこで、もし半導体装置内外からのノイ
ズによってグランド電位が変動した場合、ビットライン
２の電位の検出、すなわちメモリセル４の読出しに誤動
作を生じてしまう。もし、グランド電位の変動に対して
動作マージンを持たせようとすれば、メモリ装置として
のデータの読出しなどのスピードが小さくなり、メモリ
装置全体の性能が低下してしまう。
ソースの間の電位差Ｖｇｓによってビットライン２の電
位を検出する。そこで、もし半導体装置内外からのノイ
ズによってグランド電位が変動した場合、ビットライン
２の電位の検出、すなわちメモリセル４の読出しに誤動
作を生じてしまう。もし、グランド電位の変動に対して
動作マージンを持たせようとすれば、メモリ装置として
のデータの読出しなどのスピードが小さくなり、メモリ
装置全体の性能が低下してしまう。
（目的）
本発明はグランド電位を基準にしてビットラインの電位
を検出するセンス回路において１本来のセンス回路の動
作マージンを変えずに、ノイズによるセンス回路の誤動
作を防ぐことを目的とするものである。
を検出するセンス回路において１本来のセンス回路の動
作マージンを変えずに、ノイズによるセンス回路の誤動
作を防ぐことを目的とするものである。
（構成）
本発明のセンス回路では、グランド電位・が正側に変化
した際に動作し、ビットラインに電流を供給してビット
ラインの電位を引き上げるビットライン電位引上げ回路
と、グランド電位が真個に変化した際に動作し、ビット
ラインの電流を放出させてビットラインの電位を引き下
げるビットライン電位引下げ回路のうちの少なくとも一
方の回路をビットラインに付加する。
した際に動作し、ビットラインに電流を供給してビット
ラインの電位を引き上げるビットライン電位引上げ回路
と、グランド電位が真個に変化した際に動作し、ビット
ラインの電流を放出させてビットラインの電位を引き下
げるビットライン電位引下げ回路のうちの少なくとも一
方の回路をビットラインに付加する。
ビットライン電位引上げ回路は、ゲートがビットライン
に接続されソースがグランド側に接続されたＭＯＳトラ
ンジスタと、このＭＯＳトランジスタがオフとなること
に伴なって動作してビットラインに電流を供給する回路
を備えており、ビットライン電位引下げ回路は、ゲート
がビットラインに接続されソースがグランド側に接続さ
れたＭＯＳトランジスタと、このＭＯＳ トランジスタ
がオンとなることに伴なって動作してビットラインの電
流を放出させる回路を備えている。
に接続されソースがグランド側に接続されたＭＯＳトラ
ンジスタと、このＭＯＳトランジスタがオフとなること
に伴なって動作してビットラインに電流を供給する回路
を備えており、ビットライン電位引下げ回路は、ゲート
がビットラインに接続されソースがグランド側に接続さ
れたＭＯＳトランジスタと、このＭＯＳ トランジスタ
がオンとなることに伴なって動作してビットラインの電
流を放出させる回路を備えている。
以下、実施例について具体的に説明する。
第１図はＮ型ＭＯＳトランジスタ構成の一実施例を示す
回路図である。
回路図である。
メモリセル４と増幅器１２の間に接続され、ＭＯＳトラ
ンジスタ６．８．１０を含むセンス回路は、第２図に示
された従来のセンス回路と同じものである。
ンジスタ６．８．１０を含むセンス回路は、第２図に示
された従来のセンス回路と同じものである。
１４はビットライン電位引上げ回路であり、ゲートがビ
ットライン２に接続されたＭＯＳ）−ランジスタ１６の
ソースがグランド端子に接続され、ＭＯＳトランジスタ
１６のドレインは負荷となるデプレッシゴン型のＭＯＳ
トランジスタ１８を介して電源端子Ｖｃｃに接続されて
いる。ＭＯＳトランジスタ１６はグランド電位の変化を
検出するトランジスタである。
ットライン２に接続されたＭＯＳ）−ランジスタ１６の
ソースがグランド端子に接続され、ＭＯＳトランジスタ
１６のドレインは負荷となるデプレッシゴン型のＭＯＳ
トランジスタ１８を介して電源端子Ｖｃｃに接続されて
いる。ＭＯＳトランジスタ１６はグランド電位の変化を
検出するトランジスタである。
ＭＯＳトランジスタ１６とＭＯＳトランジスタ１８から
なる回路は、ＭＯＳトランジスタ８とＭＯＳトランジス
タ１０からなる回路と同じ構成をしており、両回路によ
ってバランスをとり動作スピードを高めている。
なる回路は、ＭＯＳトランジスタ８とＭＯＳトランジス
タ１０からなる回路と同じ構成をしており、両回路によ
ってバランスをとり動作スピードを高めている。
ビットライン２に電流を供給するために、ビットライン
２と電源端子Ｖｃｃとの間にＭＯＳトランジスタ２０が
設けられており、ＭＯＳトランジスタ２０のゲートはＭ
ＯＳトランジスタ１６とＭＯＳトランジスタ１８のノー
ドに接続されている。
２と電源端子Ｖｃｃとの間にＭＯＳトランジスタ２０が
設けられており、ＭＯＳトランジスタ２０のゲートはＭ
ＯＳトランジスタ１６とＭＯＳトランジスタ１８のノー
ドに接続されている。
２２はビットライン電位引下げ回路である。ビットライ
ン電位引下げ回路２２では、グランド電位の変化を検出
するために、センス回路のＭＯＳ）−ランジスタ８が兼
用されている。ＭＯＳトランジスタ８のドレイン（ノー
ド１１）はＭＯＳトランジスタ２４のゲートに接続され
ている。ＭＯＳトランジスタ２４のドレインはデプレッ
ション型すノ１ｏＳトランジスタ２６とＭＯＳトランジ
スタ２８の直列回路を介して電源端子Ｖｃｃに接続され
、ＭＯＳトランジスタ２４のソースはグランド端子に接
続されている。ＭＯＳトランジスタ２６とＭＯＳトラン
ジスタ２８はともに負荷となり、ＭＯＳトランジスタ２
８のゲートには一定電圧ＣＥが印加され、ＭＯＳトラン
ジスタ２６のゲートはソースに短絡されている。
ン電位引下げ回路２２では、グランド電位の変化を検出
するために、センス回路のＭＯＳ）−ランジスタ８が兼
用されている。ＭＯＳトランジスタ８のドレイン（ノー
ド１１）はＭＯＳトランジスタ２４のゲートに接続され
ている。ＭＯＳトランジスタ２４のドレインはデプレッ
ション型すノ１ｏＳトランジスタ２６とＭＯＳトランジ
スタ２８の直列回路を介して電源端子Ｖｃｃに接続され
、ＭＯＳトランジスタ２４のソースはグランド端子に接
続されている。ＭＯＳトランジスタ２６とＭＯＳトラン
ジスタ２８はともに負荷となり、ＭＯＳトランジスタ２
８のゲートには一定電圧ＣＥが印加され、ＭＯＳトラン
ジスタ２６のゲートはソースに短絡されている。
ビットライン２の電流を放出するために、ビットライン
２とグランド端子の間にＭＯＳトランジスタ３０が接続
され、ＭＯＳトランジスタ３０のゲートはＭＯＳトラン
ジスタ２４のドレインに接続されている。
２とグランド端子の間にＭＯＳトランジスタ３０が接続
され、ＭＯＳトランジスタ３０のゲートはＭＯＳトラン
ジスタ２４のドレインに接続されている。
次に、本実施例の動作について説明する。
グランド電位が正側に変化した場合には、メモリセル４
の正側の記憶情報を検出している時にビットライン２の
電位とグランド電位の相対関係が変化しｌＭＯＳトラン
ジスタ８がオフとなって誤動作する。このとき、ＭＯＳ
トランジスタ１６のゲートとソースの間の電位も変化し
、ＭＯＳトランジスタ１６がＭＯＳトランジスタ８と同
様にオフとなる。これに伴なってＭＯＳトランジスタ２
０のゲート電位が上昇し、ＭＯＳトランジスタ２０がオ
ンとなってビットライン２に電流が供給され、ビットラ
イン２の電位が上昇し、ビットライン電位とグランド電
位の相対関係が回復され、センス回路部分の誤動作時間
が短縮される。
の正側の記憶情報を検出している時にビットライン２の
電位とグランド電位の相対関係が変化しｌＭＯＳトラン
ジスタ８がオフとなって誤動作する。このとき、ＭＯＳ
トランジスタ１６のゲートとソースの間の電位も変化し
、ＭＯＳトランジスタ１６がＭＯＳトランジスタ８と同
様にオフとなる。これに伴なってＭＯＳトランジスタ２
０のゲート電位が上昇し、ＭＯＳトランジスタ２０がオ
ンとなってビットライン２に電流が供給され、ビットラ
イン２の電位が上昇し、ビットライン電位とグランド電
位の相対関係が回復され、センス回路部分の誤動作時間
が短縮される。
グランド電位が負側に変化した場合には、メモリセル４
の低電位側の記憶情報を読み出しているときにビットラ
イン２の電位とグランド電位の相対関係が変化し、ＭＯ
Ｓ）−ランジスタ８がオンとなって誤動作する０Ｍ０Ｓ
トランジスタ８がオンとなることによって、ＭＯＳトラ
ンジスタ２４のゲート電位が低下してＭＯＳトランジス
タ２４がオフとなる。それに伴なってＭＯ３Ｉ−ランジ
スタ３０のゲート電位が上昇し、ＭＯＳ）−ランジスタ
３０がオンとなってビットライン２の電流が放出され、
ビットライン電位が低下する。これにより、ＭＯＳトラ
ンジスタ８におけるビットライン電位とグランド電位の
相対関係が回復し、センス回路部分の誤動作時間が短縮
される。
の低電位側の記憶情報を読み出しているときにビットラ
イン２の電位とグランド電位の相対関係が変化し、ＭＯ
Ｓ）−ランジスタ８がオンとなって誤動作する０Ｍ０Ｓ
トランジスタ８がオンとなることによって、ＭＯＳトラ
ンジスタ２４のゲート電位が低下してＭＯＳトランジス
タ２４がオフとなる。それに伴なってＭＯ３Ｉ−ランジ
スタ３０のゲート電位が上昇し、ＭＯＳ）−ランジスタ
３０がオンとなってビットライン２の電流が放出され、
ビットライン電位が低下する。これにより、ＭＯＳトラ
ンジスタ８におけるビットライン電位とグランド電位の
相対関係が回復し、センス回路部分の誤動作時間が短縮
される。
ビットライン電位引上げ回路１４とビットライン電位引
下げ回路２２は、グランド電位が変化した場合にそのグ
ランド電位の変化を検出し、前者はグランド電位が正側
に変化した場合に動作してビットライン２の電位を引き
上げ、後者はグランド電位が負側に変化した場合に動作
してビットラインの電位を引き下げる機能をもった回路
であり、それぞれの回路は第１図に示された回路に限定
されるものではなく、それぞれの機能を保って変形する
ことが可能である。
下げ回路２２は、グランド電位が変化した場合にそのグ
ランド電位の変化を検出し、前者はグランド電位が正側
に変化した場合に動作してビットライン２の電位を引き
上げ、後者はグランド電位が負側に変化した場合に動作
してビットラインの電位を引き下げる機能をもった回路
であり、それぞれの回路は第１図に示された回路に限定
されるものではなく、それぞれの機能を保って変形する
ことが可能である。
また、実施例ではビットライン電位引上げ回路１４とビ
ットライン電位引下げ回路２２を共にビットライン２に
接続しているが、いずれか一方の回路のみを使用するよ
うにしてもグランド電位の正側又は負側のいずれかに対
して誤動作時間の短縮されたセンス回路を達成すること
ができる。
ットライン電位引下げ回路２２を共にビットライン２に
接続しているが、いずれか一方の回路のみを使用するよ
うにしてもグランド電位の正側又は負側のいずれかに対
して誤動作時間の短縮されたセンス回路を達成すること
ができる。
（効果）
本発明のセンス回路では、グランド電位が正側に変化し
た場合にビットライン電位を引き上げてビットライン電
位とグランド電位の相対関係を正常な値に回復させるビ
ットライン電位引上げ回路と、グランド電位が負側に変
化した場合にビットライン電位を引き下げてビットライ
ン電位とグランド電位の相対関係を正常な値に回復させ
るビットライン電位引下げ回路の少なくとも一方をビッ
トラインに設けたので、半導体装置の内外からのノイズ
によってグランド電位が変化した場合、センス回路にお
ける誤動作時間を大幅に短縮することができる。
た場合にビットライン電位を引き上げてビットライン電
位とグランド電位の相対関係を正常な値に回復させるビ
ットライン電位引上げ回路と、グランド電位が負側に変
化した場合にビットライン電位を引き下げてビットライ
ン電位とグランド電位の相対関係を正常な値に回復させ
るビットライン電位引下げ回路の少なくとも一方をビッ
トラインに設けたので、半導体装置の内外からのノイズ
によってグランド電位が変化した場合、センス回路にお
ける誤動作時間を大幅に短縮することができる。
第１図は一実施例を示す回路図、第２図は従来のセンス
回路を示す回路図である。 ２・・・・・・ビットライン、 ４・・・・・・メモリセル、 ８．１６，２０，２４．３０・・・・・・ＭＯＳ）−ラ
ンジスタ、 １４・・・・・・ビットライン電位引上げ回路、２２・
・・・・・ビットライン電位引下げ回路。
回路を示す回路図である。 ２・・・・・・ビットライン、 ４・・・・・・メモリセル、 ８．１６，２０，２４．３０・・・・・・ＭＯＳ）−ラ
ンジスタ、 １４・・・・・・ビットライン電位引上げ回路、２２・
・・・・・ビットライン電位引下げ回路。
Claims (1)
- （１）ビットライン電位とグランド電位の電位差により
記憶情報の検出を行なうセンス回路において、ゲートが
ビットラインに接続されソースがグランド側に接続され
たＭＯＳトランジスタ及びこのＭＯＳトランジスタがオ
フとなることに伴なって動作してビットラインに電流を
供給する回路を備えたビットライン電位引上げ回路、並
びにゲートがビットラインに接続されソースがグランド
側に接続されたＭＯＳトランジスタ及びこのＭＯＳトラ
ンジスタがオンとなることに伴なって動作してビットラ
インの電流を放出させる回路を備えたビットライン電位
引下げ回路、の一方又は両方をビットラインに付加した
半導体メモリ装置のセンス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278387A JPS63131396A (ja) | 1986-11-20 | 1986-11-20 | 半導体メモリ装置のセンス回路 |
| US07/122,452 US4774692A (en) | 1986-11-20 | 1987-11-19 | Sense circuit of a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278387A JPS63131396A (ja) | 1986-11-20 | 1986-11-20 | 半導体メモリ装置のセンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131396A true JPS63131396A (ja) | 1988-06-03 |
Family
ID=17596631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278387A Pending JPS63131396A (ja) | 1986-11-20 | 1986-11-20 | 半導体メモリ装置のセンス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4774692A (ja) |
| JP (1) | JPS63131396A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823031A (en) * | 1988-02-01 | 1989-04-18 | Texas Instruments Incorporated | Single-ended sense amplifier with positive feedback |
| JPH03119831A (ja) * | 1989-10-02 | 1991-05-22 | Mitsubishi Electric Corp | データ伝送用信号発生器 |
| FR2673295B1 (fr) * | 1991-02-21 | 1994-10-28 | Sgs Thomson Microelectronics Sa | Dispositif de detection de l'etat logique d'un composant dont l'impedance varie suivant cet etat. |
| KR920022301A (ko) * | 1991-05-28 | 1992-12-19 | 김광호 | 반도체 기억장치 |
| US5513218A (en) * | 1994-06-20 | 1996-04-30 | Delco Electronics Corp. | Compensation for ground voltage variation on a communication bus |
| US5594697A (en) * | 1994-06-28 | 1997-01-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP3607463B2 (ja) * | 1997-07-04 | 2005-01-05 | 株式会社リコー | 出力回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345943A (en) * | 1976-10-07 | 1978-04-25 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
| JPS61255594A (ja) * | 1985-05-08 | 1986-11-13 | Seiko Epson Corp | 半導体メモリ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
| JPS6122494A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | アクテイブプルアツプ回路 |
| US4618785A (en) * | 1984-09-06 | 1986-10-21 | Thomson Components - Mostek Corporation | CMOS sense amplifier with level shifter |
-
1986
- 1986-11-20 JP JP61278387A patent/JPS63131396A/ja active Pending
-
1987
- 1987-11-19 US US07/122,452 patent/US4774692A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345943A (en) * | 1976-10-07 | 1978-04-25 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
| JPS61255594A (ja) * | 1985-05-08 | 1986-11-13 | Seiko Epson Corp | 半導体メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4774692A (en) | 1988-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7486108B2 (en) | Charge recycling power gate | |
| JP2925422B2 (ja) | 半導体集積回路 | |
| JPS60176121A (ja) | 電圧降下回路 | |
| US20040143769A1 (en) | Low leakage sram scheme | |
| JP4673455B2 (ja) | 電力散逸制御を有する集積回路 | |
| JPH08221980A (ja) | バイアス電圧発生回路 | |
| JP4397062B2 (ja) | 電圧発生回路および半導体記憶装置 | |
| KR19990084474A (ko) | 저전력 정적 램의 셀 구조 | |
| US5055720A (en) | Current mirror sense amplifier with reduced current consumption and enhanced output signal | |
| JPS63131396A (ja) | 半導体メモリ装置のセンス回路 | |
| US7795906B2 (en) | Leakage power management with NDR isolation devices | |
| US5929694A (en) | Semiconductor device having voltage generation circuit | |
| US6738305B1 (en) | Standby mode circuit design for SRAM standby power reduction | |
| US6731564B1 (en) | Method and system for power conservation in memory devices | |
| JPH08221984A (ja) | 半導体記憶回路 | |
| JP2758735B2 (ja) | 論理回路 | |
| JP3096545B2 (ja) | レベル検知回路及びこれを使用した昇圧電源発生回路 | |
| JPH0656719B2 (ja) | 半導体記憶装置 | |
| JPS6218993B2 (ja) | ||
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| JP2876648B2 (ja) | センス回路 | |
| JP2991743B2 (ja) | 半導体記憶装置の基板電位調整装置 | |
| JPS6239516B2 (ja) | ||
| JP2591340B2 (ja) | 半導体集積回路装置 | |
| JP2876775B2 (ja) | 半導体メモリ |