JPH0760600B2 - 同期型記憶装置 - Google Patents
同期型記憶装置Info
- Publication number
- JPH0760600B2 JPH0760600B2 JP62206865A JP20686587A JPH0760600B2 JP H0760600 B2 JPH0760600 B2 JP H0760600B2 JP 62206865 A JP62206865 A JP 62206865A JP 20686587 A JP20686587 A JP 20686587A JP H0760600 B2 JPH0760600 B2 JP H0760600B2
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- Japan
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- bit line
- common data
- transistor
- precharge
- bit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、読出しを行う前のプリチャージ期間にビッ
ト線がプリチャージされる同期型記憶装置に関するもの
である。
ト線がプリチャージされる同期型記憶装置に関するもの
である。
第４図は、例えば特開昭61−133094号公報に示された同
期型記憶装置の概略を示す構成図である。
期型記憶装置の概略を示す構成図である。
この図において、1,2はビット線、5,6はワード線、7,8
はメモリセル、25は電源、31,32はプリチャージ用NMOS
トランジスタ、33はチップイネーブル信号、34は制御回
路、35はプリチャージ信号、36はレベル検出器、37は制
御信号である。
はメモリセル、25は電源、31,32はプリチャージ用NMOS
トランジスタ、33はチップイネーブル信号、34は制御回
路、35はプリチャージ信号、36はレベル検出器、37は制
御信号である。
次に動作について説明する。
ビット線のプリチャージ期間に制御回路34は、チップイ
ネーブル信号33によりプリチャージ信号35を出力し、プ
リチャージ用NMOSトランジスタ31,32はプリチャージ信
号35によりビット線1,2のプリチャージを行う。このと
き、レベル検出器36によりビット線1,2のレベルが検出
され、そのレベルが所定のレベルに達したならば、レベ
ル検出器36からの制御信号37を制御回路34が受けてプリ
チャージ信号35の出力を止めて、ビット線1,2のプリチ
ャージを終了させ、ビット線1,2が必要以上高電位にチ
ャージアップされるのを防止している。
ネーブル信号33によりプリチャージ信号35を出力し、プ
リチャージ用NMOSトランジスタ31,32はプリチャージ信
号35によりビット線1,2のプリチャージを行う。このと
き、レベル検出器36によりビット線1,2のレベルが検出
され、そのレベルが所定のレベルに達したならば、レベ
ル検出器36からの制御信号37を制御回路34が受けてプリ
チャージ信号35の出力を止めて、ビット線1,2のプリチ
ャージを終了させ、ビット線1,2が必要以上高電位にチ
ャージアップされるのを防止している。
上記のような従来の同期型記憶装置では、すべてのビッ
ト線がビット線に接続されたプリチャージ用トランジス
タによってプリチャージされるので、複数組のビット線
から１組のビット線、例えばビット線1,2を選択して、
その１組のデータを出力回路（図示せず）に転送する場
合、第４図中では図示していない選択されない組のビッ
ト線に対してもプリチャージが行われ、データが出力さ
れるので、その選択されない組の片方のビット線はデイ
スチャージが行われることになる。したがって、選択さ
れないビット線に対して不必要なプリチャージ，デイス
チャージが行われるため、低消費電力化が妨げられると
いう問題点があった。
ト線がビット線に接続されたプリチャージ用トランジス
タによってプリチャージされるので、複数組のビット線
から１組のビット線、例えばビット線1,2を選択して、
その１組のデータを出力回路（図示せず）に転送する場
合、第４図中では図示していない選択されない組のビッ
ト線に対してもプリチャージが行われ、データが出力さ
れるので、その選択されない組の片方のビット線はデイ
スチャージが行われることになる。したがって、選択さ
れないビット線に対して不必要なプリチャージ，デイス
チャージが行われるため、低消費電力化が妨げられると
いう問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、複数組のビット線から選択された１組のビット線
にのみプリチャージを行い、選択されないビット線に対
してはプリチャージを行わないようにして低消費電力化
を図った同期型記憶装置を得ることを目的とする。
ので、複数組のビット線から選択された１組のビット線
にのみプリチャージを行い、選択されないビット線に対
してはプリチャージを行わないようにして低消費電力化
を図った同期型記憶装置を得ることを目的とする。
この発明に係る同期型記憶装置は、読出しを行うビット
線を選択するビット線選択信号を出力するカラム選択用
デコーダと、ビット線にプリチャージ用トランジスタか
らコモンデータ線を介して接続され、ビット線選択信号
を受けて導通状態となるビット線選択用トランジスタと
を備え、前記ビット線は、相補の信号が読み出される２
本１組のものであり、これらのビット線がプリチャージ
期間あるいはワード線の非選択期間に導通状態となるイ
コライズ用トランジスタによって接続されたものであ
り、前記ビット線のプリチャージは前記プリチャージ用
トランジスタから前記ビット線選択用トランジスタを介
してのみなされるものである。
線を選択するビット線選択信号を出力するカラム選択用
デコーダと、ビット線にプリチャージ用トランジスタか
らコモンデータ線を介して接続され、ビット線選択信号
を受けて導通状態となるビット線選択用トランジスタと
を備え、前記ビット線は、相補の信号が読み出される２
本１組のものであり、これらのビット線がプリチャージ
期間あるいはワード線の非選択期間に導通状態となるイ
コライズ用トランジスタによって接続されたものであ
り、前記ビット線のプリチャージは前記プリチャージ用
トランジスタから前記ビット線選択用トランジスタを介
してのみなされるものである。
この発明においては、ビット線のうち、カラム選択用デ
コーダから出力されるビット線選択信号により読出しを
行うビットのビット線選択用トランジスタが導通状態と
なり、特定のビット線のみにプリチャージ用トランジス
タよりコモンデータ線を介してプリチャージが行われ
る。
コーダから出力されるビット線選択信号により読出しを
行うビットのビット線選択用トランジスタが導通状態と
なり、特定のビット線のみにプリチャージ用トランジス
タよりコモンデータ線を介してプリチャージが行われ
る。
第１図はこの発明の同期型記憶装置の一実施例の概略を
示す構成図である。
示す構成図である。
この図において、第４図と同一符号は同一機能のものを
示し、3,4はビット線、9,10はメモリセル、11,12,13お
よび14はビット線選択用トランジスタ、15,16はビット
線選択信号、17,18はコモンデータ線、19,20はプリチャ
ージ用PMOSトランジスタ、21はプリチャージ信号、22は
前記ワード線5,6を制御するＸデコーダ、23は前記ビッ
ト線選択信号15,16を出力するカラム選択用デコーダと
してのＹデコーダ、14はセンスアンプ、26,27はイコラ
イズ用NMOSトランジスタ、28はイコライズ信号である。
示し、3,4はビット線、9,10はメモリセル、11,12,13お
よび14はビット線選択用トランジスタ、15,16はビット
線選択信号、17,18はコモンデータ線、19,20はプリチャ
ージ用PMOSトランジスタ、21はプリチャージ信号、22は
前記ワード線5,6を制御するＸデコーダ、23は前記ビッ
ト線選択信号15,16を出力するカラム選択用デコーダと
してのＹデコーダ、14はセンスアンプ、26,27はイコラ
イズ用NMOSトランジスタ、28はイコライズ信号である。
次に、このように構成された同期型記憶装置の動作につ
いて説明する。
いて説明する。
ビット線のプリチャージ期間になるとプリチャージ信号
21が出力され、プリチャージ用PMOSトランジスタ19,20
のオンによりコモンデータ線17,18のプリチャージが行
われる。この時、プリチャージ信号21に同期してＹデコ
ーダ23はビット線選択信号15,16のうち１つの出力を
“H"にし、残りの信号を“L"にする。したがって、“H"
出力の信号に対応するビット線選択用トランジスタ11,1
2の１組と13,14の１組のうち一方の組がオンし、その結
果オンしたビット線選択用トランジスタ11,12あるいは1
3,14を介してコモンデータ線17,18とビット線1,2あるい
は3,4が接続され、選択されたビット線1,2あるいは3,4
のプリチャージがプリチャージ用PMOSトランジスタ19,2
0,コモンデータ線17,18,ビット線選択用トランジスタ1
1,12あるいは13,14を介して行われる。
21が出力され、プリチャージ用PMOSトランジスタ19,20
のオンによりコモンデータ線17,18のプリチャージが行
われる。この時、プリチャージ信号21に同期してＹデコ
ーダ23はビット線選択信号15,16のうち１つの出力を
“H"にし、残りの信号を“L"にする。したがって、“H"
出力の信号に対応するビット線選択用トランジスタ11,1
2の１組と13,14の１組のうち一方の組がオンし、その結
果オンしたビット線選択用トランジスタ11,12あるいは1
3,14を介してコモンデータ線17,18とビット線1,2あるい
は3,4が接続され、選択されたビット線1,2あるいは3,4
のプリチャージがプリチャージ用PMOSトランジスタ19,2
0,コモンデータ線17,18,ビット線選択用トランジスタ1
1,12あるいは13,14を介して行われる。
一方、ビット線選択用トランジスタ13,14あるいは11,12
がオンせず選択されなかったビット線3,4あるいは1,2
は、コモンデータ線17,18と接続されず、したがって、
プリチャージは行われない。なお、このプリチャージ期
間はＸデコーダ22はワード線5,6のすべての出力を非ア
クテイブとしている。
がオンせず選択されなかったビット線3,4あるいは1,2
は、コモンデータ線17,18と接続されず、したがって、
プリチャージは行われない。なお、このプリチャージ期
間はＸデコーダ22はワード線5,6のすべての出力を非ア
クテイブとしている。
また、プリチャージ期間にビット線1,2および3,4は、プ
リチャージ期間に出力されるイコライズ信号28により導
通状態となるイコライズ用NMOSトランジスタ26,27を介
してそれぞれビット線1,2および3,4関で導通状態とな
り、その結果、対となったビット線1,2および3,4の電位
は同一になり、プリチャージ終了後のデータの読出し時
にビット線間のレベル差によるメモリセルデータの書き
変わりが防止される。
リチャージ期間に出力されるイコライズ信号28により導
通状態となるイコライズ用NMOSトランジスタ26,27を介
してそれぞれビット線1,2および3,4関で導通状態とな
り、その結果、対となったビット線1,2および3,4の電位
は同一になり、プリチャージ終了後のデータの読出し時
にビット線間のレベル差によるメモリセルデータの書き
変わりが防止される。
また、第２図はこの発明の同期型記憶装置の他の実施例
の概略を示す構成図である。
の概略を示す構成図である。
この図において、第１図と同一符号は同一部分を示し、
29,30はレベル補償用PMOSトランジスタである。
29,30はレベル補償用PMOSトランジスタである。
また、第３図（ａ）〜（ｃ）は動作を説明するための波
形図である。
形図である。
次に、このように構成された同期型記憶装置の動作につ
いて説明する。
いて説明する。
この実施例においても、プリチャージ期間中の動作は上
記の実施例の動作と同一である。
記の実施例の動作と同一である。
上記の実施例においては、第３図（ａ）に示すように、
プリチャージ期間が短い等の理由によってプリチャージ
期間内にビット線を完全にプリチャージできないまま読
出し動作を行う場合、高電位側のコモンデータ線、ここ
ではコモンデータ線17とセンスアンプ24のしきい値Vth
とのレベル差は、第３図（ｂ）に示すように、ビット線
が完全にプリチャージされた場合と比較すると狭くな
り、センスアンプ24のマージンが小さくなり、場合によ
っては誤ったデータが読み出される。
プリチャージ期間が短い等の理由によってプリチャージ
期間内にビット線を完全にプリチャージできないまま読
出し動作を行う場合、高電位側のコモンデータ線、ここ
ではコモンデータ線17とセンスアンプ24のしきい値Vth
とのレベル差は、第３図（ｂ）に示すように、ビット線
が完全にプリチャージされた場合と比較すると狭くな
り、センスアンプ24のマージンが小さくなり、場合によ
っては誤ったデータが読み出される。
そこで、この実施例ではコモンデータ線17,18にそれぞ
れのゲートが他方のドレインに接続されたレベル補償用
PMOSトランジスタ29,30を接続して、完全にビット線の
プリチャージができないまま読出し動作を行っても、コ
モンデータ線17,18間におけるレベル差が、レベル補償
用PMOSトランジスタ29あるいは30、ここではレベル補償
用PMOSトランジスタ29によって補償するように構成して
いるので、コモンデータ線17とセンスアンプ24のしきい
値Vthとのレベル差は、第３図（ｃ）に示すように、ビ
ット線を完全にプリチャージした場合と同じになる。し
たがって、センスアンプ24が誤ったデータを読み出した
りするようなことがなくなる。
れのゲートが他方のドレインに接続されたレベル補償用
PMOSトランジスタ29,30を接続して、完全にビット線の
プリチャージができないまま読出し動作を行っても、コ
モンデータ線17,18間におけるレベル差が、レベル補償
用PMOSトランジスタ29あるいは30、ここではレベル補償
用PMOSトランジスタ29によって補償するように構成して
いるので、コモンデータ線17とセンスアンプ24のしきい
値Vthとのレベル差は、第３図（ｃ）に示すように、ビ
ット線を完全にプリチャージした場合と同じになる。し
たがって、センスアンプ24が誤ったデータを読み出した
りするようなことがなくなる。
なお、上記実施例では２本のビット線1,2および3,4間に
それぞれイコライズ用NMOSトランジスタ26,27を設けた
が、これらのイコライズ用NMOSトランジスタ26,27は、
コモンデータ線17,18間に設けてもよい。
それぞれイコライズ用NMOSトランジスタ26,27を設けた
が、これらのイコライズ用NMOSトランジスタ26,27は、
コモンデータ線17,18間に設けてもよい。
また、上記実施例では簡単のため、メモリセルが２列に
配列された同期型記憶装置について説明したが、この発
明はこれに限定されるものではなく、メモリセルが多数
配列された構成としてもよいことはいうまでもない。
配列された同期型記憶装置について説明したが、この発
明はこれに限定されるものではなく、メモリセルが多数
配列された構成としてもよいことはいうまでもない。
この発明は以上説明したとおり、読出しを行うビット線
を選択するビット線選択信号を出力するカラム選択用デ
コーダと、ビット線にプリチャージ用トランジスタから
コモンデータ線を介して接続され、ビット線選択信号を
受けて導通状態となるビット線選択用トランジスタとを
備え、前記ビット線は、相補の信号が読み出される２本
１組のものであり、これらのビット線がプリチャージ期
間あるいはワード線の非選択期間に導通状態となるイコ
ライズ用トランジスタによって接続されたものであり、
前記ビット線のプリチャージは前記プリチャージ用トラ
ンジスタから前記ビット線選択用トランジスタを介して
のみなされるようにしたので、選択された特定のビット
線のみにプリチャージを行うことができ、不必要なプリ
チャージによる無駄な電力消費を防止して低消費電力化
を図れるという効果がある。
を選択するビット線選択信号を出力するカラム選択用デ
コーダと、ビット線にプリチャージ用トランジスタから
コモンデータ線を介して接続され、ビット線選択信号を
受けて導通状態となるビット線選択用トランジスタとを
備え、前記ビット線は、相補の信号が読み出される２本
１組のものであり、これらのビット線がプリチャージ期
間あるいはワード線の非選択期間に導通状態となるイコ
ライズ用トランジスタによって接続されたものであり、
前記ビット線のプリチャージは前記プリチャージ用トラ
ンジスタから前記ビット線選択用トランジスタを介して
のみなされるようにしたので、選択された特定のビット
線のみにプリチャージを行うことができ、不必要なプリ
チャージによる無駄な電力消費を防止して低消費電力化
を図れるという効果がある。
第１図はこの発明の同期型記憶装置の一実施例の概略を
示す構成図、第２図はこの発明の同期型記憶装置の他の
実施例の概略の構成を示す図、第３図は動作を説明する
ための波形図、第４図は従来の同期型記憶装置の概略の
構成を示す図である。 図において、１〜４はビット線、5,6はワード線、７〜1
0はメモリセル、11〜14はビット線選択用トランジス
タ、15,16はビット線選択信号、17,18はコモンデータ
線、19,20はプリチャージ用PMOSトランジスタ、21はプ
リチャージ信号、22はＸデコーダ、23はＹデコーダ、24
はセンスアンプ、25は電源、26,27はイコライズ用NMOS
トランジスタ、28はイコライズ信号、29,30はレベル補
償用PMOSトランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。
示す構成図、第２図はこの発明の同期型記憶装置の他の
実施例の概略の構成を示す図、第３図は動作を説明する
ための波形図、第４図は従来の同期型記憶装置の概略の
構成を示す図である。 図において、１〜４はビット線、5,6はワード線、７〜1
0はメモリセル、11〜14はビット線選択用トランジス
タ、15,16はビット線選択信号、17,18はコモンデータ
線、19,20はプリチャージ用PMOSトランジスタ、21はプ
リチャージ信号、22はＸデコーダ、23はＹデコーダ、24
はセンスアンプ、25は電源、26,27はイコライズ用NMOS
トランジスタ、28はイコライズ信号、29,30はレベル補
償用PMOSトランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】メモリセルが接続されたビット線と電源間
にプリチャージ用トランジスタを有し、読出しを行う前
のプリチャージ期間に前記ビット線がプリチャージされ
る同期型記憶装置において、読出しを行うビット線を選
択するビット線選択信号を出力するカラム選択用デコー
ダと、前記ビット線に前記プリチャージ用トランジスタ
からコモンデータ線を介して接続され、前記ビット線選
択信号を受けて導通状態となるビット線選択用トランジ
スタとを備え、前記ビット線は、相補の信号が読み出さ
れる２本１組のものであり、これらのビット線がプリチ
ャージ期間あるいはワード線の非選択期間に導通状態と
なるイコライズ用トランジスタによって接続されたもの
であり、前記ビット線のプリチャージは前記プリチャー
ジ用トランジスタから前記ビット線選択用トランジスタ
を介してのみなされることを特徴とする同期型記憶装
置。 - 【請求項２】コモンデータ線は、２本１組のものであ
り、第１のコモンデータ線によって導通状態となる第１
のレベル補償用トランジスタを介して第２のコモンデー
タ線と電源間が接続され、前記第２のコモンデータ線に
よって導通状態となる第２のレベル補償用トランジスタ
を介して前記第１のコモンデータ線と電源間が接続され
たものであることを特徴とする特許請求の範囲（１）項
記載の同期型記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206865A JPH0760600B2 (ja) | 1987-08-19 | 1987-08-19 | 同期型記憶装置 |
| US07/230,343 US4856106A (en) | 1987-08-19 | 1988-08-09 | Synchronous static random access memory having precharge system and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206865A JPH0760600B2 (ja) | 1987-08-19 | 1987-08-19 | 同期型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449195A JPS6449195A (en) | 1989-02-23 |
| JPH0760600B2 true JPH0760600B2 (ja) | 1995-06-28 |
Family
ID=16530319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62206865A Expired - Fee Related JPH0760600B2 (ja) | 1987-08-19 | 1987-08-19 | 同期型記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4856106A (ja) |
| JP (1) | JPH0760600B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007788D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dynamic memory bitline precharge scheme |
| KR920022301A (ko) * | 1991-05-28 | 1992-12-19 | 김광호 | 반도체 기억장치 |
| JP2991546B2 (ja) * | 1991-10-07 | 1999-12-20 | 株式会社東芝 | 半導体集積回路 |
| JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
| JP3208624B2 (ja) * | 1993-11-25 | 2001-09-17 | ソニー株式会社 | 半導体記憶装置 |
| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
| US5511032A (en) * | 1994-05-17 | 1996-04-23 | Waferscale Integration, Inc. | Source pre-charge system in a memory array |
| US5432747A (en) * | 1994-09-14 | 1995-07-11 | Unisys Corporation | Self-timing clock generator for precharged synchronous SRAM |
| USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
| US5914906A (en) * | 1995-12-20 | 1999-06-22 | International Business Machines Corporation | Field programmable memory array |
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
| KR100429861B1 (ko) * | 1997-06-23 | 2004-07-19 | 삼성전자주식회사 | 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생장치 |
| US7061792B1 (en) | 2002-08-10 | 2006-06-13 | National Semiconductor Corporation | Low AC power SRAM architecture |
| US7286383B1 (en) * | 2002-08-10 | 2007-10-23 | National Semiconductor Corporation | Bit line sharing and word line load reduction for low AC power SRAM architecture |
| KR100555534B1 (ko) * | 2003-12-03 | 2006-03-03 | 삼성전자주식회사 | 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법 |
| US8804407B1 (en) | 2011-07-12 | 2014-08-12 | Altera Corporation | PMOS pass gate |
| US8995175B1 (en) * | 2012-01-13 | 2015-03-31 | Altera Corporation | Memory circuit with PMOS access transistors |
| GB2525904B (en) * | 2014-05-08 | 2018-05-09 | Surecore Ltd | Memory unit |
| CN115035932A (zh) * | 2022-07-04 | 2022-09-09 | 禹创半导体(深圳)有限公司 | 一种sram页面操作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366789A (ja) * | 1986-09-09 | 1988-03-25 | Mitsubishi Electric Corp | Ｃｍｏｓ行デコ−ダ回路 |
-
1987
- 1987-08-19 JP JP62206865A patent/JPH0760600B2/ja not_active Expired - Fee Related
-
1988
- 1988-08-09 US US07/230,343 patent/US4856106A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449195A (en) | 1989-02-23 |
| US4856106A (en) | 1989-08-08 |
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