CN1067325A - 半导体记忆装置 - Google Patents

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Abstract

本发明系提供一种半导体记忆装置，系由：记忆 单元、文字线、一对位元线、及自由充电手段所构成， 其中更包含漏电流补偿电路，用以补偿与记忆单元连 接的位元线的漏电流、及防止流入记忆单元的 CMOS长周期电流，所用CMOS电晶体交叉结合， 所构成的。

Description

本发明系有关于半导体记忆（存储）装置，特别是有关于在高容量的静态随机存贮器（以下简称SRAM）中，具备有位元线（Bit  Line）漏电流补偿电路的改良半导体记忆装置，该位元线系可防止资料读出/写入动作时的误动作。
附图中，第3图及第4图所示的是与本发明中做为现有技术对象的SRAM的记忆单元有关的电路，对此说明如下：
具有记忆装置的基本构造1示于第3图及第4图，记忆装置包含有：记忆单元（记忆胞）311，系可电气性地维持“0”或“1”的资料的锁存构造;文字线（Word Line）WL，是与MOS电晶体2、3的栅极连接，而这些MOS电晶体系分别连接于该记忆单元311两端的切换式电晶体;及，位元线BLi、BLi，系连接于这些切换式电晶体的信号线上;更包含自由充电（Free Change）电晶体T31、T32，系连接于位元线与电源之间，使此对位元线分别在读出和写入前，以预定的电位同等地充电;又包含MOS电晶体T35，系连接于位元线之间，为了资料线的均值化，可接受由未示于图中的均值器电路所供给的予定脉冲φBQi。
这些自由充电电晶体接受图中标记φBLi的脉冲信号，这就意味该SRAM是不必由外部供给时间脉冲的非同步式SRAM。非同步式SRAM是具有ATD（Address  Transistion  Detector）的记忆装置，ATD是依检出位址信号变化，由内部产生时脉，而执行动作的;前述φBLi信号是由ATD供给。
除去其周边电路部分的一般性SRAM外，图中，位元漏电流补偿装置具备与自由充电电晶体并联的各位元线。第3图是表示使用P型MOS箝位（Clamping）电晶体的例子;第4图是表示使用N型MOS箝位电晶体的例子。
使用该装置的背景是，因半导体装置的集成度增加，而非在狭小面积内具备甚多元件不可，因此在制造工程的次元上，要求微细化工程，该工程易产生构成电气特性的元件的各层间的电气性短路。在工程上的主要原因，举其一例来看，MOS电晶体内的连接部与栅极间的距离非常接近时，在栅极与连接部之间会产生微观的次元散粒（Shot），在在电晶体的源极与栅极之间、或漏极与栅极之间，形成漏电流通道，该漏电流在位元线上，因位元线的电气信号位准变低，而产生误动作的情况。在1M位元的高容量记忆装置的具体实现中，一定要有顾虑此漏电的补偿装置，第3图及第4图就表示为了防止如此之误动作而采用的位元线漏电流补偿电路31至34（41至44）。
在第3图中，当选择文字线WL1时，记忆单元311，312即被选择，透过贮存有例如“0”资料的记忆单元内的电晶体（未示于图中），借由P型MOS电晶体所形成的箝位电路，充电电荷将补偿漏电荷，而形成非常小的直流通路。这是产生流向记忆单元的电流的主因，而作用。而且，微细化及高容量的记忆装置，因与文字线WL1连接的记忆单元的个数甚多，故被记忆单元消耗的CMOS长周期（Long Cycle）电流，与此成正比例地增加。
在第4图的情况下，亦有同样的缺点。
上述已知技术是与具有存取时间25ns、容量1M位元的CMOS  SRAM有关，而发表于1987年10月的IEEE  Journal  of  Solid-State  Circuit  Vol.SC-22  No.5之第7330740页的文献所见到的。
因此，本发明的目的是为解决前述的缺点，而提供一种半导体记忆装置，该半导体记忆装置具有对高速、高集成化的记忆装置的位元线漏电流电流补偿，更为改良的电路。
本发明的另一目的是提供一种半导体装置，不仅可减少消耗CMOS长周期电流，且由于将多数的记忆单元与单一文字线连接，可缩小方块（Block）数，而使晶片占有面积极小化。
为达到前述本发明的目的，兹提供一种半导体记忆装置，其具有：记忆单元、文字线、及位元线，更在具有位元线的自由充电手段的高容量SRAM中，备有：第1切换电晶体及第2切换电晶体;该第1切换电晶体系接受由第1位元线侧的自由充电手段输至的信号，做为控制信号，其源极连接于电源，其漏极连接于第2位元线侧，以补偿漏电流;该第2切换电晶体系接受第2位元线侧的自由充电手段的信号，做为控制信号，其源极连接于电源，其漏极连接于第1位元线侧，以补偿漏电流。
本发明的特征是提供一种半导体记忆装置，其具有：记忆单元、文字线、及位元线，更在具有位元线的自由充电手段的高容量SRAM中，备有：第1切换电晶体;第2切换电晶体;及第2切换电晶体;该第1切换电晶体是接受第1位元线侧的自由充电手段信号，其漏极连接于第2位元线，以遮断漏电流或OFF电流;该第2切换电晶体系接受第2位元线侧的自由充电手段信号，其漏极连接于第1位元线侧，以遮断漏电流或OFF电流;该第3切换晶体是共通连接于该第1、第2切换电晶体的源极，而供给电源的。
以下，本发明的电路构成及作用效果宜参照附图，依据以下的实施例技术，将更为明了。
具备有对应于本发明的目的之位元线漏电流补偿装置的半导体记忆装置的实施例，示于第1图及第2图中。
因在第3图及第4图中的记忆装置的基本构造，于第1图及第2图中同样适用，所以对于相同构成要件赋予相同参考符号，继续已知例更详细地进行说明。
本发明的电路如第1图所示，具有：记忆单元;文字线;及，位元线BL1、BL1，其特征在于：在具有位元线的自由充电手段的高容量SRAM中，更具备有第1切换电晶体Q12及第2切换电晶体Q11;该第1切换电晶体Q12是接受由第1位元线BL1侧的自由充电手段输至的信号，做为控制信号，其源极连接于电源Vcc，其漏极连接于第2位元线BL1侧，以补偿漏电流;该第2切换电晶体Q11是接受第2位元线BL1侧的自由充电手段的信号，做为控制信号，其源极连接于电源Vcc，其漏极连接于第1位元线BL1侧，以补偿漏电流。且，补偿电路11、12内的电晶体型式系设定为，与做为自由充电手段所使用的电晶体是相同型式;且与文字线的切换电晶体是不同型式。以下NMOS是定义为第1型式，PMOS是定义为第2型式。以下说明本发明与所说到的缺点有关的电路动作。
为了说明的方便，假定在第1图的记忆单元中，在第1位元线BL1储存、维持高位准的资料;在第2位元线BL1则储存、维持低位准的资料，加以说明。
根据由被选中的文字线ML1输至的信号流入，而选择文字线WL1，借由连接记忆单元与文字线的切换电晶体成为ON，记忆单元即可与资料线电气性地连接。记忆单元的前述假设电压位准将本发明电路的位元线漏电流补偿电路的P型MOS电昌体Q11及Q12，分别成为ON及OFF状态。电晶体Q11的ON状态，是为了补偿位元线的漏电流动作;成为OFF的电晶体Q12也不对记忆单元供给任何电气信号，因此不会形成如已知与CMOS长周期有关连的电流通路。
此电路可充分地维持位元线的资料，同时可防止漏电流流入记忆单元。更，对于第1位元线的高位准资料而言，漏电流的补偿可维持电流供给，但对于第2位元线的低位准资料而言，却遮断电流供给。
而且，位元线的自由充电位准困P型MOS电晶体T11-T14的关系，而成为与电源供给位准Vcc相同的位准。在用于该自由充电动作的电晶体的栅极，输入由ATD电路（未示于图中）供给的信号φBLi、 φBLi。
图中，相继连接有记忆单元111及记忆单元112，与已说过的动作状态有关，当记忆单元112的位元线BLn侧的资料为“低位准”，而位元线 BLn侧的资料为“高位准”时，如已说过的，若选择文字线WL1，则电晶体Q13即成为OFF状态，且电晶体Q14即成为ON状态，因此，借由ON状态的电晶体Q14，可维持位元线 BLn侧的高位准资料;相反的，对于位元线BLn侧的低位准资料，即遮断电流供给。此种动作对全体记忆单元组（Memory Cell Array）均适用。
另外，本发明的对象虽是与已知电路的第3图及第4图有关的装置构成例，在适用本发明的原理中，并非一定要包含于第1图中的资料均值手段或ATD等。也就是，本发明可适用于各种记忆装置。
其次，参照第2图详细说明本发明的第2实施例。第2图系表示第1图的本发明电路的变形例，对于相同之构成要件赋予同一的参考符号。但与第1图电路的不同点是，如第2图所示，供给至漏电流补偿电路21、22的电源是第1类型，也就是，对于这里是经由N型的MOS电晶体而供给的。
在第2实施例的电路中，电源位准与包含人体效应（Body effect）的第1型的MOS电晶体所具有的临界电压位准VTN′之差，借第1型的MOS电晶体T21-T24供给自由充电位准。
MOS电晶体由构造性来看时，具有：栅极、漏极、源极、及堆极，但为了使MOS电晶体成为ON状态，如众所财知的，供给至栅极的电压应比供给至源极的电压小，但比一定的临界电压Vth高。然而，此临界电压Vth位准，因堆极电压位准与源极电压位准的电压差而变化，若源极电压较堆极电压高时，Vth值即增加。于前述说明中，自由充电位准并非Vcc，而是供给Vcc-VTN′，其理由即在于此。
前述内容是与第2实施例的电路动作有关。也就是，提示使用第1型电晶体Q25的理由。概略的动作虽与第1实施例相同，但为了将位元线BL1或 BL1 的高位准电压设定为Vcc-VTN′，故于电压Vcc与第2型PMOS电晶体Q21、Q22之间，***第1型的NMOS电晶体Q25。
在前述构造中，当连接于储存有高位准资料的记忆单元节点上的位元线BL1，或BL1处，发生漏电流时，凭借由电晶体Q21、Q22的ON、OFF动作，也可执行与第一实施例相同的：遮断资料读出的误动作;遮断流入记忆单元的电流。
另外，与第1实施例更进一步的不同点是所使用的电晶体类型。做为漏电流补偿电路的电源供给手段，而使用的MOS电晶体，考虑到人体效应，因此与用于自由充电手段的MOS电晶体同样类型;且，与其连接的漏电流补偿电路内的MOS电晶体是选择互相不同类型的电晶体。
第1实施例与第2实施例中，较佳的元件选择是IGFET（Insulated Gate Field Effect Transistor）。其系在栅极金属或和其同等类的电极，与半导体层之间，相隔绝缘层的元件;绝缘层例如：SiO2，此外也可用Si3N4、Al2O3。是特别适用于记忆元件的零件。
本发明的电路是可特别适合于高集成化的高容量的记忆装置。与此相关，虽可将多数的记忆单元连接于一文字线构造，但此构造应考虑记忆单元中的总消耗电流量。例如，在一文字线上连接128个记忆单元电路时，于该等记忆单元消耗的总电流，将是每一记忆单元所消耗电流与128的乘积，这决定每一文字线可连接的记忆方块单位。
图式的简要说明：
第1图是包含本发明电路的半导体记忆装置的记忆方块的电路构成图;
第2图是与第1图有关的第2实施例电路构成图;
图3图及第4图是已知的记忆方块构成图。
11、12……补偿电路
21、22……漏电流补偿电路
111、112……记忆单元
WL1……文字线
BL1、BL1……第1及第2位元线

Claims (13)

1、一种半导体记忆装置，具备有：复数的文字线与复数的位元线对；多数的记忆单元，系具有分别与前述文字线及位元线的各交点连接的锁存构造；自由充电手段，系连接于前述成对的位元线与电源之间，在读出或写入前，以一定电位，将位元线充电至同电位；及，漏电流补偿电路，用以补偿前述记忆单元的漏电流，其特征在于：前述漏电流补偿电路系***电源与位元线对之间；且，由一对切换电晶体的各栅极端子连接于对方的漏极端子，所构成的。
2、如专利要求1所记载的半导体记忆装置，其中，该一对切换电晶体的型式系与自由充电用的电昌体相同型式;且，与连接于文字线与记忆单元间的电晶体是不同型式的。
3、如专利要求1所记载的半导体记忆装置，于前述一对位无线间，包含均值手段。
4、如专利要求1所记载的半导体记忆装置，供给至前述自由充电手段之控制信号系由ATD（Address  Transistion  Detector）电路供给，该ATD系依位址信号变化的检出，由内部产生脉冲，而执行动作的。
5、如专利要求1所记载的半导体记忆装置，前述一对的切换电晶体系IGFET（Insulated  Gate  Field  Effect  Transistor）。
6、如专利要求1所记载的半导体记忆装置，包含前述记忆单元的记忆方块系配置成，在单一的文字线上多数连接成的。
7、一种半导体记忆装置，具备有：复数的文字线与复数的位元线对;多数的记忆单元，系具有分别与前述文字线及位元线的各交点连接的锁存构造;自由充电手段系连接于前述成对的位元线与电源之间，在读出或写入前，以一定电位，将位元线充电至同电位;及，漏电流补偿电路，用以补偿前述记忆单元的漏电流，其特征在于：前述漏电流补偿电路系***电源与位元线对之间;且，由一对切换电晶体的各栅极端子连接于对方的漏极端子，及另一切换电晶体，系其通连接于前述一对切电晶体的源极，而供给电源，所构成的。
8、如专利要求7所记载的半导体记忆装置，其中，该一对切换电晶体的型式系与自由充电用的电昌体及该另一切换电晶体的型式互为不同，所构成的。
9、如专利要求7所记载的半导体记忆装置，更包含形成于前述一对位元线之间的资料均值手段。
10、如专利要求7所记载的半导体记忆装置，供给至前述自由充电手段的控制信号系由ATD（Address  Transistion  Detector）电路供给，该ATD系依位址信号变化的检出，由内部产生脉冲，而执行动作的。
11、如专利要求7所记载的半导体记忆装置，前述一对切换电晶体及该另一切换电晶体系IGFET（Lnsulated  Gate  Field  Effect  Transistor）。
12、如专利要求7所记载的半导体记忆装置，关述自由充电手段的电压位准系电源电压与所用电晶体的临界电压的差。
13、如专利要求7所记载的半导体记忆装置，包含前述记忆单元的记忆方块系配置成，在单一的文字线上多数连接成的。
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