FR2519177A1 - Dispositif a circuits integres de memoire ram dynamique - Google Patents
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Abstract
L'INVENTION CONCERNE UN DISPOSITIF A CIRCUITS INTEGRES DE MEMOIRE RAM DYNAMIQUE. CE DISPOSITIF COMPORTE UN RESEAU DE MEMOIRE (M-ARY) COMPORTANT PLUSIEURS LIGNES DE TRANSMISSION
Description
La présente invention concerne un dispositif
à circuits intégrés de mémoire D-RAM (mémoire dynami-
que à accès direct ou aléatoire) comportant des tran-
sistors MISFET (c'est-à-dire des transistors à effet de champ du type métal-isolant-semiconducteur). Dans une mémoire D-RAM typique, un réseau de mémoire se compose de plusieurs cellules de mémoire
disposées selon une matrice, des lignes de transmis-
sion de données et des lignes de transmission de mots.
Lors de la lecture des données, une faible modification du potentiel est appliquée à une ligne de transmission de données à partir d'une telle cellule de mémoire du
type constituée par un seul transistor Afin de permet-
tre l'amplification d'une telle petite modification du potentiel, deux lignes de transmission de données sont accouplées dans les mémoires-D-RAM ordinaires Lorsque les données mémorisées dans la cellule dé mémoire reliée
à une ligne d'un couple de lignes appariées de trans-
mission de données (désigné ci-après sous le terme de "couple de lignes de transmission de données") sont
lues, un potentiel de référence est appliqué à l'au-
tre couple de lignes de transmission de données par des moyens appropriés telle qu'une cellule fictive La différence de potentiel entre les lignes constituant le
couple de ligne-de transmission de données est ampli-
fiée au moyen d'un amplificateur de lecture ou de dé-
tection. Lors de la lecture des données à partir des
cellules de mémoire, une telle fluctuation du poten-
tiel pouvant être considérée comme étant un bruit pa-
rasite est appliquée à chacune des lignes de trans-
mission de données à partir d'une ligne de transmis-
sion de mots, par l'intermédiaire d'une capacité indé-
sirable telle qu'une capacité parasite L'effet dû à la fluctuation de potentiel est réduit d'une manière relativement bonne à l'aide d'un agencement replié des lignes de transmission de bits En d'autres termes, 1 ' agencement est tel qu'une seule ligne de transmission
intersecte chaque ligne d'un couple de lignes de trans-
mission de données, ce qui a pour effet qu'un tel bruit du type considéré comme étant un bruit en mode commun estappliqué simultanément aux deux lignes constituant
le couple de lignes appariées de transmission de données.
Le bruit en mode commun peut être essentiellement négli-
gé grâce à l'utilisation d'un amplificateur de lecture
du type différentiel Par conséquent il devient possi-
ble de lire des données dans les cellules de mémoire
en ne réalisant essentiellement aucune erreur indépen-
damment de la fluctuation indésirable de potentiel ap-
pliquéeaux lignes de transmission de données, à partir de la ligne de transmission de mots Cependant l'auteur à la base de la présente invention a découvert lors de recherches effectuées qu'un bruit en mode différentiel
relativement important est appliqué au couple des li-
gnes appariées de transmission de données situées dans
une partie d'extrémité du réseau de mémoire.
Le bruit en mode différentiel mentionné ci-
dessus est produit par suite de l'opération de sélec-
tion des lignes de transmission de mots et en raison
de la fluctuation du potentiel de polarisation du sub-
strat. C'est pourquoi un but de la présente invention
est de fournir un dispositif à circuits intégrés de mé-
moire D-RAM, dans lequel les bruits d'accouplement pro-
duits dans les lignes constituant un couple de lignes appariéesde transmission de données respectivement en
raison de l'opération de sélection des lignes de trans-
mission de motset de la fluctuation de la tension de polarisation du substrat sont rendus essentiellement
identiques les uns aux autres.
Dans la mémoire D-RAM conforme à la présente in-
vention, une ligne fictive de transmission de données est
prévue à l'extérieur de la ligne de transmission de don-
nées, située la plus à l'extérieur parmi l'ensemble des lignes de transmission de données, la ligne fictive de transmission de données possédant le même agencement que
les lignes de transmission de données mentionnées ci-
dessus Il en résulte qu'il est possible de rendre éga-
les les capacités parasites composites entre les lignes de transmission de données Par conséquent les bruits d' accouplement provenant des lignes de transmission de mots et des lignes fictives de transmission de mots et les bruits d'accouplement dus à la fluctuation de la tension -VBB de polarisation du substrat sont produitsde façon égale dans les lighes constituant chaque couple de lignes appariées de transmission de -données Par conséquent il
est possible d'annuler les bruits d'accouiplement produits.
dans les lignes constituant un couple de lignes appariées de transmission de données respectivement au moyen d'un amplificateur de détection du type différentiel prévu pour chaque couple de lignes appariées de transmission
de données.
Ainsi il est possible d'empêcher un défaut de
fonctionnement et d'accroître la marge du niveau d'en-
trée étant donné que la faible différence de tension
envoyée à l'amplificateur de détection du type diffé-
rentiel n'est pas affectée par les bruits d'accouple-
ment mentionnés ci-dessus.
D'autres caractéristiques et avantages de la
présente invention ressortiront de la description don-
née ci-après prise en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma-bloc d'un circuit de mémoire D-RAM étudié antérieurement par l'auteur de la présente invention; la figure 2 A est un schéma-bloc d'un exemple
de circuit constituant la partie essentielle d'une mé-
moire D-RAM conforme à la présente invention;
la figure 2 B est un schéma d'un exemple prati-
que d'une partie essentielle de la mémoire;
la figure 2 C est un chronogramme du fonctionne-
ment de ladite partie essentielle de mémoire; la figure 2 D est un schémabloc d'un autre exem-, ple de circuit constituant une partie essentielle d'une mémoire D-RAM conforme à la présente invention;
la figure 2 E est un schéma d'un exemple prati-
que d'une partie essentielle de la mémoire selon l'in-
vention;
la figure 3 A est un schéma d'une forme de réa-
lisation préférée dee'la présente invention;
la figure 3 B est un -chronogramme du fonctionne-
ment de la forme de réalisation préférée; la figure 4 A représente une configuration d' agencement d'un exemple d'un réseau de mémoire M-ARY et d'un réseau fictif D-ARY conformes à la présente invention; la figure 4 B représente un schéma d'agencement
d'une exemple d'une partie d'un amplificateur de détec-
tion conforme à la présente invention; la figure 4 C représente un schéma d'agencement d'un autre exemple du réseau de mémoire et du réseau fictif; la figure 4 D représente un schéma d'agencement d'un autre exemple de la partie de l'amplificateur de détection; la figure 5 représente une configuration de base d'une pellicule isolante de champ 2 conforme à la présente invention; la figure 6 représente une configuration de
base d'une couche de silicium polycristallin 6 confor-
me à la présente invention; et la figure 7 représente des vues en coupe de la structure à circuits intégrés, prises suivant les lignes
X 1-X 1, X 2-X 2 et X 3-X 3 des schémas d'agencement représen-
tés respectivement sur les figures 4 A, 4 B et 4 C.
Avant de donner la description de la présente
invention, on va décrire ci-après, afin de mieux pou-
voir comprendre la présente invention, un circuit inté-
gré de mémoire D-RAM possédant un agencement à lignes repliées de transmission de bits, étudié antérieurement
par l'auteur de la présente invention.
La figure l est un schéma-bloc *de circuit mon-
trant une partie de l'agencement de mémoire D-RAM à li-
gnes repliées de transmission de bits, étudié antérieu-
rement l'auteur de la présente invention La mémoire D-RAM possède un réseau de mémoire comportant plusieurs cellules de mémoire M-CEL disposées selon une matrice, des cellules fictives D-CEL, des lignes de transmission de données DL 1 -l D Ll N, des lignes de transmission
de mots WL 1-_* *W Li 1 m et des lignes fictives de trans-
mission de mots DWL 1 l' DWL 1 2 * Chaque cellule de mémoi-
re se compose d'une cellule à un transistor et comporte
une porte d'entrée/sortie racordée à une ligne de trans-
mission de données et une borne de sélection raccordée
à une ligne de transmission de mots Des couples de li-
gnes appariées de transmission de données, par exemple
DL l et DL,_,sont raccordées aux bornes d'entrée/sor-
tie d'un amplificateur de lecture ou de détection du ty-
pe différentiel SA 1.
On va donner ci-après une vue d'ensemble du fonctionnement de lecture des données dans la mémoire
D-RAM.
Tout d'abord on modifie simultanément le poten-
tiel d'une lignede transmission de mots devant être sé-
lectionnée, par exemple la ligne de transmission de mots
W Ll' l et le potentiel de la ligne fictive de transmis-
sion de mots DWL 1 2 ' qui lui correspond, en faisant pas-
ser cespotentiels de niveaux bas à des niveaux hauts Lors que le potentiel de la ligne de transmission de mots WL 11 est à un niveau haut, les cellules de mémoires M-CEL de la première rangée, dont les bornes de sélection sont raccordées à la ligne de transmission de mots WL 11 '
sont sélectionnées Par conséquent le potentiel de cha-
cune des lignes de transmission de données DL 1,1, DL 12, préalablement réglé à une valeur initiale correcte, est modifié en étant amené à une tension correspondant
aux données, c'est-à-dire " 1 " ou " O ", antérieurement mé-
morisées dans les cellules de mémoire sélectionnées au moyen de la ligne de transmission de mots WL 11 Simultanémlent les cellules fictives D-CEL, situées dans la seconde rangée et dont les bornes de
sélection sont raccordées à la ligne fictive de trans-
mission de mots DWL 1 2 ' sont sélectionnées Par consé-
quent la tension initiale de chacune des lignes de trans-
mission de données DL 11, DL 1 DL = et est modi-
fiée en étant amenée à une valeur de tension de référen-
ce donnée.
Par conséquent une faible différence de tension
comportant une polarité correspondant aux données anté-
rieurement mémorisées dans les cellules de mémoire sélec-
tionnées est appliquée entre les lignes constituant cha-
que couple de lignes appariées de transmission de données, par exemple DL 1 et DL 1-1
La faible différence de tension appliquée à cha-
cune des deux lignes appariées de transmission de données est amplifiée jusqu'à devenir une différence de tension
suffisamment importante, au moyen de l'amplificateur cor-
respondant faisant partie des amplificateurs de détec-
tion de type différentiel SA 1, SA 2,,S An prévoesrespec-
tivement dans les couples de lignes appariées de trans-
mission de données.
Ensuite on sélectionne un couple de lignes appariées de transmission de données à partir des couples de lignes appariées de transmission de données -5 au moyen d'un commutateur de colonne C-SW Le signal présent dans le couple sélectionné de lignes appariées de transmission de données est transmis à l'extérieur
de mémoire D-RAM par l'intermédiaire d'un tampon de sor-
tie de données DOB, non représenté Ainsi, la donnée mémorisée dans n'importe quelle cellule de mémoire est lue. La sélection des lignes de transmission-de mots
et des lignes fictives de transmission de mots est réali-
sée au moyen d'un circuit décodeur de lignes R-DCR, tah-
dis que le commutateur de colonnes est commandé au moyen d'un circuit décodeur de colonnes C-DCR non représenté Les lignes de Transmission de mots WL 1 _,1 WL 1 2, WL 1-m et les lignes fictives de transmission de mots
DWL 11,_DWL 12 intersectent toutes les lignes de transmis-
sion de données DL,_,, L 1,- DL,-n; DL, -n et ce mê-
me dans la structure réelle du dispositif La capaci-
té parasite entre une ligne de transmission de données et une ligne de transmission de mots Cdw I ou Cdw"s (Cdw, Cdw) et formée au niveau de chacune des intersections entre les lignes de transmission de mots et les lignes de transmission de données La capacité parasite entre une ligne de transmission de données et une ligne de transmission de mots, Cdw'' représente essentiellement la capacité parasite formée au niveau de l'intersection o est située une cellule de mémoire D'autre part la
capacité parasite entre une ligne de transmission de don-
nées et une ligne de transmission de mots,à savoir CdwP
représente la capacité parasite formée au niveau de l'in-
tersection o n'est pas disposée une cellule de mémoire.
La capacité parasite Cdw,, qui inclut la capa-
cité grille-drain d'un transistor MISFET non représenté, dans chaque cellule de mémoire M-CEL, possède une valeur supérieure à celle de la capacité parasite C formée simplement en raison de la disposition à intersections de la structure de câblage.
Etant donné la présence des capacités parasi-
tes représentées Cdw,, Cdw," un bruit d'accouplement est appliqué à chaque ligne de transmission de données lorsque le potentiel d'une ligne de transmission de mots
augmente d'un niveau bas à un niveau haut.
Dans l'agencement de la mémoire D-RAM à lignes repliées de transmission de bits, on s'attend à ce que
le bruitd'accouplement appliqué à chaque ligne d'un cou-
ple de lignes appariées de transmission de données par
une ligne de transnission de mots et par une ligne fic-
tive de transmission de mots -soit un bruit en mode commun Ainsi on s'attend à ce que les bruits appliqués aux lignes constituant un couple de lignes appariées
de transmission de mots soient respectivement sensible-
ment négligés par un amplificateur de détection du type différentiel. Par exemple lorsque la ligne de transmission de mots WL 1 test sélectionnée, un bruit d'accouplement est appliqué à la ligne de transmission de données DL 11 en provenance de -la ligne de transmission de mots WL par l'intermédiaire de la capacité parasite Cdw,, tandis qu'un bruit d'accouplement est appliqué à la ligne de transmission de données DL 11 à partir de la ligne de transmission de mots WL 1 par l'intermédiaire de la capacité parasite Cdw,, A cet instant, étant donné que
la ligne fictive de transmission de mots DWL -2 est éga-
lement sélectionnée en correspondance avec la ligne de transmission de mots WL 11, un bruit d'accouplement est appliqué à chacune des lignes de transmission de données DL 1 _ 1,D Ll,également à partir de la ligne fictive de transmission de mots Par conséquent on considère que la capacité parasite entre la ligne de transmission de données DL et la ligne sélectionnée de transmission de mots WL 11 et la capacité parasite comprise entre la ligne de transmission de données DL 1 1 et la ligne fic-
tive de transmission de mots DWL 2 constituent essen-
tiellement une seule capacité parasite composite qui
applique un bruit d'accouplement à la ligne de trans-
mission de données DL 11.
Si la capacité parasite Cddw" formée entre la
ligne fictive de transmission de mots DWL 1-2 et la li-
gne de transmission de données DL 11 est rendue égale a la capacité parasite Cdw formxeentre la ligne de transmission de mots entre la ligne de transmission de mots WL 11 et là ligne de transmission DL 11 et si la capacité parasite Cddw' formée entre la ligne fictive de transmission de mots DWL 1-2 et la ligne de transmission de données DL 1 1 est rendue égale à la
capacité parasite Cdw' formée entre la ligne de trans-
mission de mots WL 1 1 et la ligne de transmission de données DL 1,1, la capacité parasite composite (Cdw + Cddw = Cdw) raccordée à la ligne de transmission de données DL 1 1 (lorsque la ligne de transmission de mots
WL 11 est sélectionnée), devient égale à la capacité pa-
rasite composite (CdwI + Cddw' = Cdw) raccordée à la li-
gne de transmission de données DL 1 _ 1 Par conséquent on s'attend a ce que le bruit
appliqié à la ligne de transmission de données DL_ 1 ', lors-
que la ligne de transmission de mots WL 1-1 est sélec-
tionnée, possède un niveau essentiellement égal à ce-
lui du bruit appliqué à la ligne de transmission de don-
nées DL 11 En outre on s'attend à ce que le bruit appli-.
qué à chacune des lignes du couple de lignes appariées de transmission de données DL 1 1 et DL 1 1 soit négligée par l'amplificateur de détection de type différentiel SA 1, étant donné que le bruit est essentiellement un bruit en
mode commun.
Cependant l'auteur à la base de la présente in-
vention a trouvé, comme cela a été décrit ci-dessus, que le bruit appliqué à l'une des lignes constituant un couple de lignes appariées de transmission de données, par exemple DL 1 l, disposée dans une partie d'extrémité
du réseau de mémoire, ne coïncide pas de façon excellen-
te avec le bruit appliqué à l'autre des lignes consti-
tuant le couple de lignes appariées de transmission de
données, c'est-à-dire la ligne DL 1.
En d'autres termes les lignes de transmission de données DL 1 DL 1 i DL 1n' DL 1-n dans la mémoire D-RAM sont formées à partir, par exemple de
la même couche de câblage et sont disposées au voisina-
ge les unes des autres à des distances essentiellement identiques. Par conséquent une capacité parasite entre les lignes de transmission de données Cdd' possédant une valeur qui ne peut pas être négligée, est formée entre des lignes de transmission de données réciproquement voisines. Sur la figure 1 la capacité parasite entre les
lignes de transmission de données raccordées avec cha-
cune des lignes de transmission de données disposées à l'intérieur du réseau de mémoire, c'est-à-dire chacune
des lignes de transmission de données autre que les li-
gnes de transmission de données DL 1 1 et DL 11 disposées dans les parties d'extrémité du réseau de mémoire, est égale à 2 Cdd étant donné que les lignes de transmission de données sont disposées des deux côtés de la capacité
parasite -
D'autre part la capacité parasite entre les lignes de transmission de données raccordées à chacune
des lignes de transmission de données DL 1 1 et DL 1 N dis-
posées dans les parties d'extrémité du réseau de mémoire, est égale à Cdd étant donné que seulement une ligne de
transmission de données est disposée d'un côté de la ca-
pacité parasite.
Par conséquent, les bruits d'accouplement appli- qués aux couples des lignes appariées de transmission de
données DL _l et DL _l disposées dans une partie de l'ex-
trémité du réseau de mémoire ne sont pas égaux entre eux.
De façon analogue, les bruits d'accouplement appliqués
aux couples des lignes appariées de transmission de don-
nées au niveau de la partie d'extrémité la plus infé-
rieure ne sont pas réciproquement égaux.
En particulier lorsqu'on réalise les éléments
avec une taille plus petite avec la nécessité d'accroi-
tre la capacité de-la mémoire, c'est-à-dire afin de don-
ner au réseau de mémoire une densité supérieure, la ca-
pacité parasite Cdd dans la même couche de câblage de-
vient plus importante.
Par conséquent le déséquilibre entre les bruits
d'accouplement produits dans le couple mentionné ci-des-
sus des lignes appariées de transmission de données aug-
mente de plus en plus.
Lorbque le potentiel de chacune des lignes in-
cluant une ligne de transmission de mots et une ligne fictive de transmission de mots, augmente en passant d'un potentiel bas (O V) à un potentiel haut (Vcc) dans la mémoire D-RAM, les valeurs approchées des bruits d' accouplement (grandeurs modifiant la tension) MVNAVN,
appliquées au couple de lignes appariées de transmis-
sion de données (D Li Ui D Lin) par suite des effets de la capacité parasite composite Cdw entre une ligne de transmission de données et une ligne de transmission de
mots, la capacité parasite Cdd entre les lignes de trans-
mission de données et l'autre capacité parasite de la li-
gne de transmission de données C 0 sont obtenues confor-
mément aux équations suivantes ( 1) et ( 2): Cdw v 1 àNC C +C Ccc 1 dw CO+ Cdd VN Cdw+C + 2 D d vcc 2) On notera également que la capacité parasite CO inclut une capacité de jonction entre le drain du transistor MISFET constituant une cellule de mémoire et un substrat Par conséquent la fluctuation de la tension -VBB de polarisation du substrat, appliquée à ce dernier, provoque l'apparition de bruits similaires
d'accouplement dans les lignes de transmission de don-
nées. De même dàns ce cas les bruits d'accouplement devant être déséquilibrés sont produits dans le couple le plus extérieur de lignes appariées de transmission
de données DL,_,, DL,_, et DL, n' DL 1-n -
Par conséquent si les bruits d'accouplement ne
sont pas produits de façon identique dans la ligne cons-
tituartun couple de lignes appariées de transmission de
données, l'amplificateur de détection de type différen-
tiel alimenté par le signal présent dans le couple de lignes appariées de transmission de données en tant que signal d'entrée fait aisément l'objet d'un défaut
de fonctionnement.
Par conséquent lorsque les données mémorisées dans une cellule de mémoire apparaissent dans un couple de lignes appariées de transmission de données sous la forme d'une faible différence de tension, les bruits d'
accouplement peuvent provoquer une réduction de la fai-
ble différence de tension de sorte que la marge de bruit du signal devant être détecté peut être inférieure à une valeur telle que le degré de diminution ne peut pas être
négligé.
Un tel problème se présentepar exemple lorsque le signal correspondant à la donnée "" mémorisée dans une cellule de mémoire est lue dans la ligne supérieure -d 1 ektrémité de transmission de données DL Dans ce cas la tension de la ligne de transmis-
sion de données DL _l est inférieure à la tension (ten-
sion de référence) de la ligne de transmission de don-
nées DL 1,1, qui est-appariée à la précédente.
Mais, comme cela ressort des équations ( 1) et
( 2), le bruitd'accouplement produit dans la ligne d'ex-
trémité supérieure de transmission de données DL 1 1 est supérieur au bruit produit dans la ligne de transmission
de données DL 1 ', appariée à la ligne précédente.
Par conséquent la faible différence de tension entre les lignes dé transmission de données DL 1 _,DL_ 11
* diminue par suite du déséquilibre entre les bruits d'ac-
couplement. Un problème de ce type intervient également dans les cas suivants:
(A) lorsque le signal correspondant à la don-
née "O" mémorisée dans une cellule de mémoire est lue dans la ligne d'extrémité inférieure de transmission
de données DL 1-.
(B) lorsque le signal correspondant à la don-
née " 1 " mémorisée dans une cellule de mémoire est lu dans la ligne de transmission de données DL 1 1 ou DL 1-n On va décrire ci-après de façon plus détaillée
une forme de réalisation préférée de la présente inven-
tion. La figure 2 A représente un schéma-bloc d'un exemple de circuit constituant une partie essentielle
de la présente invention.
Des amplificateurs de détection ou de lecture SA 1, SA 2 i*-*i S An sont prévus pour les différents couples de lignes appariées de transmission de données DL 11 D Li 1; DL 1-2,D Li-2;;D Li-n;D Ln Chacune des lignes de transmission de données DL _,D Li_,,D Lin est raccordée aux bornes d'entrée/sortie de cellules de
mémoire M-CEL disposées sous la forme d'une matrice don-
née et de cellules fictives D-CEL respectivement En outre les lignes de transmission de mous 11 WL 2 l W L 12 ' W Lm et les lignes fictives de transmission de mots DWL_ 1,DWL 1-2 sont prévues de manière à intersecter les
lignes de transmission de données à angle droit Cha-
cune des lignes de transmission de mots et des lignes
fictives de transmission de mots est raccordée aux bor-
nes de sélection des cellules de mémoire M-CEL disposées selon une matrice données et aux cellules fictives D-CEL
respectivement Les couples de lignes appariées de trans-
mission de données'D Lll,D Lll, DL_ 2, DL_ 2;; D Lin DL in sont raccordées à un couple de lignes communes
de transmission de données CDL 1, CDL 1 par l'intermédiai-
re de couples de transistors MISFET Qll' Qll; Q 12 'Q 2 ''; Qln'Qln en vue de constituer un commutateur de colonne C-SW Les lignes communes de transmission de données CDL 1, CDL 1 sont raccordées à la borne d'entrée d'un
tampon de sortie de données DOB et à la borne de sor-
tie d'un tampon d'entrée de données DIB, respectivement.
La transmission et la réception de signaux entre la mé-
moire D-RAM et un circuit extérieur, c'est-à-dire la transmission des données lues et des données devant
être enregistrées par l'intermédiaire du tampon de sor-
tie de données DOB et du tampon d'entrée de données DIB.
Un décodeur de lignes et de colonnes RC-DCR effectue l'opération de sélection pour la sélection d'
une ligne de transmission de mots et d'une ligne fic-
tive de transmission de mots parmi les lignes de trans-
mission de mots WL 1 _ 1, WL 2, W Llm et entre les
lignes fictives de transmission de mote DW Ll 11, DW Li 2.
En outre le décodeur de lignes et de colonnes RC-DCR effectue l'opération de sélection d'un couple de
transistors MISFET parmi les couples de transistors MIS-
Qll' Qll' Q 12 ' Q 12;; Qln'Qln' Un tampon d'adresses ADB traite deux types de signaux d'adresses extérieurs multiplexés, c'est-à-dire des signaux d'adresses de lignes A O -A 7 et des signaux d'adresses de colonnes A 8-A 15 pour former des couples de signaux d'adresses complémentaires (a 0,ao)-(a 7,a 7)
et (a 8;a 8) (a 15,a 5) et les envoie au décodeur de li-
gnes et de colonnes RC-DCR aux instants de cadencement
OAR',AC conformément au fonctionnement de la micropla-
quette à circuits intégrés.
Le décodeur de lignes et de colonnes RC-DCR
décode les couples de signaux d'adresses complémen-
taires pour réaliser l'opération de sélection mention-
née ci-dessus.
Dans le cas de l'exemple, il est prévu des couples de lignes fictives de transmission de données DDL_,11 DDL 1 1 et DDL 1 _ 2, DD Li_ 2 afin d'éliminer la
non uniformité décrit précédemment de la capacité pa-
rasite entre les lignes constituant un couple de li-
gnes appariées de transmission de données DL,_, DL,_ 1 disposées àl'extrémité supérieure de la partie M-ARY du réseau de mémoire (ou de la partie D-ARY du réseau fictif), et entre les lignes constituant un couple de lignes appariées de transmission de données DL 1 n' DL 1-n
disposées à l'extrémité inférieure dudit réseau de mé-
moire. Le couple des lignes fictives de transmission de données DD Li _, DD Li _ est prévu au-dessus du couple supérieur de lignes appariées de transmission de données
DL l', DL,_,, et ce avec le même agencement que les au-
tres lignes de transmission de données.
D'autre part le couple de lignes fictives de
transmission de données DD Lin, DDL 1 _n est prévu au-
dessous du couple d'extrémité inférieur de lignes appa-
riées de transmission de données DL 1,n DL 1 et ce
selon le même agencement que les autres lignes de trans-
mission de données.
Afin de rendre la capacité parasite C O égale à la capacité parasite des lignes de transmission de données DL-11 DL 121, DL 1 n' on raccorde chacune de ces lignes fictives de transmission de données DDL 11 l DD Ll la DDL -2 DDL 2 à plusieurs cellules de mémoire M-CEL, à une seule cellule fictive de mémoire D-CEL, à un amplificateur de détection fictif DSA 1 ou DSA 2 et au transistor correspondant faisant partie des transistors MOS Q 11 Q 1, Q 2 et Q 2 servant à former un commutateur de
colonne comme représenté sur la ligure 2.
L'agencement pratique de chacun des amplifica-
teurs fictifs de détection DSA 1, DSA 2 doit être le même que celui des amplificateurs de détection S Al, SA 2, S An' En outre chacune des lignes de transmission
de mots est réalisée de manière à intersecter les li-
gnes fictives de transmission de données afin de ren-
dre la capacité parasite Ddw, présente entre une ligne de transmission de données et une ligne de transmission
de mots de chaque ligne fictive de transmission de don-
nées, égale à celle des autres lignes de transmission
de données.
Le couple de lignes fictives appariées de transmission de données est prévu de manière à rendre la capacité parasite présente entre les lignes de transmission de données du couple le plus extérieur de lignes appariées de transmission de dohnées DL 1 l
et DL 1 1 N égale à celle des autres lignes de transmis-
sion de données, c'est-à-dire 2 Cdd Par conséquent il est inutile de lire la donnée dans un couple de lignes fictives de transmission de données Par conséquent,
les couples de transistors MOS Q 1 ' Q 1 et Q 2, Q 2 ser-
vant à former un commutateur de colonne raccordé aux couples de lignes fictives de transmission de données DD Lii, DD Lii, DDL 1 _ 2, DD Li_ 2 sont maintenus à l'état bloqué. La figure 2 B représente un schéma d'un exemple pratique du circuit constituant la partie essentielle de la mémoire D-RAM, représentée sur la figure 2 A La figure 2 C est un chronogrammedu fonctionnement de ce
circuit On va décrire ci-après de façon plus détail-
lée le schéma pris pour exemple.
Constitution d'une cellule de mémoire M-CEL Chacune des cellules de mémoire M-CEL à 1 bit comporte uncondensateur CS servant à mémoriser les données et un transistor MISFET QM servant à la
sélection d'adresse La donnée " 1 " ou " O " est mémori-
sée conformément au fait que le condensateur Cs pos-
sède ou non une charge électrique.
Quantité du signal devant être lu La donnée est lue en rendant conducteur le
transistor MISFET QM de manière à raccorder la capa-
cité CS à la ligne de transmission de données DL 1 et à détecter la variation du potentiel de la ligne de transmission de données DL 1 i 1 en fonction de la quantité de charge électrique mémorisée dans le
condensateur Cs Dans la description donnée ci-après,
on suppose, en vue de faciliter une compréhension qua-
litative de la quantité de signal devant être lue, que
chacune des lignes de transmission de données ne com-
porte qu'une capacité parasite C O En supposant que le potentiel antérieurement appliqué à la capacité parasite C O de la ligne de transmission de données DL 1 est une tension d'alimentation VCC, lorsque la donnée mémorisée dans le condensateur CS est " 1 " (le potentiel de la tension d'alimentation VCC), le potentiel (VDL) 1,, de la ligne de transmission de données DL l_ est maintenu à la tension d'alimentation Vcc lors de l'adressage et que, d'autre part, lorsque la donnée est " O " ( O V), le potentiel (V 7 DL)" O " prend la valeur {C O VOCCCS(Vw-Vth)}/C 0, Vw représentant la tension de grille du transistor MISFET Q et Vth la
tension de seuil du transistor MISFET QM' Ici la dif-
férence entre le " 1 " logique et le " O " logique, c'est-
à-dire la quantité du signal devant être détectée, b Vs, est donnée par la relation: AVS=(VDL) " 1 " (VDL) "o O =(Vw-Vth) CS/CO Si VW = V Cc, la quantité du signal VS est la suivante: AVS= (Vcc-Vth) Cs/Co
Etant donné que l'on donne à la cellule de mé-
moire une taille plus petite et qu'un plus grand nom-
bre de cellulesde mémoire sont raccordées à chaque li-
gne de transmission de données de manière à former une
matrice de mémoire possédant un degré supérieur d'inté-
gration ainsi qu'une capacité supérieure,on a Cs" C 0, c'est-à-dire que le rapport Cs/CO prend une valeur extrêmement faible Par conséuqnet AVS est un signal
extrêmement faible.
Signal de référence lors de la lecture Les cellules fictives D-CEL sont utilisées
en tant que références pour la détection de tels si-
gnaux, faibles Chacune des cellules fictives D-CEL est fabriquée dans les mêmes conditions de fabrication
ticnavec la même conception constante que les cellu-
les de mémoire M-CEL, hormis que la capacité de son condensateur Cds est égale à environ la moitié de la
capacité du condensateur CS Le condensateur Cds est char-
gé au potentiel de masse au moyen d'umtransistor QD 2 avant
l'adressage (l'électrode étant placée à la tension d'ali-
mentation VCC) Par conséquent, la quantité de modifica-
tion du signal AVR appliquée à la ligne de transmission de données DL 1 _ 1 par la cellule de mémoire lors de 1 ' adressage est représentée par l'équation suivante d'une
manière similaire à la quantité de modification de si-
gnal ûVS à la ligne de transmission de données DL 1 par la cellule de mémoire: AVR= (VDW-Vth') Cds/C O VDW étant la tension de grille du transistor QD 2 et Vth, la tension de seuil du transistor MISFET QD 2 '
Si VDW = VCC, VR est représenté par l'équa-
tion suivante: v VR= (VCC-Vth) Cds/CO Etant donné que Cds est réglée de manière à être presque égale à la moitié de CS, VR est égale
à presque la moitié de A Vs.
Par conséquent il est possible de différen-
cier les données " 1 " et " O " conformément au fait que la quantité de modification du signal AVS de la ligne
de transmission de données DL_ 11 est inférieure ou su-
périeure à la quantité de modification de signal AVR de
la ligne de transmission de données D Li 1.
Agencement des circuits
L'amplificateur de détection SA 1 doit accroi-
tre la différence de variation de potentiel produite
lors de l'adressage en une période de détection déter-
minée par un signal de cadencement (signal de commande
de l'amplificateur de détection) DPA (dont le fonction-
251917 ?
nement sera décrit ultérieurement) et possède des noeuds entrée/sortie remplis à un couple de lignes complémentaires de transmission de données DL 11 ' DL 1 disposées parallèlement l'une à l'autre On rend égaux le nombre des cellules de mémoire raccor- dées aux lignes de transmission de données DL 11, DL 1 afin d'accroître le degré de précision de la détection, et une cellule fictive est raccordée à chacune des lignes de transmission de données DL 11, DL 11 En outre chaque cellule de mémoire MCEL est branchée entre une ligne de transmission de mots et une ligne du couple des lignes complémentaires de
transmission de données Etant donné que chaque li-
gne de transmission de mots intersecte les deux li-
gnes constituant uhi couple de lignes appariées de transmission de données, si la composante de bruit produite dans la ligne de transmission de mots est transmise à une ligne de transmission de données au moyen d'un couplage électrostatique, les composantes de bruit apparaissent de façon identique dans les
deux lignes de transmission de données et sont annu-
lées par l'amplificateur de détection de type diffé-
renti 2 l SA 1.
En particulier les lignes fictives de trans-
mission de données sont prévues dans le cas de l'exem-
ple, comme cela a été décrit ci-dessus Par conséquent la capacité parasite entre les lignes de transmission de données de chaque couple de lignes appariées de transmission de données doit être rendue égale à 2 Cdd par rapport à toutes les lignes de transmission de données En conséqueno il est possible d'uniformiser
le bruit d'accouplenextprovenant d'une ligne de trans-
mission de mots ainsi que le bruit d'accouplenentrésul-
tant de la fluctuation de la tension -VBB de polarisa-
tion du substrat par rapport à toutes les autres lignes
2519 77
de transmission de données De ce fait chaque amplifi-
cateur de détection peut supprimer de façon fiable les
bruits d'accouplement.
Lorsque la cellule de mémoire raccordée à l'une des lignes du couple de lignes complémentaires de transmission de données DL 1 _ 1,DL 1 _ est sélectionnée,
l'une des lignes du couple de lignes fictives de trans-
mission de mots DWL 1 l, DWL 12 est sélectionnée de sor-
te qu'une cellule fictive est inévitablement raccordée
à l'autre ligne de transmission de données.
Fonctionnementde l'amplificateur de détection L'amplificateur de détection SA 1 comporte deux
transistors MISFET Q 58 'Q 59 ' qui sont interconnectés se-
lon des connexions croisées et amplifient de façon diffé-
rentielle un faible signal par suite du fonctionnement
dudit amplificateur en réaction positive Le fonction-
nement en réaction commence au moment o un transistor MISFET Q Sio est rendu conducteur en réponse au signal de cadencement (signal de commande de l'amplificateur de détection) PA' et o le potentiel (VH) supérieur de la ligne de transmission de données diminue à une faible vitesse et o le potentiel (VL) supérieur d'une ligne de transmission de données diminue à une vitesse élevée, avec un accroissement de la différence entre ces valeurs de potentiel conformément à la différence de potentiel appliquée lors de l'adressage Lorsque le potentiel inférieur VL de la ligne de transmission de données atteint une valeur de seuil Vth des transistors
MISFET accouplés selon des connexions croisées, le fonc-
tionnement en réaction positive est terminé de sorte
que le potentiel supérieur VH de la ligne de transmis-
sion de données subsiste à une valeur inférieure à la tension d'alimentation VCC, mais supérieure à la tension de seuil Vth, et le potentiel inférieur VL de la ligne de transmission de données atteint finalement la valeur Ov.
La donnée mémorisée dans une cellule de mé-
moire est détruite lors de l'adressage et restaurée
(réenregistrée) sous l'effet de la réception du poten-
tiel supérieur VH de la ligne de transmission de don-
nées ou du potentiel inférieur VL de la ligne de trans-
mission de données obtenu, selon le cas, lors de l'opé-
ration de détection.
Compensation du niveau logique '1 " Lorsque le potentiel supérieur VH de la ligne
de transmission de données diminue au-delà d'une am-
pleur donnée par rapport à la tension d'alimentation
VCC, il se produit cependant un défaut de fonctionne-
ment consistant en ce que l'état est lu en tant que
" O " logique, tandis que la lecture et le réenregistre-
ment sont répétés un certain nombre de fois Il est prévu un circuit de régénération active AR 1 servant à empêcher un défaut de fonctionnement de ce type Le circuit de restauration ou régénération active AR 1 a un fonctionnement visant à renforcer ou à accroître de façon sélective uniquement le potentiel supérieur
VH de la ligne de transmission de données pour l'ame-
ner au potentiel de la tension d'alimentation VCC, sans exercer aucun effet sur le potentiel inférieur
VL de la ligne de transmission de données La capaci-
té électrostatique de chacun des éléments C Bll et CB 12 à capacité variable du type MIS varie avec la tension appliquée aux bornes sur le côté gauche comme cela est visible sur la figure Du point de vue logique, il
faut comprendre qu'une capacité est formée à une ten-
sion supérieure à la tension de seuil Vth et qu'aucune capacité n'est formée à une tension inférieure à cette tension. Lorsque les transistors MISFET Q 4 S Qss sont
rendus conducteurs en réponse à un signal de cadence-
ment (signal de commande de régénération active) srg'1 ' élément à capacité variable Cv faisant partie de la ligne
de transmission de données située au potentiel VH est char-
gée Ensuite lorsqu'un signal de cadencement (signal de commande de régénération active) rs passe à un niveau haut, le potentiel de grille d'un transistor MISFET Q 56 ou Q 57 faisant partie de la ligne de transmission de données passe à un niveau suffisamment supérieur à la tension d'alimentation VCC, de sorte que le potentiel VH est restauré à la tension d'alimentation VCC Dans ce cas les tensior de seuil V Tth du transistor MISFET Q 56 ' Q 57 sont agencées de manière à être inférieures à
celles des transistors MISFET ne comportant pas d'asté-
risque (x) sur la figure afin de réduire la perte de puissance dans les'transistors MISFET Q 6 'Q 7 Opération de lecture Période de précharge Lorsqu'un signal de cadence 6 CC est à un niveau haut (niveau supérieur à la tension d'alimentation VCC),
les transistors MISFET Q 52 ' Q 53 sont placés à l'état con-
ducteur, la capacité flottante Co O de chaque ligne du
couple de lignes complémentaires de transmission de don-
nées DL_ 1,D Li_ 1 est préchargée à la tension d'alimenta-
tion VCC Etant donné qu'un transistor MISFET Q 1 est ren-
du conducteur en même temps que le transistor indiqué,
il existe un déséquilibre entre les opérations de préchar-
ge effectuées par les transistors MISFET Q 52 et Q 53 ' le
couple des lignes complémentaires de transmission de don-
nées DL 1 _ 1, DL_ 1 sont court-circuitées réciproquement
de manière à être placées dans le même état de potentiel.
La tension de seuil Vth de chacun des transistors MISFET
Q 51 à Q 53 est réglée de manière à être inférieure à cel-
le des transistors MISFET ne comportant pas d'astérisque sur la figure afin d'empêcher l'apparition de la perte
de tension entre la source et le drain desdits transis-
tors. A ce moment là, le transistor MISFET Qd 2 est rendu conducteur en réponse à un signal de cadencement
(signal de comuande db décharge) dc et la cellule ficti-
ve D-CEL est également ramenée dans un état initial don- né. Période d'adressage de lignes Les signaux d'adressage de lignes A O à Ai envoyés par un tampon d'adresses ADB à la cadence d'un signal de cadencement (signal de commande de tampon d'adresses) JAR
sont décodés par un décodeur de lignes et de colonnes RC-
DCR et l'adressage d'une cellule de mémoire M-CEL et d'une cellule fictive D-CEL commence en même temps que la montée d'un signal XX de commande de lignes de transmission de
mots.
Il en résulte qu'une différence de tension égale
presque à AVS/2 est produite entre les deux lignes complé-
mentaires de transmission de données DL 1 l DL 1 confor-
mément au contenu mémorisé de la cellule de mémoire, com-
me cela a été décrit ci-dessus.
Détection
Dès le moment o le transistor MISFET Q 510 commen-
ce à être conducteur en réponse au signal de cadencement (signal de commande de l'amplificateur de détection) %PA'
l'amplificateur de détection SA 1 déclenche le fonction-
nement en réaction positive et amplifie le signal de dé-
tection de A Vs/2 produit lors de l'adressage Une fois que l'opération d'amplification est presque achevée, le
circuit d'exploration AR 1 décrit ci-dessus ramène le ni-
veau du "'"logique à la valeur de la tension d'alimenta-
tion V en synchronisme avec le signal de cadencement (signal de commande de régénération active RS Fonctionnement en sortie des données Le signal d'adresse de colonne Ai+l à A envoyé
par le tampon d'adresses ADB en synchronisme avec un si-
gnal de cadencement (signal de commande de tampon d'adres-
ses TOAC) est décodé par le décodeur de lignes et de
colonnes RC-DCR, puis la donnée mémorisée dans la cellu-
le de mémoire M-CEL à 1 ' adresse de colonne sélectionnée par un signal de cadencement (signal de commande de com- mutation du commutateur de colonne (O"y) est transmise aux lignes communes de transmission de données CDL 1,CDL 1
par l'intermédiaire d'un commutateur de colonne C-SW.
Ensuite un ensemble amplificateur principal-
tampon de sortie des données OA & DOB est actionné en réponse à un signal de cadencement (signal de commande du
tampon de sortie de données et de l'amplificateur princi-
pal) 6 OP de sorte que la donnée mémorisée lue est envoyée à une borne de sortie Doutdelamicroplaquette L'ensemble amplificateur principal-tampon de sortie des données OA &
DOB est rendu inopérant en réponse à un signal de caden-
cement (signal de commande du tampon de sortie des don-
nées) RW lors de l'enregistrement.
Opération d'enregistrement Période d'adressage de lignes Les opérations de précharge,d'adressage et de
détection-sont tout-à-fait identiques au cas de l'opé-
ration de lecture décrite ci-dessus Par conséquent les données mémorisées situées dans la cellule de mémoire qui doivent être essentiellement enregistrées, sont lues en direction du couple des lignes complémentaires de transmission de données DL 1 ', DL 1 1 indépendamment
de la valeur logique d'une donnée d'enregistrement d'en-
trée Vin Etant donné que la donnée lue doit être négli-
gée par l'opération d'enregistrement décrite ultérieure-
ment, on peut considérer que l'opération réalisée jusqu' alors est essentiellement la sélection d'une adresse de ligne. Période d'enregistrement Le couple des lignes de transmission de données
DL 11 l DL 11, situées dans la colonne choisie en synchro-
nisme avec le signal de cadencement (signal de commande du commutateur de colonne) y d'une manière similaire à
l'opération de lecture est raccordé aux lignes commu-
nes de transmission de données CDL 1, CDL,, respectivement
par l'intermédiaire du commutateur de colonne C-SW.
Ensuite les signaux complémentaires d'entrée
d'enregistrement din, din envoyés par le tampon d'en-
trée de données DID en synchronisme avec le signal de cadencement (signal de commande du tampon d'entrée de
données) 15 RW sont enregistrés dans la cellule de mémoi-
* re M-CEL par l'intermédiaire du commutateur de colonne
C-SW Bien que l'amplificateur de détection SA 1 soit éga-
lement enfonctionnemènt à cet instant, la donnée apparais-
sant dans le couplé des lignes communes de transmission de données DL,_ 1, DL,_, est déterminée conformément à
la donnée du signal d'entrée Din étant donné que l'im-
pédance de sortie du tampon d'entrée des données DIB
est faible.
Opération de rafraîchissement
Le rafraîchissement est réalisé de telle maniè-
re que les données mémorisées dans la cellule de mémoi-
re M-CEL et étant perdues sont extraites par lecture en direction d'une ligne commune de transmission de données de colonnes DL, et les données lues sont restaurées à un niveau donné au moyen de l'amplificateur de détection SA 1 ainsi que du circuit de régénération active SA 1 et sont enregistrées dans la cellule de mémoire M-CEL Par
conséquent l'opération de rafraîchissement est identi-
que aux opérations des périodes d'adressage de lignes et de détection décrites en liaison avec l'opération de
lecture Dans ce cas cependant le commutateur de colon-
ne C-SW est rendu inopérant et le rafraîchissement
est effectué pour toutesles colonnes simultanément ain-
si que colonne par colonne dans l'ordre.
La figure 2 D est un schéma-bloc d'un autre exem-
ple du circuit constituant la partie essentielle de la
présente invention.
Contrairement à l'exemple représenté à l'exemple 2 A, dans le présent exemple chacunedes lignes fictives
de transmission de données prévues à l'extérieur des li-
gnes lespius extérieures des lignes de transmission de données DL_,11 DL 1 _n dans la partie M-ARY du réseau de
mémoire (ou dans la partie D-ARY du réseau fictif) com-
porte une seule ligne fictive de transmission de données (DD Li_,DDL 1 2) Ces lignes fictives de transmission de données DDL,1 DDL -2 permettent de rendre égales les
unes aux autres les capacités composites entre les dif-
férentes lignes parmi toutes les lignes de transmission
de données DL,' D Li_ 2 D Ln En outre, tout com-
me dans le cas des lignes fictives de transmission de données DD Li 1 et DDL 1-2 représentées sur la figure 2 A, chacune des lignes fictives de transmission de données, mentionnées précédemment, DDL 1-,l DDL 1-2 est raccordée à
plusieurs cellules de mémoire M-CEL, à une seule cellu-
le de mémoire fictive D-CEL et au transistor correspon-
dant faisant partie des transistors Qi' Q 2 servant à
former un commutateur de colonne comme cela est repré-
senté sur la figure En outre les lignes fictives de transmission de données DD Li l, DDL 1 i 2 sont raccordées à des amplificateurs de détection fictifs DSA'1, DSA'2, constituant chacur une partie des éléments de circuit constituant un amplificateur de détection, comme cela
est représente sur la figure Ainsi la capacité parasi-
te C 0 de chacune des lignes fictives de transmission de
données DDL 1 _, DD Li 2 est rendue égale à celle de cha-
cune des lignes de transmission de données DL,_, DL 12,
DL -n.
Les lignes fictives de transmission de données DD Li_ 1, DD Li 2 sont prévues de manière à pouvoir rendre la capacité parasite entre les lignes de transmission de données de chacune des lignes les plus extérieures de transmission de données DL,_,, DL,-n' égale à celle des autres lignes de tranmission de données, c'est-à-dire égale à 2 Cdd' Par conséquent il n'est pas nécessaire d' extraire par lecture des signaux hors des lignes fictives de transmission de données DDL 1 -,DDL, 2 C'est pourquoi les lignes fictives de transmission de données ne sont pas raccordées aux lignes communes de transmission de
données CDL 1, CDL 1.
La figure 2 E représentele schéma d'un circuit d'un exemple pratique du circuit constituant la partie
essentielle de la mémoire D-RAM représentée sur la fi-
gure 2 D Dans cet exemple on a représenté un circuit pratique de l'amplificateur de détection fictif DSA' raccordé à la ligne fictive de transmission de données
DDL 11
En d'autres termes l'amplificateur de détection fictif DSA' est constitué par des éléments de circuit raccordés à une ligne de transmission de données située dans les éléments de circuit constituant l'amplificateur de détection de type différentiel SA 1 Par conséquent l' amplificateur de détection fictif DSA' est constitué d'environ la moitié des éléments de circuit constituant
l'amplificateur de détection différentiel SA'1.
Etant donné que le fonctionnement du circuit de cet exemple est identique à celui décrit en référence aux
figures 2 B et 2 C, on n'en donnera pas de description.
La figure 3 A est le schéma d'un circuit de la mémoire D-RAM comportant des cellules de mémoire à 64
kbits disposées séparément selon deux matrices de cellu-
les de mémoire (réseaux de mémoire M-ARY 1,M-ARY 2) compor-
tant chacun une capacité de mémoire de 128 lignes x 256 colonnes = 32 768 bits ( 32 kbits) Les blocs principaux
sur la figure sont représentés conformément à l'agence-
ment géométrique réel.
Les signaux de sorties de décodage de 27 = 128
types obtenus conformément aux signaux d'adressage de li-
gnes Ao-Ai sont appliqués aux lignes de sélection d'adres-
ses (lignes de transmission de mots WL) dans le système des lignes de chacun des réseaux de mémoire M-ARY 1, M-ARY 2 à partir des décodeurs de lignes (servant également de dispositifs de commande de transmission de mots) R-DCRV,
R-DCR 2
Un décodeur de colonnes D-DCR délivre les signaux
de sorties de décodage de 228 types conformément aux si-
gnaux d'adresses de colonnes A 9-A 5 Les signaux de sor-
tie de décodage de sélection de colonnes sont communs aux réseaux de mémoire de droite et de gauche ainsi qu'aux colonnes supérieure et inférieure voisines dans chacun
des réseaux de mémoire, c'est-à-dire 4 colonnes au total.
Des signaux d'adresses A et A sont affectés de
7 8
manière à permettre la sélection de l'une de ces quatre colonnes Par exemple le signal d'adresse A 7 est affecté
à la sélection de l'une des colonnes de droite et de gau-
che, tandis que le signal d'adresse A 8 est affecté à la
sélection de l'une des colonnes supérieure et inférieure.
Un circuit yij-SG délivrant un signal 6 yij dé-
code les données selon quatre sortes de combinaisons con-
formément aux signaux d'adresses T 7, T 8 Les sélecteurs de commutation de colonne CSW-51, CSW-52 réalisent une
commutation des colonnes conformément aux signaux de sor-
tie 6 O O ly Ol'oyilo"yll du circuit 'ij-SG délivrant le
signal 6 yij.
Par conséquent le décodeur servant à sélection-
ner les colonnes des réseaux de mémoire subdivisées en étages: le décodeur de colonnes C-DCR et les sélecteurs de commutation de colonnes CSW-Si, CSW-52 La subdivision du décodeur en deux étages vise tout d'abord à empêcher
l'existence de tout espace gaspillé dans la microplaquet-
te à circuits intégrés En d'autres termes ces subdivi-
sions visent à obtenir une coincidence entre le pas de l'agencement longitudinal de portes NON-OU possédant une surface relativement importante pour le support d' uncouple de lignes de transmission de signaux de droite et de gauche du décodeur de colonnes C-DCR,et le pas de
l'agencement des colonnes de cellules de mémoire En ef-
fet la subdivision du décodeur en deux étages permet de
réduire le nombre des transistors nécessaires pour réa-
liser les portes NON-OU, de sorte que la surface occupée
par ces portes peut être réduit.
Le second objectif de la subdivision du décodeur
en deux étages est de réduire la charge appliquée à cha- que ligne de transmission de signaux d'adresses et d'ac-
croître la vitesse de commutation en réduisant le nombre des portes NONOU raccordées à une ligne de transmission
de signaux d'adresses.
Le tampon d'adresses ADB traite les huit signaux d'adresses extérieurs multiplexés A 0-A 7 et A 8-A 15 pour
fournir huit sortes de couples de signaux d'adressescom-
plémentaires (a O oa 0)-(a 7,a 7) et (a 8,a 8)-(a 15,a 15) respec-
tivement et les retransmet au circuit décodeur aux ins-
tants de cadencement 6 AR',AC en un synchronisme avec le fonctionnement à l'intérieur de la microplaquette à cir
cuits ihtégrés.
Dans la forme de réalisation préférée, les li-
gnes fictives de transmission de données DDL 1 _ 1,DDL 1 _ 2,
DDL 2 _ 1,DDL 2 _ 2 sont prévues dans les parties les plus ex-
térieures des réseaux de mémoire M-ARY 1 et M-ARY 2, c'est-
à-dire les parties supérieures et les parties inférieures
extrêmes de ces réseaux respectifs En outre,des tran-
sistors MOS Ql' Q 2 ' Q 31 Q 4 servant à former le commuta-
teur de colonne et des amplificateursde détection fic-
tifs DSA'1, DSA'2, DSA'3, DSA' sont prévus de manière se correspondre réciproquement 4
à se correspondre réciproquement.
Le fonctionnement du circuit lors du processus de réglage des adresses dans le système de mémoire D-RAM à 64 K à deux étages est décrit ci-après en référence aux figures 3 A et 3 B. Tout d'abord, lorsque le signal e AR de commande du tampon d'adresses du système de lignes augmente en passant à un niveau haut, sept sortes de couples de deux
signaux d'adresses complémentaires (a 0,a 0)-(a 6,a 6) corres-
pondant aux signaux d'adresses de lignes A 0-A 1 sont appli-
qué aux décodeurs de lignes RDCR, RDRC à partir du
, 1 2,
tampon d'adresses ADB par l'intermediaire d'une ligne de
transmission d'adresses de lignes R-ADL.
Ensuite, lorsque le signal X de commande des lignes de transmission de mots passe à un niveau haut,
les décodeurs de lignes R-DCR 1, R-DCR 2 sont rendus ac-
tifs et l'urne des lignes de transmission de mots dans
chacun des réseaux de mémoire M-ARY 1, M-4 RY 2 est sélec-
tionnée et est placée à un niveau haut.
Ensuite, lorsque le signal MAC de commande du
tampon d'adresses du système de colonnes passe à un ni-
veau haut, sept sortes de couples de signaux d'adresses
de colonnes complémentaires (a 9, a 9)-(a 15,a 15) correspon-
dant aux signaux d'adresses de colonnes a 9-a 15 sont appli-
qués au décodeur de colonnes C-DCR à partir du tampon d'
adresses ADB par l'intermédiaire de la ligne de trans-
mission d'adresses de colonnes C-ADL.
Il en résulte que l'un des 128 couples de li-
gnes de transmission de signaux de sortie du décodeur de colonnes C-DCR est placé à un niveau haut et que le
signal à niveau haut est appliqué aux sélecteurs de com-
mutation de colonnes CSW-51, CSW-52.
Ensuite, lorsque le signal y de commande du
commutateur de colonnes passe à un niveau haut, le cir-
cuit y SG délivrant le signal Oyij est rendu actif
D'autre part, le couple des signaux supplémen-
taires (a 7,a 7) correspondant au signal d'adresse A 7 estpréa-
lablement appliqué au circuit eyij-SG délivrant le signal
yig lorsqué le signal VAR de commande du tampon d'adres-
yig
ses passe à un niveau haut, tandis que le couple des si-
gnaux supplémentaires (a 8,a 8) correspondant au signal d' adresse A 8 est préalablement appliqué au circuit eyij-SG délivrant le signal yij' lorsque le signal AC de commande du tampon d'adresses passe à un niveau haut Par conséquent
lorsque le signal y de commande du commutateur de colon-
ne passe à un niveau haut, presque simultanément le
circuit O yij-SG délivrant le signal yij envoie un si-
gnal à chacun des sélecteurs de commutation de colonne
CSW-51, CSW-52.
Ainsi un couple est sélectionné parmi un total de 512 couples de transistors dans les commutateurs de
colonne C-SW 1, C-SW 2, et un -couple de lignes de trans-
mission de données DL situé dans le réseau de mémoire
estraccorde à la ligne commune de transmission de don-
nées CDL.
La figure 4 A montre un schéma d'agencement du
réseau de mémoire M-ARY et du réseau fictif D-ARY repré-
sentés dans l'exemple des figures 2 A et 2 B. Le réseau de mémoire M-ARY représenté sur la figure 4 A possède plusieurs cellules de mémoire M-CEL disposées sur un substrat semiconducteur 1, tandis que le réseau fictif BARY représenté sur la figure 4 A comporte plusieurs cellules fictives DCEL disposées
sur le substrat semiconducteur 1.
Tout d'abord le réseau de mémoire M-ARY repré-
senté sur la figure 4 A est agencé de la manière indi-
quée ci-après; On forme une pellicule d'isolant de champ 2 possédant une configuration de base représentée sur la figure 5, sur la surface du substrat semiconducteur 1 afin de séparer les cellules de mémoire M-CEL les unes
2 2519177.
des autres, chaque cellule de mémoire comportant un tran-
sistor MISFET QM et un condensateur Cs servant à mémorisa-
tion. Contrairement à la pellicule d'isolant de champ 2 qui est réalisée selon une règle de formation de base, on dépose de façon exceptionnelle une pellicule d'isolant de champ 2 a au-dessous d'un trou de contact CH O en vue de l'application de la tension d'alimentation Vcc à une
première couche de silicium polycristallin 6 Par consé-
quent il est possible d'empêcher l'apparition d'un acci-
dent tel que l'alliage d'aluminium-silicium formé confor-
mément à l'interaction entre une couche d'aluminium et la couche de silicium polycristallin à proximité du trou de contact CH traverse la pellicule isolante au-dessous
du trou de contact-CH, pour atteindre, de façon indési-
rable, la surface, du substrat semiconducteur 1.
La première couche de silicium polycristallin
6 utilisée pour constituer l'une des électrodes du con-
densateur de mémorisation Cs situé dans chaque cellule de mémoire M-CEL est formée avec une configuration de base représentée sur la figure 6, sur la pellicule d'isolant
de champ 2 et sur une pellicule d'isolant de grille 3.
En outre les lignes de transmission de mots
WL 1 _ 1-WL 16 formées à partir d'une seconde couche de si-
licium polycristallin 8 s'étendent au-dessus de la pre-
mière couche de silicium polycristallin 6 suivant la
direction verticalecomme cela est visible sur la figu-
re 4 A. En outre une ligne d'alimentation en énergie VCC L servant à amener la tension d'alimentation Vcc à la couche de silicum polycristallin 6 constituant l' une des électrodes du condensateur de mémorisation Cs s'étend suivant la direction horizontale comme cela est visible sur la figure 4 A.
D'autre part les lignes fictives de transmis-
sion de données DDL 1 l, DDL,_l et les lignes de transmis-
sion de données DL,_,, DL,_, formées à partir de la cou-
che d'aluminium 10 s'étendent essentiellement parallèle-
ment à la ligne d'alimentation en énergie VCCL comme re-
présenté sur la figure 4 A La ligne fictive de transmis- sion de données DDL 1 l est raccordée à la région de drain du transistor MISFET QM situé dans la cellule de mémoire
M-CEL par l'intermédiaire d'un trou de contact CH 1, tan-
dis que la ligne fictive de transmission de données DDL 11 est raccordée à la région de drain du transistor MISFET Qî situé dans une autre cellule de mémoire M-CEL par 1 ' intermédiaire d'un trou de contact CH 2 Cependant chacune des lignes de transmission de données DL 1,_, DL,_, s'étend suivant la direction horizontale, comme cela est visible
sur la figure 4 A, de la même manière que les lignes fic-
tives de transmission de données DDL 1 l' DDL 1 1 et est raccordée à la région de drain du transistor MISFET QM situé dans une cellule de mémoire par l'intermédiaire
d'un trou de contact située dans une zone donnée.
Ci-après on va indiquer l'agencement de la cellu-
le fictive D-CEL représenté sur la figure 4 A. La pellicule d'isolant de champ 2 est formée sur unepartie de la surface du substrat semiconducteur 1, tandis que la pellicule d'isolant de grille 3 est formée sur l'autre partie de la surface de ce substrat
semiconducteur 1.
Des premières couches de silicium polycristallin a, 15 b, s'étendent en étant séparées {'une de l'autre, suivant la direction verticale comme représenté sur la figure 4 A, sur la pellicule d'isolant de champ 2 et sur
la pellicule d'isolant de grille 3 La largeur de chacu-
ne des premières couches de silicium polycristallin 15 a, b est extrêmement importante pour la détermination de la valeur de la capacité du condensateur CDS dans chaque cellule fictive D-CEL Une région semiconductrice 14 du
type N est située entre les premières couches de polysi-
licium polycristallin 15 a et 15 b et est utilisée en tant
que ligne de masse commune aux cellules fictives D-CEL.
En outre la ligne fictive de transmission de mob DW Li 1 formée à partir d'une seconde couche de sili-
cium polycristallin s'étend au-dessus de la première cou-
che de silicium polycristallin 15 a La ligne fictive de
transmission de mots DWL 1 constitue l'électrode de gril-
1-1 le d'un transistor MISFET QD 1 de chaque cellule fictive D-CEL D'autre part une ligne d DC-L 1 de transmission de signaux de commande est formée à partir de la seconde couche de silicium polycristallin pour l'application du
signal 6 DC de commande de décharg représenté sur la fi-
gure 2 B, et séparée de la ligne fictive de transmission de mots DWL 1 1, tout en s'étendant parallèlement à cette dernière La ligne 6 DC-L 1 detransmission des signaux
de commande constituel'électrode de grille d'un transis-
tor MISFET QD 2 situé dans chaque cellule fictive D-CEL.
De façon similaire une ligne fictive de trans-
msind os DL e
mission de mots DWL 1-2 et une ligne 6 DC-L 2 de transmis-
sion de signaux de commande s'étendent parallèlement à la ligne fictive de transmission de mots DWL 1 et à la
ligne DC-L 1 de transmission de signaux de commande.
En outre les lignes fictives de transmission de données DDL_ 1, DDL_ 1 et les lignes de transmission de données DL 1 _ 1, DL,_ 1 s'étendent à partir du réseau de
mémoire M-ARY comme représenté sur la figure 4 A La li-
gne fictive de transmission de données DDL 1 1 est rac-
cordée à la région de drain du transistor MISFET QD 1 d'une cellule fictive D-CEL par l'intermédiaire d'un trou de contact CH 3 et, de façon similaire, la ligne de transmission de données DL 1 _ 1 est raccordée à la région de drain du transistor MISFET QD 1 situé dans une autre cellule fictive D-CEL par l'intermédiaire d'un trou de
contact CH 4.
La figure 7 représente une vue en coupe de la structure à circuits intégrés, prise suivant une ligne
X 1 X 1 du schéma d'agencement décrit ci-dessus.
La figure 4 B représente un schéma d'agencement d'une partie d'un circuit périphérique, par exemple de l'amplificateur de détection SA 1 et de l'amplificateur de détection fictif DSA 1 représenté sur la figure 2 B. Sur la figure 4 B, un symbole de référence AR désigne une section de régénération ou de restauration active,tandis qu'un symbole de référence PC désigne
une section à circuitsde précharge de lignes de trans-
mission de données.
La section de régénération active AR comporte deux circuits de régénération active AR 1 représentés
sur la figure 2 B En d'autres termes un circuit de ré-
génération active est situé sur le côté d'une flèche A représentée sur la figure 4 B, et l'autre circuit de régénération active est réalisé de l'autre côté d'une flèche B Dans la section de régénération active AR, les lignes RG-L' RL-L de transmission de signaux de
commande de régénération active et une ligne d'alimen-
tation en énergie V L commune aux deux circuits de
régénération active sont disposées comme cela est re-
présenté sur la figure 4 B.
D'autre part la section PC à circuits de pré-
charge comporte deux circuits de précharge de lignes
de transmission de données, agencés de façon à correspon-
dre aux deux circuits de régénération active Dans la
section PC à circuits de précharge, une ligne de trans-
mission de potentiel VDP-Lt une ligne OPC-L de transmis-
sion de signaux de commande de précharge et des lignes
fictives de transmission de données DDL 1 l' DDL 1 l ain-
si que des lignes de transmission de données DL 1 _ 1,DL 1 _l aboutissant au réseau de mémoire R-ARY représenté sur
la figure 4 A, sont agencées comme représenté sur la fi-
gure 4 B.
Les transistors MISFET Q Sl-Q 57 et les condensa-
teurs C Bll-, CB 12 de la figure 2 B sont agencés comme re-
présenté sur la figure 4 B. La figure 7 représente des vues en coupe de la structure à circuits intégrés prises suivant les lignes
X 2 -X 2, X 3-X 3, représentées respectivement dans le sché-
ma d'agencement.
La figure 4 C représente un schéma d'agencement du réseau de mémoire MARY et du réseau fictif D-ARY conformément a l'exemple représenté sur les figures 2 D et 2 E. L'agencement de base dans cet exemple est le même que celui représenté sur la figure 4 A Mais dans
* l'exemple représenté sur les figures 2 A et 2 E, la li-
gne de transmission de données DL 1 est disposée sui-
vant la seconde ligne étant donné que la ligne ficti-
ve de transmission de données DDL 1 l est réalisée
par une ligne unique fictive de transmission de données.
La figure 4 D représente un schéma d'agencement d'une partie d'un circuit périphérique, par exemple de
l'amplificateur fictifs de détection DSA' et de l'am-
plificateur de détection DSA 1 représenté sur la figure 2 E.
Dans cet exemple, étant donné que la ligne fic-
tive de transmission de données est constituée par une seule ligne tout comme la ligne fictive de transmission de données DDL 11, la section de régénération active AR et la section PC à circuits de précharge de l' amplificateur de détection fictif DSA' sont réduites de sorte que la surface, occupée par ces éléments est plus faible que dans le cas du schéma d'agencement
représenté sur la figure 4 B ou que celui de l'amplifica-
teur de détection SA 1 représenté sur la figure Ceci mis à part,le schéma d'agencement est absolument semblable au schéma d'agencement représenté sur la figure 4 B.
Conformément à la forme de réalisation préfé-
rée décrite ci-dessus, les capacités parasites composi-
tes entre l'ensemble des lignes de transmission de don-
nées peuvent être rendues identiques les unes aux autres, c'est-à-dire égales à la valeur de 2 Cdd étant donné que les lignes fictives de transmission de données sont prévues à l'extérieur des lignes les plus extérieures de transmission de données DL 11, DL 1 N Par conséquent les bruits d'accouplement provenant d'une ligne de
transmission de mots et d'une ligne fictive de transmis-
sion de mots et les bruits d'accouplement résultant de la fluctuation de la tension -VBB de polarisation du
substrat sont produites de façon identiquedans les li-
gnes constituant uh couple de lignes appariées de
transmission de données (DL 111 DL 11) de sorte qu'el-
les peuvent être éliminées au moyen d'un amplificateur
de détection de type différentiel (SA).
Ainsi, étant donné que la faible différence de tension envoyée à l'amplificateur de détection (SA 1) n' est pas affectée par les bruits d'accouplement, il est
possible d'empêcher un défaut de fonctionnement de l'am-
plificateur de détecticn(SA 1) et d'élargir la marge du
niveau d'entrée.
En outre, dans le cas de l'augmentation de la
capacité de mémoire à par exemple 1 M bits, l'applica-
tion de la présente invention empêche l'apparition des effets nuisibles décrits ci-dessus même si la distance entre des lignes voisines de transmission de données est rendue aussi faible que possible et si la valeur
de la capacité parasite Cdd entre des lignes de trans-
mission de données est accrue Par conséquent l'idée
technique contenue dans la présente invention est in-
dispensable dans le cas d'un réseau de mémoire à hau-
te densité d'intégration, c'est-à-dire pour l'accrois-
sement de la capacité de mémoire.
La présente invention n'est pas limitée à l'exem-
ple de réalisation préféré décrit ci-dessus.
On peut modifier l'agencement du réseau de mé-
moire selon une variété de formes en dehors du système à deux étages décrit ci-dessus, comme par exemple avec
le système à huit étages, dans lequel une cellule de mé-
moire d'environ 64 k bits est subdivisée en huit réseaux
de mémoire M-ARY 18 comportant chacun une capacité de mé-
moire de 128 lignes x 54 colonnes = 8192 bits ( 8 Kbits).
En outre la capacité parasite C 0 de la ligne fictive de transmission de données peut être remplacée
par des moyens capacitifs équivalant aux cellules de mé-
moire, à la cellule fictive et à l'amplificateur de dé-
tection fictif, décrits ci-dessus.
La présente invention peut être appliquée à une mémoire dynamique RAM possédant des cellules de
mémoire redondantes.
Les cellules de mémoire redondantessont rac-
cordées par exemple à chaque ligne d'un couple supplé-
mentaire de lignes appariées de transmission de données.
Le couple de lignes appariées de transmission de données est en outre raccordé à des cellules fictives et à un amplificateur de détection Par conséquent les cellules
de mémoire redondantes, le couple supplémentaire de li-
gnes appariées de transmission de données, les cellules fictives et l'amplificateur de détection sont disposés de façon similaire par exemple au couple des lignes
appariées de transmission de données DLl,_, DL 1,l repré-
sentéessur la figure 2 A et aux cellules de mémoire, aux cellules fictives et à l'amplificateur de détection SA 1, qui y sont raccordés Le couple supplémentaire de lignes
appariées de transmission de données et autres sont dis-
posés dans une partie d'extrémité d'un réseau de mémoire par exemple Le couple supplémentaire de lignes appariées
251917 ?
de transmission de données est raccordé à des lignes com-
munes de transmission de données (CDL,, CDL,) par l'inter-
médiaire de transistors MISFET de commutation de colonne
redondants disposés de façon similaire aux transistors MIS-
FET de commutation de colonne Q 1 l; Q 11 représentés sur
la figure 2 A Un décodeur d'adresses redondant est pré-
vu pour le circuit de commutation des transistors MISFET de commutation de colonnes redondants Ainsi, s'il existe un couples de lignes appariées de transmission de données raccordées à une cellule de mémoire défectueuse ou bien s'il existe un couple défectueux de lignes appariées de transmission de données, le couple de lignes appariées de transmission de donnéegest remplacé par le couple
supplémentaire de lignes appariées de transmission de don-
nées En d'autres termes, lorsqu'un signal d'adresse re-
présente le couple défectueux de lignes appariées de transmission de données, l'accès est réalisé sur l'autre
couple de lignes appariées de transmission de données.
Lorsque le couple supplémentaire de lignes ap-
pariées de transmission de données est disposé dans une partie d'extrémité du réseau de mémoire, il est possible que le bruit d'accouplement non équilibré soit appliqué
aux lignes constituant le couple supplémentaire de li-
gnes appariées de transmission de données Des lignes fictives de transmission de données des amplificateurs fictifs de détection disposés de façon similaire au cas des exemples décrits ci-dessus peuvent être disposées de
manière à équilibrer entre eux les bruits d'accouplement.
En outre dans le cas o l'on prévoit plusieurs
couples supplémentaires de lignes appariées de transmis-
sion de données, c'est-à-dire plusieurs couples de lignes appariées datransmision de données servant à éliminer des défauts, il est possible d'adopter une disposition telle
que l'un des couples supplémentaires des lignes de trans-
mission de données, autre que les couples supplémentaires de lignes appariées de transmission de données disposés
dans les extrémités les plus extérieures du réseau de mé-
moire, soit sélectionné en vue de remplacer un couple
défectueux de lignes appariées de transmission de données.
Dans ce cas chacun des couples de lignes appariées de transmission de données situés dans les extrémités les
plus extérieures du réseau de mémoire a une fonction si-
milaire à celle des lignes fictives de transmission de données des exemples décrits précédemment, si lesdites lignes ne remplacent pas le couple défectueux de lignes appariées de transmission de données sous l'effet de 1 ' opération de changement d'adresses pour l'élimination
des défauts.
Claims (6)
1 Dispositif à circuits intégrés de mémoire dynamique RAM comportant un agencement de lignes de transmission de bits repliées, caractérisé en ce qu'il comporte un réseau de mémoire (M-ARY) possédant plu- sieurs couples de lignes appariées de transmission de
données (DL _l à DL 1 n) formées sur un substrat semi-
conducteur, plusieurs cellules de mémoire (M-CEL) rac-
cordées à un couple correspondant dudit ensemble de couples de lignes appariées de transmission de données et plusieurs lignes de transmission de mots (WL à 1-1
W Lk) raccordées chacune à des cellules de mémoire cor-
respondantes dudit ensemble de cellules de mémoire, et une ligne supplémentaire de transmission de données
(DDLU 1 à DDL 1 2) formée sur un substrat semiconduc-
teur de manière à s'étendre parallèlement et à proximi-
té dudit couple de lignes appariées de transmission de données duditensemble de couples de lignes appariées de transmission de données, disposé au niveau d'une extrémité dudit réseau de mémoire (M-ARY), de manière à réduire la différence entre les capacités parasites raccordées entre les lignes constituant ledit couple
de lignes appariées de transmission de données, dispo-
sé au niveau d'une extrémité dudit réseau de mémoire.
2 Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon la revendication 1,
caractérisé en ce que la ligne supplémentaire de trans-
mission de données (DDL _l à DDL 1-2) est formée à par-
tir de la même couche de câblage que chaque ligne du-
dit ensemble de couples de lignes appariées de trans-
mission de données (DL 1-1 à DL 1 n).
3 Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon la revendication 1, caractérisé en ce que chacune des lignes dudit ensemble
de lignes de transmission de mots (WL 11 à WL 1) inter-
secte chacune des lignes dudit ensemble de couples de lignes appariées de transmission de données (DL 1-1 à DL n) et ladite ligne supplémentaire de transmission
de données (DDL _l à DDL 12).
4 Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon la revendication 1, caractérisé en ce que ladite ligne supplémentaire
de transmission de données(DDL 1 N à DDL 1 2) est rac-
cordée à des bornes des cellules correspondantes fai-
sant partie dudit ensemble de cellules de mémoire
(M-CEL) dont les autres bornes sont raccordées aux li-
gnes correspondantes dudit ensemble de lignes de
transmission de mots (WL 1-1 d WL 1).
Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon la revendication 1, caractérisé en ce que la distance entre ladite ligne supplémentaire de transmission de données et la ligne de transmission de données disposée dans les parties
d'extrémité dudit réseau de mémoire M-ARY est sensible-
ment égale à la distance entre les lignes de transmis-
sion de données constituant un couple dudit ensemble
de couples de lignes appariées de transmission de don-
nées. 6 Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon la revendication 1, caractérisé en ce que ladite ligne supplémentaire de transmission de bits(il-D -DL 2) est raccordée
àades éléments de circuit (DSA 1,DSA 2,D-CEL) essentiel-
lement équivalents à ceux (S Al M-CEL) raccordés à
chaque ligne de transmission de données dudit ensem-
ble de couple de lignes de transmission de données, ce qui permet de rendre la capacité parasite raccordée à ladite ligne supplémentaire de transmission de données, essentiellement égale à la capacité parasite raccordée à chaque ligne de transmission de données dudit ensem- ble de couples de lignes appariées de transmission de données. 7 Dispositif à circuitsintégrés de mémoire RAM dynamique comportant un agencement de la ligne de transmission de bits repliées selon la revendication 6, caractérisé en ce que lesdits éléments de circuit
(DSAV 1 DSA 2,D-CEL) raccordés à ladite ligne supplémen-
taire de transmission de données (DDL 11 à DDL 12)
comprennent des éléments de circuit (DSA,; DSA 2) équi-
valents à ceux constituant un amplificateur de détec-
tion (SA 1) raccordé à chaque ligne dudit ensemble de couples de lignes appariées de transmission de données,
et un transistor (Q 1-Q 2) équivalent au transistor (Qil-
Qln) en vue de former un commutateur de colonne pour la sélection d'une ligne de transmission de données
faisant partie dudit ensemble de couples de lignes ap-
pariées de transmission de données.
8 Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon l'une quelconque
des revendications 1 à 4, caractérise en ce que ladite
ligne supplémentaire de transmission de données (DDL 11
à DDL 1 2) est un couple de lignes supplémentaires appa-
riées de transmission de données formées sur ledit
substrat semiconducteur de manière à s'étendre parallè-
lement et au voisinage l'une de l'autre.
9 Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon la revendication 8, caractérisé en ce que la distance entre les lignes sup plémentairoe de transmission de données (DD Li l à DDL 2)
constituant ledit couple de lignes supplémentaires appa-
riées de transmission de données est sensiblement égale à la distance existant entre les lignes de transmission de données constituant chaque couple de l'ensemble de couples de lignes appariées de transmission de données (DL 11)
à DL 1 n) et que la distance entre la ligne de transmis-
sion de données disposée dans une partie d'extrémité dudit réseau de mémoire (M-ARY) et l'une des lignes supplémentaires de transmission de données constituant ledit couple de lignes supplémentaires appariées de
transmission de données, disposé au voisinage de la-
dite ligne de transmission de données est sensiblement égale à la distance entre les lignes voisines dudit ensemble de couple-de lignes appariées de transmission
de données.
Dispositif à circuits intégrés de mémoire RAM dynamique comportant un agencement de lignes de transmission de bits repliées selon la revendication 9,
caractérisé en ce que chacune des lignes supplémentai-
res de transmission de données constituant ledit cou-
ple de lignes supplémentaires appariées de transmission de données (DDL Pl à DDL 1 2)est raccord 4 aà des éléments de circuit (DSA -DSA 2,D-CEL) essentiellement équivalents
à ceux raccordés à chaque ligne de transmission de don-
nées dudit ensemble de couple de lignes appariées de
transmission de données, ce qui permet de rendre la ca-
pacité parasite raccordée à chacune des lignes supplé-
mentaires de transmission de données constituant ledit
couple de lignes appariées supplémentaires de transmis-
sion de données, essentiellement égale à la capacité parasite raccordée à chaque ligne de transmission de données dudit ensemble de lignes de transmission de données (DL _l à DL 1 n) il Dispositif à circuits intégrés de mémoire RAM dynamique caractérisé en ce qu'il comporte un réseau
de mémoire (M-ARY) comportant plusieurs lignes de trans-
mission de données (DL 1 1 i:à DL 1 n), plusieurs cellules de mémoire (MCEL) raccordées à une ligne correspondante faisant partie dudit ensemble de lignesde transmission de données et plusieurs lignes de transmission de mots (WL 1 à WL _m raccordées respectivement aux cellules correspondantes dudit ensemble de cellules de mémoire (M-CEL), et un circuit de sélection (RC-DCR) servant à sélectionner l'une quelconque dudit ensemble de lignes de transmission de données, hormis en ce qui concerne les lignes de transmission de données disposées dams des parties d'extrémité dudit réseau de mémoire M-ARY, de manière à empêcher de façon substantielle la sélection desdites lignes de transmission de données disposées
dans les parties d'extrémité dudit réseau de mémoire.
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