FR2552256A1 - Circuit amplificateur-selecteur pour memoire ram statique - Google Patents

Abstract

CIRCUIT AMPLIFICATEUR-SELECTEUR POUR MEMOIRE RAM STATIQUE MONOLITHIQUEMENT INTEGREE, REALISE AU MOYEN DE TRANSISTORS A EFFET DE CHAMP A ENRICHISSEMENT A CHARGE RESISTIVE ET COMPRENANT DEUX TRANSISTORS T ET T, DONT LES DRAINS SONT RELIES, CHACUN RESPECTIVEMENT, D'UNE PART AUX LIGNES DE BIT, BL ET BL, D'UNE COLONNE DE LA MEMOIRE, ET D'AUTRE PART A LA GRILLE DE L'AUTRE TRANSISTOR, ET DONT LES SOURCES SONT CONNECTEES AU DRAIN D'UN TROISIEME TANSISTOR T COMMANDE PAR UNE HORLOGE INTERNE ET MONTE EN SOURCE COMMUNE A LA MASSE. CE CIRCUIT EST REMARQUABLE EN CE QU'IL COMPREND EN OUTRE DEUX TANSISTORS T ET T DONT LES DRAINS SONT PORTES A LA TENSION D'ALIMENTATION V, ET DONT LES SOURCES SONT RELIEES RESPECTIVEMENT A LA LIGNE DE BIT BL ET A LA LIGNE DE BIT BL, LA GRILLE DE T RECEVANT LE SIGNAL ISSU D'UN INVERSEUR DONT L'ENTREE EST LE SIGNAL PORTE PAR LA LIGNE BL ET LA GRILLE DE T RECEVANT LE SIGNAL ISSU D'UN INVERSEUR DONT L'ENTREE EST LE SIGNAL PORTE PAR LA LIGNE BL. APPLICATION : MEMOIRES RAM STATIQUES INTEGREES.

Description

CIRCUIT AMPLIFICATEUR-SELECTEUR POUR MEMOIRE RAM STATIQUE
L'invention concerne un circuit amplificateur-sélecteur (en anglais : SENSE AMPLIFIER) pour mémoire RAM statique intégrée monolithiquement, réalisé à l'aide de transistors à effet de champ à charge résistive.

Cette invention trouve son application dans la réalisation de mémoires-caches (en anglais : CACHE MEMORY) ultrarapides pour les gros ordinateurs utilisés dans les domaines de l'astronomie et de la météorologie, ainsi que pour les processeurs d'appareils de simulation de vol permettant la visualisation d'images digitalisées à haute résolution.

Les circuits mémoires sont presque toujours organisés sous la forme d'un réseau de cellules qui présente la structure d'une matrice. Chaque cellule correspondant à un chiffre binaire (en anglais BIT : Binard digiT) est située au croisement de deux lignes, une ligne horizontale ou rangée, une ligne verticale ou colonne. Ces lignes correspondant aux adresses de la mémoire. Ainsi chaque cellule de la mémoire a une adresse unique et peut être sélectionnée en activant simultanément la rangée et la colonne appropriée.

Cette sélection est faite par l'intermédiaire de circuits décodeurs sur les entrées desquels sont appliquées les adresses de la mémoire codées en binaire, et dont les sorties, ou lignes de MOT (en anglais : WDRD LINE) WL commandent l'accès des cellules mémoires.

Après sélection de la cellule mémoire, une donnée peut en être extraite (lue), ou peut lui être transmise (écrite) par deux lignes, BLo et BL1 dites lignes de BIT (en anglais BIT
LINE) et communes à toutes les cellules d'une même colonne de la mémoire.

Lors d'une opération de lecture, l'une des deux lignes de BIT qui était auparavant chargée, c 'est-à-dire au niveau "1", se décharge. Afin d'accentuer cette décharge jusqu'au niveau ''zéro'l, sans changer la valeur du signal porté par la ligne qui n'est pas concernée, et qui doit rester chargée, on place habituellement en bout de ces lignes, un circuit amplificateur-sélecteur (en anglais : SENSE AMPLIFIER) servant en meme temps de détecteur de niveaux logiques et d'amplificateur de décharge.

A cet effet, la présente invention concerne, d'une façon plus précise, un circuit amplificateur-sélecteur (SENSE AMPLIFIER) pour mémoire RAM statique, monolithiquement intégrée, réalisée au moyen de transistors à effet de champ à charge résistive, ce circuit étant composé de deux transistors, T1 et T2, dont les drains sont reliés, chacun respectivement, d'une part aux lignes de
BIT, BLo et BL1 d'une colonne de la mémoire, et d'autre part, à la grille de l'autre transistor, et dont les sources sont connec tées au drain d'un troisième transistor T3 commande' par une hor loge interne #t et monté en source commune à la masse.

Un tel circuit est connu de l'art antérieur par la publication de Satoshi Konishi et alii (Toshiba Corporation,
Kawasaki, Japan) dans ISSCC 82 (Friday, February 12, 1982) intitulée "A 64 Kbits CMOS RAM).

Cette publication décrit un amplificateur-sélecteur (SENSE AMPLIFIER) réalisé en technologie CMOS à l'aide de transistor à effet de champ en silicium à charge résistive, illustré par la figure 2 page 259 de ce document. Ce circuit comprend trois transistors de type NAOS. Les drains des deux premiers transistors sont reliés d'une part à l'une des lignes de BIT d'une colonne d'une mémoire RAM statique, et d'autre part à la grille de l'autre de ces deux transistors. Les sources de ces derniers sont reliées au drain du troisième transistor commandé par une horloge interne (LATCH CONTROL SIGNAL LINE) et monté en source commune à la masse.

La commande d'horloge interne (LATCH CONTROL) présente un changement de niveau au moment où une information à détecter apparaît sur l'une des lignes de BIT. Les deux lignes de BIT ayant été préalablement chargées par un circuit de décharge, l'appari- tion de la commande entraîne une diminution de la charge sur la ligne concernée. Le transistor sur lequel l'horloge est appliquée, devient conducteur, alors que le transistor dont le drain est relié à ladite ligne est conducteur du fait que sa grille est reliée à l'autre ligne qui est au niveau haut. Donc la ligne concernée se décharge lentement par le moyen de ces deux transistors.

On rappelle que les mémoires dites RAM (de l'anglais
Random Access Memory : mémoire à accès aléatoire) statiques se dif férencient des autres types de mémoire, d'une part par le fait que les données peuvent y être à volonté lues ou inscrites, et d'autre part, par le fait que les données sont retenues en mémoire tant que l'alimentation est maintenue. Du fait que la mémoire n'a pas besoin d'être rafraîchie, il n'est pas nécessaire d'utiliser des signaux d'horloge externes, ce qui est un gros avantage, en comparaison avec les mémoires dynamiques où l'obligation d'utiliser une ou des horloges implique le strict respect des temps et des signaux d'en chaînement.

L'utilisation d'une horloge, dans un circuit tel que présenté dans le document cité, n'est pas en contradiction avec le fait que la mémoire est statique, puisqu'il s'agit d'une horloge interne. Mais par contre, cette commande doit présenter ici un temps de montée très long. En effet, si le temps de montée de cette horloge est court, alors le transistor commandé par la ligne sur laquelle apparaît l'information est encore trop passant lorsque le transistor commandé par l'horloge devient à son tour passant du fait que le signal d'horloge passe au niveau haut. Dans ces conditions, la seconde ligne se décharge presque simultanément à la première, ce qui n'est évidemment pas voulu, car dans ce cas, l'information portée par la seconde ligne de BIT se trouve perdue.

Or, le temps d'accès en mémoire étant défini comme le temps écoulé entre le moment où l'adresse est appliquée sur la ligne de MOT et celui où l'information est enregistrée sur la ligne de BIT, est précisément proportionnel au temps de montée du signal d'horloge interne, qui est lui-même exponentiellement inverse de la différence des tensions appliquée initialement sur les deux lignes de BIT.

Dans un circuit tel que celui qui est décrit dans le document cité, le temps d'accès sera donc particulièrement long, de l'ordre de 70 ns, ce qui est incompatible avec la réalisation de mémoires ultrarapides comme envisagé selon la présente invention.

D'autre part, le signal d'horloge interne (LATCH
CONTROL) nécessaire au fonctionnement correct du circuit décrit dans le document cité, présente une forme, due au temps de montée lent, telle qu'il est difficile à générer.

La présente invention permet de remédier à cet incon vénient en proposant un circuit amplificateur-sélecteur, tel que défini dans le préambule, remarquable en ce qu'il comprend en outre deux transistors T4 et T5 dont les drains sont portés à la tension d'alimentation VDD et dont les sources sont reliées respectivement à la ligne de BIT BLo et à la ligne de BIT ELI, la grille Tl recevant le signal issu d'un inverseur dont l'entre est le signal porté par la ligne BL1, et la grille de T5 re cevant le signal issu d'un inverseur dont l'entrée est le signal porté par la ligne BLo.

Selon une réalisation préférentielle de l'invention, l'ensemble des transistors composant la mémoire et le circuit dé tecteur de seuil sont en arséniure de gallium, réalisés en logique
DCFL.

Dans ces conditions, le temps de montée de l'horloge interne est très court permettant un temps d'accès en mémoire particulièrement réduit, et ceci sans risque de perdre les informations sur les lignes de BIT. D'autre part, pour la réalisation de rn#noires-caches, destinées à l'application envisagée, la mise au point de mémoires RAM statiques ultrarapides de faible consommation et monolithiquement intégrées, est impérative. C'est pourquoi une technologie comprenant des transistors à effet de champ en arséniure de gallium est extrêmement favorable à la réalisation de tels circuits, du fait de la mobilité électronique particulièrement élevée dans ce matériau, permettant d'obtenir des temps de transit très courts dans les transistors.De plus, entre les différentes technologies actuellement réalisables à l'aide de transistors en arséniure de gallium, la technologie dite DCFL (Direct Coupled
Field-effect Logic) est celle qui présente à la fois la plus faible consommation et la plus forte densité d'intégration alliées à une très grande vitesse. La porte logique élémentaire, ou inverseur, réalisée à l'aide de cette technologie, est composée d'un transistor à effet de champ à enrichissement (tension de pincement
VT > 0) associé à une charge, et présente un signal de sortie compatible avec l'entrée de la-porte logique suivante.

La description suivante, en se référant aux figures ci-après annexées fera mieux comprendre comment l'invention est réalisée.

La figure 1 représente le circuit d'une cellule mémoire, ainsi que le circuit amplificateur-sélecteur selon l'invention.

La figure 2 représente le diagramme de propagation du signal d'horloge interne ft et des signaux portés par les lignes de BIT BL, et BL, en fonction du temps.

Comme il est représenté symboliquement sur la figure 1, les transistors utilisés pour une des réalisations du circuit selon l'invention sont du type à effet de champ à enrichissement et à charge résistive monolithiquement intégré sur le même substrat que la mémoire.

Tel que représenté sur la figure 1, le "point mémoire" ou cellule mémoire, localisé dans la partie Po de cette figure, est constituée de deux transistors T1 et T2 montés en bistable et alimentés à travers les résistances R1 et R2 respectivement, par la tension d'alimentation VDD. Il comprend en outre deux transistors d'accès T3 et T4, commandés par le signal d'adresse porté par la ligne de MOT WL, dont les sources sont reliées respectivement au noeud V1 de contact entre le drain du transistor Ta et R1, et au noeud V2 de contact entre le drain du transistor T et et dont les drains sont aux 2 et Ruz et dont les drains sont relies respectivement lignes de BIT BLo et BL1.

Le circuit amplificateur-sélecteur est constitué de deux parties P1 et P2, représentées sur cette même figure 1. La partie P1 est identique au détecteur de seuil selon l'art antérieur et comprend donc trois transistors T1, T2 et T3. Les drains de T1 et T2 sont reliés d'une part, respectivement aux lignes de BIT BLo et BL1 de la colonne de mémoire constituée d'une pluralité de cellules P0, et d'autre part, à la grille de l'autre de ces deux transistors. Leurs sources sont connectées au drain de
T3 monté en source commune à la masse et commandé par l'horloge interne
La partie P2 du détecteur de seuil selon l'invention comprend deux transistors T4 et T5 dont les drains sont portés à l'alimentation VDD du point memoire.Les sources de T4 et
T5 sont reliées respectivement aux lignes de BIT BLo et BL
Les inverseurs, formés du transistor T6 chargé par la résistance
R6, et du transistor T7 chargé par la résistance R7, fournissent les signaux complémentaires des signaux portés par les lignes BLo et BL1 respectivement, ces signaux complémentaires étant destinés à commander les transistors T4 et T5.

La figure 2 représente d'une part la variation du signal d'horloge ft en fonction du temps, et d'autre part, les variations, également en fonction du temps des signaux portés par les lignes BLo en trait plein et BL1 en pointillé.

Alors que selon l'art antérieur, il est impératif que le temps de montée du signal d'horloge soit long, au contraire selon la présente invention ce temps de montée, représenté sur la figure par le segment situé entre les temps t0 et t2, est très court, et la pente du diagramme de ft est très abrupte.

Avant toute opération de lecture, les capacités fictives
C0 et C1 associées aux lignes BLo et BL1 sont chargées au moyen d'un circuit de précharge conventionnel non représenté-sur la figure 1. Les signaux portés par les lignes BLo et BL1 sont donc à un niveau haut.

Au temps t0, l'information de lecture apparaît sur la ligne BLO, et simultanément le signal d'horloge est déclenché.

Dans ces conditions, le signal #t commence à monter de O à 1, tandis que la ligne BLo commence à se décharger. Comme le temps de montée de #t est très court, la ligne BL2 commence également à se décharger, par l'intermédiaire de la partie P1 du circuit détecteur de seuil comme il a été dit précédemment, mais avec un petit retard par rapport à la décharge de la ligne BLo.

De ce fait, au temps tl, la ligne BLo est légèrement plus déchargée que la ligne BL1, ce qui peut également être exprimé en disant que le potentiel sur la ligne BL1 est légèrement supérieur au potentiel sur BLo.

Donc, quelle que soit au départ la ligne sur laquelle arrive l'information de lecture, au temps tl, l'une des deux lignes BLo ou BL1 a toujours un potentiel supérieur au potentiel de l'autre ligne. Cela se traduit par le fait que l'un des deux transistors T6 ou T7 est plus conducteur que l'autre, permettant la décharge de la capacité Co ou C1 correspondante.

Dans le cas où le potentiel sur BL1 est supérieur au potentiel sur BLO, alors le transistor T7 est assez conducteur et le signal issu de l'inverseur est faible. Le transistor T4 est par conséquent peu conducteur et la capacité C0 continue à se décharger.

Pendant ce temps, le transistor T6 étant relativement peu conducteur la tension issue de l'inverseur est au contraire élevée et le transistor T5 est très passant.

C'est ce phénomène qui va permettre de recharger la ligne BL1. Le signal sur la ligne BL1 va donc remonter au niveau haut à partir du temps t1 et atteindre ce niveau au temps t'3. Pendant cette opération la ligne BLo a continué à se décharger pour atteindre le niveau bas au temps t3.

La partie P1 de l'amplificateur-sélecteur a donc pour fonction d'accentuer la décharge de la ligne sur laquelle apparaît l'information de lecture, alors que la seconde partie P2 de ce circuit a pour fonction de régérer le niveau haut sur la ligne non concernée par l'information. La contre-réaction positive est faite par les transistors T6 et T7 qui sont destinés à bien polariser les transistors T4 et T5.

Selon une réalisation préférentielle de l'invention, les différents éléments du circuit, outre les caractéristiques citées précédemment, présentent la propriété d'être réalisés en technologi#e DCFL, à l'aide de transistors MESFET en arséniure de gallium, et de résistances formées par implantation de matériaux dopants dans le substrat d'arséniure de gallium.

Dans un tel circuit, l'emploi de résistances de charge au lieu de transistors, qui pourraient évidemment remplir cette fonction, fournit des circuits plus faciles à réaliser sur le plan technologique permettant une amélioration du rendement de fabrication de ces circuits.

Enfin, en utilisant des éléments présentant les caractéristiques suivantes
Résistances R1 = R2 = 20 ;
R6 = R7 = 10 kn.

Longueur de grille des transistors L = 0,9 pm.

Largeur des transistors des points mémoire pour et & 18 pin pour E et~F Q= 10 pm
Tension de pincement VT = 0,1 V
Tension d'alimentation VDD = 1,2 V
Largeur des transistors T1 et T2 = 40 pm
du transistor T3 Q = 30 vm
des transistors T4 et T5 = 20 um
des transistors T6 et T7 Q= 10 um
Dans ces conditions, avec un temps de montée de l'horloge interne At Ilt = t2 - t0 = 0,1 ns, le temps d'accès en lecture tL = t3 - t0 # 1 ns peut être obtenu, ce qui est particulièrement court devant les temps d'accès en lecture obtenu à l'aide des circuits de l'art antérieur.

Il est manifeste que, d'une part, l'application de l'invention aux mémoires-caches réalisées à l'aide de transistors à effet de champ intégrés sur un substrat d'arséniure de gallium, n'est pas limitative, et que d'autre part, de nombreuses variantes sont possibles, en particulier sur la taille, les caractéristiques et les tensions d'alimentation des transistors, sans sortir du cadre de la présente invention tel que défini par les revendications ci-après annexées.

Claims (2)

REVENDICATIONS

1. Circuit amplificateur-sélecteur pour mémoire RAM statique monolithiquement intégrée, réalisé au moyen de transistors à effet de champ à enrichissement à charge résistive et comprenant deux transistors T1 et T2, dont les drains sont reliés, chacun respectivement, d'une part aux lignes de BIT, BLo et BL1, d'une colonne de la mémoire, et d'autre part à la grille de l'autre transistor, et dont les sources sont connectées au drain d'un troisième transistor T3 commandé par une horloge interne ft et monté en source commune à la masse, caractérisé en ce qu'il comprend en outre deux transistors T4 et T5 dont les drains sont portés à la tension d'alimentation VDD, et dont les sources sont reliées respectivement à la ligne de BIT BLo et à la ligne de BIT BL1, la grille de T4 recevant le signal issu d'un inverseur dont l'entrée est le signal porté par la ligne BL1 et la grille de

T5 recevant le signal issu d'un inverseur dont l'entrée est le signal porté par la ligne BLo.

2. Circuit selon la revendication 1, caractérisé en ce qu'il est associé à une mémoire réalisée en logique DCFL, à l'aide de transistors en arséniure de gallium, et qu'il est réalisé à l'aide de ces mêmes transistors.