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HINTERGRUND
DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich allgemein auf ein System zum
Testen automatischer Testmaschinen, und insbesondere auf ein Verfahren
und eine Vorrichtung zum Testen der Genauigkeit von Signalspannungspegeln
an einer digitalen Testvorrichtung.
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Erläuterung
der verwandten Technik
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Eine
Vielfalt automatischer Testausrüstung
(ATE; ATE = automatic test equipment) ist seit langem zum Testen
von elektronischen Schaltungen, Bauelementen und anderen Halbleiter-
und Elektronikprodukten bekannt. Allgemein ist automatische Testausrüstung in
zwei breite Kategorien unterteilt, analoge Tester und digitale Tester.
Wie die Namen implizieren, sind analoge Tester allgemein zum Testen
analoger Schaltungsvorrichtungen entworfen, während digitale Tester zum Testen
digitaler Schaltungsvorrichtungen entworfen sind. Digitale Tester
umfassen allgemein, wie bekannt ist, eine Testvorrichtung, die eine
Anzahl interner Schaltungskarten oder Kanäle aufweist, die programmierbar
gesteuerte Testsignale zum Testen und Auswerten einer zu testenden
Vorrichtung (DUT; DUT = device unter test) erzeugen. Insbesondere
ist ATE programmierbar gesteuert, um zum Testen einer Vielzahl von
Vorrichtungen in einer Vielzahl von Weisen angepasst oder konfiguriert
zu sein. Dies wird durch ein Programmieren von Ausgangssignalen,
um ein bestimmtes Signal (oder einen Signalübergang) auf einen bestimmten
Anschlussstift oder eine Signalleitung auf einer DUT anzulegen,
erzielt. Diesbezüglich
umfasst ein digitaler Tester allgemein einen Testkopf, durch den
elektrische Signale in den Tester eingegeben und aus demselben ausgegeben
werden.
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Der
Testkopf weist eine Anzahl von Verbindern auf, wobei jeder derselben
einen Kanal definiert, die über
ein Kabel oder anderweitig mit einer zu testenden Vorrichtung verbunden
sein können.
Die Elektronik innerhalb des digitalen Testers könnte dann Signale über den
Testkopf in eine DUT eingeben und aus derselben ausgeben.
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Durch
eine extrem einfache Darstellung wird ein digitaler Tester betrachtet,
der konfiguriert ist, um einen Wafer zu testen, der unter anderem
ein Zwei-Eingangs-UND-Gatter beinhaltet. Der digitale Tester könnte konfiguriert
sein, um eine logische Eins an die beiden Signalleitungen anzulegen,
die den Eingängen
des UND-Gatters entsprechen, dann das Signal auf der Signalleitung
empfangen, die dem Ausgang entspricht, um sicherzustellen, dass
dasselbe auf eine logische Eins getrieben wird. Der Tester könnte dann
konfiguriert sein, um abwechselnd logische Null-Signale an jede
der beiden Signalleitungen anzulegen, die den UND-Gatter-Eingängen entsprechen,
um zu verifizieren, dass die Ausgabe des UND-Gatters ansprechend
darauf von einer logischen Eins zu einer logischen Null übergeht.
Obwohl ein derartiger Test den Funktionsbetrieb des UND-Gatters
verifiziert, müssen
zusätzliche
Tests ausgeführt
werden, um eine Zeitgebung und andere Aspekte des UND-Gatters zu
verifizieren.
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Es
wird zum Beispiel angenommen, dass die beiden Eingangssignale in
das UND-Gatter eine logische Eins und eine logische Null sind, die
Ausgabe also eine logische Null ist. Wenn jedoch die zweite Eingabe
von einer logischen Null zu einer logischen Eins übergeht
(wodurch beide Eingaben auf einer logischen Eins sind), geht die
Ausgabe des UND-Gatters
von einer logischen Null zu einer logischen Eins über. Es
ist jedoch wichtig, dass die Ausgabe vollständig in einen Hochzustand übergeht.
Insbesondere und wie bekannt ist, arbeiten digitale Logikvorrichtungen
allgemein in einem Bereich van null bis fünf Volt, wobei null Volt eine
logische Null ist und fünf
Volt eine logische Eins ist. Wenn Bauelemente belastet werden, gelingt
es ihnen jedoch oft nicht, ein Ausgangssignal vollständig auf
fünf Volt
zu treiben. Entsprechend wird angenommen, dass ein Bereich eine
logische Eins ist. Zum Beispiel könnte eine beliebige Ausgabe über 2,4
Volt (abhängig
von Bauelementspezifizierungen) als eine logische Eins behandelt
werden. So sollte, mit dem UND-Gatter-Beispiel fortfahrend, wenn
beide Eingaben über
2,4 Volt sind, der Ausgangspegel auch auf zumindest 2,4 Volt treiben.
Es wird ein automatischer Tester angenommen, der fälschlicherweise
eine 2,3-Volt-Ausgangsspannung als 2,4 Volt interpretiert hat. Die
getestete Komponente könnte
als funktionierend erachtet werden, wenn sie tatsächlich außerhalb
einer Toleranz von Spezifizierungen des Herstellers war. Es ist
zu erkennen, dass das oben gegebene Beispiel ein extrem einfaches
Beispiel ist und lediglich zu Darstellungszwecken vorgelegt wird,
wobei, wie für Fachleute
auf dem Gebiet zu erkennen ist, digitale Tester viel höher entwickelt
und in der Lage sind, viel höher entwickelte
und komplexere Testroutinen durchzuführen.
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Entsprechend
ist ein extrem wichtiger Aspekt von ATE, einschließlich digitaler
Tester, dass die Testausrüstung
extrem genaue Toleranzen beibehält.
Andernfalls ist nicht klar, ob gemessene Werte einer DUT Fehler
oder Diskrepanzen innerhalb der DUT widerspiegeln, oder ob Fehler
oder Diskrepanzen aus Komponenten- oder anderen Toleranzvariationen
in den ATE-Komponenten resultieren. Diesbezüglich liefern die Hersteller
automatischer Testausrüstung
allgemein einen Satz von eingebauten Test- (BIT-; BIT = built in
test) Routinen für
die automatische Testausrüstung
bereit. Wie jedoch weiter unten beschrieben ist, hat sich gezeigt, dass
diese BIT-Routinen, die vom Hersteller bereitgestellt werden, allgemein
unzulänglich
auf dem heutigen Markt von Hochgeschwindigkeitskomponenten und Serienproduktions-Herstellungseinrichtungen
sind.
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Ein
digitaler Tester weist allgemein eine Anzahl ähnlicher (wenn nicht identischer)
Kanäle
auf, die jeweils eine Anzahl von Treibern und Empfängern zum
Treiben von Ausgangs signalen oder Empfangen von Eingangssignalen
(Ausgabe aus dem Tester oder Eingabe in den Tester) aufweisen. Diese
Kanäle
(die allgemein auf einer einzelnen Schaltungsplatine beinhaltet
sind) umfassen oft eine Parametermesseinheit (PMU; PMU = parametric
measuring unit) oder einen bestimmten anderen Typ von Messvorrichtung
zum Erfassen und Messen der Größe eines
Signals. Wie bekannt ist, sind PMUs zum Kalibrieren platineninterner
Komponenten bekannt. So könnte,
wenn ein bestimmter Treiber programmiert ist, um ein Signal einer
bestimmten Amplitude zu erzeugen, die platineninterne PMU dieses
Signal überwachen
und messen, um zu bestimmen, ob die Amplitude dieses Signals der
richtige Wert ist.
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Dieser
Typ eines weiteren Testens könnte
durch ein Verwenden genauer externer Testausrüstung in einer manuellen Weise
erzielt werden. Voltmeter zum Beispiel könnten zum Testen von Spannungspegeln
verwendet werden und Oszilloskope könnten zum Auswerten von Zeitgebungsaspekten
verwendet werden. Es ist jedoch zu erkennen, dass ein externes Testen
einer ATE extrem zeitaufwändig
ist und deshalb Produktionsmengen nachteilig beeinflusst. Ein bestimmtes
Problem, das in den letzten Jahren bemerkt wurde, bezieht sich insbesondere
auf die Fähigkeit
eines digitalen Testers, sich selbst auf Genauigkeit zu testen.
Als ein Ergebnis des allgemeinen Versagens von Testvorrichtungen
diesbezüglich
weiß man,
dass Schaltungsentwerfer Tests für
spezifische Tester entwerfen. Dies bedeutet, dass ein Schaltungsentwerfer
einen Test mit Testparametern derart entwerfen könnte, dass der Test die Testanforderungen
einer bestimmten automatischen Testvorrichtung erfüllt, während diese
gleichen Tests bei anderen Testern nicht bestanden werden. Es wurden
Tabellen erzeugt, die bestimmte Charakteristika verschiedener automatischer
Testausrüstung
verfolgen. Schaltungsentwerfer haben die innerhalb dieser Tabellen
beinhalteten Informationen verwendet, um Testparameter zu entwerfen,
um den Test eines bestimmten Testers zu bestehen. Klar beeinflusst
dieser Ansatz jedoch den Gesamtertrag eines entworfenen Pro dukts
negativ, sowie einen Materialfluss durch die Serienproduktions-Herstellungsumgebung,
und wird nicht bevorzugt.
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Die
US-A-5539305 offenbart einen elektronischen Schaltungstester zum
Messen des Ansprechens von elektrischen Signalen, die an eine zu
testende elektronische Schaltung angelegt werden, wobei der elektronische
Schaltungstester mit einer Kalibrierungsplatine zum Bewirken einer
Kalibrierung des Testers auf der Ebene von Verbindern, die in einen
Testkopf des Testers eingebaut sind, versehen ist. Gemäß einem
Ausführungsbeispiel
eines elektronischen Schaltungstesters zum Messen elektrischer Hochfrequenzsignale
umfasst die Kalibrierungsplatine ein dielektrisches Substrat, Kalibrierungsstandards,
wie zum Beispiel Unterbrechungen, Kurzschlüsse und Lasten, die in jeweiligen
Regionen des Substrats an dem Substrat befestigt sind, Verbinder
zum elektrischen Verbinden des Kalibrierungsstandards mit den Verbindern
des Testkopfs, wenn die Kalibrierungsplatine selektiv anstelle einer
Halterungsplatine eingesetzt wird, eine Struktur zum Befestigen
der Kalibrierungsplatine an dem Testkopf, so dass eine elektrische
Verbindung zwischen der Kalibrierungsplatine und dem Testkopf eingerichtet
wird, und Indizien auf der Kalibrierungsplatine und dem Testkopf
zum Anzeigen einer Folge von Drehpositionen der Kalibrierungsplatine
zur Kalibrierung des Testers unter Verwendung der Kalibrierungsstandards.
Die Kalibrierungsplatine wird nachfolgend in die angezeigten Drehpositionen
gedreht, so dass ein Tester auf die Ebene der Verbinder des Testkopfs
kalibriert werden kann. Die Kalibrierungsplatine kann ferner zumindest
einen Verifizierungsstandard, der an dem Substrat befestigt ist,
umfassen. Eine weitere Kalibrierungsplatine umfasst Durchgangsverbindungen.
In einer Kalibrierungsprozedur installiert der Benutzer zuerst die
erste Kalibrierungsplatine an den jeweiligen Drehpositionen, gefolgt
durch ein Einbauen der zweiten Kalibrierungsplatine mit den Durchgangsverbindungen.
Nach erfolgter Kalibrierung des elektronischen Schaltungstesters
verwendet der elektronische Schaltungstester die Messungen in Bezug auf
die Verifizierungsstandards, um zu bestimmen, ob die korrigierten
Messungen an dem Verifizierungsstandard innerhalb einer akzeptablen
Toleranz, die eine akzeptable Kalibrierung anzeigt, liegen oder
nicht.
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So
besteht die Aufgabe der vorliegenden Erfindung darin, ein System
zum Verbessern der Genauigkeit einer automatischen Testausrüstung, insbesondere
digitaler Tester, bereitzustellen, indem das Verhalten der digitalen
Tester mit einem hohen Maß an
Genauigkeit verifiziert wird.
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Diese
Aufgabe wird durch ein System zum Testen einer Komponententoleranz
einer Vorrichtung gemäß den Ansprüchen 1 und
2 und ein Verfahren zum Diagnostizieren von Komponentenvarianzen
gemäß Anspruch
6 gelöst.
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Bestimmte
Aufgaben, Vorteile und neuartige Merkmale der Erfindung sind teilweise
in der folgenden Beschreibung dargelegt und werden teilweise für Fachleute
auf dem Gebiet nach einer Durchsicht von Folgendem zu erkennen sein
oder können
aus der Anwendung der Erfindung erlernt werden. Die Aufgaben und
Vorteile der Erfindung könnten
mittels der Einrichtungen und Kombinationen, die in den beigefügten Ansprüchen besonders
herausgestellt sind, realisiert und erhalten werden.
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Um
die Vorteile und neuartigen Merkmale zu erzielen, richtet sich die
vorliegende Erfindung allgemein auf ein System und ein Verfahren
zum Testen von Komponententoleranzen einer Vorrichtung zum Testen
integrierter Schaltungen, wobei die Vorrichtung eine Mehrzahl von
Testverbindern aufweist, die an einem Testkopf angeordnet sind,
wobei jeder Testverbinder elektrische Leiter aufweist, die elektrische
Signale für
einen Testkanal tragen, wobei jeder Testkanal einer Schaltungsplatine
entspricht, die zumindest einen Treiber und einen Empfänger umfasst.
Gemäß den breiten
Konzepten und Lehren der Erfindung funktionieren eine Vorrichtung
und ein Verfahren, um Treiber- und Empfängerkomponenten zu vergleichen,
indem Treiber von einer ersten Platine mit Empfängern einer zweiten Platine
verbunden werden und umgekehrt. Da eingebaute Testprozeduren, die
durch den Testerhersteller bereitgestellt werden, typischerweise
die Treiber und Empfänger einer
einzelnen Platine mit einer Messeinheit, die auf dieser gleichen
Platine vorgesehen ist, kalibrieren, ist es möglich, dass die Treiber und
Empfänger
dieser Platine ohne Erfassung außerhalb einer Spezifizierung
geraten, wenn die Messeinheit dieser Platine außerhalb einer Spezifizierung
gerät.
Entsprechend stellt die Überprüfung auf Übereinstimmung,
die durch die vorliegende Erfindung bereitgestellt wird, ein stark
verbessertes System und ein derartiges Verfahren zum Verifizieren
der Genauigkeit des Betriebs von Testerkomponenten bereit.
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Gemäß einem
Aspekt der Erfindung wird eine Vorrichtung bereitgestellt, die eine
Kurzschlusseinrichtung zum Einrichten einer elektrischen Niederimpedanzverbindung
zwischen elektrischen Leitern eines ersten und eines zweiten Testverbinders,
derart, dass ein erster Treiber von einer ersten Schaltungsplatine
elektrisch über
einen Niederimpedanzpfad mit einer Spannungsmesseinheit auf einer
zweiten Schaltungsplatine verbunden ist, umfasst. Vorzugsweise ist
diese „Kurzschlusseinrichtung" durch eine gedruckte
Schaltungsplatine implementiert, die Metallleiterbahnen beinhaltet,
die zwischen Anschlussstiften zweier Testverbinder kurzschließt oder
eine direkte elektrische Verbindung zwischen denselben einrichtet.
Eine Steuerung ist konfiguriert, um den ersten Treiber so zu steuern, "dass der erste Treiber
ein elektrisches Signal eines vorbestimmten anvisierten Werts ausgibt.
Um jedoch zu testen, ob dieser anvisierte Wert genau ist, ist die
Messeinheit angeordnet, um den empfangenen Signalspannungspegel
zu empfangen und zu messen. Eine Verifizierungseinrichtung ist konfiguriert,
um zu verifizieren, dass der an der Messeinheit empfangene Signalpegel
innerhalb einer vorbestimmten Toleranz des vorbestimmten anvisierten
Signalpegels ist.
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Gemäß einem
weiteren Aspekt der Erfindung wird eine Vorrichtung bereitgestellt,
die eine Kurzschlusseinrichtung zum Einrichten einer elektrischen
Niederimpedanzverbindung zwischen elektrischen Leitern eines ersten
und eines zweiten Testverbinders, derart, dass ein erster Treiber
von einer ersten Schaltungsplatine elektrisch über einen Niederimpedanzpfad
mit einem ersten Empfänger
auf einer zweiten Schaltungsplatine verbunden ist, umfasst. Eine
Steuerung ist konfiguriert, um den ersten Treiber so zu steuern,
dass der erste Treiber ein elektrisches Signal eines vorbestimmten
Werts ausgibt. Es wird angenommen, dass dieser Ausgangswert genau
ist, da der erste Treiber zuvor auf Genauigkeit getestet wurde (wie
oben beschrieben ist). Deshalb wertet dieser Aspekt des Testens
eine Empfängergenauigkeit
aus. Entsprechend ist eine Auswertungseinrichtung entworfen, um
den an dem ersten Empfänger
empfangenen Signalpegel auszuwerten, und eine Verifizierungseinrichtung
ist konfiguriert, um zu verifizieren, dass der an dem ersten Empfänger interpretierte
Signalpegel innerhalb einer vorbestimmten Toleranz des vorbestimmten
Signalpegels, der aus dem ersten Treiber ausgegeben wird, ist.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum
Diagnostizieren von Komponentenvarianzen in einer Testvorrichtung
bereitgestellt, wobei die Testvorrichtung vorzugsweise eine Mehrzahl
von Testverbindern aufweist, die an einem Testkopf angeordnet sind,
wobei jeder Testverbinder elektrische Leiter aufweist, die elektrische
Signale für
einen Testkanal tragen, wobei jeder Testkanal einer Schaltungsplatine
entspricht, die zumindest einen Treiber und einen Empfänger umfasst.
Das Verfahren umfasst den Schritt eines Einrichtens einer elektrischen
Verbindung zwischen elektrischen Leitern eines ersten und eines
zweiten Testverbinders, derart, dass ein erster Treiber von einer
ersten Schaltungsplatine elektrisch über einen Niederimpedanzpfad
mit einem ersten Empfänger
auf einer zweiten Schaltungsplatine verbunden ist, wobei man weiß, dass
der erste Treiber innerhalb einer spezifizierten Toleranz ist.
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Das
Verfahren steuert dann die Ausgabe des ersten Treibers, um ein elektrisches
Signal auf einen vorbestimmten Wert zu treiben, und wertet den an
dem ersten Empfänger
interpretierten Signalpegel aus. Schließlich verifiziert das Verfahren,
dass der durch den ersten Empfänger
interpretierte Signalpegel innerhalb einer vorbestimmten Toleranz
des vorbestimmten Signalpegels, der aus dem ersten Treiber ausgegeben
wird, ist. Falls dies der Fall ist, erkennt das System die getesteten
Komponenten als innerhalb spezifizierter Toleranzen liegend. Falls
dies nicht der Fall ist, führt
das System eine Flag-Markierung des Fehlers durch und könnte eine
weitere geeignete Korrekturhandlung unternehmen. Eine derartige
Korrekturhandlung könnte
ein Initiieren eines weiteren Testens oder ein Benachrichtigen (über E-Mail
oder anderweitig) relevanten Testpersonals, ein weiteres manuelles
Testen auszuführen,
aufweisen.
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BESCHREIBUNG
DER ZEICHNUNGEN
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Die
beiliegenden Zeichnungen, die in der Beschreibung beinhaltet und
einen Teil derselben bilden, stellen mehrere Aspekte der vorliegenden
Erfindung dar und dienen gemeinsam mit der Beschreibung dazu, die
Prinzipien der Erfindung zu erklären.
In den Zeichnungen zeigen:
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1 ein
Blockdiagramm einer automatisierten Testvorrichtung zum Testen eines
digitalen elektronischen Schaltungsaufbaus;
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2 ein
Blockdiagramm, das eine automatisierte Testvorrichtung darstellt;
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3 eine
detailliertere Ansicht eines Testkopfs einer automatisierten Testvorrichtung;
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4 ein
Blockdiagramm, das Hauptkomponenten einer Schaltungsplatine, die
eine Mehrzahl von Treibern und Empfängern beinhalten, in einer
Testvorrichtung darstellt;
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5 ein
Blockdiagramm, das die Zwischenverbindung zwischen Anschlussstiften
zweier Testverbinder des Testkopfs der Testvorrichtung darstellt;
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6A ein
Blockdiagramm, das die Konfiguration zweier Schaltungsplatinen des
in 4 dargestellten Typs, konfiguriert, um einen Treiberfehler
zu testen und zu messen, darstellt;
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6B ein
Flussdiagramm, das die Konfiguration zweier Schaltungsplatinen des
in 4 dargestellten Typs, konfiguriert, um einen Empfängerfehler
zu testen und zu messen, darstellt;
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7 ein
Betriebsflussdiagramm, das die Hauptschritte beim Testen und Messen
eines Treiberfehlers darstellt; und
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8 ein
Betriebsflussdiagramm, das die Hauptschritte beim Testen und Messen
eines Empfängerfehlers
darstellt.
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DETAILLIERTE
BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
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Nach
Zusammenfassung verschiedener Aspekte der vorliegenden Erfindung
wird nun detailliert Bezug auf die Beschreibung der Erfindung genommen,
wie in den Zeichnungen dargestellt. Während die Erfindung in Verbindung
mit diesen Zeichnungen beschrieben ist, besteht keine Absicht, diese
auf das oder die Ausführungsbeispiele,
die hierin offenbart sind, einzuschränken. Im Gegenteil ist es die
Absicht, alle Alternativen, Modifizierungen und Äquivalente, die innerhalb des
Schutzbereichs der Erfindung beinhaltet sind, wie durch die beigefügten Ansprüche definiert
ist, abzudecken.
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Bezug
nehmend auf 1 ist ein Blockdiagramm eines „Platinentyp"-ATE-Systems (Testers) 100 gezeigt.
Obwohl das bevorzugte Ausführungsbeispiel
der vorliegenden Erfindung auf Wafertester gerichtet ist, sind die
Konzepte und Lehren nicht so eng eingeschränkt. Entsprechend ist 1 lediglich
gezeigt, um eine Plattform des Stands der Technik darzustellen,
auf die die Konzepte und Lehren der vorliegenden Erfindung angewendet
werden könnten.
Das ATE-System 100 umfasst einen Testerzeuger 102 und
eine Teststeuerung 104. Der Testerzeuger 102 erzeugt
einen schaltungsinternen Test für
jede zu testende Vorrichtung auf einer Platine. Ein generischer
Testplan 106 schafft eine Überwachungssteuerung über das
Testen. Dies umfasst ein Sequenzieren der Tests, ein Protokollieren
der Ergebnisse, ein Steuern einer Platine/Halterung-Schnittstellenverbindung,
ein Steuern der Testleistungsversorgungen und ein Bereitstellen
einer Benutzerschnittstelle. Die Kombination der einzelnen schaltungsinternen
Tests und des Testplans 106 bilden eine Testspezifizierung.
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Eine
Vorrichtungsmodellbibliothek 108, eine physische Datenbank 110 und
eine elektrische Datenbank 112 könnten die Daten bereitstellen,
die für
den Testerzeuger 102 erforderlich sind, um die schaltungsinternen
Tests zu erzeugen. Die elektrische Datenbank 112 könnte eine
Liste der Vorrichtungen auf der DUT-Platine 116, eine elektrische
Beschreibung für
jede Vorrichtung und elektrische Zwischenverbindungsinformationen
beinhalten. Die physische Datenbank 110 könnte eine
topologische Beschreibung der Platine beinhalten, die durch die
Teststeuerung 104 verwendet werden kann, um eine DUT 116 zu
lokalisieren und zu testen. Die physische Datenbank 110 und
die elektrische Datenbank 112 werden typischerweise durch
ein CAD/CAM-System (CAD = Computer aided design = computergestützter Entwurf;
CAM = Computer aided manufacturing = computergestützte Fertigung)
während
des Entwurfs einer Platine erzeugt.
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Die
Vorrichtungsmodellbibliothek 108 beinhaltet eine Mehrzahl
zuvor erzeugter generischer Modelle für häufig verwendete digitale integrierte
Schaltungsschips (Ics; IC = integrated circuit). Im Wesentlichen
ist jedes Modell eine Testroutine, die in die Platinentestspezifizierung
eingeführt
(d.h. editiert) werden soll. Jedes Vorrichtungsmodell könnte für eine spezifische
Vorrichtung Außenanschlussinformationen
(d.h. welche Anschlussstifte Eingänge, Ausgänge, bidirektional oder nicht
verwendet sind), ein Testprogramm, ein Verfahren zum Vorkonditionieren
(unten beschrieben) jeder Ausgabe der Vorrichtung und vorrichtungsspezifische
Informationen, die eine Teststrukturrate und erforderliche Signalpegel
umfassen, bereitstellen.
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Die
Teststeuerung 104 führt
die schaltungsinternen Tests, die durch den Testerzeuger 102 erzeugt werden,
aus. Ein Treibermodul 114 wird verwendet, um die Testsignale
an eine DUT 116 anzulegen, und ein Sensor-(Empfänger-)Modul 118 wird
verwendet, um die Antwort der DUT 116 auf die Testsignale
zu empfangen. Die Kombination des Treibermoduls 114 und
des Sensormoduls 118 ist als ein Testerkanal bekannt. Der HP83000
Integrated Circuit-Tester ist ein Beispiel eines ATE-Systems und
ist bei der Hewlett-Packard Company erhältlich.
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Nun
wird Bezug auf 2 genommen, die eine Umgebung
darstellt, in der der Tester 100 arbeiten könnte. Ein
Host-Computer 202,
auf dem ein Anwendungsprogramm läuft,
könnte
mit einer Test-Hardware 208 gekoppelt sein. Bei einem Ausführungsbeispiel
könnte
der Host-Computer 202 mit der Test-Hardware 208 über ein
lokales Netz (LAN; LAN = Local Area Network) 204 gekoppelt
sein. Die Test-Hardware 208 umfasst typischerweise einen
Testkopf 205, der den Schnittstelleneingang und -ausgang
zu einer DUT 116 bereitstellt. Die Test-Hardware 208 könnte Vorrichtungen,
wie zum Beispiel Treiber und Empfänger, umfassen, die zur Durchführung eines
Testens an der DUT 116 verwendet werden können. Ein
Anwendungsprogramm in dem Host-Computer 202 könnte mit
einem In terpretierer kommunizieren, der Dynamikverbindungsbibliothek- (DLL-;
DLL = dynamic link library) Rufe durchführt, die den entfernten Testkopf 205 anweisen,
eine bestimmte Funktion durchzuführen.
Die Test-Hardware 208 könnte
Instruktionen von dem Host-Computer 202 empfangen. Diese
Instruktionen können
dann die verschiedenen Tests, die auf der DUT 116 laufen,
steuern.
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3 stellt
die Test-Hardware 208 detaillierter dar. Bei einem Ausführungsbeispiel
werden sechzehn Instrumententore 302, die jeweils eine
Hoch-Leitung 303 und eine Niedrig-Leitung 305 aufweisen, in einen
Instrumenten-MUX 304 eingegeben. Der Instrumenten-MUX 305 gibt
Signale auf vier Instrumentenbussen 306 aus. Der eingebettete
Computer 206 weist den Instrumenten-MUX 304 über eine
Steuerleitung 314 an, welche Instrumentsignale auf den
Instrumentbussen 306 platziert werden sollen. Die Instrumentbusse 306 werden dann
zu einer Mehrzahl von Kanälen über einen
Kanal-MUX 308 multiplexiert.
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Der
eingebettete Computer 206 steuert, welche Signale aus dem
Kanal-MUX 308 ausgegeben werden, über eine Steuerleitung 316.
Die Ausgänge
des Kanal-MUX 308 weisen DUT-Hoch-Leitungen 311 und DUT-Niedrig-Leitungen 310 auf.
Diese Hoch- und Niedrig-Leitungen werden durch ein Instrument 308 erzeugt. Die
Hoch- und Niedrig-Leitungen werden während des Testens als Eingänge in den
Testkanal 312, was in 4 detaillierter
gezeigt ist, verwendet. Wenn eine bestimmte Schaltungsplatine getestet
wird, d.h. eine DUT, ist die Anzahl von Kanälen, die durch den eingebetteten
Computer 206 verwendet werden, im Allgemeinen gleich der
Anzahl zu testender Knoten auf der Schaltungsplatine.
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Nach
dieser allgemeinen Beschreibung von Architektur und Umgebung, die
vielen Testern gemein ist, wird nun Bezug auf 4 genommen,
die ein Blockdiagramm bestimmter Komponenten einer Schaltungsplatine 400 eines
HP83000-Testers ist, der der bevorzugte Plattform-Tester ist, für den das
bevor zugte Ausführungsbeispiel
der vorliegenden Erfindung entworfen wurde. Wie dargestellt ist,
umfasst die Schaltungsplatine 400 eine Mehrzahl von Treibern 402 und
Empfängern 404.
Wie bekannt ist, sind die Treiber 402 konfiguriert, um
Signale an Anschlussstifte eines Testverbinders auszugeben. Auf
der HP83000 gibt es sechzehn Treiber und sechzehn Empfänger auf
einem einzelnen Platine/Kanal-Element. Eine einzelne Parametermesseinheit PMU 406 jedoch
ist auf der Platine 400 vorgesehen. Wie bekannt ist, ist
die PMU 406 konfiguriert, um Signale zu quantifizieren
oder zu messen. In Betrieb schafft die PMU 406 eine Kalibrierung
für die
Treiber 402 und die Empfänger 404.
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Eine
Anzahl von Relais ist in der Zeichnung ebenso dargestellt und diese
sorgen zusammen für
eine dynamische Platinenkonfiguration. Insbesondere verbindet und
trennt ein Relais 408 selektiv die Treiber 402 und
Empfänger 404 bezüglich einer
Kontinuität
mit dem Testverbinder. Ein weiteres Relais 410 richtet
eine selektive Verbindung zu dem Testverbinder und einem weiteren
Pfad auf der Platine 400 ein; zum Beispiel mit der PMU.
Es ist ferner zu erkennen, dass Abschnitte der vorliegenden Erfindung
die Relaissteuersignale so steuern, um die Platine 400 dynamisch
in der geeigneten Weise zum Ausführen
der Diagnosefunktionen der vorliegenden Erfindung zu konfigurieren.
Ferner ist, obwohl nur eines jedes Relais in der Zeichnung dargestellt ist,
zu erkennen, dass es mehrere Relais geben könnte. Es gibt zum Beispiel
ein Relais 408 für
jedes der sechzehn Treiber/Empfänger-402/404-Paare.
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Bei
Normalbetrieb ist der Testverbinder über eine Verkabelung oder anderweitig
mit einer zu testenden Vorrichtung (DUT) verbunden. So treiben durch
die Treiber 402 erzeugte Signale letztendlich Eingänge von Komponenten
auf einer DUT-Platine. Ähnlich
werden Ausgangssignale von Komponenten auf einer DUT-Platine über den
Testverbinder an die Empfänger 404 geliefert.
Durch ein steuerbares Variieren des Ausgangspegels der Treiber 402 und
ein Überwachen
der Ein gangspegel der Empfänger 404 könnte ein
Funktionsbetrieb einer DUT getestet werden. Zusätzlich zu einem Verifizieren
des Funktionsbetriebs einer DUT könnten Tester auch verifizieren,
ob die Komponenten auf der DUT gemäß spezifizierten Toleranzwerten
oder -bereichen arbeiten. Wie zuvor beschrieben wurde, kann dieser
Typ Testen jedoch falsche oder ungenaue Ergebnisse erzeugen, wenn
die Komponenten auf dem Tester ausfallen oder anderweitig außerhalb
der spezifizierten Toleranz geraten.
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Wie
zuvor erläutert
wurde, kennt man ein Verfahren zum Messen einer Pegelgenauigkeit,
das die Verwendung externer Messausrüstung, wie zum Beispiel eines
Voltmeters, um Genauigkeitsdaten zu sammeln, beinhaltet. Während dieses
Verfahren einen relativ hohen Grad an Genauigkeit erzielt, macht
es erforderlich, dass ein Benutzer manuell jeden Testerkanal für sieben
unterschiedliche Messsätze
sondiert. In Serienproduktions-Herstellungsumgebungen ist dieses
externe Messvorrichtungsverfahren inakzeptabel.
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Entsprechend
ist die vorliegende Erfindung zum Testen und Bestimmen, ob bestimmte
Testkomponenten außerhalb
einer Toleranz liegen, vorgesehen. Gemäß der vorliegenden Erfindung
wird der Tester verwendet, um seine eigene Genauigkeit zu messen,
und erfordert eine viel einfachere DUT-Platine und sehr wenig Benutzerinteraktion
zur Erfassung von Daten. Wie zu erkennen sein wird, ist dieses Verfahren
eine viel bessere Wahl, da es eine Beeinflussung der Herstellungsumgebung
minimiert und dennoch eine ausreichende Messgenauigkeit bereitstellt.
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Kurz
Bezug nehmend auf 5 wird eine speziell konfigurierte
DUT-Platine 500 in Verbindung mit den Eigentests, die durch
das bevorzugte Ausführungsbeispiel
der vorliegenden Erfindung durchgeführt werden, verwendet. Insbesondere
schließt
diese spezialisierte DUT-Platine 400 Anschlussstifte von
Testverbindern 502 und 504 miteinander kurz. Wie
zuvor beschrieben wurde, umfasst der Tester einen Testkopf 205,
durch den alle elektrischen Verbindungen zu dem Tester eingerichtet
werden. Der Testkopf 205 umfasst eine Mehrzahl von Verbindern,
wie zum Beispiel Testverbinder 502 und 504. Kanäle 01 bis
16 sind auf jedem dieser Testverbinder 502 und 504 dargestellt.
Der Kanal 01 entspricht einem ersten Treiber/Emffänger-402/404-Paar
auf der Schaltungsplatine 400. Diese speziell konfigurierte
DUT-Platine 500 des bevorzugten Ausführungsbeispiels beinhaltet
leitfähige
Pfade (z.B. 506), die Kanalleitungen miteinander kurzschließen, zwischen
benachbarten Testverbindern 502 und 504. Auf diese
Weise könnte
ein Treiber von einer ersten Schaltungskarte 400 (zum Beispiel
einer Karte, die dem Testverbinder 502 entspricht) mit
einem Empfänger
einer zweiten Schaltungskarte (zum Beispiel einer Karte, die dem
Testverbinder 504 entspricht) verbunden sein. Natürlich steuert
das bevorzugte Ausführungsbeispiel
die Relaissteuersignale auf den jeweiligen Schaltungsplatinen 400,
um so zu bewirken, dass die geeigneten Signalpfade diese Verbindung
einrichten. Bei dem bevorzugten Ausführungsbeispiel haben alle leitfähigen Pfade
(z.B. 506) auf der DUT-Platine 500 die gleiche
Länge.
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Das
Metrologiesteuertool des bevorzugten Ausführungsbeispiels misst eine
Treiber- und Empfangs-Spannungspegelgenauigkeit. Das bevorzugte
Verfahren zum Verwenden eines Testers zur Messung seiner eigenen
Treiberpegelgenauigkeit besteht darin, einen spezifizierten Treiberpegel
für alle
Kanäle
zu programmieren. Der tatsächliche
Treiberpegel, der durch jeden Kanal bereitgestellt wird, wird dann
mit der platineninternen Spannungsmessvorrichtung des Testers (d.h.
der PMU 406) gemessen. Der Unterschied zwischen dem programmierten
Pegel und dem gemessenen Pegel ist der Treiberpegelfehler. Dieser
Test ist vorzugsweise auf dem Tester durch ein Konfigurieren einer
Hälfte
der Testerkanäle
als Eingänge
und der anderen Hälfte
als Ausgänge
implementiert. Die DUT-Platine 500 ist die Schnittstelle
zwischen Eingängen
und Ausgängen.
Die Eingänge
sind programmiert, um einen Pegel zu treiben, und eine Digitalspannungsmess-
(DVM-; DVM = digital voltage measurement) Testfunktion, die die
PMU 406 der Platine 400 als ein Voltmeter verwendet,
misst die tatsächlichen
Pegel. Zum Messen von Treiberpegelfehlern für die zweite Hälfte von
Testerkanälen
werden Kanalkonfigurationen ausgetauscht und der Test wird wiederholt.
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Insbesondere
stellt 6A die Platinenkonfigurationen
zweier Schaltungsplatinen 400a und 400b dar. Wie
gezeigt ist, sind die verschiedenen Relais konfiguriert, um die
Treiber 402a der Platine 400a mit der PMU 406b der
Platine 400b zu verbinden. Wie zuvor erwähnt wurde,
ist es, da die PMU 406a verwendet wird, um die Treiber 402a auf
dieser gleichen Platine 400a zu kalibrieren, wesentlich,
dass die vorliegende Erfindung den Tester durch ein Verifizieren
von Signalpegeln von den Treibern 402a mit der PMU 406b einer
anderen Platine testet.
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Entsprechend
wird die Schaltungskonfiguration aus 6A verwendet,
um die Genauigkeit von Treiberkomponenten zu verifizieren. Diesbezüglich wird
ein Treiber 402a gesteuert, um einen vorbestimmten „Ziel"-Wert auszugeben.
Der tatsächliche
Wert, der durch die PMU 406b empfangen und gemessen wird,
bestimmt, oder der Treiber 402a außerhalb einer Spezifizierung
ist. Beispielhaft und unter Verwendung hypothetischer Werte könnte ein
Steuersignal an den Treiber 402a angelegt werden, um denselben
bei einem Zielpegel von 6500mV zu treiben. Wenn die PMU 406b einen
tatsächlichen
Wert von 6300mV empfängt
und misst, wird bestimmt, dass der Treiber 402a um 200mV
versetzt ist. Wenn die ATE-Spezifizierungen für den Treiber es erfordern,
dass die Ausgabe zumindest 6400mV beträgt, würde bestimmt werden, dass der
Treiber 402 um 100mV außerhalb der Spezifizierung
liegt.
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Gemäß dem bevorzugten
Ausführungsbeispiel
könnten
die Treiber 402a einer Platine einzeln (einer zu einer
Zeit) die PMU 406b einer anderen Platine treiben. Dann
könnten
die Relais 408, 410 umgedreht werden, so dass
die Treiber 402b der zweiten Platine mit der PMU 406a der
ersten Platine verbunden und getestet werden könnten. Auf diese Weise könnten alle
Treiber von beiden Platinen getestet werden. Dieser Treiberverifizierungsschritt
wird durchgeführt,
um die Genauigkeit der Treiber sicherzustellen, bevor die Genauigkeit
der Empfänger
getestet wird, wie unten beschrieben ist.
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Ein
Messen der Genauigkeit des Empfängers
impliziert einen komplexeren Test, da Tester nicht konfiguriert
sind, um ihre eigenen Empfangspegel direkt zu messen. Um eine Empfangspegelgenauigkeit
an dem Tester des bevorzugten Ausführungsbeispiels zu messen,
ist eine Hälfte
der Testerkanäle
als Eingänge
konfiguriert und die andere Hälfte
als Ausgänge
konfiguriert. Die DUT-Platine 500 wird als die Schnittstelle
zwischen Eingängen
und Ausgängen
verwendet. Eingänge
werden zum Treiben eines Pegels programmiert und Empfangspegel werden
um diesen Treiberpegel herum variiert. Diesbezüglich weist der Empfänger 404 einen Komparator
auf. Anstelle eines Erzeugens eines Ausgangs-„Werts" ist die Komparatorausgabe effektiv
binär (was
anzeigt, dass die Komparatoreingabe – oder der empfangene Wert – entweder
oberhalb oder unterhalb eines Referenzwerts ist). Der Referenzwert,
der an dem Referenzeingang an den Komparator geliefert wird, könnte variiert
werden, bis die Komparatorausgabe einen Zustand verändert, wobei
an diesem Punkt der Wert der Referenzeingabe im Wesentlichen gleich
dem Wert der empfangenen Eingabe ist. Es wird zum Beispiel angenommen,
dass der Empfänger
bei einer bekannten Treiberspannung von 500mV getestet wird. Die
Komparatorreferenzspannung könnte
steuerbar zwischen 450mV und 550mV variiert werden. Während die
Referenzspannung kleiner ist als diejenige der getriebenen/empfangenen
Spannung, könnte
die Ausgabe des Komparators in einem ersten Zustand sein (z.B. null).
Sobald jedoch die Referenzspannung die getriebene/empfangene Spannung überschreitet,
könnte
die Ausgabe des Komparators zu einem zweiten Zustand getrieben werden
(z.B. Sättigung
oder logische Eins). Wenn diese Zustandsveränderung erfasst wird, ist die
Referenzspannung im Wesentlichen gleich der empfangenen Spannung.
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In
der vorstehenden Weise könnte
man sagen, dass der Empfänger 404 den
Wert des empfangenen Signals „interpretiert".
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Für jede Empfangspegeleinstellung
wird ein Funktionstest ausgeführt.
Empfangspegelfehler werden für
jeden Kanal durch ein Nehmen der Differenz zwischen dem tatsächlichen
Treiberpegel und dem Empfangspegel (interpretiert), an dem der Funktionstest
nicht mehr bestanden wurde (oder ab dem er bestanden wurde, abhängig von
dem Test), berechnet. Zum Messen von Empfangspegelfehlern für die zweite
Hälfte
von Testerkanälen
werden Kanalkonfigurationen ausgetauscht und der Test wird wiederholt.
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Nun
wird Bezug auf 6B genommen, dort sind die Relais/Platine-Konfigurationen
zweier Schaltungsplatinen 400a und 400b, die zum
Testen einer Empfängergenauigkeit
konfiguriert sind, dargestellt. Insbesondere sind die Relais konfiguriert,
um die Treiber 402c mit den Empfängern 404d zu verbinden.
Ein Initiieren dieses Tests nimmt an, dass die Treiber 402c zuvor
auf Genauigkeit getestet wurden, entweder durch den oben beschriebenen
Treibertest oder durch ein Verwenden einer externen Testausrüstung zum
Verifizieren der Genauigkeit der Treiberpegel der Treiber 402c.
Danach werden die Treiber 402c konfiguriert, um ein Signal
auf einem vorbestimmten Treiberpegel auszugeben. Der Empfänger 404d wird
dann ausgewertet, ob der von demselben empfangene und ausgegebene
Wert innerhalb einer spezifizierten Toleranz des getriebenen Signals
ist.
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Vorzugsweise
werden die oben beschriebenen Treiber- und Empfangspegelgenauigkeitstests
bei Pegeln von 500mV und 6500mV geprüft, da diese Pegel die Einstellungen
eines ungünstigsten
Falls für
den bevorzugten Tester darstellen, die noch in die HP83000-Pegelspezifizierungen
fallen. Die gleichen Messungen werden bei 500mV und 6500mV für sowohl
niedrige als auch hohe Pegel genommen, um mögliche Unter schiede zwischen
einem Treiben und einem Empfangen eines Pegels als ein „hoch" und ein „niedrig" zu verfolgen. Zusätzlich wird
für alle
Messungen ein Ausgangshub (unten erläutert) auf 500mV gesetzt.
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Zur
Untersuchung der Robustheit und Nützlichkeit des oben beschriebenen
Metrologiesteuertools und um mehr über das Treiber/Empfänger-Verhalten
des HP83000 zu lernen, wurden mehrere Experimente aufgebaut, die
die HP83000-Pegelspezifizierungen prüften und herausforderten. Zuerst
wurde die DUT-Platine 500, oben beschrieben, untersucht,
um zu bestimmen, ob Entwurfs- oder Herstellungsanomalien vorlagen,
die ausreichend wesentlich waren, um Treiber- und Empfangspegelgenauigkeitsmessungen
zu beeinflussen. Das Experiment beinhaltete ein Nehmen von Treiberpegelfehlermessungen,
ein darauf folgendes Entfernen der DUT-Platine 500 und
ein erneutes Durchführen
der gleichen Messungen. Die ohne die DUT-Platine durchgeführten Messungen
verwendeten die PMUs 406 auf der Schaltungsplatine 400 als
die Kanäle,
deren Treiberpegel gerade gemessen wurden, um Treiberpegel zu messen.
Ergebnisse zeigten eine Differenz von weniger als 1mV zwischen den
beiden Messverfahren, so dass die DUT-Platine als geeignete betrachtet wurde.
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Eine
Einstellzeit und ihre Wirkungen auf eine Treiberpegelgenauigkeit
bei Messung mit dem oben beschriebenen Verfahren wurden ebenso untersucht.
Für Einstellzeiten
von 0ms bis 500ms wurden Treiberpegel variiert und gemessen. Ergebnisse
zeigten eine Differenz von weniger als 1mV zwischen gemessenen Treiberpegeln
für Einstellzeiten
von 0ms und 500ms. Deshalb wurde bestimmt, dass die Einstellzeit
bei dem ausgewählten
Verfahren zum Messen der Treiberpegelgenauigkeit kein Faktor war.
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Auf
Grund ihrer möglichen
Auswirkung auf Empfangspegelgenauigkeitsmessungen wurde eine Treiberpegelwiederholbarkeit
untersucht. Fünf
Sätze von
Treiberpegelmessungen wurden innerhalb eines Zeitraums von fünf Minuten
genommen (die ge schätzte
Zeit, die erforderlich war, um Treiber- und Empfangspegelgenauigkeitsmessungen
in der letzten Produktionsversion des Tools durchzuführen). Ergebnisse
zeigten, dass Treiberpegel innerhalb 1mV wiederholbar waren, was
verglichen mit den erwarteten Empfangspegelfehlern von +/–25mV und
+/–50mV
unwesentlich ist.
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Die
HP83000 „Output
Swing"- bzw. „Ausgangshub"-Spezifizierung wurde
untersucht, um die Spezifizierung zu verifizieren und ihre Wirkungen
auf das Treiberpegelgenauigkeitsmessverfahren zu verstehen. „Ausgangshub" ist als die Entfernung
zwischen der Niedrigpegeleinstellung und der Hochpegeleinstellung
definiert. Die HP83000-Ausgangshub-Spezifizierung beträgt 500mV
bis 6000mV. Dies bedeutet, dass, damit alle anderen Treiberspezifizierungen
garantiert sind, die Differenz zwischen Niedrig- und Hoch-Treiberpegeleinstellungen
nicht weniger als 500mV und nicht mehr als 6000mV betragen sollte.
Es wird jedoch angemerkt, dass ein Ausgangshub auf zwischen 100mV
und 7000mV programmiert sein kann. Das Experiment bestand darin,
den Ausgangshub von 100mV bis 6500mV zu variieren und Treiberpegelfehler
für jede
Ausgangshubeinstellung zu messen. Ergebnisse zeigten, dass Treiberpegelfehler
minimiert waren, als der Ausgangshub 500mV oder mehr betrug, was
die HP83000-Spezifizierung bestätigte.
Ausgangshübe
von mehr als 6000mV schienen keine Wirkung auf die Treiberpegelgenauigkeit
zu haben.
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Da
der niedrigste Treiberpegel, der durch das Pegelmetrologiesteuerwerkzeug
bzw. -tool gemessen wurde, 500mV betrug, wurde ein Experiment durchgeführt, um
eine Genauigkeit für
Treiberpegel von weniger als 500mV zu überprüfen. Treiberpegel wurden von
500mV herunter bis auf –1500mV
programmiert und ihre Fehler gemessen. Ergebnisse zeigten, dass
Fehler für
500mV-Treiberpegel innerhalb von 1 bis 2mV von Fehlern für Treiberpegel
von weniger als 500mV waren.
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Ein
weiteres Experiment untersuchte, wie der Treiber/Empfangs-402/404-Schaltungsaufbau,
der sich auf der Messseite der Treiberpegelgenauigkeitsschaltung
befindet, Treiberpegelfehler beeinflusste. Um den unnötigen Treiber/Empfangs-402/404-Schaltungsaufbau
zu isolieren, wurde das AC-Relais 408 (siehe 4) auf
der Messseite der Schaltung geöffnet
und Treiberpegelfehler wurden gemessen. Diese Daten wurden mit Treiberpegelfehlern
verglichen, die mit geschlossenem AC-Relais gemessen wurden, was
die Vorgabeposition für
das Relais während
der DVM-Testfunktion ist. Ergebnisse zeigten, dass der Treiber/Empfangs-Schaltungsaufbau,
der sich auf der Messseite der Treiberpegelgenauigkeitsschaltung
befand, zusätzliche
5–10mV
Fehler für
Treiberpegel, die auf 6500mV programmiert waren, beitrug. Dies ist
angesichts des erwarteten Fehlers von +/–50mV für einen 6500mV-Treiberpegel
beträchtlich.
Obwohl das Treiberpegelgenauigkeitsmessverfahren, das oben beschrieben
ist, für
beide Relaispositionen gut funktioniert, liefert ein Öffnen des
Relais 408 auf der Messseite der Schaltung eine bessere
Genauigkeit. Die letztendliche Version des Pegelmetrologiesteuertools nimmt
Treiberpegelfehlerdaten mit offenen Relais 408.
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Nun
wird kurz Bezug auf 7 genommen, die ein Betriebsflussdiagramm
der Hauptschritte zeigt, die bei dem Verfahren zum Verifizieren
der Treiberoperation beinhaltet sind. Insbesondere führt nach
einem Hochfahren das Verfahren eine Initialisierungsroutine 702 durch,
die ein Initialisieren von Variablen und Durchführen einer Vielzahl von Initialkonfigurationsaufgaben
umfasst, die zwangsläufig
von Tester zu Tester und Implementierung zu Implementierung variieren
und deshalb hierin nicht erläutert
werden müssen.
Nach einer Initialisierung bestimmt und konfiguriert das Verfahren
die verschiedenen Testkanäle
zur Durchführung
des Treibertests (Schritt 706). Dann führt es den Test für VIL durch (Schritt 708). Das Verfahren
führt dann
den Test für
VIH durch (Schritt 710).
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Schließlich wertet
bei Schritt 712 das Verfahren die Ergebnisse aus, um zu
bestimmen, ob die Treiber 402 innerhalb einer spezifizierten
Toleranz sind oder nicht. Es ist je doch zu erkennen, dass in Verbindung
mit diesem Test verschiedene Korrekturhandlungsmaßnahmen
unternommen werden könnten.
Zum Beispiel könnte
geeignetes Personal über
die durchgefallenen Ergebnisse benachrichtigt werden, durch E-Mail (wenn der Tester
mit einem LAN verbunden ist) oder anderweitig, so dass geeignetes
Personal Korrekturhandlungen durchführen kann.
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Nun
wird kurz Bezug auf 8 genommen, die ein Betriebsflussdiagramm
der Hauptschritte zeigt, die bei dem Verfahren zum Verifizieren
des Empfängerbetriebs
beinhaltet sind. Insbesondere könnte
das Verfahren nach einem Hochfahren eine Initialisierungsroutine 802 durchführen, die
ein Initialisieren von Variablen und Durchführen einer Vielzahl von Initialkonfigurationsaufgaben
umfasst, die zwangsläufig
von Tester zu Tester und Implementierung zu Implementierung variieren
und deshalb hierin nicht erläutert
werden müssen.
Es ist jedoch zu erkennen, dass dieser Schritt ausgelassen werden
könnte,
wenn bereits eine Initialisierung durchgeführt wurde, wie durch Schritt 702 (7).
Nach einer Initialisierung bestimmt und konfiguriert das Verfahren die
verschiedenen Testerkanäle
zur Durchführung
des Empfängertests
(Schritt 806). Es führt
dann den Test für
VOL durch (Schritt 808). Das Verfahren
führt dann
den Test für
VOH durch (Schritt 810).
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Bei
dem bevorzugten Ausführungsbeispiel
ist eine Routine vorgesehen, um eine graphische Ausgabe zu erzeugen,
die diese Testergebnisse darstellt (Schritt 811). Schließlich wertet
das Verfahren bei Schritt 812 die Ergebnisse aus, um zu
bestimmen, ob die Empfänger 404 innerhalb
einer spezifizierten Toleranz sind oder nicht. Es ist zu erkennen,
dass in Verbindung mit diesem Test die verschiedenen Korrekturhandlungsmaßnahmen,
die in Verbindung mit 7 erwähnt wurden, auch hier unternommen
werden können.
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Die
vorstehende-Beschreibung wurde zu Darstellungs- und Beschreibungszwecken
vorgelegt. Sie soll nicht ausschließlich sein oder die Erfindung
auf die genauen offenbarten Formen einschränken. Offensichtliche Modifizierungen
oder Variationen sind angesichts der obigen Lehren möglich. Das
oder die Ausführungsbeispiele,
die erläutert
wurden, wurden ausgewählt
und beschrieben, um die beste Darstellung der Prinzipien der Erfindung
und ihrer praktischen Anwendung bereitzustellen, wodurch es einem
durchschnittlichen Fachmann auf dem Gebiet ermöglicht wird, die Erfindung
in verschiedenen Ausführungsbeispielen
und mit verschiedenen Modifizierungen einzusetzen, wie es für die bestimmte
anvisierte Verwendung geeignet ist. Alle derartigen Modifizierungen
und Variationen sind innerhalb des Schutzbereichs der Erfindung,
wie durch die beigefügten
Ansprüche
bestimmt wurde, bei Interpretation gemäß der Breite, auf die diese
klar und rechtmäßig Anspruch
haben.
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Nach
einer Beschreibung verschiedener Aspekte der vorliegenden Erfindung
sind direkt unten die codierten Instruktionen angeführt, die
verwendet werden, um Abschnitte des gegenwärtig bevorzugten Ausführungsbeispiels
der Erfindung auszuführen.
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