DE69020708T2

DE69020708T2 - Verfahren zur Herstellung von biMOS-Halbleiterbauelementen mit verbesserter Schnelligkeit und Zuverlässigkeit.

Info

Publication number: DE69020708T2
Application number: DE69020708T
Authority: DE
Inventors: Kouichi Shimoda; Ko Tsubone; Yoshio Umemura
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-12-27
Filing date: 1990-12-27
Publication date: 1996-03-14
Anticipated expiration: 2010-12-28
Also published as: JPH03198371A; US5100815A; DE69020708D1; EP0435257B1; KR0152078B1; EP0435257A3; KR910013577A; EP0435257A2

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Hochgeschwindigkeits- Bipolartransistoren und hochzuverlässigen MOS-Feldeffekttransistoren auf dem gleichen Halbleitersubstrat.
Auf diese Weise hergestellte Halbleiterbauelemente werden allgemein als BiMOS- Bauelemente bezeichnet. Wenn MOS-Transistoren sowohl vom p-Kanal-Typ (PMOS-Transistoren) als auch vom n-Kanal-Typ (NMOS-Transistoren) gebildet werden, wird das Bauelement als BiCMOS-Bauelement bezeichnet. Indem sie die Hochgeschwindigkeitsleistung von Bipolartransistoren mit der niedrigen Stromver- lustleistung und der hohen Integrationsdichte der CMOS-Technologie kombinieren, bieten BiMOS-Bauelemente bedeutsame Vorteile bei Halbleiteranwendungen wie Schnittstellenlogiken, statischen Direktzugriffsspeichern, gemischten Analog- /Digitalschaltungen und Gate-Arrays.
Die Schnelligkeit und das Integrationsniveau eines BiMOS-Bauelements können vergrößert werden, indem die Breiten der Emitter der Bipolartransistoren und die Längen der Kanäle in den MOS-Transistoren verringert werden. Die Kanallänge eines MOS-Transistors ist im wesentlichen gleich der Länge seiner Gate-Elektrode. Die erreichbare Emitterbreite und Gate-Länge sind durch das kleinste Maß bestimmt, das gleichbleibend auf der Halbleiterfertigungsstraße aufgelöst werden kann und das allgemein als Designregel bezeichnet wird. Gegenwärtig sind Designregeln in der Gegend eines Mikrometers typisch.
Die Schnelligkeit eines Bipolartransistors wird gewöhnlich durch seine Grenzfrequenz fT gemessen. Um fT zu maximieren, ist es wünschenswert, die Emitterbreite gleich der Designregel oder noch kleiner zu machen. Um das Integrationsniveau von MOS-Transistoren zu maximieren, ist es ähnlich wünschenswert, die Gate- Länge gleich der Designregel zu machen, jedoch hat es sich im Stand der Technik gezeigt, daß dies ohne ungünstige Auswirkungen auf die Zuverlässigkeit schwierig ist.
Das Problem ist, daß die Stärke des elektrischen Feldes &epsi; in dem Kanal zuzunehmen neigt wenn die Gate-Länge verkleinert wird. Wenn der Kanal kürzer als etwa 1,5 um ist, wird bei der standardmäßigen 5-V-Stromversorgungsspannung das elektrische Feld stark genug, um sogenannte heiße Träger in das Substrat unter und das Gate-Oxid über dem Kanal zu injizieren. In das Substrat injizierte Träger erzeugen einen unerwünschten Substratstrom. In das Gate-Oxid injizierte Träger können eingefangen werden und verschlechtern die Kennwerte des Transistors. Insbesondere erzeugen im Gate-Oxid eingefangene Träger ein Oberflächenpotential, das Kennwerte wie die Schwellenspannung VT und die Steilheit gm verschlechtert und einen erhöhten Leckstrom im Subschwellenbereich verursacht.
Ein weiteres Problem, dem sich Hersteller von BiMOS-Halbleiterbauelementen gegen übersehen, ist die angeborene Kompliziertheit des Herstellungsprozesses, welche die Kosten der Bauelemente erhöht. Um die Kompliziertheit zu verringern, ist es wünschenswert, soweit wie möglich Bipolartransistor-Herstellungsschritte mit MOS-Transistor-Herstellungsschritten zu kombinieren.

ABRISS DER ERFINDUNG

Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, Bipolartransistoren mit einem hohen fT-Wert herzustellen.
Eine weitere Aufgabe der Erfindung ist es, hochzuverlässige MOS-Transistoren mit einer kurzen Gate-Länge herzustellen.
Noch eine Aufgabe der Erfindung ist es, Herstellungsschritte zur Verbesserung der Schnelligkeit von Bipolartransistoren mit Herstellungsschritten zur Verbesserung der Zuverlässigkeit von MOS-Transistoren zu kombinieren.
Diese Aufgaben werden durch das Verfahren des Patentanspruchs 1 gelöst.
Das erfundene Herstellungsverfahren beginnt mit der Erzeugung von geeignet dotierten Bipolartransistor-Gebieten und MOS-Transistor-Gebieten in einem Halbleitersubstrat. Die Bipolartransistor-Gebiete werden weiterhin in Basis-und-Emitter- Gebiete und Kollektor-Gebiete unterteilt.
In den MOS-Transistor-Gebieten werden Polysilizium-Gate-Elektroden gebildet. Jedes Basis-und-Emitter-Gebiet wird mit Ausnahme einer Mittelöffnung mit Polysilizium bedeckt. Die MOS-Transistor-Gebiete werden unter Verwendung der Gate-Elektroden als Maske schwach dotiert, um schwach dotierte Source- und Drain-Schichten zu erzeugen. Die Basis-und-Emitter-Gebiete werden dotiert, um eine aktive Basis unter jeder Mittelöffnung und eine Störstellenbasis unter dem mit Polysilizium bedeckten Teil zu bilden.
Danach werden auf dem Polysilizium Seitenwände gebildet, wodurch die Mittelöffnungen in den Basis-und-Emitter-Gebieten verschmälert und die Gate- Elektroden in den MOS-Transistor-Gebieten verbreitert werden. Die MOS- Transistor-Gebiete werden unter Verwendung der verbreiterten Gate-Elektroden als Masken stark dotiert, um stark dotierte Source- und Drain-Schichten zu erzeugen. Flächen der aktiven Basen, die unter den verschmälerten Mittelöffnungen in den Basis-und-Emitter-Gebieten angeordnet sind, werden dotiert, um Emitter zu erzeugen.
Die EP-A-0 250 721 zeigt ein Verfahren zur Herstellung von BiMOS-Schaltungen, die ein in Bipolartransistor-Gebiete und MOS-Transistor-Gebiete unterteiltes Halbleitersubstrat aufweisen. Die Bipolartransistor-Gebiete weisen Basis- und Emitter-Gebiete auf, die in einer Ebene der Schaltung angeordnet sind und die aus Silizid und Polysilizium bestehen. Das Basis- und Emitter-Polysilizium wird durch eine lokale Oxidation gemustert. Das obige Verfahren bezweckt, die Emitterlängen zu verkürzen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A bis 1R sind Schnittansichten, die Verfahrensschritte in einem ersten neuen BiMOS-Herstellungsverfahren zeigen.
Fig. 2A bis 2W sind Schnittansichten, die Verfahrensschritte in einem zweiten neuen BiMOS-Herstellungsverfahren zeigen.
Fig 3 ist eine Schrägansicht, die den Aufbau eines durch bekannte Verfahren hergestellten MOS-Transistors zeigt.
Fig. 4 ist ein Graph, der die simulierte elektrische Feldstärke in dem Transistor in Fig. 3 zeigt.
Fig. 5 ist ein Graph, der die simulierte elektrische Feldstärke in einem durch das neue Verfahren hergestellten NMOS-Transistor zeigt.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Zwei neue Herstellungsverfahren, die die vorliegende Erfindung verkörpern, werden nachstehend unter Bezugnahme auf die Zeichnungen beschrieben. Beide Verfahren stellen BiCMOS-Bauelemente her. Die Zeichnungen zeigen die Herstellung eines repräsentativen Teils eines BiCMOS-Bauelements, das einen Bipolartransistor, einen NMOS-Transistor und einen PMOS-Transistor aufweist. Man beachte, daß diese nur einen Teil eines Halbleiter-Wafers bilden, auf dem eine große Zahl von Bipolar-, NMOS- und PMOS-Transistoren gleichzeitig hergestellt werden.
Diese beiden Verfahren werden gezeigt, um die Erfindung zu erläutern und nicht um ihren Rahmen einzuschränken, der in den beigefügten Patentansprüchen zum Ausdruck gebracht wird. Es ist klar, daß diese Verfahren modifizierbar sind, ohne den Geist der Erfindung zu verlassen. Zum Beispiel können BiMOS-Bauelemente hergestellt werden, die nur Bipolar- und PMOS(oder NMOS)-Transistoren aufweisen, wobei diejenigen Schritte weggelassen werden, die allein für die NMOS(oder PMOS)-Transistoren von Nutzen sind.
Wo bestimmte Maße erwähnt sind, wird eine Designregel von 1 um angenommen. Die Erfindung ist jedoch nicht auf diese Designregel beschränkt; sie ist ebenso auf andere Designregeln anwendbar.
Unter Bezugnahme auf Fig. 1A beginnt das erste neue Herstellungsverfahren mit einem p-leitenden (100)-monokristallinen Silizium-Wafersubstrat 41 mit einem spezifischen Widerstand im Bereich von 10 bis 20 Ω cm. Eine n-leitende vergrabene Schicht 42 mit einem Schichtwiderstand von im wesentlichen 40 Ω /Quadrat und einer Übergangstiefe von im wesentlichen 2,0 um wird erzeugt, indem Antimon-Ionen bei einer Dosis von 1,5 x 10¹&sup5; cm&supmin;² und einer Beschleunigungsspannung von 40 keV implantiert werden und dann der Wafer auf 1150º C geheizt wird, um das Antimon einzutreiben. Danach wird durch selektives Implantieren von Bor-Ionen mit einer Dosis von 5 x 10¹² cm&supmin;² und einer Beschleunigungsspannung von 120 keV und Eintreiben des Bors eine p-leitende vergrabene Schicht 43 gebildet. Nach der Bildung der vergrabenen Schichten 42 und 43 wird eine n-Ieitende Epitaxialschicht 44 mit einem spezifischen Widerstand von im wesentlichen 1,5 Ω cm und einer Dicke von im wesentlichen von 1,4 um auf dem Substrat 41 abgelagert.
In die Epitaxialschicht 44 über der n-leitenden vergrabenen Schicht 42 werden Phosphor-Ionen bei einer Dosis von 2 x 10¹² cm&supmin;² und einer Beschleunigungsspannung von 170 keV selektiv implantiert und bei 1000º C für 20 Minuten eingetrieben, um gleichzeitig Bipolartransistor-Gebiete 45 und PMOS-Transistor- Gebiete 46 zu erzeugen. Diese Gebiete 45 und 46 sind n&supmin;-Gebiete mit einer Oberflächenkonzentration von 5 x 10¹&sup6; cm&supmin;² und einer Diffusionstiefe von 1,5 um.
Als nächstes werden in die Epitaxialschicht 44 über der p-leitenden vergrabenen Schicht 43 bei einer Dosis von 4,5 x 10¹² cm&supmin;² und einer Beschleunigungsspannung von 100 keV Bor-Ionen implantiert und bei 1000º C für 20 Minuten eingetrieben, um gleichzeitig p-leitende Trenngebiete 47 für die Bipolartransistoren und NMOS-Transistor-Gebiete 48 zu erzeugen. Die Gebiete 47 und 48 sind p-leitende Gebiete mit einer Oberflächenkonzentration von 5 x 10¹&sup6; cm&supmin;² und einer Diffusionstiefe von 1,5 um.
Die Transistor-Gebiete 45, 46 und 48 werden nun unter Verwendung des bekannten Verfahrens der lokalen Oxidation von Silizium (LOCOS-Verfahren) durch selektives Bilden von Feldoxiden 49 auf der Oberfläche der Epitaxialschicht 44 voneinander und von umgebenden Gebieten getrennt. Die Feldoxide 49 vverden ferner innerhalb der Bipolartransistor-Gebiete 45 gebildet, wobei jedes in ein Basis-und-Emitter-Gebiet 50 und ein Kollektor-Gebiet 51 unterteilt wird. Auf der Oberfläche der Transistor-Gebiete 46, 48, 50 und 51 wird nun durch thermische Oxidation in einer trockenen O&sub2;-Atmosphäre bei 900º C für 30 Minuten eine Oxidschicht 52 mit einer Dicke von 15 nm (150 Angström) aufgewachsen. Danach wird mittels des bekannten Verfahrens der Niedrigdruck-Chemical- Vapor-Deposition (LPCVD-Verfahren) auf der gesamten Oberfläche eine dünne Nitridschicht (Si&sub3;N&sub4;-Schicht) 53 mit einer Dicke von im wesentlichen 10 nm (100 Angström) gebildet.
Als nächstes werden unter Bezugnahme auf Fig. 1B die Nitridschicht 53 und die Oxidschicht 52 durch bekannte photolithographische Ätztechniken von den Bipolartransistor-Basis-und-Emitter-Gebieten 50 entfernt. Danach wird mittels des LPCVD-Verfahrens überall eine nicht dotierte Polysiliziumschicht 54 auf eine Dicke von 300 nm (3000 Angström) aufgewachsen.
Als nächstes wird unter Bezugnahme auf Fig. 1C die Oberfläche der Polysiliziumschicht 54 bei 900º C in einer trockenen Sauerstoffatmosphäre für 30 Minuten oxidiert, um eine Oxidschicht 55 mit einer Dicke von 20 nm (200 Angström) zu erzeugen. Auf der Oxidschicht 55 wird mittels des LPCVD-Verfahrens eine dicke Nitridschicht mit einer Dicke von im wesentlichen 150 nm (1500 Angström) aufgewachsen und wie folgt gemustert. Die Nitridschicht wird entfernt, um Mittelöffnungen 56 zu erzeugen, die über den Bipolartransistor-Basis-und- Emitter-Gebieten 50 zentriert sind, deren übriggebliebene Teile von den Nitridschichten 57 bedeckt gelassen werden. Die Nitridschicht wird vollständig von den Bipolartransistor-Kollektor-Gebieten 51 entfernt. In den MOS-Transistor-Gebieten 48 und 46 werden über zentral befindlichen Gate-Gebieten Nitridschichten 58 und 59 übriggelassen. Von allen anderen Gebieten wird das Nitrid entfernt. Die Mittelöffnungen 56 und die Nitridschichten 58 und 59 sollten vorzugsweise das Maß der Designregel aufweisen.
Als nächstes wird unter Bezugnahme auf Fig. 1 D der Wafer in einer feuchten O&sub2;- Atmosphäre unter hohem Druck (im wesentlichen siebenfacher Standardatmosphärendruck) bei einer Temperatur von im wesentlichen 1030º C oxidiert. Wo sie nicht durch die Nitridschichten 57, 58, 59 maskiert ist, wird die Polysiliziumschicht 54 somit in ein Oxid 60 umgewandelt, das im wesentlichen 800 nm (8000 Angström) dick ist. In den Bipolartransistor-Basis-und-Emitter-Gebieten 50 wird das Oxid 60 in der Mittelfläche erzeugt, in der der Emitter gebildet werden wird, wobei ein Polysiliziummuster 54a darum herum übriggelassen wird. In den MOS-Transistor-Gebieten 48 und 46 werden Polysilizium-Gate-Elektroden 54b übriggelassen, wobei der gesamte Rest des Polysiliziums in Oxid 60 umgewandelt wird. Die Ränder des Oxids 60 sind kegelig und erstrecken sich unter die Ränder des Nitrids (sogenannter Bird's-Beak-Effekt), wie in den Zeichnungen zu sehen ist.
Als nächstes werden unter Bezugnahme auf Fig. 1E Bor-Ionen bei einer Dosis von 2 x 10¹&sup5; cm&supmin;² und einer Beschleunigungsspannung von 100 keV durch die Polysiliziummuster 54a hindurch in jedes der Basis-und-Emitter-Gebiete 50 implantiert, wobei eine Störstellenbasis 61 gebildet wird. Diese Bor-Implantantion wird mittels eines in der Zeichnung nicht gezeigten gemusterten Resists, das nach der lmplantantion entfernt wird, auf die Basis-und-Emitter-Gebiete 50 beschränkt.
Als nächstes wird unter Bezugnahme auf Fig. 1F das Oxid 60 durch Naßätzen vollständig entfernt, wobei Mittelöffnungen 62 erzeugt werden, die durch die Polysiliziummuster 54a in den Basis-und-Emitter-Gebieten 50 gebildet werden, und die dünne Nitridschicht 53 freigelegt wird, außer wo sie von den Gate-Elektroden 54b und den Rändern der Polysiliziummuster 54a bedeckt ist.
Als nächstes wird unter Bezugnahme auf Fig. 1G die freigelegte dünne Nitridschicht 53 mit heißer Phosphorsäure entfernt, wobei ein Nitrid übriggelassen wird, das nur die Polysiliziummuster 54a und die Polysilizium-Gate-Elektroden 54b bedeckt. Das bedeckende Nitrid springt etwas über die Ränder der Polysiliziummuster 54a und der Gate-Elektroden 54b hervor. Diese Ränder werden nun durch einen Naßoxidationsprozeß oxidiert, der bei 800º C für 15 Minuten durchgeführt wird. Somit wird eine Oxidschicht 63 mit einer Dicke von im wesentlichen 18 nm (180 Angström) auf den Seitenwänden der Polysilizium-Gate-Elektroden 54b, auf den äußeren Randseiten der Polysiliziummuster 54a und auf den Innenseiten der Mittelöffnungen 62 einschließlich sowohl ihrer Unterseite, die die monokristalline Siliziumoberfläche des Gebiets 50 ist, als auch ihrer Seitenwände gebildet, die Seitenwände der Polysiliziummuster 54a sind.
Als nächstes werden unter Bezugnahme auf Fig. 1H Bor-Ionen bei einer Dosis von 1,5 x 10¹³ cm&supmin;² und einer Beschleunigungsspannung von 40 keV in die Bipolartransistor-Basis-und-Emitter-Gebiete 50 und die PMOS-Transistor-Gebiete 46 implantiert. In den Bipolartransistor-Basis-und-Emitter-Gebieten 50 tritt das Bor nur durch die Mittelöffnungen 62 und erzeugt unter jeder eine aktive Basis 64. In den PMOS-Transistor-Gebieten 46 werden die Bor-Ionen durch die Gate-Elektroden 54b maskiert und erzeugen schwach dotierte p&supmin;-Source- und -Drain-Schichten 65 auf beiden Seiten der Gate-Elektroden 54b.
Als nächstes werden unter Bezugnahme auf Fig. 1l Phosphor-Ionen bei einer Dosis von 1,5 x 10¹³ cm&supmin;² und einer Beschleunigungsspannung von 33 keV selektiv in die NMOS-Transistor-Gebiete 48 zu schwach dotierten n&supmin;-Source- und -Drain-Schichten 66 implantiert, wobei die Gate-Elektroden 54b als Masken wirken.
Als nächstes wird unter Bezugnahme auf Fig. 1J mittels des LPCVD-Verfahrens auf der gesamten Oberfläche eine 100 nm (1000 Angström) dicke CVD-SiO&sub2;- Schicht 67 aufgewachsen.
Als nächstes wird unter Bezugnahme auf Fig. 1K mittels des gleichen LPCVD- Verfahrens auf der gesamten Oberfläche eine 200 nm (2000 Angström) dicke Polysiliziumschicht 68 aufgewachsen.
Als nächstes werden unter Bezugnahme auf Fig. 1L die Polysiliziumschicht 68 und die CVD-SiO&sub2;-Schicht 67 durch einen kontinuierlichen, anisotropischen, reaktiven Ionenätzprozeß (RIE-Prozeß) geätzt. Sämtliche Teile der Polysiliziumschicht 68 und der CVD-SiO&sub2;-Schicht 67 werden somit mit Ausnahme von auf den Seitenflächen übriggelassenen Seitenwänden 69 entfernt: insbesondere auf den Seitenwänden der Mittelöffnungen 62 und den Seitenwänden der Gate-Elektroden 54b. Die Breiten W&sub3; und W&sub7; der Seitenwände sind im wesentlichen 0,2 um, jedoch kann dieser Wert entsprechend dem Gasfluß, dem Druck und anderen Ätzparametern variiert werden.
Die ursprüngliche Breite W&sub4; der Mittelöffnungen 62 war das Designregel-Maß von 1 um, so daß die Breite W&sub5; der nach Hinzufügung der 0,2-um-Seitenwände 69 übrigbleibenden Öffnungen ist:
W&sub5; = W&sub4; - 2 x W&sub3;
= 0,6 um
Auf diese Weise ist es möglich, eine Emitterbreite zu erzielen, die kleiner als die Designregel von 1,0 um ist.
Die ursprüngliche Breite W&sub6; der Gate-Elektroden 54b der NMOS- und PMOS- Transistoren war das Designregel-Maß von 1,0 um. Die Hinzufügung der 0,2-um- Seitenwände 69 schafft eine Versatzzone mit einer Breite W&sub7; von 0,2 um um die Gate-Elektroden 54b herum.
Das reaktive lonenätzen entfernt außerdem die Oxidschicht 63 auf der Unterseite der Mittelöffnungen 62, außer wo sie unter den Seitenwänden 69 liegt, und legt somit die Oberfläche der aktiven Basis 64 frei. Die Oxidschicht 52 wird ebenfalls geätzt, außer in den MOS-Transistor-Gate-Flächen, wobei die Oberflächen der Bipolartransistor-Kollektor-Gebiete 51 und die Source- und Drain-Flächen in den MOS-Transistor-Gebieten 48 und 46 freigelegt werden.
Als nächstes wird unter Bezugnahme auf Fig. 1M mittels LPCVD auf der gesamten Oberfläche eine Polysiliziumschicht 70 auf eine Dicke von 300 nm (3000 Angström) aufgewachsen, und auf der Oberfläche der Polysiliziumschicht 70 wird durch Naßoxidation bei 800º C für 15 Minuten eine Oxidschicht 71 mit einer Dicke von im wesentlichen 16 nm (160 Angström) gebildet.
Als nächstes wird unter Bezugnahme auf Fig. 1N ein Resist 72 aufgetragen und gemustert, um eine Maske über den PMOS-Transistor-Gebieten 46 zu erzeugen. Danach werden Arsen-Ionen bei einer Dosis von 1 x 10¹&sup6; cm&supmin;² und einer Beschleunigungsspannung von 40 keV in die Polysiliziumschicht 70 implantiert, die über den Bipolartransistor-Gebieten 45 und den NMOS-Transistor-Gebieten 48 liegt. Als nächstes wird das Resist 72 entfernt, wird eine neue (in der Zeichnung nicht gezeigte) Resistmaske über den Bipolartransistor-Gebieten 45 und den NMOS- Transistor-Gebieten 48 erzeugt und werden Bor-Ionen bei einer Dosis von 2,5 x 10¹&sup5; cm&supmin;² und einer Beschleunigungsspannung von 100 keV in die Polysiliziumschicht 70 über den PMOS-Transistor-Gebieten 46 implantiert.
Als nächstes werden unter Bezugnahme auf Fig. 10 die Oxidschicht 71 und die Polysiliziumschicht 70 mittels photolithographischer Ätztechniken gemustert. Der übriggebliebene Teil der Polysiliziumschicht 70 wird zu Emitterelektroden 73, die die Mittelöffnungen 62 ausfüllen, Kollektorelektroden 74 in den Kollektor-Gebieten 51, Source- und Drain-Elektroden 75 in den NMOS-Transistor-Gebieten 48 und Source- und Drain-Elektroden 76 in den PMOS-Transistor-Gebieten 46.
Als nächstes wird unter Bezugnahme auf Fig. 1P bei 800º C für 15 Minuten eine Naßoxidation durchgeführt, um eine Oxidschicht 77 auf den Seiten der Elektroden 73, 74, 75 und 76 zu erzeugen.
Als nächstes werden unter Bezugnahme auf Fig. 1Q die auf den Polysiliziummustern 54a und den Gate-Elektroden 54b freigelegten Nitridschichten 57, 58 und 59 durch Naßätzen mit Phosphorsäure entfernt.
Als nächstes wird unter Bezugnahme auf Fig. 1R mittels des CVD-Verfahrens über der gesamten Oberfläche eine Schicht aus Borphosphorsilikatglas (BPSG) 78 auf eine Dicke von 700 nm (7000 Angström) aufgewachsen, wobei 20 Gewichtsprozent P&sub2;O&sub5; und 8 Gewichtsprozent B&sub2;O&sub3; verwendet werden, und der Wafer wird bei 920º C für 30 Minuten in einer Stickstoffatmosphäre geglüht. Neben einem Ebnen der Oberfläche des BPSG 78 bewirkt dieser Glühschritt, daß Arsen aus den Emitterelektroden 73, den Kollektorelektroden 74 und den Source- und Drain- Elektroden 75 diffundiert, um Emitter 79 in den aktiven Basen 64, Kollektoren 80 in den Kollektor-Gebieten 51 und stark dotierte n&spplus;-Source- und -Drain-Schichten 81 in den NMOS-Transistor-Gebieten 48 zu bilden. Ähnlich diffundiert Bor aus den Source- und Drain-Elektroden 76, um stark dotierte p&spplus;-Source- und -Drain- Schichten 72 in den PMOS-Transistor-Gebieten 46 zu bilden.
Da die stark dotierten Source- und Drain-Schichten 81 und 82 von den Gate- Elektroden versetzt sind, umfassen die Source- und Drain-Flächen in der Nähe der Gate-Elektroden 44b die schwach dotierten Schichten 65 und 66. Diese Kombination von stark dotierten und schwach dotierten Source- und Drain-Schichten ist als die schwach dotierte Drain-Struktur (LDD-Struktur) bekannt. Sowohl der Source als auch der Drain jedes MOS-Transistors weisen eine LDD-Struktur auf.
Schließlich wird der Wafer metallisiert, um die Elektroden anzuschließen und die gewünschten Schaltungen zu bilden. Der Metallisierungsprozeß, der bekannt ist und dementsprechend in den Zeichnungen nicht dargestellt ist, umfaßt die Schritte, Kontaktlöcher über den Elektroden zu öffnen und dann eine oder mehrere Schichten aus einem Metall, etwa Aluminium, abzulagern und zu mustern.
Als nächstes wird unter Bezugnahme auf Fig. 2A bis 2W ein zweites neues Herstellungsverfahren beschrieben. Das zweite neue Herstellungsverfahren unterscheidet sich von dem ersten darin, daß auf den Gate-Elektroden der MOS- Transistoren eine Schicht aus Wolframsilizid gebildet wird, um ihren Widerstand zu verringern. Ein weiterer Unterschied ist, daß nur in den Gate- und Emitter- Gebieten Polysiliziumelektroden gebildet werden. Source und Drain der MOS- Transistoren und die Kollektoren der Bipolartransistoren werden demgemäß durch direkte lonenimplantation und nicht durch Diffusion von implantierten Ionen aus darüberliegendem Polysilizium erzeugt.
Unter Bezugnahme auf Fig. 2A beginnt das zweite neue Herstellungsverfahren mit einem p-leitenden (100)-monokristallinen Silizium-Wafersubstrat 91 mit einem spezifischen Widerstand im Bereich von 10 bis 20 Ω cm. Eine vergrabene n&spplus;-Schicht 92 mit einem Schichtwiderstand von 40 Ω /Quadrat und einer Diffusionstiefe von 2,5 um wird erzeugt, indem Antimon-Ionen bei einer Dosis von 1,5 x 10¹&sup5; cm&supmin;² und einer Beschleunigungsspannung von 40 keV implantiert und dann bei 1150º C für im wesentlichen 480 Minuten eingetrieben werden. Danach wird eine vergrabene p-leitende Schicht 93 mit einem Schichtwiderstand von 4 kΩ /Quadrat und einer Diffusionstiefe von 1 um gebildet, indem Bor-Ionen bei einer Dosis von 5 x 10¹² cm&supmin;² und einer Beschleunigungsspannung von 120 keV selektiv in das gleiche Substrat 91 implantiert und dann bei 1000º C für im wesentlichen 60 Minuten eingetrieben werden. Als nächstes wird mittels des CVD-Verfahrens eine n-leitende Epitaxialschicht 94 mit einem spezifischen Widerstand von 4 Ω cm und einer Dicke von 1,4 um auf dem Substrat 91 gebildet.
Als nächstes werden durch Implantation von Phosphor-Ionen und Bor-Ionen unter Verwendung des gleichen Prozesses, wie in Fig. 1A beschrieben, Bipolartransistor-Gebiete 95, PMOS-Transistor-Gebiete 96, Bipolartransistor-Trenngebiete 97 und NMOS-Transistor-Gebiete 98 erzeugt. Die n-Schichten in den Gebieten 95 und 96 haben einen Schichtwiderstand von 6 kΩ /Quadrat, während die p-Schichten in den Gebieten 97 und 98 einen Schichtwiderstand von 150 Ω /Quadrat aufweisen. Alle Gebiete 95, 96, 97 und 98 haben eine Diffusionstiefe von im wesentlichen 1,5 um.
Als nächstes werden mittels des LOCOS-Verfahrens Feldoxide 99 erzeugt, um die Transistorgebiete 95, 96 und 98 voneinander und von umgebenden Flächen zu trennen und um die Bipolartransistor-Gebiete 95 in Basis-und-Emitter-Gebiete 100 und Kollektor-Gebiete 101 zu unterteilen. Danach wird durch Oxidation bei 950º C für im wesentlichen 30 Minuten eine Oxidschicht 102 mit einer Dicke von 20 nm (200 Angström) auf der Oberfläche der Transistor-Gebiete gebildet (der Gebiete 96, 98, 100 und 101).
Als nächstes wird unter Bezugnahme auf Fig. 2B die Oxidschicht 102 mittels photolithographischer Ätztechniken von den Bipolartransistor-Basis-und-Emitter- Gebieten 100 und den Kollektor-Gebieten 101 entfernt, wobei die Oxidschicht 102 nur auf der Oberfläche der MOS-Transistor-Gebiete 96 und 98 stehen gelassen wird. Danach wird mittels des LPCVD-Verfahrens auf der gesamten Oberfläche eine nicht dotierte Polysiliziumschicht 103 auf eine Dicke von 300 nm (3000 Angström) aufgewachsen.
Als nächstes wird unter Bezugnahme auf Fig. 2C die Oberfläche der Polysiliziumschicht 103 oxidiert, um eine Oxidschicht 104 zu erzeugen, über der eine 150 nm (1500 Angström) dicke Nitridschicht aufgewachsen wird. Das Nitrid wird gemustert, um Mittelöffnungen 105 zu erzeugen, die von Nitridschichten 106 in den Bipolartransistor-Basis-und-Emitter-Gebieten 100 umgeben sind, und Nitridschichten 107 in den MOS-Transistor-Gebieten 96 und 98 übrigzulassen. Dieser Schritt ist dem Schritt in Fig. 1D in dem ersten neuen Herstellungsverfahren ähnlich, außer daß die Nitridschichten 107 die MOS-Transistor-Gebiete 96 und 98 vollständig bedecken.
Als nächstes wird unter Bezugnahme auf Fig. 2D die Polysiliziumschicht 103 unter hohem Druck (im wesentlich sieben Atmosphären) bei einer Temperatur von 1030º C für im wesentlichen 30 Minuten oxidiert, wobei die Nitridschichten 106 und 107 als Maske verwendet werden. Dies erzeugt eine im wesentlichen 800 nm (8000 Angström) dicke Oxidschicht 108 in zentralen Teilen der Bipolartransistor- Basis-und-Emitter-Gebiete und in den Kollektor-Gebieten und umgebenden Gebieten, aber nicht in den MOS-Transistor-Gebieten 96 und 98.
Als nächstes wird unter Bezugnahme auf Fig. 2E mittels des LPCVD-Verfahrens auf der gesamten Oberfläche eine Oxidschicht 109 mit einer Dicke von 50 nm (500 Angström) gebildet.
Unter Bezugnahme auf Fig. 2F werden als nächstes die Oxidschicht 109, die Nitridschicht 106 und die Oxidschicht 104 in den Bipolartransistor-Basis-und- Emitter-Gebieten 100 intakt gelassen, während die Oxidschicht 109, die Nitridschicht 107 und die Oxidschicht 104 mittels photolithographischer Ätztechniken von allen anderen Gebieten entfernt werden. Danach werden Arsen-Ionen bei einer Dosis von 1 x 10¹&sup6; cm&supmin;² und einer Beschleunigungsspannung von 40 keV in die Polysiliziumschichten 103 über den MOS-Transistor-Gebieten 96 und 98 implantiert. Infolge der Gegenwart der Oxidschichten 109 und 104 wird in diesem Zeitpunkt kein Arsen in die Polysiliziummuster 103a in den Bipolartransistor-Basis- und-Emitter-Gebieten 100 eingeleitet.
Als nächstes wird unter Bezugnahme auf Fig. 2G auf der gesamten Oberfläche eine Wolframsilizidschicht 110 mit einer Dicke von 150 nm (1500 Angström) erzeugt.
Als nächstes werden unter Bezugnahme auf Fig. 2H die Wolframsilizidschicht 110 und das auf den MOS-Transistor-Gebieten 98 und 96 zurückgebliebene Polysilizium 103 mittels photolithographischer Ätztechniken kontinuierlich gemustert, um Gate-Elektroden 111 zu erzeugen, die die übriggebliebenen Teile dieser beiden Schichten auf den NMOS-Transistor-Gebieten 98 und den PMOS-Transistor- Gebieten 96 umfassen.
Als nächstes werden unter Bezugnahme auf Fig. 21 die MOS-Transistor-Gebiete 96 und 98 durch ein Resist 112 maskiert und wird die Oxidschicht 109 über den Bipolartransistor-Basis-und-Emitter-Gebieten 100 weggeätzt. Danach werden Bor- Ionen bei einer Dosis von 2 x 10¹&sup5; cm&supmin;² und einer Beschleunigungsspannung von 100 keV in die Polysiliziummuster 103a über den Bipolartransistor-Basis-und- Emitter-Gebieten 100 implantiert.
Als nächstes wird unter Bezugnahme auf Fig. 2J das freigelegte Oxid durch Naßätzen auf eine Tiefe von 90 nm (9000 Angström) geätzt, wobei das Resist 112 als Maske verwendet wird. Dieses Ätzen entfernt die vorher erzeugte Oxidschicht 108 von Teilen der Polysiliziumschicht 103 vollständig, wobei von den Polysiliziummustern 113a umgebene Mittelöffnungen 113 übriggelassen werden und die Oberfläche der Bipolartransistor-Kollektor-Gebiete 101 freigelegt wird. Das Resist 112 wird nun entfernt.
Als nächstes wird unter Bezugnahme auf Fig. 2K eine Oxidation bei 800º C für im wesentlichen 20 Minuten durchgeführt, um eine Oxidschicht 114 mit einer Dicke von 18 nm (180 Angström) auf der Innenseite der Öffnungen 113, den Außenseiten der Polysiliziummuster 103a, den Oberflächen der Kollektor-Gebiete 101 und den oberen und seitlichen Oberflächen der Gate-Elektroden 111 zu bilden. Danach werden Bor-Ionen bei einer Dosis von 1,5 x 10¹³ cm&supmin;² und einer Beschleunigungsspannung von 10 keV durch die Mittelöffnungen 113 hindurch in die Basis-und-Emitter-Gebiete 100 implantiert, wobei andere Gebiete in diesem Zeitpunkt durch ein in der Zeichnung nicht gezeigtes Resist maskiert werden.
Der Wafer wird nun bei 800º C für im wesentlichen 30 Minuten geglüht, um das gerade implantierte Bor zu aktivieren und eine aktive Basis 115 mit einem Schichtwiderstand von 1,5 kΩ /Quadrat und einer Diffusionstiefe von 0,15 um im Basis-und-Emitter-Gebiet 100 jedes Bipolartransistors zu erzeugen. Das Glühen bewirkt außerdem, daß das in Fig. 21 implantierte Bor aus den Polysiliziummustern 103a in die Basis-und-Emitter-Gebiete 100 hineindiffundiert, wobei eine Störstellenbasis 116 mit einem Schichtwiderstand von 200 Ω /Quadrat und einer Diffusionstiefe von 0,2 um gebildet wird.
Als nächstes werden unter Bezugnahme auf Fig. 2L mit den Gate-Elektroden 111 als Masken Bor-Ionen bei einer Dosis von 1,0 x 10¹³ cm&supmin;² und einer Beschleunigungsspannung von 30 keV selektiv in die PMOS-Transistor-Gebiete 96 implantiert, wobei schwach dotierte p&supmin;-Source- und -Drain-Schichten 117 ähnlich den schwach dotierten p&supmin;-Source- und -Drain-Schichten 65 in Fig. 1H gebildet werden.
Als nächstes werden unter Bezugnahme auf Fig. 2M mit den Gate-Elektroden 111 als Maske Phosphor-Ionen bei einer Dosis von 1,5 x 10¹³ cm&supmin;² und einer Beschleunigungsspannung von 30 keV selektiv in die NMOS-Transistor-Gebiete 98 implantiert, wobei schwach dotierte n&supmin;-Source- und -Drain-Schichten 180 ähnlich den schwach dotierten n&supmin;-Source- und -Drain-Schichten 66 in Fig. 11 gebildet werden.
Als nächstes wird unter Bezugnahme auf Fig. 2N mittels des LPCVD-Verfahrens auf der gesamten Oberfläche des Substrats eine Oxidschicht 119 mit einer Dicke von 100 nm (1000 Angström) gebildet. Danach wird auf der gesamten Oberfläche eine Polysiliziumschicht 120 mit einer Dicke von 200 nm (2000 Angström) gebildet.
Als nächstes wird unter Bezugnahme auf Fig. 20 ein anisotropisches reaktives lonenätzen durchgeführt, um die gesamte Polysiliziumschicht 120 und Oxidschicht 119 mit Ausnahme von Seitenwänden 121 zu entfernen, die insbesondere auf den Seitenwänden der Mittelöffnungen 113 und den Gate-Elektroden 111 gebildet werden. Wie in Fig. 1L, verschmälern die Seitenwände 121 die Mittelöffnungen 113 auf weniger als die Designregel und schaffen eine 0,2-um-Versatzzone auf beiden Seiten der Gate-Elektroden 111 der NMOS- und PMOS-Transistoren.
Dieses reaktive lonenätzen ätzt außerdem die Oxidschichten 114, wobei die Oberfläche der Gebiete der aktiven Basis 115 an der Unterseite der Mittelöffnungen 113, die Oberflächen der Kollektor-Gebiete 101, die Oberseiten der Gate-Elektroden 114 und die Oberflächen der Source- und Drain-Gebiete der MOS-Transistor- Gebiete 96 und 98 freigelegt werden.
Als nächstes wird unter Bezugnahme auf Fig. 2P auf diesen freigelegten Oberflächen und den Seitenflächen der Seitenwände 121 durch Oxidation bei 900º C für im wesentlichen 30 Minuten eine Oxidschicht 122 mit einer Dicke von 20 nm (200 Angström) gebildet. Die Oxidschicht wird dann durch photolithographisches Ätzen selektiv von den Basis-und-Emitter-Gebieten 100 entfernt.
Als nächstes werden unter Bezugnahme auf Fig. 2Q Arsen-Ionen bei einer Dosis von 5 x 10¹&sup5; cm&supmin;² und einer Beschleunigungsspannung von 40 keV selektiv in die NMOS-Transistor-Gebiete 98 und die Bipolartransistor-Kollektor-Gebiete 100 implantiert, wobei ein in der Zeichnung nicht gezeigtes gemustertes Resist verwendet wird und die Gate-Elektroden 111 und außerdem die Seitenwände 121 als Maske dienen. Dies erzeugt n&spplus;-Schichten, die die Kollektor-Gebiete 123 der Bipolartransistoren bilden, und die stark dotierten n&spplus;-Source- und -Drain-Schichten 124 der NMOS-Transistoren, was die LDD-Struktur der NMOS-Transistoren vervollständigt.
Als nächstes wird unter Bezugnahme auf Fig. 2R mittels des LPCVD-Verfahrens überall eine Polysiliziumschicht 125 mit einer Dicke von 300 nm (3000 Angström) gebildet, und ihre Oberfläche wird bei 800º C für im wesentlichen 20 Minuten oxidiert, um eine Oxidschicht 126 mit einer Dicke von 16 nm (160 Angström) zu bilden. Danach werden Arsen-Ionen bei einer Dosis von 1,0 x 10¹&sup6; cm&supmin;² und einer Beschleunigungsspannung von 40 keV durch die Oxidschicht 126 hindurch in die Polysiliziumschicht 125 implantiert.
Als nächstes werden unter Bezugnahme auf Fig. 25 die Oxidschicht 126 und die Polysiliziumschicht 125 mittels photolithographischer Ätztechniken gemustert, um Emitterelektroden 125a zu bilden, die die übriggebliebene Polysiliziumschicht 125 in den Öffnungen 113 aufweisen.
Als nächstes werden unter Bezugnahme auf Fig. 2T Bor-Ionen bei einer Dosis von 2 x 10¹&sup5; cm&supmin;² und einer Beschleunigungsspannung von 40 keV selektiv in die PMOS-Transistor-Gebiete 96 implantiert, wobei die Gate-Elektroden 111 und die Seitenwände 121 als Maske verwendet werden, um stark dotierte p&spplus;-Source- und -Drain-Schichten 127 zu bilden. Dies vervollständigt die LDD-Struktur der PMOS- Transistoren
Als nächstes wird unter Bezugnahme auf Fig. 2U eine Oxidation bei 800º C für im wesentlichen 20 Minuten durchgeführt, um eine Oxidschicht 128 mit einer Dicke von 90 nm (900 Angström) auf der gesamten Oberfläche des Wafers zu bilden, außer wo er von der Nitridschicht 106 bedeckt ist.
Als nächstes werden unter Bezugnahme auf Fig. 2V die freigelegten Teile der Nitridschichten 106 durch Ätzen mit Phosphorsäure entfernt, wobei die Oxidschicht 128 als Maske verwendet wird.
Als nächstes wird unter Bezugnahme auf Fig. 2W mittels des CVD-Verfahrens auf der gesamten Oberfläche eine 700 nm (7000 Angström) dicke Schicht aus BPSG 125 gebildet, wobei 20 Gewichtsprozent P&sub2;O&sub5; und 8 Gewichtsprozent B&sub2;O&sub3; verwendet werden, und der Wafer wird bei 920º C für im wesentlichen 30 Minuten geglüht. Dieser Glühprozeß ebnet die BPSG-Schicht 129 und bewirkt daß Arsen aus den Emitterelektroden 125a in die aktiven Basen 115 diffundiert, wobei darin Emitter 130 mit einem Schichtwiderstand von 20 Ω /Quadrat und einer Diffusionstiefe von 0,1 um gebildet werden.
Schließlich werden über den Gate- und Emitterelektroden und über den Source-, Drain- und Kollektor-Gebieten Kontaktlöcher geöffnet, und es wird ein Metallisierungsprozeß durchgeführt, um die Transistoren in den gewünschten Schaltungen anzuschließen. Diese Endschritte sind in den Zeichnungen nicht dargestellt.
Beide oben beschriebenen neuen Herstellungsverfahren stellen Bipolartransistoren mit einer Emitterbreite kleiner als die Designregel her, was eine hohe Grenzfrequenz fT ergibt, und MOS-Transistoren mit einer LDD-Struktur her, was eine hohe Zuverlässigkeit ergibt. Von den Erfindern durchgeführte Experimente haben fT = 12 GHz in Bipolartransistoren mit einer Emitterfläche von 0,6 x 3 um² und Lebensdauern von τ = 1 x 10&sup5; Sekunden für NMOS-Transistoren mit Gate-Längen von 1,4 um und Gate-Breiten von 20 um nachgewiesen. Die Größe τ ist die erwartete Zeitdauer für eine 10%-Änderung von gm bei VDS = 8 V, VGS = 4 V.
Die verbesserte MOS-Transistor-Lebensdauer τ kann wie folgt erklärt werden. Fig. 3 zeigt den Aufbau eines mittels bekannter Verfahren hergestellten MOS- Transistors, bei dem sich stark dotierte Source- und Drain-Schichten 131 den ganzen Weg bis zum Gate-Oxid 132 und noch etwas darunter erstrecken. Die wirksame Länge Leff des Kanals 133 ist somit kleiner als die Gate-Länge L.
Wenn der Transistor im Triodenbereich arbeitet, ist das elektrische Feld in der Sperrschicht an der Unterseite des Kanals 133 durch folgende Formel gegeben:
&epsi; = VDS/Leff
wobei VDS die Spannung zwischen Source und Drain ist. Eine kurze Gate-Länge, die zu einem kleinen Leff führt, tendiert dazu, daß elektrische Feld zu vergrößern und heiße Träger zu erzeugen. Wenn der Transistor im Sättigungbereich arbeitet, wird das elektrische Feld in der Sperrschicht in der Nähe des Drain stark konzentriert, wie in Fig. 4 gezeigt, wobei es einen viel höheren Maximalwert als den durch die vorstehende Formel gegebenen Wert erreicht, so daß noch mehr Erzeugung von heißen Trägern verursacht wird.
Wenn der Transistor jedoch wie in der vorliegenden Erfindung eine LDD-Struktur aufweist, weist das elektrische Feld keinen Peak in der Nähe des Drain auf, wie in Fig. 4. Fig. 5 zeigt das Ergebnis einer Simulation der elektrischen Feldstärke in der Umgebung des Drain eines mittels des neuen Verfahrens hergestellten NMOS- Transistors. Das elektrische Feld steigt in der schwach dotierten n&supmin;-Schicht nur wenig an und erreicht die in Fig. 4 gezeigten übermäßigen Werte nicht. Demgemäß weist das neue Verfahren eine bedeutend geringere Tendenz als der Stand der Technik auf, heiße Träger zu erzeugen.
Ein weiterer Vorteil des neuen Verfahrens ist, daß der gleiche Herstellungsschritt sowohl die Seitenwände, die die Emitter der Bipolartransistoren verschmälern, als auch die Seitenwände bildet, die Versatzzonen um die Gate-Elektroden der MOS- Transistoren herum erzeugen. Das heißt, der gleiche Schritt verbessert die Schnelligkeitsleistung der Bipolartransistoren und die Zuverlässigkeit der MOS- Transistoren.
Ein weiteres Merkmal des neuen Verfahrens ist, daß es bei einer vergleichsweise niedrigen Temperatur durchgeführt werden kann, da der in Fig. 1D und 2D dargestellte Oxidationsschritt unter hohem Druck durchgeführt wird. Das Oxid kann somit gebildet werden, ohne die Diffusionsprofile der darunterliegenden Schichten zu ändern. Ein weiterer Vorteil der Hochdruckoxidation ist, daß die resultierende Oxid-/Polysilizium-Grenzfläche ein spitzere Kegelsteigung aufweist, als wenn die Oxidation bei Standardatmosphärendruck durchgeführt wird. Dies führt zu einer größeren Querschnittsfläche für die Gate-Elektroden, wenn die Gate-Elektroden durch diesen Oxidationsschritt gebildet werden, wie in Fig. 1 D.
Die Reihenfolge der in Fig. 1H und 1I gezeigten beiden Schritte kann natürlich umgekehrt werden. Die Reihenfolge der Schritte in Fig. 2Q bis 2V kann ebenfalls auf verschiedene Weisen geändert werden.
Außerdem kann die Erfindung durch folgende Merkmale zusammengefaßt werden:
Um Bipolar- und MOS-Transistoren zu erzeugen, wird ein Substrat mit Polysilizium bedeckt. Das Polysilizium wird gemustert, um Gate-Elektroden in MOS-Transistor- Gebieten zu bilden und um Polysiliziummuster zu bilden, die Mittelöffnungen in Bipolartransistor-Basis-und-Emitter-Gebieten umgeben. Durch Implantieren von Fremdatomen in die MOS-Transistor-Gebiete unter Verwendung der Gate- Elektroden als Masken werden schwach dotierte Source- und Drain-Schichten erzeugt. In den Basis-und-Emitter-Gebieten unter den Mittelöffnungen werden aktive Basen gebildet. Danach werden dem Polysilizium Seitenwände hinzugefügt, die die Mittelöffnungen verschmälern und die Gate-Elektroden verbreitern. In die M0S-Transistor-Gebiete werden unter Verwendung der verbreiterten Gate- Elektroden als Masken Fremdatome implantiert, um stark dotierte Source- und Drain-Schichten zu erzeugen. Die Flächen der aktiven Basen werden unter den verschmälerten Mittelöffnungen dotiert, um Emitter zu erzeugen.

Claims

1. BiMOS-Herstellungsverfahren, das die folgenden Verfahrensschritte aufweist:

(a) Teilen eines Halbleitersubstrats (41 oder 91) in gegeneinander getrennte Bipolartransistor-Gebiete (45 oder 95) und MOS-Transistor-Gebiete (46 und 48, oder 96 und 98) und Unterteilen der Bipolartransistor-Gebiete in gegeneinander getrennte Basis-und-Emitter-Gebiete (50 oder 100) und Kollektor-Gebiete (51 oder 101);

(b) Bilden von Gate-Elektroden (54b oder 111) in den MOS-Transistor-Gebieten (46 und 48, oder 96 und 98) und Bilden von Polysiliziummustern (54a oder 113a), die Mittelöffnungen (62 oder 113) in den Basis-und-Emitter-Gebieten (50 oder 100) aufweisen;

(c) Dotieren der Basis-und-Emitter-Gebiete (50 oder 100), um Störstellenbasen (61 oder 116) unter den Polysiliziummustern (54a oder 103a) und aktive Basen (64 oder 115) unter den Mittelöffnungen (62 oder 113) zu erzeugen, und Dotieren der MOS-Transistor-Gebiete (46 und 48, oder 96 und 98) unter Verwendung der Gate-Elektroden (54b oder 111) als Masken, wodurch schwach dotierte Source- und Drain-Schichten (65 und 66, oder 117 und 118) erzeugt werden;

(d) Bedecken aller Gebiete mit einer ersten Oxidschicht (67 oder 119) und einer ersten Polysiliziumschicht (68 oder 120) und anisotropisches Ätzen der ersten Oxidschicht (67 oder 119) und der ersten Polysiliziumschicht (68 oder 120), wodurch Seitenwände (69 oder 121) gebildet werden, die übriggebliebene Teile der ersten Oxidschicht (67 oder 119) und der ersten Polysiliziumschicht (68 oder 120) auf Seitenwänden der Mittelöffnungen (62 oder 113) und Seitenwänden der Gate-Elektroden (54b oder 111) aufweisen; und

(e) Dotieren der Basis-und-Emitter-Gebiete (50 oder 100) mit den Polysiliziummustern (54a oder 103a) und den Seitenwänden (69 oder 121) als Masken, wodurch Emitter (79 oder 130) innerhalb der aktiven Basen (64 oder 115) erzeugt werden, und Dotieren der MOS-Transistor-Gebiete (46 und 48, oder 96 und 98) mit den Gate-Elektroden (54b oder 111) und den Seitenwänden (69 oder 121) als Masken, wodurch stark dotierte Source- und Drain-Schichten (81 und 82, oder 124 und 127) gebildet werden.

2. Verfahren nach Anspruch 1, worin die erste Oxidschicht (67 oder 119) und die erste Polysiliziumschicht (68 oder 120) durch ein Niedrigdruck-Chemical-Vapor- Deposition-Verfahren gebildet werden.

3. Verfahren nach Anspruch 1, worin die MOS-Transistor-Gebiete (46 und 48, oder 96 und 98) PMOS-Transistor-Gebiete (46 oder 96) und NMOS-Transistor- Gebiete (48 oder 98) aufweisen und der Verfahrensschritt (a) umfaßt:

Dotieren der Bipolartransistor-Gebiete (45 oder 95) und der PMOS-Transistor- Gebiete (46 oder 96) mit n-leitenden Fremdatomen; und

Dotieren der NMOS-Transistor-Gebiete (48 oder 98) mit p-leitenden Fremdatomen.

4. Verfahren nach Anspruch 1, worin der Verfahrensschritt (b) umfaßt:

Bedecken der MOS-Transistor-Gebiete (46 und 48, oder 96 und 98) mit einer zweiten Oxidschicht (52 oder 102);

Bedecken aller Gebiete mit einer zweiten Polysiliziumschicht (54 oder 103);

Bedecken der zweiten Polysiliziumschicht (54 oder 103) mit einer Nitridschicht (57 und 58, oder 106 und 107) wenigstens in zentralen Teilen der MOS-Transistor-Gebiete (46 und 48, oder 96 und 98) und in nicht zentralen Teilen der Basis- und-Emitter-Gebiete (50 oder 100);

Oxidieren aller Teile der zweiten Polysiliziumschicht (54 oder 103), wo sie nicht von der Nitridschicht (57 und 58, oder 106 und 107) bedeckt ist; und

Entfernen aller oxidierter Teile der zweiten Polysiliziumschicht (54 oder 103).

5. Verfahren nach Anspruch 4, worin das Oxidieren der zweiten Polysiliziumschicht (54 oder 103), wo sie nicht von der Nitridschicht bedeckt ist, bei einem Druck von im wesentlichen sieben Atmosphären durchgeführt wird.

6. Verfahren nach Anspruch 4, worin die Nitridschicht (57 und 58) nur in den zentralen Teilen der MOS-Transistor-Gebiete (46 und 48) und in den nicht zentralen Teilen der Basis-und-Emitter-Gebiete (50) gebildet wird, so daß das Oxidieren der zweiten Polysiliziumschicht (54), wo sie nicht von der Nitridschicht (57 und 58) bedeckt ist, und ein Entfernen der oxidierten Teile zur Bildung der Gate-Elektroden (54b) führt.

7. Verfahren nach Anspruch 6, worin der Verfahrensschritt (c) von Anspruch 1 umfaßt:

lmplantieren von Ionen durch die Polysiliziummuster (54a) hindurch, bevor die oxidierten Teile der zweiten Polysiliziumschicht (54) entfernt werden, um die Störstellenbasen (61) zu bilden;

Implantieren von Ionen durch die Mittelöffnungen (62) nach dem Entfernen der oxidierten Teile der zweiten Polysiliziumschicht (54), um die aktiven Basen (64) zu bilden; und

Implantieren von Ionen in die MOS-Transistor-Gebiete (46 und 48) nach dem Entfernen der oxidierten Teile der zweiten Polysiliziumschicht (54), um die schwach dotierten Source- und Drain-Schichten (65 und 66) zu bilden.

8. Verfahren nach Anspruch 4, worin die Nitridschicht (106 und 107) die zweite Polysiliziumschicht (103) überall außer in zentralen Teilen der Basis-und-Emitter- Gebiete (100) bedeckt und der Verfahrensschritt (b) von Anspruch 1 weiterhin umfaßt:

Entfernen der Nitridschicht (107) von den MOS-Transistor-Gebieten (96 und 98) nach dem Oxidieren der zweiten Polysiliziumschicht (103);

Bilden einer hitzebeständigen Metallsilizidschicht (110) auf der zweiten Polysiliziumschicht (103) in den MOS-Transistor-Gebieten (96 und 98); und

Mustern der zweiten Polysiliziumschicht (103) und der hitzebeständigen Metallsilizidschicht (110) in den MOS-Transistor-Gebieten (96 und 98), um die Gate- Elektroden (111) in den zentralen Teilen der MOS-Transistor-Gebiete (96 und 98) zu bilden.

9. Verfahren nach Anspruch 8, worin die hitzebeständige Metallsilizidschicht (110) eine Wolframsilizidschicht ist.

10. Verfahren nach Anspruch 8, worin der Verfahrensschritt (c) von Anspruch 1 umfaßt:

Implantieren von Ionen in die Polysiliziummuster (103a);

Implantieren von Ionen durch die Mittelöffnungen (113) hindurch nach dem Entfernen der oxidierten Teile der zweiten Polysiliziumschicht (103), um die aktiven Basen (115) zu bilden;

Glühen des Substrats (91), wodurch bewirkt wird, daß die in die Polysiliziummuster (103a) implantierten Ionen in das Substrat (91) diffundieren und die Störstellenbasen (116) bilden; und

Implantieren von Ionen in die MOS-Transistor-Gebiete (46 und 48) nach dem Glühen, um die schwach dotierten Source- und Drain-Schichten (117 und 118) zu bilden.

11. Verfahren nach Anspruch 1, worin der Verfahrensschritt (e) umfaßt:

Bedecken aller Gebiete mit einer dritten Polysiliziumschicht (70);

Implantieren von Ionen in die dritte Polysiliziumschicht (70);

Mustern der dritten Polysiliziumschicht (70), um Emitterelektroden (73) in den Mittelöffnungen (62) innerhalb der Seitenwände (69) und Source- und Drain- Elektroden (75 und 76) angrenzend an die Seitenwände (69) auf jeweiligen Seiten der Gate-Elektroden (54b) in den MOS-Transistor-Gebieten (46 und 48) zu erzeugen; und

Glühen des Substrats (41), wodurch die Ionen aus den Emitterelektroden (73) in die aktiven Basen (64) diffundieren, um die Emitter (79) zu erzeugen, und aus den Source- und Drain-Elektroden (75 und 76) in die MOS-Transistor-Gebiete (46 und 48) diffundieren, um die stark dotierten Source- und Drain-Schichten (81 und 82) zu erzeugen.

12. Verfahren nach Anspruch 11, worin die in die dritte Polysiliziumschicht (70) implantierten Ionen Arsen- und Bor-Ionen umfassen.

13. Verfahren nach Anspruch 1, worin der Verfahrensschritt (e) umfaßt:

Bilden von Emitterelektroden (125a), die mit Fremdatomen verunreinigtes Polysilizium aufweisen, in den Mittelöffnungen (113) innerhalb der Seitenwände (121);

Implantieren von Ionen in die MOS-Transistor-Gebiete (96 und 98), um die stark dotierten Source- und Dran-Schichten (124 und 127) zu bilden; und

Glühen des Substrats (91), wodurch die Fremdatome aus den Emitterelektroden (125a) in die aktiven Basen (115) diffundieren, um die Emitter (130) zu bilden.

14. Verfahren nach Anspruch 13, worin die Emitterelektroden gebildet werden durch:

Ablagern einer dritten Polysiliziumschicht (125) über allen Gebieten;

Implantieren von Arsen-Ionen in die dritte Polysiliziumschicht (125); und

Mustern der dritten Polysiliziumschicht (125), um Emitterelektroden (125a) zu bilden, die die Mittelöffnungen (113) innerhalb der Seitenwände (121) ausfüllen.