DE3105118C2 - Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat - Google Patents

Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat

Info

Publication number
DE3105118C2
DE3105118C2 DE3105118A DE3105118A DE3105118C2 DE 3105118 C2 DE3105118 C2 DE 3105118C2 DE 3105118 A DE3105118 A DE 3105118A DE 3105118 A DE3105118 A DE 3105118A DE 3105118 C2 DE3105118 C2 DE 3105118C2
Authority
DE
Germany
Prior art keywords
areas
regions
transistors
atoms
bipolar transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3105118A
Other languages
English (en)
Other versions
DE3105118A1 (de
Inventor
Leo R Piotrowski
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harris Corp
Original Assignee
Harris Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harris Corp filed Critical Harris Corp
Publication of DE3105118A1 publication Critical patent/DE3105118A1/de
Application granted granted Critical
Publication of DE3105118C2 publication Critical patent/DE3105118C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/008—Bi-level fabrication
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/009—Bi-MOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/106—Masks, special
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/133—Reflow oxides and glasses

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht- Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat, insbesondere auf ein verbessertes Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren hoher Spannungsfestigkeit und hoher Leistungsfähigkeit sowie CMOS-Feldeffekttransistoren mit dotierten Polysilizium-Gates.
Ein Verfahren zur gleichzeitigen Herstellung von CMOS-Feldeffekttransistoren und komplementären bipolaren Transistoren ist beispielsweise aus US-PS 3 865 649 bekannt. Die dort beschriebenen Herstellungsschritte führen zu einem pnp- Bipolartransistor, der eine Kollektor-Basis-Durchbruchsspannung von 33 V hat. Einhergehend damit ist der Wert für die Kollektor- Emitter-Durchbruchsspannung BVCEO kleiner als 20 V. Insbesondere wird bei diesem bekannten Verfahren das p-Kollektorgebiet dieses pnp-Bipolartransistors bereits durch einen Depositions- und Diffusionsvorgang in die Vorderseite eines n-Siliziumausgangsmaterials erzeugt, wobei im späteren Verlauf die Vorderseite des Ausgangsmaterials durch das eigentliche Substratmaterial aufgefüllt und die Rückseite des Ausgangsmaterials abgeschliffen wird und die Substratoberseite für die Erzeugung der Transistoren bildet. Für bestimmte Anwendungsfälle, bei denen Hochleistungs-Transistoren mit hoher Spannungsfestigkeit benötigt werden, ist das bekannte Verfahren nicht zufriedenstellend. Es ist auch bereits die Verwendung von Aluminium als Gate-Material für CMOS-Strukturen vorgeschlagen worden. Dies erhöht jedoch unnötigerweise den Flächenbedarf für die Bildung der integriereten Schaltung. Dadurch können außerdem unannehmbare Werte von parasitären Kapazitäten zwischen der Aluminiumstruktur und dem Substrat auftreten. Da das Aluminium für die Gateelektroden auch zur Bildung einer ersten Verdrahtungsebene verwendet wird, müssen Kontaktöffnungen anschließend an die Bildung des Gate-Oxids und vor der Bildung der Aluminiumstruktur ausgebildet werden. Dies kann die Kontamination der Gate-Isolierschicht mit unerwünschten Auswirkungen auf die MOSFET-Charakteristika erhöhen.
Die Verwendung von dotierten, polykristallinen Silizium-Gates, die durch chemisch aufgedampftes (CVD) Silizium-Oxid bedeckt werden, ist für CMOS-Strukturen an sich bekannt und in US-PS 4 075 754 beschrieben. Obwohl hier der Vorgang der Bildung eines Polysilizium-Gates für eine MOS-Struktur gezeigt ist, werden bei den erforderlichen Verfahrensschritten Störstellenkonzentrationen und Temperaturen zugrundegelegt, die nicht mit der gleichzeitigen Bildung von bipolaren Temperaturen mit hoher Spannungsfestigkeit und hoher Leistungsfähigkeit vereinbar sind. Demzufolge besteht ein Bedarf für ein Verfahren zur Herstellung von integrierten Schaltungen mit komplementären bipolaren Transistoren hoher Spannungsfestigkeit und hoher Leistungsfähigkeit und CMOS-Feldeffekttransistoren mit Polysilizium-Gates.
Die Aufgabe für die vorliegende Erfindung besteht darin, ein Verfahren zur Herstellung von hoch spannungsfesten und hoch leistungsfähigen komplementären bipolaren Transistoren zusammen mit CMOS-Feldeffekttransistoren zu schaffen.
Insbesondere ist es ein Ziel der Erfindung, ein Verfahren zur Herstellung von bipolaren Transistoren, die eine Kollektor- Basis-Durchbruchsspannung größer als 40 V, eine Kollektor- Emitter-Durchbruchsspannung BVCEO größer als 30 V und eine Grenzfrequenz fT größer als 200 MHz haben, gleichzeitig mit der Bildung von komplementären MOSFETs, die dotierte, polykristalline Silizium-Gates und Durchbruchsspannungen von mehr als 40 V haben, zu schaffen.
Die der Erfindung zugrundeliegende Aufgabe wird durch ein Verfahren gemäß dem Patentanspruch 1 gelöst. Dies wird durch den gewählten Verfahrensablauf sowie durch geeignete Auswahl der Störstellenkonzentrationen zum Erzeugen spezieller Störstellenkonzentrations- Bereiche, spezieller Übergangstiefen mit Kompensation für die nachfolgende Bildung des Gate-Oxids, der Gate-Struktur sowie Kontakten erreicht. Ein erstes Einbauen von Störstellen wird durch eine p-leitende Ionen-Implantation und -Diffusion von der Muldenoberseite her durchgeführt, um Kollektoren von pnp-Transistoren und Kanalträgerbereiche von n-Kanal- MOSFET-Strukturen herzustellen, wobei sich eine Oberflächen- Störstellenkonzentration von etwa 1,3×10¹⁶ Atomen pro cm³ ergibt. Diesem Vorgang folgt eine n-Deposition und -Diffusion, um die Basisbereiche der pnp-Transistoren sowie Source- und Drainbereiche der n-Kanal-MOSFET-Strukturen herzustellen, wobei eine Oberflächen-Störstellenkonzentration von 3×10¹⁸ Atomen pro cm³ erreicht wird. Daran schließt sich eine p-Deposition und -Diffusion an, um die Basisbereiche der pnp-Transistoren sowie die Source- und Drainbereiche der p-Kanal-MOSFETs auszubilden, die eine Oberflächen-Störstellenkonzentration von 5×10¹⁸ Atomen pro cm³ aufweisen. Als nächstes werden die p⁺- und n⁺-Emitter und -Kontakt-Bereiche durch Einführung von p- und n-Störstellen durch Deposition ohne getrennte und besondere Diffusion hergestellt. Die Diffusion dieser p⁺- und n⁺-Bereiche wird während des weiteren Verfahrens durchgeführt.
Nach der Bildung der aktiven Transistorgebiete kann das Verfahren beispielsweise wie folgt fortgesetzt werden. Eine Gate-Oxidschicht von ungefähr 150 nm wird bei einer Temperatur von 950°C aufgewachsen. Dem folgt unmittelbar eine Deposition von ungefähr 600 nm einer undotierten Polysiliziumschicht. Die Polysiliziumschicht wird anschließend dotiert, um ihren Widerstand zu verringern und strukturiert, um die Gate-Strukturen und die erste Verdrahtungsebene festzulegen. Mit Phosphor dotiertes Siliziumdioxid wird durch eine chemische Aufdampfung gebildet. Dem folgt ein Aufschmelzen des (CVD)-Siliziumdioxids und ein kurzzeitiges Einbringen von phosphatischen Störstellen. Anschließend werden sich verjüngende Kontaktöffnungen durch das (CVD)-Siliziumdioxid und das thermisch aufgewachsene Oxid ausgebildet, um die Kontakte mit der ersten Verdrahtungsebene, die Gates und die Substrat-Bereiche zu bilden. Zur Bildung der Kontakte und der zweiten Verdrahtungsebene wird eine metallische Schicht abgeschieden und strukturiert. Dieses Verfahren führt zu hoch spannungsfesten Hochleistungs-Bipolar-Transistoren in Kombination mit CMOS-Strukturen, die polykristalline Gates und eine (CVD)-Siliziumoxid-Isolierung haben.
Im folgenden wird die vorliegende Erfindung anhand mehrerer, ein Ausführungsbeispiel für die Erfindung betreffender Figuren im einzelnen erläutert.
Die Fig. 1 bis 8 zeigen Schnitte durch den Aufbau einer integrierten Schaltung in aufeinanderfolgenden Stufen, deren Ausbildung zur Herstellung von CMOS-Transistoren und komplementären bipolaren Transistoren gemäß den Merkmalen der vorliegenden Erfindung.
Hoch spannungsfeste Hochleistungs-Komplementär-Bipolar- Transistoren werden üblicherweise in dielektrisch isolierten Inseln ausgebildet. Wie in Fig. 1 gezeigt, hat eine Basis oder ein Substrat (22), beispielsweise aus polykristallinem Material bestehend, eine Vielzahl von n--Mulden oder -Inseln (10, 12, 14, 16 und 18), die darin ausgebildet und dielektrisch von dem polykristallinen Substrat (22) und gegenseitig voneinander durch eine Isolierschicht (24), die beispielsweise eine Oxidschicht sein kann, isoliert sind. "Vergraben" in jeder anfänglichen n--Mulde befindet sich eine hoch störstellenbesetzte überdeckte n⁺-Schicht (20). Die fünf Inseln 10, 12, 14, 16 und 18 sind jedoch nur ein Beispiel für die Vielzahl von Inseln, die in dem polykristallinen Substrat 22 ausgebildet sein können. Beispielsweise können andere n--Inseln ohne eine "vergrabene" n⁺-Schicht gebildet sein. Auf ähnliche Weise können p-Inseln mit "vergrabenen" p⁺-Bereichen ausgebildet sein.
Ein Beispiel für das Verfahren zum Ausbilden der dielektrisch isolierten Inseln ist in US-PS 3 865 649 beschrieben. Die Inseln 10, 12, 14, 16 und 18 werden aus einem Ausgangsmaterial gebildet, das ein n-Einkristall-Silizium, dotiert mit beispielsweise Antimon, das einen Widerstand in der Größenordnung von 3 bis 20 Ωcm, vorzugsweise 3 bis 6 Ωcm, hat, ist. Dies ist ein Äquivalent zu einer Störstellenkonzentration von 1,6×10¹⁵ Atomen pro cm³ für 3 Ωcm und 2,4×10¹⁴ Atomen pro cm³ für 20 Ωm. Die "vergrabenen" oder überdeckten n⁺-Schichten 20 werden durch in das n-Substrat hineindiffundierte n-Störstellen gebildet und haben einen auf die Quadratform der Struktur bezogenen Widerstand von allgemein 100 Ω und eine Störstellenkonzentration in einem Bereich von 1×10¹⁹ Atomen pro cm³.
Das Ausgangsmaterial wird geätzt, mit der Isolierschicht 24 bedeckt und mit dem polykristallinen Substrat 22 gefüllt. Nach einem Schleifvorgang ergibt sich die Struktur gemäß Fig. 1. Dies ist jedoch lediglich ein Beispiel für ein Verfahren zum Bilden einer Struktur gemäß Fig. 1 und stellt nicht einen Teil der Erfindung dar, sondern soll lediglich die Entwicklungskriterien festlegen, auf die sich die Erfindung bezieht.
Der Vorgang gemäß der vorliegenden Erfindung beginnt beim Ausbilden einer Oxid-Maskenschicht 26 auf der oberen bereits vorhandenen Schicht der Struktur. Die Oxid-Maskenschicht kann aus einem Oxid bestehen, das dadurch gebildet wird, daß der Wafer einer oxidierenden Atmosphäre bei etwa 1100°C ausgesetzt wird, um eine Oxidschicht mit einer Dicke von ungefähr 550 nm auszubilden. Anschließend wird ein Photolackvorgang oder ein vergleichbarer Vorgang durchgeführt, um Kollektor-Bereiche für pnp-Bipolar-Transistoren, Basis-Bereiche für npn-Substrat-Bipolar-Transistoren und die unteren Teile für n-Kanal-MOS-Feldeffekttransistoren zu definieren. Der Photolackvorgang enthält die Ausbildung einer Schicht photoempfindlichen Materials auf der Oxid-Maskenschicht 26, das Belichten des photoempfindlichen Materials zum Ausbilden des gewünschten Lochmusters und das Einwirkenlassen einer Fluorwasserstoff-Ätzlösung auf das belichtete photoempfindliche Material, wobei die Fluorwasserstoff- Ätzlösung alles Oxid in solchen Bereichen des Wafers entfernt, die nicht durch photoresistentes Material bedeckt sind.
Anschließend werden p-Störstellen, beispielsweise Boratome, durch Ionen-Implantation eingebaut. Eine typische Bor-Implantation würde bei einer Energie von 100 KeV und einer Dosis von 2,1×10¹³ Ionen pro cm² durchgeführt werden. Die photoresistente Schicht wird dann abgelöst, was zu einer Struktur gemäß Fig. 1 führt, die ionen-implantierte p--Bereiche 28 in den Inseln 12, p--Bereich 30 in den Inseln 14 und p--Bereiche 32 in den Inseln 16 hat. Der Wafer wird dann einem Diffusionszyklus in einer oxidierenden Atmosphäre ausgesetzt, um den p--Kollektor-Bereich 28, den p--Basis- Bereich 30 und den p--Körper-Bereich 32 weiter auszubilden. Ein bevorzugter Diffusions-Oxidationszyklus bei 1200°C in einer anfänglichen O₂-, dann N₂-Einwirkungsumgebung führt zu endgültigen p--Bereichen 28, 30 und 32, die einen auf die Quadratform der Struktur bezogenen Oberflächenwiderstand von 2500 Ω, eine Übergangstiefe von etwa 8,8 µm und eine Oberflächen-Störstellenkonzentration von etwa 1,3×10¹⁶ Atomen pro cm³ haben.
Diese p--Bereiche realisieren einen pnp-Transistor, der eine Kollektor-Basis-Durchbruchsspannung von etwa 50 V hat. Eine nicht entgegengesetzt dotierte n-Kanal-MOS-Struktur hat eine Schwellenspannung von +0,8 V und eine Durchbruchsspannung BVDSS von 44 V mit einer Kipp-Spannung von ungefähr 28 V. Die hohe pnp-Kollektor-Basis-Durchbruchsspannung ist deswegen erforderlich, damit der auszubildende p⁺-Emitter zu einer Durchbruchsspannung BVCEO von mehr als 33 V für einen annehmbaren Wert HFE (ungefähr 150) führt.
Der Wafer wird dann durch einen anderen Photolackvorgang zum Definieren von Öffnungen in der Oxid-Maskenschicht 26 für Kollektor-Kontaktierungsbereiche betreffend die npn-Kollektoren, die npn-Basis-Bereiche, die pnp-Emitter sowie die Kontaktbereiche für die Substrat-npn-Transistoren, Sources und Drains für die n-Kanal-MOS-Feldeffekttransistoren und die Kontakte für die p-Kanal-MOSFET-Kanalträgerbereiche weitergebildet. Anschließend werden n-Störstellen, beispielsweise Phosphoratome, eingebaut, um Kollektor-Kontakt-Bereiche 34 in den Inseln 10, Basis-Bereiche 36 in den Kollektor-Bereichen 28, Emitter-Bereiche 38 in den Basis-Bereichen 30, Kollektor-Kontakt-Bereiche 40 in den Kollektorteilen oder Inseln 14, Sources und Drains 42 bzw. 44 in den Kanalträgerbereichen 32 und Kontakte 46 in den Inseln 18, wie in Fig. 2 gezeigt, zu bilden. Dann werden n-Störstellen in einer oxidierenden Atmosphäre bei etwa 1150°C eindiffundiert, um die Öffnungen in der Oxid-Maskenschicht 26 zu füllen. Die sich ergebenden Bereiche 34, 36, 38, 40, 42, 44 und 46 haben einen auf die Quadratform der Struktur bezogenen Schichtwiderstand von 140 Ω/, eine Übergangstiefe von 2 µm und eine Oberflächen-Störstellenkonzentration von etwa 3×10¹⁸ Atomen pro cm³. Dieser Verfahrensschritt ist wichtig für die n-MOS-Kanallängen-Steuerung, die Grenzfrequenz fT der pnp-Transistoren und den Wert HFE der npn-Substrat-Transistoren.
Der Wafer wird dann in einem weiteren Photolackvorgang weiterverarbeitet, um die Öffnungen in der Oxid-Maskenschicht 26 für die npn-Basis-Bereiche sowie die Sources und die Drains für die p-Kanal-MOS-Strukturen herzustellen. Dann werden p-Störstellen durch die Öffnungen in der Oxid- Maskenschicht 26 eingebaut, um Bereiche für Basen 48 in den Inseln 10 und Source- und Drainbereiche 50 bzw. 52 in der Insel 18, wie in Fig. 3 gezeigt, zu bilden. Die p-Störstellen werden in einer Atmosphäre bei 1150°C eindiffundiert, um die Öffnungen in der Oxid-Maskenschicht 26 füllen zu können. Die sich ergebenden p-Bereiche 48, 50 und 52 werden beispielsweise einen auf die Quadratform der Struktur bezogenen Schichtwiderstand von 280 Ω, eine Übergangstiefe von etwa 1,8 µm und eine Oberflächen-Störstellenkonzentration von etwa 5×10¹⁸ Atomen pro cm³ haben. Die Steuerung des Schichtwiderstandes dieser p-Bereiche ist sehr kritisch, nachdem ein auf die Quadratform der Struktur bezogener Schichtwiderstand von mehr als 300 Ω keine zufriedenstellende Steuerung des zu bildenden n⁺-Emitter-Zyklus wegen der Effekte der Bor-Verteilung in den folgenden Verfahrensschritten zuläßt. Ebenso kann ein auf die Quadratform der Struktur bezogener Schichtwiderstand von wesentlich weniger als etwa 240 Ω/ zu Durchbruchsspannungs-Problemen und zu einem ungenügenden endgültigen Wert HFE der integrierten Schaltung führen. Die Übergangstiefe XJ ist wichtig für die p-MOS-Kanallängen-Steuerung und die Grenzfrequenz fT der npn-Transistoren. Daher sollte der auf die Quadratform der Struktur bezogene Schichtwiderstand in einem Bereich von 250 bis 290 Ω/ liegen.
Der Wafer wird anschließend einem weiteren Verfahrensschritt unterworfen, um Öffnungen in der Oxid-Maskenschicht 26 für p⁺-Basiskontakte der npn-Transistoren, p⁺-Emitter und Kollektor-Kontakte für die pnp-Transistoren, p⁺-Kontakte für die Basen der Substrat-npn-Transistoren, p⁺- Kontakte für die n-Kanal-MOSFET-Kanalträgerbereiche und p⁺-Source- und Drain-Kontakte für die p-Kanal-MOS-Strukturen zu schaffen. Störstellen, beispielsweise Boratome, werden bei beispielsweise 1100°C ohne wesentliche oder gesonderte Diffusion eingebaut. Dies führt zu Basis-Kontakten 54 in den Bereichen der Basen 48, Emittern 56 in den Basis-Bereichen 36, Kollektor-Kontakten 58 in den Kollektor-Bereichen 28, Basis- Kontakten 60 in den Basis-Bereichen 30, Kontakten 62 in den Kanalträgerbereichen 32 sowie Source- und Drain-Kontakten 64 bzw. 66 in den Source- und Drain-Bereichen 50 bzw. 52. Diese Bereiche haben eine Übergangstiefe von etwa 1 µm und eine Oberflächen-Störstellenkonzentration von etwa 2×10²⁰ Atomen pro cm³.
Nachdem die Source- und Drain-Bereiche vor der Bildung des Gate-Oxids und der Gate-Struktur ausgebildet werden, werden die p⁺-Bereiche ohne wesentliche oder gesonderte Diffusion gebildet. Während des Erwärmungsprozesses, der sich anschließt, erfolgt in den Bereichen 54, 56, 58, 60, 62, 64 und 66 eine Diffusion um zusätzliche 200 bis 300 nm. Die Durchführung des gerade besprochenen als auch der sich anschließenden Verfahrensschritte werden derart gesteuert, daß pnp-Bipolar-Transistoren herzustellen sind, die jeweils einen endgültigen Wert HFE in einem Bereich von 100 bis 180 und eine Durchbruchsspannung BVCEO von mehr als 33 V haben. Eine Schutzschicht, beispielsweise aus Siliziumdioxid, wird anschließend bei einer niedrigen Temperatur von etwa 900°C zu einer Dicke von etwa 200 nm aufgewachsen.
Der Wafer wird dann durch einen weiteren Photolackvorgang geführt, um Öffnungen in der Oxid-Maskenschicht 26 zu definieren, die Emitter-Bereiche und Kollektor-Kontakte für die npn-Transistoren, die Basis-Kontakte für die pnp-Transistoren, die Emitter- und Kollektor-Kontakte für die npn-Substrat- Transistoren, die Source- und Drain-Kontakte für die n-Kanal-MOS-Strukturen sowie die Kontakte für die p-Kanal-MOSFET-Kanalträgerbereiche auszubilden. Es werden n-Störstellen, beispielsweise Phosphoratome, durch die Öffnungen in der Oxid-Maskenschicht 26 bei einer Temperatur von etwa 1000°C bis zu einer Übergangstiefe von 1 µm eingebaut, um eine Oberflächen-Störstellenkonzentration von 1×10²¹ Atomen pro cm³ zu erreichen. Dieser Einbau wird ohne eine wesentliche Diffusion durchgeführt. Dies führt zu Emitter- Bereichen 70 in den Basen 48, zu Kollektor-Kontakten 72 in den Kollektor-Kontaktbereichen 34, Basis-Kontaktbereichen 74 in den Basis-Bereichen 36, zu Emitter-Kontakten 76 in den Emitter-Bereichen 38, zu Kollektor-Kontakten 78 in den Kollektor-Kontaktbereichen 40, zu Source- und Drain-Kontakten 80 bzw. 82 bei den Sources und Drains 42 bzw. 44 und zu Kontakt-Bereichen 84 bei den Kanalträgerbereich-Kontakten 46. Wie bei der p⁺-Einlagerung des vorhergehenden Verfahrensschrittes, diffundieren die n⁺-Bereiche 70, 72, 74, 76, 78, 80, 82 und 84 zusätzlich um 400 bis 500 nm während der folgenden Verfahrensschritte ein.
Es sei angemerkt, daß die Rückseite des Wafers mit einem photoresistenten Material bedeckt ist und während des Photolackvorganges im Zuge des Herstellungsschrittes für die n⁺-Maskierung nicht belichtet wird. Dies verhindert, daß das Oxid auf der Rückseite des Wafers während des Ätzschrittes der Photomaske entfernt wird und verhindert demzufolge, daß n⁺-Störstellen in das Silizium auf der Rückseite eindringen können. Dies verringert die Möglichkeit einer Selbstdotierung der MOS-Kanalbereiche während der Gate-Oxidation innerhalb der nächsten Verfahrensschritte.
Nach der n⁺-Einlagerung wird der Wafer einem kurzen Ätzschritt ausgesetzt, um die obersten schweren Phosphorteile von der Oxid-Maskenschicht 26 zu entfernen. Dazu kann eine Fluorwasserstoff-Ätzflüssigkeit mit einem Verhältnis von 10 zu 1 benutzt werden. Dies eliminiert ein schwieriges Ätzproblem während des Gate-Erzeugungs-Photolackvorganges und der folgenden Verfahrensschritte. Es sollte angemerkt werden, daß der Phosphorgehalt der thermischen Oxid-Maskenschicht 26 während späterer Verfahrensschritte für Getterungszwecke gesteigert wird. Der Wafer wird kurzzeitig einer Oxidationsumgebung bei ungefähr 850°C ausgesetzt, um die n⁺-Bereiche mit einer etwa 300 nm dicken Oxidschicht zu bedecken und um dadurch eine Selbstdotierung mit Phosphor während der Gateoxidation zu verhindern.
Der Prozeß bis zu diesem Punkt hat die Bildung der dotierten Störstellen-Bereiche der Bipolar- und Feldeffekt-Transistoren betroffen. Die anschließende Prozeßfolge betrifft die Bildung des Gate-Oxids und der Gate-Strukturen sowie die der Kontaktierungssysteme der ersten und der zweiten Ebene. Nachdem sich die Bildung des Oxids und der Gate- Strukturen an die Bildung aller Halbleiterbereiche anschließt, mußten für die vorhergehenden Verfahrensschritte die zusätzlichen Prozeßtemperaturen und Zeitzyklen betrachtet werden.
Die Endphase des Prozesses beginnt mit einem Photolackvorgang, um die Kanalzonen sowohl für die MOS-Strukturen als auch für jeden Kondensator, der ausgebildet werden sollte, zu belichten. Wie in Fig. 4 gezeigt, werden Öffnungen 86 und 88 in der dicken Oxid-Maskenschicht 26 gebildet, um die Kanalzonen der n-Kanal-MOS- bzw. p-Kanal-MOS-Strukturen belichten zu können. Abhängig von den Schwellspannungswerten, die bei den p- bzw. n-Kanal-MOS-Strukturen gefordert sind, kann eine p-leitende Gegendotierungs-Ionen-Implantation bei diesem Verfahrensschritt durchgeführt werden. Beispielsweise kann Bor bei einer Energiestufe von 40 KeV und einer Konzentration von 2,8×10¹¹ Ionen pro cm² ionen-implantiert werden. Dies ergibt eine endgültige Anordnungs- Schwellwertspannung der Größenordnung von 1,5 V für jede der p- und n-Kanal-MOS-Strukturen. Ohne einen Gegendotierungsschritt würden die Schwellwertspannungen der n-Kanal- Strukturen im Bereich von 0,8 bis 1,0 V und die Schwellwertspannungen der p-Kanal-Strukturen im Bereich von 2,5 bis 3,0 V liegen. Die Ionen-Implantation wird nichtselektiv durchgeführt, da das Feld-Oxid der Oxid-Maskenschicht 26 genügend dick ist, um eine Dotierung der nichtausgesetzten Bereiche zu verhindern.
Der Wafer wird dann einer Oxidationsatmosphäre bei 950°C für eine genügend lange Zeit ausgesetzt, um Gate-Isolierschichten 90 in der Öffnung 86 bzw. 92 in den Öffnungen 88 zu bilden, die jeweils eine Dicke von etwa 150 nm haben. Augenblicklich nach der Bildung der Gate-Isolierschichten 90 bzw. 92 wird eine polykristalline Siliziumschicht 94 zu einer Dicke von beispielsweise 600 nm abgelagert. Diese Struktur ist in Fig. 5 gezeigt. Durch das Bilden der Gate-Isolatoren und durch das unmittelbar folgende Bilden der polykristallinen Siliziumschicht darauf wird eine "mobile" Ionen-Kontamination der Gate-Isolierschichten 90 bzw. 92 auf ein Minimum beschränkt. Deswegen werden stabile isolierte Gate-Feldeffekt-Transistorstrukturen gebildet.
Die polykristalline Siliziumschicht 94, die sowohl die Gate-Struktur für die MOS-Anordnungen als auch die Kontaktierung der ersten Ebene bilden wird, wird dann mit Phosphor bei einer Temperatur von 950°C zu einem auf die Quadratform der Struktur bezogenen Schichtwiderstand von 10-15 Ω/ dotiert, um sie mit einem endgültigen Schichtwiderstand in einem Bereich von 50 bis 80 Ω/ zu versehen.
Obgleich eine vorgeschlagene polykristalline Siliziumschicht 94 von 600 nm und eine Phosphor-Dotierungs-Temperatur bzw. ein spezifischer Widerstand von 950°C bzw. 10-15 Ω pro Flächeneinheit beschrieben ist, stellen diese Werte lediglich Beispiele dar. Wichtig in diesem Zusammenhang ist, daß die polykristalline Siliziumschicht 94 genügend dick ist und die Phosphor-Dotierung nicht derart hoch liegt, daß nicht bei folgenden Verfahrensschritten Phosphor aus der phosphor-dotierten polykristallinen Siliziumschicht 94 in die Kanäle der Isolierschicht-Gate-Feldeffekttransistoren hineindiffundiert.
Es wird nun ein Photolackvorgang durchgeführt, um die Gates für die MOS-Strukturen, die Kontaktierungen für die erste Ebene und die oberen Beläge für irgendwelche auszubildende Kondensatoren zu definieren. Wie in Fig. 6 gezeigt, enthält die n-Kanal-MOS-Struktur ein Gate 96 und die p-Kanal-MOS- Struktur ein Gate 98. Die dotierte polykristalline Siliziumschicht 94 bildet außerdem eine Kontaktierung für die erste Ebene, die mit 100 bezeichnet ist und jeweils zwischen einem npn-Bipolar-Transistor und einem pnp-Bipolar-Transistor liegt.
Auf die Bildung und Abgrenzung der polykristallinen Siliziumschicht 94 hin wird eine phosphor-dotierte Isolierschicht aus Siliziumoxid chemisch aufgedampft. Diese Schicht 102 hat eine Dicke von etwa 700 nm. Um eine glatte Oberfläche für die Kontaktierungen der zweiten Ebene zu schaffen, wird die (CVD)-Siliziumdioxid-Schicht 102 einer Dampfumgebung bei 850°C für eine genügend lange Zeit ausgesetzt, um ein Anschmelzen der oberen Oberfläche zu verursachen. Die sich daraus ergebende Struktur ist in Fig. 7 gezeigt, wo die sich stark erhebenden Teile der Schicht 102 unterhalb der Gates 96, 98 und der Kontaktierung 100 stark reduziert sind.
Auf das Wiederverflüssigen der (CVD)-Siliziumdioxid-Schicht 102 folgend wird der Wafer einer Phosphoreinlagerung bei einer Temperatur von 835°C und bei einem spezifischen Widerstand von 100-300 Ω/ pro Flächeneinheit ausgesetzt. Dadurch wird die Phosphor-Konzentration im oberen Bereich erhöht, und es wird ein wesentlicher Gradient der Phosphor- Störstellenkonzentration durch das Profil der (CVD)-Siliziumdioxid- Schicht 102 bewirkt. Der Effekt dieses Phosphor- Konzentrationsgradienten ruft differentielle Ätzraten des Phosphors hervor, womit sich verjüngende Kontaktöffnungen zu erzeugen sind. Die sich verjüngenden Kontaktöffnungen bilden eine ausgezeichnete Stufenbelegung für die zweite Kontaktierung, die auch die Kontakte für die obere Ebene der (CVD)-Siliziumdioxid-Schicht 102 zu der Oberfläche des Substrats hin bildet. Die sich verjüngenden Kontaktöffnungen werden wegen der Dicken der kombinierten thermischen Oxid-Maskenschicht 26 und der (CVD)-Oxidschicht 102 im Bereich von 1,3-1,6 µm benötigt.
Anschließend wird ein Photolackvorgang durchgeführt, um die Kontaktöffnungen für die Kontaktierung zu der ersten Ebene von dotiertem polykristallinem Silizium und zu dem Siliziumsubstrat hin zu definieren. Eine metallische Schicht, beispielsweise Aluminium, wird auf den Wafer aufgetragen und abgegrenzt, um die Kontakte und die Kontaktierung der zweiten Ebene zu bilden. Die sich ergebende Struktur ist in Fig. 8 gezeigt. Hier sind Kontakte 104, 106 und 108 bei der Basis, dem Emitter und dem Kollektor 54, 70 bzw. 72 des npn-Bipolar-Transistors ausgebildet. Ebenso sind Kontakte 110, 112, 114 in dem Basis-Bereich, dem Emitter-Bereich und dem Kollektor-Bereich 74, 56 bzw. 58 des pnp-Bipolar-Transistors ausgebildet.
Es werden außerdem Kontakte 116, 118 und 120 bei den Basis-, Emitter- und Kollektor-Bereichen des Substrat-npn- Transistors ausgebildet. Ebenso werden Kontakte 122, 124 und 126 zu den Source-, Drain- und Kanalträgerbereichen 80, 82 bzw. 62 der n-Kanal-Struktur hin ausgebildet.
Des weiteren werden Kontakte 128, 130 und 132 zu den Source-, Drain- und Kanalträgerbereichen 64, 66 bzw. 84 der p-Kanal-MOS-Struktur hin ausgebildet.
Zum Zwecke der Verdeutlichung wird bemerkt, daß der Kontakt 110 zu der Basis des pnp-Transistors hin ein Verbindungsstück 134 enthält. Nicht gezeigt ist der Rest des Kontaktierungssystems der zweiten Ebene sowie die Verbindung der zweiten Ebene mit der ersten Ebene sowie mit der dotierten polykristallinen Silizium-Gate-Struktur 96 bzw. 98.
Es sei angemerkt, daß auch Dünnfilmwiderstände auf der wiederverflüssigten (CVD)-Siliziumdioxid-Schicht 102 angebracht und abgegrenzt werden können.
Die Bearbeitung des Wafers wird mit dem Aufbringen einer Passivierungsschicht, die eine weitere chemisch aufgedampfte Silizium- oder Silizium-Nitrid-Schicht sein kann, weitergeführt. Die Struktur kann vor oder nach dem Aufbringen der abschließenden Passivierungsschicht gesintert werden.
Eine integrierte Schaltung, wie sie angegeben wurde und die die speziellen Störstellenkonzentrationen, Einwirkzeiten und Dicken hat, wie sie ebenfalls oben beschrieben wurden, um eine Transistoranordnung mit dem erfindungsgemäßen Verfahren herzustellen, hat die folgenden Charakteristika:
Aus der gegebenen Beschreibung der bevorzugten Ausführungsbeispiele geht hervor, daß die Aufgaben für die Erfindung dadurch gelöst werden, daß ein Verfahren für eine gleichzeitige Herstellung von hoch spannungsfesten Hochleistungs-Bipolar- Transistoren und CMOS-Strukturen geschaffen worden ist. Obgleich die Erfindung in allen Einzelheiten erläutert und beschrieben worden ist, ist ersichtlich, daß das beschriebene Verfahren lediglich ein Beispiel darstellt und die Erfindung keinesfalls darauf beschränkt ist. Der allgemeine Erfindungsgedanke und der Schutzbereich der Erfindung sind lediglich durch die Patentansprüche festgelegt.

Claims (6)

1. Verfahren zur Herstellung einer integrierten Schaltung mit komplementären Bipolartransistoren und komplementären Gate-Isolierschicht-Feldeffekttransistoren auf einem gemeinsamen Substrat mit den Schritten:
  • a) Erzeugung einer Mehrzahl von dielektrisch isolierten, n-dotierten Mulden (10, 12, 16, 18) an der Oberseite des Substrats (22), wobei die n-dotierten Bereiche eines Teils der Mulden Kollektorbereiche (10) für npn-Bipolartransistoren und Kanalträgerbereiche (18) für p-Kanal- Feldeffekttransistoren bilden;
  • b) Erzeugung einer ganzflächigen Maskenoxidschicht (26) auf der Substratoberseite und photolithographische Strukturierung derselben zur Freilegung von Bereichen innerhalb von Mulden (12) für pnp-Bipolartransistoren und von Mulden (16) für n-Kanal-Feldeffekttransistoren;
  • c) Dotierung der freigelegten Bereiche an der Oberseite der isolierten Mulden mit Fremdatomen vom p-Leitfähigkeitstyp mit einer Dotieratomkonzentration von ungefähr 1×10¹⁵ Atomen pro cm³, um Kollektorbereiche (28) für die npn- Bipolartransistoren und Kanalträgerbereiche (32) für die n-Kanal-Feldeffekttransistoren mit einer Oberflächen- Störstellenkonzentration von ungefähr 1×10¹⁶ Atomen pro cm³ zu bilden;
  • d) Wiederherstellung der ganzflächigen Maskenoxidschicht (26) und fotolithografische Strukturierung derselben zur Freilegung von Bereichen innerhalb der Kollektorbereiche (28) für die pnp-Bipolartransistoren und der Kanalträgerbereiche (32) für die n-Kanal-Feldeffekttransistoren;
  • e) Dotierung der zuvor freigelegten Bereiche mit Fremdatomen vom n-Leitfähigkeitstyp zur Bildung n-leitender Basisbereiche (36) für die pnp-Bipolartransistoren und zur Bildung n-leitender Source- und Drainbereiche (42, 44) für die n-Kanal-Feldeffekttransistoren mit einer Oberflächen- Störstellenkonzentration von ungefähr 3×10¹⁸ Atomen pro cm³;
  • f) Wiederherstellung der ganzflächigen Maskenoxidschicht (26) und fotolithografische Strukturierung derselben zur Freilegung von Bereichen innerhalb der Kollektorbereiche (10) für die npn-Bipolartransistoren und der Kanalträgerbereiche (18) für die p-Kanal-Feldeffekttransistoren;
  • g) Dotierung der zuvor freigelegten Bereiche mit Fremdatomen vom p-Leitfähigkeitstyp, um Basisbereiche (48) für die npn-Bipolartransistoren sowie die Source- und Drainbereiche (50, 52) der p-Kanal-Feldeffekttransistoren mit einer Oberflächen-Störstellenkonzentration von ungefähr 5×10¹⁸ Atomen pro cm³ zu bilden;
  • h) Wiederherstellung der ganzflächigen Maskenoxidschicht (26) und fotolithografische Strukturierung derselben zur Freilegung von Bereichen innerhalb der Basisbereiche (36) für die pnp-Bipolartransistoren und der in vorangegangenen Schritten p-dotierten Bereiche;
  • i) Dotierung der zuvor freigelegten Bereiche mit Fremdatomen vom p-Leitfähigkeitstyp zur Bildung der Emitterbereiche (56) für die pnp-Bipolartransistoren sowie zur Bildung von Kontaktflächen (54, 58, 62, 64, 66) für die p-dotierten Bereiche mit einer Oberflächen-Störstellenkonzentration von ungefähr 2×10²⁰ Atomen pro cm³;
  • k) Wiederherstellung der ganzflächigen Maskenoxidschicht (26) und fotolithografische Strukturierung derselben zur Freilegung von Bereichen innerhalb der Basisbereiche (48) für die npn-Bipolartransistoren und der im Schritt e) n-dotierten Bereiche;
  • l) Dotierung der zuvor freigelegten Bereiche mit Fremdatomen vom n-Leitfähigkeitstyp zur Bildung der Emitterbereiche (70) für die npn-Bipolartransistoren und zur Bildung von Kontaktflächen (74, 80, 82) für die im Schritt e) n-dotierten Bereiche mit einer Oberflächen-Störstellenkonzentration von ungefähr 1×10²¹ Atomen pro cm³; und
  • m) nachfolgendes Erzeugen von Gate-Oxidschichten und Gate- Elektroden für die n- und p-Kanal-Feldeffekttransistoren.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die p-Dotierung im Schritt c) mittels Ionenimplantation und Diffusion durchgeführt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Einbau von n-leitenden Dotieratomen im Schritt e) und der Einbau von p-leitenden Dotieratomen im Schritt g) einen Diffusionsschritt beinhalten, während der Einbau von n-leitenden Dotieratomen im Schritt l) und der Einbau von p-leitenden Dotieratomen im Schritt i) keinen solchen ausgeprägten Diffusionsschritt enthalten.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Rückseite des Substrats (22) durch eine Schutzschicht abgedeckt wird, bevor der Einbau von n-leitenden Dotieratomen im Schritt l) erfolgt.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Einbau von p-leitenden Dotieratomen im Schritt g) dergestalt erfolgt, daß sich der pn-Übergang in ungefähr 1,8 µm Tiefe bildet.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß gleichzeitig in weiteren Mulden (14) pnp- Transistoren gebildet werden, indem die n-dotierten Muldenbereiche die Kollektorbereiche (14) bilden, die p-dotierten Basisbereiche (30) mit den Schritten b) und c), die n-dotierten Emitterbereiche (38) mit den Schritten d) und e) sowie die Kontaktflächen (60, 76, 78) mit den Schritten h) bis l) erzeugt werden.
DE3105118A 1980-02-25 1981-02-12 Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat Expired - Lifetime DE3105118C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/124,201 US4299024A (en) 1980-02-25 1980-02-25 Fabrication of complementary bipolar transistors and CMOS devices with poly gates

Publications (2)

Publication Number Publication Date
DE3105118A1 DE3105118A1 (de) 1981-12-24
DE3105118C2 true DE3105118C2 (de) 1994-05-05

Family

ID=22413419

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3105118A Expired - Lifetime DE3105118C2 (de) 1980-02-25 1981-02-12 Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat

Country Status (5)

Country Link
US (1) US4299024A (de)
JP (2) JPS56158468A (de)
DE (1) DE3105118C2 (de)
FR (1) FR2476911A1 (de)
GB (1) GB2071910B (de)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4445268A (en) * 1981-02-14 1984-05-01 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor integrated circuit BI-MOS device
EP0093786B1 (de) * 1982-05-06 1986-08-06 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer planaren monolithisch integrierten Festkörperschaltung mit mindestens einem Isolierschicht-Feldeffekttransistor und mit mindestens einem Bipolartransistor
JPS58211222A (ja) * 1982-05-31 1983-12-08 Sharp Corp 定電圧回路
DE3230077A1 (de) * 1982-08-12 1984-02-16 Siemens AG, 1000 Berlin und 8000 München Integrierte bipolar- und mos-transistoren enthaltende halbleiterschaltung auf einem chip und verfahren zu ihrer herstellung
US4475955A (en) * 1982-12-06 1984-10-09 Harris Corporation Method for forming integrated circuits bearing polysilicon of reduced resistance
US4729008A (en) * 1982-12-08 1988-03-01 Harris Corporation High voltage IC bipolar transistors operable to BVCBO and method of fabrication
US5281545A (en) * 1982-12-10 1994-01-25 Ricoh Company, Ltd. Processes for manufacturing a semiconductor device
US4598462A (en) * 1983-04-07 1986-07-08 Rca Corporation Method for making semiconductor device with integral fuse
DE3369030D1 (en) * 1983-04-18 1987-02-12 Itt Ind Gmbh Deutsche Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor
US4553318A (en) * 1983-05-02 1985-11-19 Rca Corporation Method of making integrated PNP and NPN bipolar transistors and junction field effect transistor
US4574467A (en) * 1983-08-31 1986-03-11 Solid State Scientific, Inc. N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel
JPS6134954A (ja) * 1984-07-25 1986-02-19 Matsushita Electric Works Ltd 半導体装置用材料の製法
US4593458A (en) * 1984-11-02 1986-06-10 General Electric Company Fabrication of integrated circuit with complementary, dielectrically-isolated, high voltage semiconductor devices
ATE59917T1 (de) * 1985-09-13 1991-01-15 Siemens Ag Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US5049519A (en) * 1985-09-16 1991-09-17 Texas Instruments Incorporated Latch-up resistant CMOS process
US4717680A (en) * 1985-10-16 1988-01-05 Harris Corporation Fabrication of vertical NPN and PNP bipolar transistors in monolithic substrate
US4665425A (en) * 1985-10-16 1987-05-12 Harris Corporation Fabrication of vertical NPN and PNP bipolar transistors in monolithic substrate
US4728624A (en) * 1985-10-31 1988-03-01 International Business Machines Corporation Selective epitaxial growth structure and isolation
US4685199A (en) * 1986-04-29 1987-08-11 Rca Corporation Method for forming dielectrically isolated PMOS, NMOS, PNP and NPN transistors on a silicon wafer
US4751561A (en) * 1986-04-29 1988-06-14 Rca Corporation Dielectrically isolated PMOS, NMOS, PNP and NPN transistors on a silicon wafer
US4808547A (en) * 1986-07-07 1989-02-28 Harris Corporation Method of fabrication of high voltage IC bopolar transistors operable to BVCBO
US4727046A (en) * 1986-07-16 1988-02-23 Fairchild Semiconductor Corporation Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases
KR900001062B1 (ko) * 1987-09-15 1990-02-26 강진구 반도체 바이 씨 모오스 장치의 제조방법
US4870029A (en) * 1987-10-09 1989-09-26 American Telephone And Telegraph Company, At&T-Technologies, Inc. Method of forming complementary device structures in partially processed dielectrically isolated wafers
JPH01169961A (ja) * 1987-12-24 1989-07-05 Sharp Corp 半導体装置
JPH01282857A (ja) * 1988-05-10 1989-11-14 Seiko Epson Corp 半導体装置及びその製造方法
DE3916707A1 (de) * 1988-07-06 1990-01-11 Halbleiterwerk Frankfurt Oder Halbleiteranordnung fuer eine integrierte schaltung und verfahren fuer deren herstellung
US4957875A (en) * 1988-08-01 1990-09-18 International Business Machines Corporation Vertical bipolar transistor
US4982257A (en) * 1988-08-01 1991-01-01 International Business Machines Corporation Vertical bipolar transistor with collector and base extensions
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
US5206182A (en) * 1989-06-08 1993-04-27 United Technologies Corporation Trench isolation process
US5079176A (en) * 1990-03-26 1992-01-07 Harris Corporation Method of forming a high voltage junction in a dielectrically isolated island
US5429959A (en) * 1990-11-23 1995-07-04 Texas Instruments Incorporated Process for simultaneously fabricating a bipolar transistor and a field-effect transistor
US5246883A (en) * 1992-02-06 1993-09-21 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
JPH07106452A (ja) * 1993-10-04 1995-04-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2705546B2 (ja) * 1993-12-15 1998-01-28 日本電気株式会社 半導体装置の製造方法
US6004840A (en) * 1994-04-15 1999-12-21 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device comprising a MOS portion and a bipolar portion
EP0681319B1 (de) * 1994-04-15 2002-10-30 Kabushiki Kaisha Toshiba Halbleiterbauteil und Verfahren zur Herstellung desselben
TW512526B (en) * 2000-09-07 2002-12-01 Sanyo Electric Co Semiconductor integrated circuit device and manufacturing method thereof
US6768183B2 (en) * 2001-04-20 2004-07-27 Denso Corporation Semiconductor device having bipolar transistors
DE102007034801B4 (de) * 2007-03-26 2010-10-28 X-Fab Semiconductor Foundries Ag BiMOS-Halbleiterbauelement mit Herstellverfahren mit Bipolarintegration ohne zusätzliche Maskenschritte

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3609479A (en) * 1968-02-29 1971-09-28 Westinghouse Electric Corp Semiconductor integrated circuit having mis and bipolar transistor elements
US3576475A (en) * 1968-08-29 1971-04-27 Texas Instruments Inc Field effect transistors for integrated circuits and methods of manufacture
GB1258382A (de) * 1969-01-16 1971-12-30
US3818583A (en) * 1970-07-08 1974-06-25 Signetics Corp Method for fabricating semiconductor structure having complementary devices
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
JPS5546062B2 (de) * 1972-07-10 1980-11-21
US3865649A (en) * 1972-10-16 1975-02-11 Harris Intertype Corp Fabrication of MOS devices and complementary bipolar transistor devices in a monolithic substrate
JPS4965189A (de) * 1972-10-24 1974-06-24
US3892606A (en) * 1973-06-28 1975-07-01 Ibm Method for forming silicon conductive layers utilizing differential etching rates
US4075754A (en) * 1974-02-26 1978-02-28 Harris Corporation Self aligned gate for di-CMOS
US3899373A (en) * 1974-05-20 1975-08-12 Ibm Method for forming a field effect device
JPS526008A (en) * 1975-07-04 1977-01-18 Hitachi Ltd Subscriber's circuit
JPS5269278A (en) * 1975-12-08 1977-06-08 Hitachi Ltd Production of s#-gate type complementary mos semiconductor device
US4120707A (en) * 1977-03-30 1978-10-17 Harris Corporation Process of fabricating junction isolated IGFET and bipolar transistor integrated circuit by diffusion
JPS5420679A (en) * 1977-07-18 1979-02-16 Hitachi Ltd Bipolar mos semiconductor integrated circuit device and the same
US4191603A (en) * 1978-05-01 1980-03-04 International Business Machines Corporation Making semiconductor structure with improved phosphosilicate glass isolation
JPS54156482A (en) * 1978-05-30 1979-12-10 Nec Corp Manufacture for field effect type semiconductor device

Also Published As

Publication number Publication date
FR2476911A1 (fr) 1981-08-28
GB2071910B (en) 1984-04-18
FR2476911B1 (de) 1985-03-08
JPS56158468A (en) 1981-12-07
DE3105118A1 (de) 1981-12-24
US4299024A (en) 1981-11-10
GB2071910A (en) 1981-09-23
JPH05347383A (ja) 1993-12-27

Similar Documents

Publication Publication Date Title
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
EP0219641B1 (de) Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE3205022A1 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung
EP0272433B1 (de) Integrierte Halbleiterschaltung mit als Dünnschichtstege auf den die aktiven Transistorbereiche trennenden Feldoxidbereichen angeordneten Lastwiderstände und Verfahren zu ihrer Herstellung
EP0256315A1 (de) Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
DE3545040C2 (de) Verfahren zur Herstellung einer vergrabenen Schicht und einer Kollektorzone in einer monolithischen Halbleitervorrichtung
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE2655400A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE69127837T2 (de) Hochgeschwindigkeits-SOI-Bauelement und Herstellungsverfahren dafür
DE3687628T2 (de) Selbstalignierter kanalunterbrecher.
EP0071665B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
DE3002051A1 (de) Verfahren zur herstellung von komplementaeren mos-transistoren hoher integration fuer hohe spannungen
DE2612667A1 (de) Verfahren zur herstellung dielektrisch isolierter halbleiterbereiche
EP0250721B1 (de) Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
DE69415500T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang
DE4221039C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einem vertikalen Halbleiterelement und einem weiteren Halbleiterbauelement
DE3022565A1 (de) Halbleiteranordnung
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur
DE69232348T2 (de) Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung
DE60127052T2 (de) Herstellungsverfahren einer integrierten Halbleiterschaltung
DE2954543C2 (de)
EP1415339B1 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
DE69031846T2 (de) Integrierte BICMOS-Schaltung
DE2529951A1 (de) Lateraler, bipolarer transistor

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: WILHELM, H., DR.-ING. DAUSTER, H., DIPL.-ING., PAT

8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 21/72

D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Free format text: PATENTANWAELTE RUFF, WILHELM, BEIER, DAUSTER & PARTNER, 70174 STUTTGART