DE3886062T2

DE3886062T2 - Verfahren zum Herstellen integrierter Strukturen aus bipolaren und CMOS-Transistoren.

Info

Publication number: DE3886062T2
Application number: DE3886062T
Authority: DE
Inventors: Rajiv R Shah; Toan Tran
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1987-01-30
Filing date: 1988-01-25
Publication date: 1994-05-19
Anticipated expiration: 2008-01-26
Also published as: KR0134383B1; EP0278619A1; CN88100546A; EP0278619B1; DE3886062D1; JPS63199463A; JPH04226034A; JPH04226035A; JPH077769B2; JPH04226033A; JP2524008B2; CN1015037B; KR880009446A

Description

"Bipolar Transistor Fabrication Utilizing CMOS Techniques", von David B. Spratt und Rajiv R. Shah, EP-A-0 281 235, ist eine parallele Anmeldung.
Die Erfindung betrifft allgemein Halbleiter-Strukturen und die damit verbundenen Herstellungstechniken, und insbesondere die Integration bipolarer und CMOS-Halbleiter-Verfahrenstechniken.
Die Feldeffekttransistor (FET)-Technologie ist gut für Schaltkreise hoher Dichte und geringer Leistung geeignet. Besondere Bedeutung besitzt die FET- Technologie bei der Herstellung von hochintegrierten Schaltkreisen, da mit einer solchen Technologie komplexe logische Funktionen und große Speicher mit hoher Ausbeute geschaffen werden können. FET-Strukturen werden hergestellt, indem P-Kanal-Feldeffekttransistoren (PMOS) und N-Kanal-Transistoren (NMOS) verwendet werden. PMOS- und NMOS-Transistorvorrichtungen wurden kombiniert, um komplementäre Metalloxidhalbleiter (CMOS)-Schaltkreise zu bilden, die gegenüber den individuellen Vorrichtungen eine verbesserte Leistung bewirken.
Mit dem Anstieg der Komplexität und Integration von Schaltungen kann die Geschwindigkeit der FET-Schaltkreise infolge einer kapazitiven Belastung abnehmen. Dies ist insbesondere bei FET-Ausgangsvorrichtungen festzustellen, die beträchtliche Treiberströme für andere Schaltkreise liefern müssen. Eine Möglichkeit zur Verbesserung der Treibereigenschaften einer FET-Vorrichtung besteht darin, die Breite ihres Leitungskanals zu erhöhen. Der mit dieser Möglichkeit verbundene Nachteil ist jedoch der, daß die Vorrichtung mehr Fläche beansprucht, wodurch verhindert wird, daß eine große Anzahl von Vorrichtungen in einem kleineren Bereich angeordnet werden können. Eine weitere Möglichkeit zur Verbesserung der Geschwindigkeitsmerkmale von Schaltungen mit FET-Vorrichtungen besteht darin, bipolare Transistoren als Treiberelemente zu verwenden. Bipolare Transistoren zeichnen sich duch eine hohe Transkonduktanz aus, wodurch hervorragende Treibereigenschaften für kapazitive Lasten erreicht werden, so daß eine hohe Verstärkung und kurze Signalanstiegszeiten für die Treibersignale sichergestellt sind.
Die Integration von bipolaren Vorrichtungen mit FET-Vorrichtungen zur Verbesserung der Geschwindigkeitseigenschaften eines Schaltkreises ist im Stand der Technik allgemein bekannt. Die herkömmlichen Schritte bei der Herstellung der Basis-, Emitter- und Kollektor-Merkmale eines bipolaren Transistors unterscheiden sich von den Schritten bei der Herstellung der Source-, Drain- und Gate-Merkmale einer CMOS-Vorrichtung. Somit sind bei einer gewünschten Integration einer bipolaren Vorrichtung mit einem CMOS-Schaltkreis getrennte Herstellungsschritte erforderlich, um die bipolare Vorrichtung und die CMOS- Vorrichtung zu bilden. Herkömmlicherweise besteht eine minimale Gemeinsamkeit zwischen den bipolaren und CMOS-Herstellungsverfahren. Es ist festzustellen, daß mit diesen Möglichkeiten die Vorteile einer integrierten bipolaren und CMOS-Vorrichtung erzielt werden, was jedoch auf Kosten eines komplizierteren Herstellungsverfahrens mit vielen Schritten erfolgt. Wird ein Halbleiter-Herstellungsverfahren durch zusätzliche Schritte abgewandelt, so ist zu erwarten, daß die Ausbeute des resultierenden Produktes geringer wird.
Während jüngere Entwicklungen eine größere Übereinstimmung zwischen der Behandlung der bipolaren Vorrichtungen und der der CMOS-Vorrichtungen mit sich gebracht haben, besteht doch ein Bedarf an einem verbesserten bipolaren/CMOS- Verfahren, das die Verfahrensschritte stärker integriert, sowie nach den Vorrichtungen. Es besteht ebenfalls ein Bedarf nach einer solchen Anordnung eines bipolaren Transistors, die mit dem Entwurf und der Herstellung von MOS-Transistor-Schaltkreisen kompatibel ist.
In dem Journal of Vacuum Science Technology B, Band 3, Nr. 6, November/Dezember 1985, Seiten 1715-1724, ist ein Aufsatz mit dem Titel "Self-aligned TiSi&sub2; for Bipolar Applications" von Y. Koh, F. Chien und M. Vora enthalten, in dem ein Verfahren zur Herstellung eines vertikalen bipolaren Transistors mit einem Kollektor beschrieben ist, der gebildet ist durch eine Senke aus Silicium des n+-Leitungstyps in einem Siliciumsubstrat mit einem Implantat des p-Leitungstyps teilweise von der Oberfläche der Senke, die die Basis des Transistors bildet. Der Emitter des Transistors ist durch Diffusion von einer Verbindungsschicht aus dotiertem polykristallinem Silicium des n-Typs auf einem Teil der Oberfläche des Basisimplantats gebildet. Dotiertes polykristallines Silicium wird auch für die Kollektor- und Basisverbindungen verwendet. Es wird eine Technik zur selbstausgerichteten Bildung von Titansilicid auf den Verbindungen aus polykristallinem Silicium beschrieben, bei der Passivierungsoxid auf dem freigelegten Silicium und den Wänden der Verbindungen aus polykristallinem Silicium gebildet wird.
Die Erfindung schafft ein Verfahren zum Herstellen einer auf dem gleichen Siliciumsubstrat integrierten Struktur mit bipolaren und CMOS-Transistoren, enthaltend die aufeinanderfolgenden Schritte:
Erzeugen erster und zweiter Wannen aus dotiertem Silicium eines ersten Leitungstyps in dem Substrat, woduch Bereiche für die Kollektorzone des bipolaren Transistors bzw. für einen MOS-Transistor eines ersten Kanaltyps festgelegt werden,
Erzeugen einer dritten Wanne aus dotiertem Silicium eines zweiten Leitungstyps in dem Substrat, wodurch ein Bereich für einen MOS-Transistor eines zweiten Kanaltyps festgelegt wird,
Erzeugen einer ersten Isolierschicht über den Obefflächen der Wannen mit einer solchen Dicke, daß sie als Gate-Isolator für die MOS-Transistoren dienen kann;
Erzeugen einer ersten Schicht aus undotiertem polykristallinem Silicium über der Isolierschicht,
Implantieren eines Dotierungsmaterials eines zweiten Leitungstyps durch die erste Schicht aus polykristallinem Silicium und die erste Isolierschicht in die erste Wanne zur Bildung einer Basiszone für den bipolaren Transistor,
Erzeugen einer Öffnung durch die erste Schicht aus polykristallinem Silicium und die erste Isolierschicht zur Oberfläche der ersten Wanne,
Erzeugen einer zweiten Schicht aus polykristallinem Silicium mit einem Dotierungsmaterial des ersten Leitungstyps direkt auf der ersten Schicht aus polykristallinem Silicium und durch die Öffnung auf der Basiszone in der ersten Wanne,
Diffundieren des Dotierungsmaterials aus der zweiten Schicht aus polykristallinem Silicium in die erste Schicht aus polykristallinem Silicium und in die Basiszone in der ersten Wanne zur Bildung einer Emitterzone für den bipolaren Transistor,
Formen des polykristallinen Siliciums über der zweiten und der dritten Wanne zur Bildung der Gate-Anschlüsse der MOS-Transistoren und über der Öffnung zur Bildung eines Emitterkontakts für den bipolaren Transistor.
Vorzugsweise enthält das Implantieren des Dotierungsmaterials des zweiten Leitungstyps folgendes:
Anbringen einer Maske an der ersten Schicht aus polykristallinem Silicium bei der zweiten und der dritten Wanne, Implantieren des Dotierungsmaterials des zweiten Leitungstyps durch den unmaskierten Teil der ersten Schicht aus polykristallinem Silicium in die erste Wanne und Entfernen der Maske zum Freilegen der gesamten Oberfläche der ersten polykristallinen Schicht.
Vorzugsweise werden Verbindungen mit den Elektroden der Transistoren geschaffen, indem Metallstreifen erzeugt werden, die mit den Elektroden und mit der ersten Isolierschicht in Kontakt stehen, eine Reaktion der Metallstreifen zur Bildung leitender Silicidkontaktstreifen hervorgerufen wird und ein Kontaktanschluß in Kontakt mit jedem Siliciumkontaktstreifen erzeugt wird.
Vorzugsweise werden Verbindungen mit den Elektroden der Transistoren geschaffen, indem auf der ersten Schicht aus polykristallinem Silicium ein Seitenwandoxid erzeugt wird und in der Basis des bipolaren Transistors eine durch das Seitenwandoxid selbst ausgerichtete dotierte Halbleiterzone erzeugt wird.
Vorzugsweise umfaßt das Formen des polykristallinen Siliciums über der Öffnung zur Erzeugung des Emitterkontakts für den bipolaren Transistor das Erzeugen des Emitterkontakts als eine Wandstruktur, die durch einen dünnen Isolator im wesentlichen in Überdeckung mit dem Umfang der Öffnung gebildet wird.
Vorzugsweise enthält das Schaffen der Verbindungen zu den Elektroden folgendes:
Erzeugen einer zweiten Isolierschicht über der zweiten polykristallinen Schicht, Erzeugen einer Schicht aus leitendem Material über den polykristallinen Gates der MOS-Transistoren und über dem Emitterkontakt des bipolaren Transistors,
Erzeugen eines Streifens aus der zweiten Isolierschicht und dem leitenden Material über der dotierten Zone in der Basis des bipolaren Transistors und über der wandartigen Isolatorstruktur,
Erzeugen einer tiefen Kollektorzone in der ersten Wanne,
Erzeugen eines Streifens der zweiten Isolierschicht und eines leitenden Materials über dem tiefen Kollektor und über angrenzendem Isoliermaterial,
Erzeugen mehrerer Streifen über der zweiten Isolierschicht und dem leitenden Material über den Drain-Zonen der MOS-Transistoren, wobei jeder Streifen auch über einem Abschnitt des Isoliermaterials angrenzend an die Source- und Drain- Zonen des MOS-Transistoren liegt,
Hervorrufen einer Reaktion der zweiten Isolierschicht mit dem leitenden Material zur Bildung eines Silicids, und
Erzeugen elektrischer Kontakte mit dem Silicid zur Erzeugung elektrischer Verbindungen mit den Basis-Emitter- und Kollektor-Zonen des bipolaren Transistors und mit den Source-, Drain- und Gate-Elementen der MOS-Transistoren.
Vorzugsweise werden die nicht dotierten und dotierten Basiszonen der bipolaren Transistoren gleichzeitig durch eine Implantation sowohl durch die erste Isolierschicht als auch durch die erste Schicht aus polykristallinem Silicium erzeugt.
Vorzugsweise enthält das Verfahren ferner das Erzeugen eines Metallsilicidkontakts auf der tiefen Kollektorzone, wobei der Silicidkontakt über dem Isoliermaterial erzeugt wird, das der ersten Wanne zugeordnet ist.
Vorzugsweise enthält das Verfahren ferner die Erzeugung einer Anformschicht aus Siliciumoxid und das anisotrope Entfernen der Anformschicht in der Weise, daß ein Teil der Anformschicht an den Seitenwänden des polykristallinen Emitters und des Gate-Elements zurückbleibt.
Vorzugsweise enthält das Verfahren:
das gleichzeitige Erzeugen einer stark dotierten Halbleiterzone in der Basiszone des bipolaren Transistors sowie in den Halbleiter-Source- und Drain-Zonen in den den MOS-Transistoren zugeordneten Wannen, und
das gleichzeitige Erzeugen mehrerer Anschlußleiter in Kontakt mit den Basis-, Emitter- und Kollektorelektroden des bipolaren Transistors sowie den Gate-, Drain- und Source-Elektroden der MOS-Transistoren.
Vorzugsweise enthält das Verfahren ferner den Schritt des Erzeugens eines vergrabenen Kontakts zwischen dem Emitterleiter und der Halbleiter-Emitterzone.
Vorzugsweise enthält das Verfahren ferner das Erzeugen des vergrabenen Kontakts durch Erzeugen einer leitenden Zone aus polykristallinem Silicium zwischen der Emitterzone und dem Emitteranschlußleiter.
Vorzugsweise enthält das Verfahren ferner das gleichzeitige Erzeugen einer Seitenwandisolierung auf dem Emitterleiter des bipolaren Transistors und auf den Anschlußleitern des MOS-Transistors zum Erzeugen eines Abstandes zwischen der Halbleiter-Emitterzone in seitlicher Richtung von anderen Halbleiterzonen und zum Erzeugen eines Abstandes zwischen den Source- und Drain-Halbleiterzonen der MOS-Transistoren, zum Erzeugen von Leitungskanälen der gewünschten Länge.
Vorzugsweise enthält das Verfahren ferner das Erzeugen einer Seitenwandisolation des bipolaren Transistors zum Erzeugen eines Abstandes zwischen der Emitterzone und einer dotierten Basiszone.
Vorzugsweise enthält das Schaffen der Verbindungen zu den Transistorelektroden folgendes:
Erzeugen der bipolaren und der MOS-Transistoren in der Weise, daß sie zumindest teilweise von isolierendem Material umgeben sind,
Erzeugen einer metallischen Leiterschicht über den bipolaren Transistor und MOS-Transistoren über dem isolierenden Material,
Erzeugen einer Reaktion des Metalls zur Bildung eines leitenden Silicids,
Mustern des der Reaktion unterzogenen Metalls zur Bildung von Leiterstr eifen in Kontakt mit den Basis-, Emitter- und Kollektor-Halbleiterzonen und zur Bildung von Leiterstreifen in Kontakt mit den Source- und Drain-Halbleiterzonen sowie den Gate-Strukturen,
Mustern wenigstens eines Leiterstreifens des bipolaren Transistors und der MOS-Transistoren in der Weise, daß er über dem isolierenden Material liegt, und
Erzeugen von Kontaktelektroden zu jedem gemusterten Streifen.
Vorzugsweise enthält das Verfahren ferner das Erzeugen eines vergrabenen Emitterkontakts für den bipolaren Transistor durch Erzeugen von leitendem, dotiertem, polykristallinem Silicium über der Emitter-Halbleiterzone und das Erzeugen des Metalleiters über dem polykristallinen Silicium.
Erfindungsgemäß wird eine Technik zur Herstellung integrierter bipolarer und CMOS-Vorrichtungen offenbart. Die hier offenbarte Technik verringert oder beseitigt im wesentlichen die Nachteile und Mängel in Verbindung mit den herkömmlichen Herstellungstechniken. Gemäß der Erfindung werden die Herstellungsschritte zur Bildung von MOS-Transistoren mit jenen von bipolaren Transistoren kompatibel gemacht und mit diesen integriert, wodurch das Herstellungsverfahren vereinfacht wird.
Bei der Bildung einer beispielhaften integrierten bipolaren und CMOS-Vorrichtung werden benachbarte begrabene Schichten vom N-Typ und P-Typ in einem Halbleiter-Substrat gebildet. Diese begrabenen Schichten legen Stellen fest, wo darüberliegende Halbleiter-Wannen oder -Senken gebildet werden. Die begrabene Schicht des N-Typs verringert den Serienkollektorwiderstand für einen vertikalen bipolaren NPN-Transistor. Die begrabenen Schichten führen auch zu einem verringerten Unterniveauwiderstand, wodurch das Aufrasten zwischen benachbarten PMOS- und NMOS-Transistoren deutlich verringert wird.
Eine dünne Epitaxialschicht aus Halbleitermaterial wird über den begrabenen Schichten gebildet und selektiv implantiert, um schwachdotierte Wannen des P- Typs über den begrabenen Schichten des P-Typs und Wannen des N-Typs über den begrabenen N-Schichten zu bilden. Die dünne Epitaxialschicht wird gemustert, um Grabenbereiche festzulegen, in denen die bipolaren, PMOS- und NMOS-Transistoren gebildet werden. Die Grabenbereiche sind gegenseitig durch eine Kanalsperre-Implantation und ein dickes Feldoxid isoliert. Eine dünne Schicht aus Siliciumoxid, die ein Gate-Oxid für die FET-Transistoren enthält, wird auf den Grabenbereichen gebildet. Als nächstes wird eine dünne Schicht aus polykriställinem Silicium, allgemein als Polysilicium bezeichnet, über der gesamten Oberfläche der Scheibe aufgebracht. Das Substrat wird maskiert und gemustert, so daß die Basiszone des bipolaren Transistors implantiert werden kann. Als nächstes werden das dünne Gate-Oxid und die dünnen Polysilicium-Schichten gemustert, um eine Öffnung zu bilden, die eine Polyemitter-Zone in dem bipolaren Graben festlegt. Die Öffnung in dem zusammengesetzten Siliciumoxid und die Polysilicium-Schicht legen die Emitterzone für den bipolaren NPN-Transistor innerhalb der implantierten Basiszone örtlich fest.
Eine dickere zweite Schicht aus Polysilicium wird dann über der gesamten Oberfläche des Substrats aufgebracht und implantiert, um das Polysilicium stark zu dotieren. Diese zweite Polysilicium-Schicht verschmilzt mit der zuvor aufgebrachten Polysilicium-Schicht, die über dem Gate-Oxid liegt. Auch in den bipolaren Grabenbereichen tritt die zweite Polysilicium-Schicht mit dem Silicium mit implantierter P-Basis in der Emitterkontaktöffnung in Kontakt. Dort, wo das dünne Oxid über der bipolaren Basiszone entfernt wurde. Dieser Typ von Emitter wird als genesteter Polyemitter bezeichnet. Die verschmolzene Polysilicium-Schicht wird über diesen Bereichen über dem behandelten Substrat mit Ausnahme von Bereichen entfernt, die Gate-Leiter eines CMOS-Transistors und die bipolare Polysilicium-Emitterzone festlegen. Das stark dotierte dicke Polysilicium bildet die Gate-Leiter für die jeweiligen NMOS- und PMOS-Transistoren, und die Polyemitter-Struktur für den bipolaren Transistor. Als nächstes wird eine Schicht aus Siliciumoxid über der gesamten Oberfläche der behandelten Scheibe aufgebracht und anisotrop geätzt, um eine isolierende Seitenwand-Oxidschicht zu bilden, die die Polysilicium-Gate- und Emitterstrukturen umgibt. Die Scheibe wird dann gemustert, um die Grabenbereiche der NMOS- Vorrichtung festzulegen, und mit einem Störstoff des N-Typs implantiert, um die Source- und Drain-Zonen zu bilden
In der gleichen Weise wird die Scheibe gemustert, um die Grabenbereiche der PMOS- und bipolaren Vorrichtungen festzulegen, und mit einem Störstoff des P- Typs implantiert, wodurch die Source- und Drain-Zonen des PMOS-Transistors gebildet werden. Bei diesem Schritt wird auch eine Basiskontaktzone des P-Typs um den bipolaren Graben gebildet, der den Polyemitter umgibt.
Hier werden das freigelegte Silicium und Polysilicium gereinigt, um irgendwelche Oxidrückstände zu entfernen, mit Ausnahme des Polysilicium-Seitenwandoxids. Daraufhin wird Titan über der Scheibe aufgebracht, für die dann eine Reaktion in einer Stickstoffumgebung hervorgerufen wird, um Titansilicid über Zonen zu bilden, wo Titan mit Silicium in Kontakt steht, und anderwärts Titannitrid zu bilden. Das Titannitrid wird gemustert und geätzt, um lokale Zwischenverbindungsbänder zu definieren, die die abschließende Metällisation mit den Titansilicid-Grabenzonen des MOS- und des bipolaren Transistors zu verbinden. Leitende Kontaktbereiche zu gewissen MOS- und bipolaren Transistoren werden über den Feldoxidzonen anstatt über den Grabenzonen gebildet. Metallkontakte werden in Kontakt mit den gemusterten Titannitrid-Bändern gebildet, die über dem Feldoxid liegen. Das Metall wird damit indirekt mit den Titansilicid-Gräben und damit den FET- und bipolaren Transistoren verbunden. Der technische Vorteil dieser Technik besteht darin, daß Kleinbereichs-Transistoren hergestellt werden können, so daß die Widerstände und Kapazitäten in Verbindung mit den FET- und bipolaren Grabenzonen auf ein Minimum herabgesetzt werden und schnellere FET- und bipolare Transistoren möglich sind. Das Metallisierungsmuster wird durch gemusterte Öffnungen in einer Passivierungs- und Isolierschicht zu den jeweiligen Transistorelektroden gebildet.
Das vorhergehende Herstellungsverfahren kann auch angewandt werden, um eine Struktur mit umwandetem Emitter für den bipolaren Transistor zu bilden. Bei der Bildung des umwandeten Emitters ist der Polysilicium-Emitter in Kontakt mit der Übergangszone zwischen dem Feldoxid und dem Graben. Die N+ -Emitterzone erstreckt sich zwischen dem Rand des Kanals, oder sie übergreift diesen.
Weitere Merkmale und Vorteile ergeben sich deutlicher aus dem folgenden und insbesondere aus der Beschreibung der bevorzugten Ausführungsform der Erfindung, wie in den Zeichnungen dargestellt, in denen gleiche Bezugszeichen allgemein in allen Ansichten auf die gleichen Elemente, Bereiche oder Zonen verweisen, und in diesen zeigen:
Figuren 1 - 12 Schnittansichten einer Scheibe, die die Isolations- und Ausbildungsschritte darstellen, die die verschiedenen Halbleiterzonen festlegen, in denen die bipolaren und CMOS-Transistoren aufeinanderfolgend gebildet werden;
Figuren 13 - 25 die integrierte Herstellung der bipolaren und CMOS-Transistoren innerhalb der jeweiligen Halbleiterzonen;
Figur 26 eine Schrägansicht eines geschnittenen Halbleitersubstrats, die die Anordnung und die Struktur der integrierten bipolaren und CMOS-Vorrichtungen der Figur 25 zeigt;
Figuren 27 und 28 eine Schnittansicht bzw. eine Draufsicht, die alternative Anordnungen einer integrierten bipolaren Vorrichtung zeigen, wobei der Kollektor angrenzend an die Basis und eine genestete Emitterzone gebildet ist;
Figuren 29 und 30 eine Schnittansicht bzw. eine Draufsicht einer weiteren Anordnung einer integrierten bipolaren Struktur mit genestetem Emitter und Maßnahmen für eine entfernte Verbindung mit der Kollektion des bipolaren Transistors;
Figuren 31 und 32 eine Schnittansicht bzw. eine Draufsicht einer weiteren Anordnung einer integrierten bipolaren Struktur mit Maßnahmen für zweifache Kollektorkontakte zu dem bipolaren Transistor;
Figuren 33 - 35 Schnitt- und Draufsichten eines bipolaren Kleinbereichs-Transistors mit umwandetem Emitter und einer symmetrischen Anordnung;
Figur 36 eine Schnittansicht eines bipolaren Kleinbereichs-Transistors mit umwandetem Emitter und einer symmetrischen Anordnung mit einem geschlitzten, abgelegenen Basiskontakt;
Figuren 37 und 38 eine Schnittansicht bzw. eine Draufsicht eines bipolaren Kleinbereichs-Transistors mit einem Emitter vom Wandtyp, wobei die Anordnung asymmetrisch ist;
Figuren 39 und 40 eine Schnittansicht bzw. eine Draufsicht eines bipolaren Transistors des Typs mit einem umwandeten Emitter, und mit entfernt gelegenen Emitter- und Basisverbindungen einer asymmetrischen Anordnung;
Figuren 41 und 42 eine Schnittansicht bzw. eine Draufsicht eines bipolaren Transistors mit einem Emitter des genesteten Typs, mit zweifachen Basis- und zweifachen Kollektorkontakten; und
Figur 43 eine Schnittansicht eines lateralen, bipolaren PNP-Transistors, der gemäß der Erfindung hergestellt wurde.
Die folgende Beschreibung gibt im einzelnen die integrierten Schritte bei der Herstellung eines vertikalen, bipolaren NPN-Transistors und eines PMOS- und NMOS-Transistorpaars an, durch die eine integrierte bipolare und CMOS-Struktur gebildet wird. Ein lateraler, bipolarer PNP-Transistor und weitere Transistorabwandlungen sind ebenfalls dargestellt. Die Verwendung eines bipolaren Transistors mit einem CMOS-Transistorpaar ist im Stand der Technik allgemein bekannt, und daher werden die besonderen Zwischenverbindungen zur Bildung eines Schaltkreises nicht dargelegt. Der Fachmann, der die vorliegende Offenbarung heranzieht, kann die integrierten bipolaren und CMOS-Transistoren der Erfindung ohne weiteres wirksam herstellen und deren Elektroden zur Bildung eines Schaltkreises für die Ausführung einer gewünschten Funktion miteinander verbinden. Ebenso wird der Begriff "MOS" (Metalloxidhalbleiter) durch diese Offenbarung hindurch als ein Fachausdruck verwendet, um eine allgemeine Familie von Halbleitervorrichtungen anzugeben, und nicht um die besondere Vorrichtung zu bezeichnen, die einen Metall-Gate-Leiter und einen Oxidisolator enthält.
In Figur 1 der Zeichungen ist nun ein Substrat 10 des P-Typs gezeigt, das das Basismaterial bildet, auf dem ein bipolarer Transistor und ein CMOS-Transistorpaar gebildet werden. Das Substrat kann in dem Bereich von 6-10 Ohm-cm oder 40-60 Ohm-cm und ein Halbleitermaterial des P-Typs sein. Ein Halbleiter- Substratmaterial der Kristallgitter-Orientierung < 100> ist bevorzugt, es können jedoch auch andere Orientierungen verwendet werden. Das Substrat 10 wird anfänglich einer feuchten Sauerstoffumgebung von etwa 900 Grad Celsius ausgesetzt, um eine Schicht 12 aus Siliciumoxid zu bilden (SiO&sub2;), wobei dieser Ausdruck allgemein anstelle von Siliciumdioxid verwendet wird. Die Schicht 12 wird während einer Zeit aufgewachsen, die ausreicht, um etwa 500-600 Angström (1 Angström = 0,1 nm) Oxid zu bilden.
Eine Schicht l4 aus Siliciumnitrid (Si&sub3;N&sub4;) wird mit einer Dicke von etwa 1300- 1500 Angström über der Siliciumoxid-Schicht 12 aufgebracht. Die Siliciumnitrid-Schicht 14 wird durch ein herkömmliches chemisches Niederdruck-Bedampfen aufgebracht. Eine Photoresistmasken-Schicht 16 wird dann durch Schleudern aufgebracht oder anderweitig über der Siliciumnitrid-Schicht 14 ausgebreitet. Die Maskenschicht 16 wird gemustert, um Bereiche 18 und 20 zu bilden, die Substratstellen festlegen, in denen beerdigte N+ -Schichten gebildet werden.
Das Photoresistmaterial der Maskenschicht 16 wird gemustert, indem es in den ausgewählten Bereichen 18 und 20 entfernt wird. Die freigelegte Siliciumnitrid-Schicht 14 wird durch ein allgemein bekanntes Plasmanitrid-Ätzverfahren geätzt. Nachdem das Nitrid von den ausgewählten Bereichen 18 und 20 entfernt ist, werden die freigelegten Oberflächenbereiche des zugrundeliegenden Siliciumoxids 12 gereinigt, um irgendwelche verbleibenden Ablagerungen oder Rückstände der Nitridschicht 14 und des Siliciumoxids 12 zu entfernen.
Die Scheibe wird dann einer Ionenimplantation ausgesetzt, wie dies in Figur 2 durch Pfeile 24 angegeben ist, um die N+ -Halbleiterbereiche 26 und 28 zu bilden. Die Ionenimplantation 24 erfolgt durch die dünne Siliciumoxid-Schicht 12, wobei Antimon im Bereich von etwa 2-5 X 10¹&sup5; Ionen/cm² verwendet wird. Damit wird eine Antimon-Spitzenkonzentration von etwa 1,0 X 10¹&sup9; Atomen/cm³ erreicht. Die Ionenimplantation 24 wird bei etwa 40 Kev durchgeführt, um eine gewünschte Implantationstiefe zu erzielen. Figur 2 zeigt das Substrat 10 nach dem Implantationsschritt zur Bildung der begrabenen N+ -Schichten 26 und 28. Das Substrat 10 wird für etwa eine Stunde einer Temperatur ausgesetzt, die 1100 Grad Celsius übersteigt um die Fremdstoffe tiefer in das Substrat hineinzutreiben, und um die durch die Implantation beschädigte Kristalloberfläche auszuheilen. Das Substrat 10 wird für die angegebene Zeit erhitzt, um die begrabenen N+ -Bereiche 26 und 28 mit einer Tiefe von etwa 2,5 Mikrometer zu bilden. Die Photoresist-Schicht kann entfernt werden oder anderweitig während der Herstellungsschritte abgezogen werden, so daß sie keinen höheren Temperaturen auszusetzen ist.
Figur 3 zeigt eine Querschnittsansicht des Substrats 10, nachdem ein Oberflächenteil der begrabenen N+ -Schichten 26 und 28 oxidiert wurde, um die darüberliegenden dicken Schichten 32 und 34 aus Siliciumoxid zu bilden. Eine Oxidschicht, die bis etwa 5000-7000 Angström Dicke aufgewachsen wurde, wird bevorzugt. Die dicken Oxidgebilde 32 und 34 bilden eine Maske für eine darauffolgende Implantation von Störstoffen des P-Typs, die eine entsprechende begrabene Schicht des P-Typs bildet.
Die Siliciumnitrid-Schicht 14 (Figur 2) wird entfernt, um damit die nächste Siliciumoxid-Schicht 12 freizulegen. Die dünne Siliciumoxid-Schicht 12 wird durch einen Abtragungsvorgang in Vorbereitung für eine darauffolgende P-Typ- Implantation entfernt.
Nach Figur 4 wird eine Implantation von Störstoffen des P-Typs, dargestellt als Bezugszeichen 37, in die Oberfläche des P-Substrats 10 getrieben. Die P- Typ-Implantation 37 wird mit einer Dosierung von etwa 6-8 X 10¹³ Ionen/cm² und einer Energie von 60 Kev durchgeführt. Für ein Ionenimplantieren des Substrats 10 wird Bor als Störstoff verwendet, um die begrabenen Schichten 38, 39 und 40 vom P-Typ zu bilden. Während die Bor-Ionen in das Substrat getrieben wurden, verhindern die viel dickeren Oxidbereiche 32 und 34, daß die darunterliegenden N+ -Schichten 26 und 28 durch die P-Typ-Implantation 37 beeinflußt werden. Das Substrat 10 wird wiederum für etwa eine halbe Stunde auf eine Temperatur von etwa 800-1000 Grad C erhitzt, um die Bor-Ionen in das Substrat 10 zu treiben. Eine Fluorwasserstoffverbindung wird verwendet, um das dicke Oxid 32 und 34 von der Oberfläche des Substrats 10 zu entfernen. Damit werden die N+ -Bereiche 26 und 28 und die P-Schichten 38-40 an der oberen Fläche des Substrats 10 freigelegt.
In Figur 5 ist der nächste Herstellungsschritt gemäß der Erfindung das Aufbringen einer Epitaxialschicht 44 auf einem Halbleitermaterial vom N-Typ. Die Epitaxialschicht 44 enthält das Halbleitermaterial, in dem die Wannen des bipolaren und des CMOS-Transistors gebildet werden. Für bipolare Hochleistungs- Transistoren ist die Epitaxialschicht 44 dünn, vorzugsweise etwa 1,5 Mikrometer dick. Ein Widerstand von etwa 0,4-0,6 Ohm/cm ist angemessen, um darin bipolare und CMOS-Transistoren hoher Qualität zu bilden. Aufgrund der beim epitaktischen Aufwachsverfahren bewährten hohen Temperaturen tritt in gewissem Ausmaß eine Aufwärts-Störstoffdiffusion zwischen den begrabenen Schichten 26, 28 und 38-40 und der Epitaxialschicht 44 auf.
Als nächstes wird eine dünne Siliciumoxid-Schicht 46 über der Oberfläche der Epitaxialschicht 44 aufgewachsen. Gemäß der bevorzugten Ausführungsform der Erfindung besitzt die Siliciumoxid-Schicht 46 (Figur 6) eine Dicke im Bereich von etwa 400-600 Angström. Als nächstes wird eine Siliciumnitrid-Schicht 48 mit einer Dicke von etwa 1400 Angström durch ein chemisches Niederdruck-Bedampfungsverfahren über der Oxidschicht 46 aufgebracht. Wie in Fig. 6 gezeigt, wird auch eine dicke Photoresist-Schicht 50 durch Schleudern aufgebracht oder anderweitig über der Oberfläche der Nitrid-Schicht 48 ausgebreitet. Die Photoresist-Schicht 50 wird gemustert, und das freigelegte Nitrid wird entfernt, um Bereiche 52 und 54 festzulegen, in denen darunterliegende Wannen vom N-Typ gebildet werden.
Das behandelte Substrat 10 wird einer Implantation 58 vom N-Typ ausgesetzt, die dazu dient, mehrere Wannen 60 und 62 in den entsprechenden Bereichen 52 und 54 durch Öffnungen in der Photoresist-Maske 50 zu bilden. Die Wannen 60 und 62 werden durch die Anwendung einer Phosphor-Implantation gebildet, die mit einer Energie von etwa 80 Kev und einer Dosierung von etwa 1,5-2,5 X 10¹² Ionen/cm² durchgeführt wird. Die N-Wannen-Konzentration ist vorzugsweise etwa 2 X 1016 Ionen/cm3. Die Photoresist-Schicht 50 wird entfernt.
Bei der Fortsetzung mit dem integrierten bipolaren und CMOS-Herstellungsverfahren werden die Halbleiter-Wannen 60 und 62 oxidiert, um dicke Oxidbereiche 66 und 68 zu bilden. Der Oxidationsvorgang wird fortgesetzt bis etwa 4000 Angström Siliciumoxid über den Halbleiter-Wannen 60 und 62 gebildet wurde. Das behandelte Substrat 10 wird durch Erhitzen auf eine hohe Temperatur geglüht, um den Störstoff der Wannen 60 und 62 vom N-Typ tiefer in die Epitaxialschicht 44 zu treiben. Während des Glühvorgangs werden auch Kristallschäden infolge der Ionenimplantation geheilt. Figur 6 zeigt den bis jetzt gemäß den Herstellungsschritten der Erfindung gebildeten Halbleiter.
Der verbleibende Teil der Siliciumnitrid-Schicht 48 wird entfernt, und die darunterliegende dünne Oxidschicht 46 wird durch ein herkömmliches Abtragen entfernt. Nach Fig. 7 der Zeichnungen wird das behandelte Substrat 10 einer Ionenimplantation 72 ausgesetzt, bei der ein Störstoff vom P-Typ, wie Bor, in die Epitaxialschicht 44 implantiert wird. Die Implantation 72 vom P-Typ wird bei einer Energie von etwa 40 Kev und einer Dosierung von etwa 5,5-6,5 x 10¹² Ionen/cm² durchgeführt. Damit werden Wannen 74, 76 und 78 vom P-Typ mit einer Konzentration von etwa 3 X 10¹&sup6; Ionen/cm³ gebildet. Das behandelte Substrat 10 wird dann für etwa eine Stunde auf eine Temperatur von etwa 1000-1200 Grad Celsius erhitzt um die Störstoffe vom P-Typ tiefer in die Epitaxialschicht 44 zu treiben. Dann werden die dicken Oxidbereiche 66 und 68 durch eine Fluorwasserstoffsäure-Lösung entfernt.
Mit den verschiedenen Glühschritten, denen das behandelte Substrat 10 ausgesetzt wird, werden die N-Halbleiter-Wannen 60 und 62 und die P-Halbleiterwannen 74-78 mit den darunterliegenden, stärker dotierten begrabenen Schichten 26, 30 und 38-40 verschmolzen. Der Verarbeitungszustand des Substrats mit den P- und N-Halbleiter-Wannen ist in Figur 8 gezeigt. Das behandelte Substrat 10 wird wiederum oxidiert, wodurch eine dünne Siliciumoxid-Schicht 80 über den oberen Flächen der Wannen gebildet wird. Zudem wird eine Siliciumnitrid- Schicht 82 mit einer Dicke von etwa 1400 Angström durch ein LPCVD-Verfahren über der dünnen Oxidschicht 80 aufgebracht. Eine weitere Photoresist-Schicht 84, die die dritte Maske des Verfahrens der Erfindung enthält, wird über der Siliciumnitrid-Schicht 82 ausgebreitet. Das Resist wird gemustert, um Öffnungen 86 über den Halbleiter-PN-Übergängen zu bilden, die zwischen den P-Typ- und N-Typ-Wannen gebildet wurden. Zusätzlich wird eine Öffnung 88 in der Photoresist-Schicht 84 gebildet, um einen Bereich in der N-Wanne 60 zur Herstellung eines tiefen, dem bipolaren Transistor zugeordneten Kollektors festzulegen. Die dünne Siliciumoxid-Schicht 80 und die Siliciumnitrid-Schicht 82 werden dann in jenen Bereichen plasmageätzt, die in der Photoresistmasken-Schicht 84 geöffnet wurden.
Die Figuren 9-11 sind vergrößerte Ansichten des Bereiches, der an den PN- Übergang angrenzt, der durch die begrabenen P- und N-Schichten 38 bzw. 26 gebildet wird. Wie in Fig. 9 gezeigt wird auch Halbleitermaterial von den P- und N-Wannen 74 und 60 bis zu einer Tiefe von etwa 900-1100 Angström geätzt. Die freigelegte geätzte Oberfläche des P- und N-Wannen-Materials wird gereinigt und, falls gewünscht, einer Ionenimplantation ausgesetzt, um in den jeweiligen Wannen Kanalsperren zu bilden. Der Klarheit halber ist die Kanalsperre nicht gezeigt. Das behandelte Substrat wird einer oxidierenden Umgebung ausgesetzt, in der eine dünne Schicht 90 aus Siliciumoxid gebildet wird. Die Oxidschicht 90 besitzt eine Dicke von etwa 200-300 Angström. Es wird auch eine dünne Schicht 92 aus LPCVD-Siliciumnitrid über der gesamten Oberfläche des Substrats, über dem dünnen Oxid 90 auf dem Boden des Grabens und über der zuvor aufgebrachten und gemusterten Siliciumnitrid-Schicht 82 in dem den Graben umgebenden Bereich aufgebracht. Eine Nitrid-Schicht 92 wird bis zu einer Tiefe von etwa 400 Angström aufgebracht.
Dann wird eine Schicht 94 aus Siliciumoxid über der Nitrid-Schicht 92 aufgebracht. Das aufgebrachte Oxid 94 besitzt eine Dicke von etwa 2000 Angström, und es wird aufgebracht, indem in einem chemischen Bedampfungsverfahren Tetraethylorthosilicat verwendet wird. Figur 9 zeigt eine Querschnittsansicht einer Stelle des Substrats, die dem zuvor beschriebenen Verfahren ausgesetzt war.
Figur 10 zeigt das behandelte Substrat 10, nachdem es einer anisotropen Ätzung ausgesetzt war, die selektiv Material in Abwärtsrichtung entfernt. Das anisotrope Ätzen beseitigt die gesamte aufgebrachte Oxid-Schicht 94 und die zweite Nitrid-Schicht 92. Ein Naßoxidätzen dient dazu, die dünne Siliciumoxid-Schicht 90 zu entfernen, die den Boden des Grabens 87 bedeckt. Das Naßätzen ist von der Art her nicht anisotrop, und es wird damit ein Teil der Siliciumoxid- Schicht 90 unter der Siliciumnitrid-Seitenwand 96 geätzt. Die Siliciumnitrid- Seitenwand 96 wird an der mit dem Bezugszeichen 98 angegebenene Stelle unterschnitten. Der freigelegte Bereich des Grabens 87 wird gereinigt, um irgendwelche verbleibenden Rückstände zu beseitigen und eine gereinigte Oberfläche zu schaffen, die frei von Fremdmaterial ist.
Figur 11 zeigt das behandelte Substrat nach der Bildung eines sehr dicken Feldoxids 100, das innerhalb des Grabens 87 gebildet wurde. Das Substrat 10 wird einer oxidierenden Umgebung ausgesetzt, bis das freigelegte Material hinreichend verarbeitet ist, um ein Oxid 100 von etwa 8000 Angström zu bilden. Die Temperatur des Substrats ist auf etwa 900 Grad Celsius für eine ausreichende Zeit erhöht, um die 8000 Angström Siliciumoxid 100 aufzuwachsen. Das unter dem Oxid 90 liegende Siliciummaterial wird durch die Nitrid-Schicht 82 von der Oxidationsumgebung geschützt, und sie bildet daher kein zusätzliches Oxid.
Die Nitrid-Schicht 82 wird von der Oberfläche des behandelten Substrats 10 abgezogen, und eine dünne Schicht 102 aus Siliciumoxid wird über der Oberfläche der Halbleiter-Wannen aufgewachsen, was ebenfalls in Figur 11 gezeigt ist. Eine Schwelleneinstell-Implantation 104 erfolgt über der gesamten Oberfläche des Substrats, um eine gewünschte Schwellenspannung zu erhalten, durch die die NMOS- und PMOS-Transistoren eingeschaltet werden können. Der implantierte Störstoff 104 kann Bor von einer solchen Dosierung sein, die geeignet ist, die gewünschte Schwellenspannung zu erhalten.
Eine Photoresistmasken-Schicht 106 wird über der Oberfläche des behandelten Substrats 10 ausgebreitet und gemustert, um einen tiefen Kollektorbereich 108 festzulegen. Ein tiefer N+ -Kollektor 110 wird gebildet, indem Phosphor durch die Öffnung 108 implantiert wird, die durch die gemusterte Photoresistmaske 106 festgelegt ist. Eine Phosphordosierung von etwa 2-3 X 10¹&sup6; Ionen/cm² und ein hoher Energiepegel von etwa 100 Kev werden verwendet, um den stark dotierten Kollektor 110 tief in die Wanne 60 des bipolaren Transistors auszubilden. Figur 12 zeigt das behandelte Substrat nach der Bildung des tiefen Kollektors 110. Die Photoresist-Schicht 106 wird von der oberen Fläche des Substrats abgezogen, ebenso wie die Vor-Gate-Siliciumoxid-Schicht 102.
Das behandelte Substrat 10 wird wiederum einer Siliciumoxidations-Umgebung ausgesetzt, in der eine 200 Angström dicke Schicht 111 auf der Oberfläche des Substrats aufgewachsen wird. Es ist in Figur 13 der Zeichnungen gezeigt. Es ist zu sehen, daß die Gate-Oxid-Schicht 112 die N-Wanne 60 bedeckt, in der der bipolare Transistor gebildet wird, sowie die N-Wanne 62, in der der PMOS- Transistor gebildet, und die P-Wanne 78 bedeckt, in der der NMOS-Transistor gebildet wird. Wesentlich ist, daß die Oxid-Schicht 111 den Isolator zwischen den Gate-Elektroden des CMOS-Transistorpaars und den darunterliegenden Transistor-Leitungskanälen bildet. Die Dicke der Oxid-Schicht 111 kann variiert werden, um eine weitere Einstellung der CMOS-Transistor-Schwellen zu bewirken.
Gemäß dem Grundmerkmal der Erfindung wird der Emitter des bipolaren Transistors gebildet, indem ein geteiltes Polysilicium-Abscheidungsverfahren verwendet wird, dessen Einzelheiten weiter unten beschrieben werden. Auch das Polysilicium-Material, das bei der Bildung des bipolaren Polyemitters verwendet wird, wird durch den gleichen Verfahrensschritt aufgebracht, der bei der Bildung der Gate-Elektroden des CMOS-Transistorpaars verwendet wird. Nach Figur 13 wird eine dünne Schicht 112 aus polykristallinem Silicium über der gesamten Oberfläche des Substrats aufgebracht. Eine Polysilicium-Tiefe von etwa 900- 1100 Angström wird bevorzugt, obwohl andere Polysilicium-Dicken verwendet werden können. Eine fünfte Photoresistmasken-Schicht 114 wird über der Scheibenoberfläche ausgebreitet und gemustert, um eine Öffnung 116 für den bipolaren Transistor festzulegen. Die Photoresist-Schicht 114 besitzt eine hinreichende Dicke, um eine Maske für eine Implantation 118 eines Störstoffes vom P-Typ zu bewirken, bei der Bor-Ionen durch die Polysilicium-Schicht 112 und die dünne Oxid-Schicht 111 getrieben werden, um eine Halbleiter-Basiszone 120 zu bilden.
Die Basis-Implantation 118 wird mit einer Bor-Dosierung von etwa 1-2 X 10¹&sup4; Ionen/cm² und einem Energieniveau von etwa 60 Kev durchgeführt. Wie in Figur 13 dargestellt, bildet die lmplantation 118 eine seitliche Basiszone 120 aus, die sich entlang der gesamten Oberfläche der N-Wanne 60 erstreckt. Die Resistmasken-Schicht 114 wird entfernt, und eine weitere Schicht 122 aus Photoresist, die die sechste Maske der Erfindung enthält, wird über der Oberfläche des Substrats ausgebreitet.
Figur 14 zeigt die sechste Photoresist-Maske 122, die eine Öffnung 123 eines eigenleitenden Emitters und eine Kollektorkontakt-Öffnung 124 festlegt. Die dünne Polysilicium-Schicht 112 und die dünne Siliciumoxid-Schicht 111 werden einem chemischen Trockenätzvorgang ausgesetzt, um diese Materialien in dem geöffneten Bereich des bipolaren Transistors nach unten zu der implantierten Oberfläche 120 zu entfernen. Die verschiedenen aufgebrachten Materialschichten unter der Photoresistmasken-Schicht 122 werden durch das Trockenätzen nicht entfernt. Der Oberflächenbereich des freigelegten Basis-Schnittstellenbereiches 125 wird durch ein herkömmliches Piranha- oder RCA-Clean-up gereinigt. Das behandelte Substrat 10 wird auch bei hoher Temperatur für mehrere Minuten geglüht, um die Basisimplantation 120 des bipolaren Transistors tiefer in die N-Wanne 60 zu treiben. Nach dem Glühen wird die freigelegte Oberfläche der Halbleiterwanne 60 weiter gereinigt, um sicherzustellen, daß keine Oxid- Rückstände auf den Oberflächen verbleiben. Eine 10 % -Fluorwasserstoff-Abtragslösung wird verwendet, um davon die obere Fläche zu reinigen.
Eine zweite, dickere Schicht 126 aus polykristallinem Silicium wird durch ein herkömmliches Abscheidungsverfahren über der gesamten Oberfläche der behandelten Scheibe aufgebracht. Die zweite Polysilicium-Schicht 126 besitzt eine Dicke von etwa 4000 Angström, und sie verschmilzt mit der zuvor aufgebrachten, 1000 Angström dicken ersten Schicht 112. Figur 15 zeigt die zweite polykristalline Schicht, die eine zusammengesetzte Schicht 128 aus Polysilicium sowohl über dem NMOS-Gate-Oxid als auch dem Gate-Oxid 111 des PMOS-Transistors sowie über dem bipolaren, eigenleitenden Polyemitter, dem Basis-Schnittstellenbereich 125 und dem Kollektor 110 bildet. Das Polysilicium 128 wird mit einer hohen Dosierung eines Störstoffs vom N-Typ wie Phosphor implantiert, 132. Das stark dotierte, über dem Gate-Oxid 111 liegende Polysilicium bildet, wenn es gemustert und geätzt wird, die Gate-Leiter für die jeweiligen NMOS- und PMOS-Transistoren. Das stark dotierte Polysilicium, das über der Emitter/ Basis-Schnittstelle 125 gebildet wird, liefert den Diffusionsstoff zur Bildung einer darunterliegenden Emitterzone innerhalb der Basis 120. Wesentlich ist, daß das dotierte Polysilicium 128 physisch und elektrisch an der Emitter/ Basis-Schnittstelle 125 in Kontakt mit der Basiszone 120 steht. Die Polysilicium-Implantation 132 wird vorzugsweise bei etwa 85 Kev mit einer Konzentration von 1,5-2,5 x 10¹&sup6; Ionen/cm³ durchgeführt.
Eine siebte Photoresistmasken-Schicht 135 wird über der Oberfläche der behandelten Scheibe ausgedehnt und gemustert, wie dies in Figur 16 gezeigt ist. Die freigelegte Polysilicium-Schicht 128 wird geätzt, so daß das Polysilicium an Stellen verbleibt, die sowohl über den MOS-Transistor-Gate-Isolatoren 136 und 138 als auch über der Emitter/Basis-Schnittstelle 125 des bipolaren Transistors sowie über dem tiefen Kollektor 110 liegen. Die Polysilicium-Zone 140 bildet einen Teil einer Kollektor-Elektrode des bipolaren Transistors. Der stark dotierte Polysilicium-Emitter 142 steht nur in Kontakt mit der Basiszone 120 innerhalb der Schnittstelle 125, er übergreift jedoch etwas das Gate-Oxid 111. Die Maskenausrichtung, durch die eine solche genestete Emitter-Struktur gebildet wird, ist daher weniger kritisch. Bei der Bildung einer Struktur eines umwandeten Emitters wird die Photoresist-Maske 135 über dem Bereich des bipolaren Transistors gemustert, wobei die Resistkanten vertikal genauer mit den Kanten der Öffnung der dünnen Gate-Oxid-Schicht 111 zusammenfallen.
Die Photoresistmasken-Schicht 135 wird dann für eine darauffolgende Scheibenbehandlung abgezogen, wie in Figur 17 dargestellt. In Fortsetzung des erfindungsgemäßen Herstellungsverfahrens wird eine 2500 Angström-Anformschicht 144 aus Siliciumoxid über der Oberfläche des behandelten Substrats aufgebracht. Die Oxid-Anformschicht 144 kann durch herkömmliche Plasmatechniken aufgebrachtes Tetraethoxysilan enthalten. Aus der Zeichnung der Figur 17 ist zu ersehen, daß die aufgebrachte Siliciumoxid-Schicht 144 mit der Gate-Oxid-Schicht 111 und auch mit den MOS-Transistor-Oxiden verschmilzt, die die jeweiligen Gate- Isolatoren 134 und 136 bilden.
Die Anform-Oxidschicht 144 wird in vertikaler Richtung anisotrop geätzt, was zu den in Figur 18 gezeigten Gebilden führt. Der anisotrope Ätzvorgang kann fortgesetzt werden, bis etwa 2500 Angström Siliciumoxid entfernt wurden, wodurch nur das Oxid belassen wird, das auf die Seitenwände der Polysilicium/ Oxid-Strukturen 146 und 148 des MOS-Transistor-Gates sowie auf die Emitterstruktur 150 des bipolaren Transistors aufgebracht wurde. Das Seitenwand-Oxid 152 ist beim NMOS-Transistor besonders wesentlich für die Bildung des Typs einer Struktur mit schwach dotiertem Drain, um den Heiße-Elektronen-Effekt zu eliminieren. Es treten keine schädlichen Effekte der Seitenwand-Oxid-Ausbildungen 154 und 156 bezüglich des PMOS-Transistors und des bipolaren Transistors auf.
Figur 19 zeigt eine Draufsicht der Insel 158 des ringförmigen Emitters des bipolaren Transistors. Der Basis- und Emitter-Aufbau des bipolaren Transistors kann mit anderen Anordnungen erfolgen, was unten näher beschrieben wird.
Eine achte Photoresistmasken-Schicht 162 wird über der Oberfläche der behandelten Scheibe ausgebreitet, wie dies in Figur 20 gezeigt ist. Diese Maskenschicht 162 wird gemustert, um Source- und Drain-Öffnungen in dem NMOS-Transistor festzulegen. Eine Ionen-Implantation 165 wird durchgeführt, um stark dotierte Halbleiter-Zonen 164 und 166 in dem NMOS-Transistor zu bilden. Die Halbleiter-Zonen 164 und 166 bilden Source- und Drain-Zonen, die bezüglich der Gate-Struktur 170 selbstausgerichtet sind. Die oben erwähnte N++ -Implantation wird unter Verwendung von Arsen und/oder Phosphor bei einer Dosierung von etwa 5 x 10¹&sup5; Ionen/cm² und einem Energieniveau von 150 Kev durchgeführt. Die Photoresist-Schicht 162 wird dann entfernt.
Als nächstes wird die behandelte Scheibe zur Bildung von Implantationen eines Störstoffes vom P-Typ vorbereitet, um die P-Kanal-MOS-Transistor-Zonen sowie die Basiskontakte des bipolaren Transistors zu bilden. Nach Figur 21 wird eine neunte Photoresist-Maske 171 über der Oberfläche des behandelten Substrats ausgebreitet und gemustert, um Öffnungen für die Source- und Drain-Zonen 172 und 174 des P-MOS-Transistors sowie Kontaktbereichsöffnungen 176 und 178 in der Basis 120 des bipolaren Transistors festzulegen. Die Scheibe wird dann mit Bor implantiert, um die Source- und Drain-Zonen 180 bzw. 182 des P+ -MOS- Transistors zu bilden. Die Halbleiter-Zonen 180 und 182 bilden Source- und Drain-Zonen, die bezüglich der Gate-Struktur 168 selbstausgerichtet sind.
Die P+ -Bor-Implantation bildet auch Zonen 184 und 186 eines Störstoffs hoher Konzentration in der bipolaren Basiszone 120. Während die implantierten bipolaren Zonen des P-Typs im Querschnitt als zwei Zonen gezeigt sind, ist der Basiskontakt in der derzeitigen Praxis ringförmig, und er umgibt die Struktur 158 der Emitter-Insel. Die Bor-Implantation wird mit einer Dosis von etwa 5 X 10¹&sup5; Ionen/cm² und bei einem Energieniveau von etwa 30 Kev durchgeführt. Die Photoresistmasken-Schicht 171 wird entfernt.
Dann wird die behandelte Scheibe für etwa 30-90 Minuten bei einer Temperatur von etwa 900 Grad Celsius geglüht, um den N+ -Störstoff der Source- und Drain- Zonen 164 bzw. 166 des NMOS-Transistors weiter unter das Gate-Oxid 134 zu treiben. Der P+ -Störstoff der Source- und Drain-Zonen 180 bzw. 182 des PMOS- Transistors wird auch weiter innerhalb der Transistor-Wanne 62 diffundiert und seitlich über eine kurze Strecke unter dem Gate-Oxid 136 ausgedehnt. Die P+ - Dotierstoff-Zonen 184 und 186, die die Störstellen-Basiskontakte des bipolaren Transistors bilden, werden ebenfalls weiter nach unten diffundiert. Der N++ - Störstoff des Emitter-Polysiliciums 166 wird in die darunterliegende Basiszone 120 getrieben, um dadurch den Emitter 188 zu bilden. Die Basiszone 120 legt einen Halbleiter-Graben des bipolaren Transistors fest. Wie weiter unten näher beschrieben, kann der erfindungsgemäß aufgebaute bipolare Transistor mit Grabenbereichen hergestellt werden, die kleiner als zuvor bekannte bipolare Transistoren sind. Das nach den vorhergehenden Schritten behandelte Substrat ist in Figur 21 gezeigt. Mit einem Glühschritt werden die Störstoffe der verschiedenen Halbleiter-Zonen diffundiert und aktiviert, um die geeigneten Halbleiter-Transistorelemente zu bilden.
Als nächstes wird die Oberfläche der behandelten Scheibe mit Schwefelsäuren und anschließend mit Fluorwasserstofflösungen gereinigt. Eine Titanschicht von 1000 Angström wird auf der Oberfläche des Substrats aufgebracht. Als nächstes wird eine Reaktion des Titans hervorgerufen, indem die Temperatur des behandelten Substrats auf etwa 675 Grad Celsius in einer inerten Stickstoffumgebung während einer Zeit erhöht wird, die etwas kürzer als eine Stunde ist. Dort, wo das Titan eine Schnittstelle mit Silicium bildet, wird ein leitendes Titansilicid gebildet. Dort, wo das Titan eine Schnittstelle mit einem Siliciumoxid bildet, wie das über den Feldoxidzonen liegende Titan, wird ein leitendes Titannitrid gebildet. Die Oberfläche des Substrats wird durch eine verdünnte Salzsäure-Lösung gereinigt.
Wie in Figur 22 gezeigt, ist Titannitrid (TiN) in geschnittenen Linien 190 dargestellt, während das Titansilicid TiSi&sub2; schraffiert dargestellt ist, 192. Infolge der Reaktion der Kontaktbereiche 184 und 186 des P+ -Basiskontakts mit dem Titan, werden Titansilicid-Bereiche 194 und 196 gebildet. Identische Reaktionen erfolgen in den Source- und Drain-Zonen der PMOS- und NMOS-Transistoren, um so entsprechende laterale Source- und Drain-Kontaktleiter zu bilden. Dann wird eine Photoresist-Maske 198 über der der Reaktion unterzogenen Titanschicht ausgebreitet und gemustert, um Zwischenverbindungen zu den verschiedenen Anschlüssen oder Leitern der Transistorvorrichtungen zu schaffen. Dies ist in Fig. 23 gezeigt, wobei die nicht maskierten Teile des Titannitrids beispielsweise durch ein geeignetes Ätzen entfernt werden. Wesentlich ist, daß der gemusterte Resistteil 199 dazu dient, einen darunterliegenden Bereich für einen Kontakt zu der Basis 120 des bipolaren Transistors festzulegen. Die Kontakte werden so festgelegt, daß sie sich seitlich von dem Transistor bis zu einer Stelle erstrecken, die über dem dicken Feldoxid 200 liegt. Mit diesem Aufbau kann ein bipolarer Kleinbereichs-Transistor hergestellt werden, ohne daß die Schaffung einer Anzahl von eng benachbarten Elektroden und die damit einhergehenden Probleme der Maskenausrichtung beachtet werden müssen. Bei der Ausführungsform der Figur 23 wird ein zweiter Basiskontaktbereich durch einen Photoresistmasken-Abschnitt 202 festgelegt. In der gleichen Weise kann der PMOS-Transistors sehr klein sein, indem ein Source-Leiterbereich durch einen Maskenabschnitt 204 und ein Drain-Leiterbereich durch einen Maskenabschnitt 206 festgelegt werden. Beide Maskenabschnitte 204 und 206 liegen über einem Teil der jeweiligen Feldoxidstellen 208 und 209, wodurch Verbindungen mit den jeweiligen Transistoren an seitlich abgelegenen Stellen geschaffen werden. Der NMOS-Transistor wird auf vergleichbare Weise gemustert. Das gemusterte Photoresist wird dann entfernt.
Wie in Figur 24 dargestellt, wird ein erster seitlicher Basiskontaktbereich 210, der Titannitrid enthält, so gebildet, daß er über die stark dotierte P+ - Störstellen-Basiszone 184 sowie die darüberliegende Titansilicid-Zone 194 in elektrischem Kontakt mit der eigenleitenden Halbleiter-Basiszone 120 steht. Ein leitendes Titansilicid enthaltender begrabener Emitter-Kontaktbereich 214 steht in elektrischem Kontakt mit dem Polysilicium-Leiter 142. Das Emitter- Polysilicium 142 und das Titansilicid 214 bilden einen begrabenen Kontakt in elektrischer Verbindung mit der darunterliegenden aktiven Halbleiter-Emitterzone 188. Wie oben erwähnt, ist die Emitterzone 188 eine stark dotierte Zone, die durch einen Störstoff von dem Polysilicium 142 gebildet ist, der innerhalb des darunterliegenden eigenleitenden oder aktiven Teils der Basiszone 120 diffundiert wurde. Die Volumenwirkung des bipolaren Transistors tritt zwischen der Emitterzone 188, der eigenleitenden Basiszone 120 unterhalb der Emitterzone 188, und der N- -Wanne 60 sowie dem tiefen N+-Kollektor 110 auf. Der Kontakt ausgehend von dem tiefen Kollektor 110 zu einem Titansilicid-Streifen 216 wird über das leitende Polysilicium 140 hergestellt. Ein zweiter Titannitrid-Streifen 218 bildet einen zweiten seitlichen Kontaktbereich, der eine zweite elektrische Verbindung zu der eigenleitenden Halbleiter-Basiszone 120 schafft. Dieser Kontakt wird über der P+ -Basiskontaktzone 186 und eine Titansilicid- Schnittstelle 196 hergestellt.
Der bipolare Transistor wird seitlich durch dicke Oberflächenfeldoxidschichten 200 und 220 isoliert. Die Untergrund-Substratisolierung des bipolaren Transistors erfolgt durch die P-Wannen 74 und 76. Die epitaktische N- -Kollektorzone 60 ist sehr dünn, wodurch ein bipolarer Hochleistungs-Transistor geschaffen wird. Die vergrabene N+ -Unterschicht 26 verringert den Serienkollektorwiderstand des bipolaren Transistors, um eine geringe Kollektorsättigungsspannung für den Transistor zu bewirken. Die vergrabene N+ -Schicht 26 erhöht auch die Sicherheit gegenüber einem Aufrasten bezüglich der benachbarten Transistoren.
Die PMOS- und NMOS-Transistoren werden mit solchen Anordnungen gebildet, die mit denen der bipolaren Transistoren vergleichbar sind. Die PMOS-Transistoren enthalten einen seitlichen Titannitrid-Kontakt 232, der teilweise das dicke Feldoxid 208 übergreift und in Kontakt mit einem Silicid-Schnittstellen- Source-Bereich 234 steht. Die Source-Schnittstelle 234 ist eine elektrische Verbindung mit der darunterliegenden Halbleiter-Source-Zone 180 des PMOS- Transistors. Eine Gate-Titansilicid-Schicht 236 wird so gebildet, daß sie in elektrischem Kontakt mit dem darunterliegenden leitenden Polysilicium 168 steht. Eine an das Titansilicid-Gate-Element 236 angelegte Spannung bewirkt, daß über dem dünnen Gate-Oxid 136 ein elektrisches Feld entsteht, wodurch in den darunterliegenden N-Graben 62 eine Inversions- oder Verarmungszone gebildet wird. Dadurch wird ein Leitungskanal zwischen der Source-Zone 180 des PMOS-Transistors und der Drain-Zone 182 gebildet. Der Transistor-Drain 182 ist über einen Titansilicid-Schnittstellenbereich 246 mit einem sich seitlich erstreckenden Titannitrid-Kontakt 238 verbunden. Der sich seitlich erstreckende Drain-Kontakt 238 liegt teilweise über dem dicken Feldoxid 209. Es ist festzustellen, daß im Querschnitt betrachtet der Aufbau des PMOS-Transistors gleichartig zu dem des bipolaren Transistors ist. Weitere Ähnlichkeiten zwischen den Anordnungen der bipolaren und CMOS-Transistoren werden weiter unten beschrieben.
Der NMOS-Transistor wird in der Fläche des P-Grabens 78 zwischen den dicken Feldoxidschichten 209 und 244 gebildet. Die Transistor-Source-Zone 164 des NMOS-Transistors ist über eine Silicid-Schnittstelle 246 mit einem sich seitlich erstreckenden Titannitrid-Leiter 248 verbunden. Der Leiter 248 erstreckt sich seitlich ausgehend von dem NMOS-Transistor, wobei er teilweise das dicke Feldoxid 209 übergreift. Eine elektrische Verbindung wird mit dem Transistor- Drain 166 in einer gleichen Weise beispielsweise über ein Zwischensilicid 250 zu einem sich seitlich erstreckenden Titannitrid-Leiter 252 hergestellt, der über der dicken Feldoxidschicht 244 liegt. Eine an den Titansilicid-Gate-Kontakt 254 angelegte Spannung wird über die Polysilicium-Schicht 170 geleitet, wodurch ein Leitungskanal in dem P-Graben 78 unter dem Gate-Oxid 134 gebildet wird. Es kann dann ein Strom von der Source-Zone 164 zu der Transistor-Drain- Zone 166 fließen.
Figur 25 ist eine Querschnittsansicht eines beispielhaften integrierten bipolaren und CMOS-Schaltkreises vollständig mit Metallisierungs- und Passivierungsschichten. Die Passivierungsschicht 258 enthält eine dicke Schicht aus Siliciumoxid, die auf der Oberfläche des Substrats aufgebracht, maskiert und gemustert wurde, um Öffnungen für die Metall-Kontaktelektroden des Transistors zu bilden. Die Basiselektroden 260 und 262 des bipolaren Transistors werden durch herkömmliches Maskieren und Mustern eines leitenden Metalls gebildet, das die Öffnungen in der Passivierungsschicht 258 füllt und mit den sich seitlich erstreckenden Basiskontakten 210 und 218 in Kontakt tritt. Obwohl nicht gezeigt, sind die Basiselektroden 260 und 262 des bipolaren Transistors durch Metallisierung (nicht gezeigt) an einer anderen Stelle der oberen Fläche des Substrats miteinander verbunden. Die Emitterelektrode 264 wird durch eine entsprechende Öffnung in dem passivierenden Oxid 258 in Kontakt mit dem darunterliegenden begrabenen Silicid-Emitterkontakt 214 gebildet. Praktisch kann die Emitterelektrode 264 seitlich gegenüber dem darunterliegenden begrabenen Emitter-Kontakt 214 versetzt und so ausgebildet sein, daß sie teilweise über dem umgebenden Feldoxid liegt. Bei der in Figur 25 gezeigten Ausführungsform ist der Bereich des tiefen Kollektors 110 seitlich gebildet und etwas von den Basis- und Emitterzonen entfernt. Der Kontakt zu dem tiefen Kollektor 110 wird durch die Kollektorelektrode 266 hergestellt, die durch eine Öffnung in dem Passivierungsoxid 258 in Kontakt mit dem Titansilicid-Kollektorkontakt 216 gebildet wird. Das stark dotierte Polysilicium 140 schafft eine elektrische Verbindung zwischen der tiefen Kollektorzone 110 und dem Titansilicid-Kontakt 216.
Aus dem Aufbau des bipolaren Transistors ist zu ersehen, daß die verschiedenen Kontaktelektroden nicht eng benachbart und mit den darunterliegenden Kleinbereichs-Zonen des bipolaren Transistors zusammenfallen müssen. Damit wird das Aufeinanderpassen oder Ausrichten der verschiedenen Masken vereinfacht. Das Ausrichten der Basis-Elektroden 260 und 262 mit den darunterliegenden, sich seitlich erstreckenden Kontaktstreifen 210 und 218 wird ebenfalls vereinfacht, indem eine zuverlässige Verbindung zu jedem Flächenbereich auf den jeweiligen Streifen hergestellt werden kann. In dem Fall, daß die Maske, die die Öffnungen innerhalb der Passivierungs-Oxidschicht 258 bildet, leicht verstellt ist, ist festzustellen, daß sich daraus keinerlei nachteiligen Effekte ergeben.
Die elektrischen Kontaktelektroden der PMOS- und NMOS-Transistoren werden auf gleichartige Weise durch Bilden von Öffnungen in dem Passivierungsoxid 258 und durch Aufbringen eines metallischen Anformmaterials aufgebaut. Insbesondere enthält der PMOS-Transistor eine Source-Elektrode 258, die mit dem sich seitlich erstreckenden Source-Kontaktstreifen 232 in Kontakt steht. Eine Gate- Elektrode 270 tritt über das Titansilicid 236 mit dem Gate-Polysilicium 168 in Kontakt. Ein elektrischer Kontakt mit dem Drain 182 des PMOS-Transistors wird durch eine Elektrode 272 hergestellt. Die Drain-Elektrode 272 tritt mit dem sich seitlich erstreckenden Drain-Kontaktstreifen 238 in Kontakt, der darunter ausgebildet ist.
Auf gleichartige Weise wird eine elektrische Verbindung mit dem NMOS-Transistor hergestellt. Der NMOS-Transistor enthält eine metallische Source-Elektrode 274, eine Gate-Elektrode 276 und eine Drain-Elektrode 278.
Figur 26 ist eine geschnittene Schrägansicht der integrierten bipolaren und CMOS-Struktur, die gemäß den vorhergehenden Schritten hergestellt wurde. Die Passivierungs- und Metallisierungsschichten sind der Klarheit der Transistormerkmale halber weggelassen. Diese Ansicht zeigt ferner die hinsichtlich der Anordnung gegebenen Ähnlichkeiten der bipolaren und CMOS-Vorrichtungen.
Figur 27 zeigt eine weitere Ausführungsform eines erfindungsgemäß hergestellten bipolaren Transistors 280. Der Fachmann kann auf die obige Offenbarung zurückgreifen, um den Transistor 280 mit der in Figur 27 gezeigten Querschnitts- Konfiguration und der in Figur 28 in Draufsicht gezeigten Anordnung herzustellen. Der Transistor 280 kann auf dem Substrat 10 des P-Typs mit einer begrabenen N+ -Schicht 282 hergestellt werden, die zwischen Unterschichten 284 und 286 des P-Typs gebildet ist. Der bipolare Transistor 280 wird in einer dünnen Epitaxialschicht 288 des N-Typs gebildet, die die Wanne des Transistors bildet. Bei dieser erfindungsgemäßen Ausführungsform enthält der bipolare Transistor 280 einen tiefen N+ -Kollektor 290 mit einem zugeordneten Kontaktleiterstreifen 292, der sich seitlich erstreckt und über einem dicken Feldoxid 294 liegt. Eine metallische Anschlußelektrode 295 ist in einer solchen Ausbildung gezeigt, daß sie mit dem sich seitlich erstreckenden Titannitrid-Kollektorleiter 292 in Kontakt steht. Der Leiterstreifen 292 ist über eine Silicid- Schnittstellenschicht 296 und eine N+ -Halbleiter-Grabenzone 298 mit dem tiefen Kollektor 290 verbunden. Ein vergrabener Emitterkontakt 300 enthält eine obere Titansilicid-Schicht 302 und einen stark dotierten Polysilicium-Leiter 304 in Kontakt mit einer darunterliegenden Emitterzone 306. Die Emitterzone 306 ist innerhalb einer eigenleitenden Basiszone 308 des P-Typs gebildet.
Eine Störstellen-P+ -Basiszone 310 wird zwischen der eigenleitenden Basiszone 308 und einer Titansilicid-Schnittstelle 312 gebildet. Das Silicid 312 wird aufgrund der Reaktion von Titan mit dem P+ -Graben 310 gebildet. Wie oben erwähnt, wird der Titannitrid-Streifen 314 auch infolge der Reaktion von Titan in einer Stickstoff-Atmosphäre gebildet, um einen Titannitrid-Leiter zu bilden, mit dem eine metallische Basis-Elektrode 316 verbunden ist.
Figur 28 zeigt eine seitliche Verlängerung des Emitterleiters 304 zur Schaffung eines selbstausgerichteten elektrischen Kontakts zu der Emitter-Struktur des Transistors 280. Der Kontakt zu dem Emitter 306 des bipolaren Transistors 280 wird durch eine Metallelektrode 318 hergestellt, die in Kontakt mit dem Titansilicid 302 gebildet ist, das über dem Polysilicium-Leiter 304 liegt. Der sich seitlich erstreckende Streifen aus Titansilicid 302 und Polysilicium 304 tritt über die Struktur 300 des begrabenen Kontakts mit der Transistor-Emitterzone 306 in Verbindung.
Die Anordnung des bipolaren Transistors 280 der Figuren 27 und 28 gestattet es, den tiefen Kollektor 290 nahe bei der eigenleitenden Basiszone 308 und dem Emitter 306 anzuordnen. Bei der Anwendung von Entwurfsregeln mit Merkmalen von einem Mikrometer als Minimum und 0,75 Mikrometer als Minimum bei der Toleranz hinsichtlich der Aufeinanderpassung erfordert diese Transistor-Anordnung nur etwa 12,5 Quadratmikrometer an Grabenfläche. Mit der erwähnten Anordnung bewirkt ein sich seitlich erstreckender Leiterstreifen 314 eine Verbindung mit der Transistorbasis 308, während ein gegenüberliegend angeordneter und sich seitlich erstreckender Leiterstreifen 292 eine abgelegene Verbindung mit dem Kollektor 290 des Transistors bewirkt. Überdies wird durch den sich seitlich und nach vorne erstreckenden Silicid-Streifen 302 eine Verbindung mit der Emitterzone 308 des Transistors 280 hergestellt. Aus Figur 28 ergibt sich, daß nicht nur bei der Bildung der bipolaren und CMOS-Transistoren gemeinsame Herstellungsschritte angewandt werden, sondern daß auch der bipolare Transistor 280 eine Anordnung besitzt, die den MOS-Transistoren der Figur 26 sehr ähnlich ist.
In den Figuren 29 und 30 ist eine weitere Anordnung eines bipolaren Transistors 320 gezeigt. Bei dieser Anordnung werden keine Leiterstreifen gebildet, die sich in überlagernder Weise über dem Umgebungs-Feldoxid 322 erstrecken. Der bipolare Transistor 320 enthält eine Wanne 324 des N-Typs, in der ein Basisgraben 326 des P-Typs gebildet ist. Die Basiselektrode 328 ist so gebildet, daß sie durch eine Silicid-Schnittstelle 332 und eine P+ -Zone 334 mit einer eigenleitenden Basis 326 in Kontakt steht. Die Kollektor-Elektrode 336 wird auch in Kontakt mit einer darunterliegenden Silicid-Schicht 340 und einer stark dotierten N+ -Zone 342 gebildet. Der tiefe Kollektor 344 ist die Zone, in der die Wirkung eines bipolaren Transistors zwischen der Halbleiter-Emitterzone 346 und der eigenleitenden Basiszone 326 auftritt. Eine elektrische Verbindung wird wiederum durch einen zusammengesetzten Streifen aus stark dotiertem Polysilicium 348 und eine obere Silicid-Schicht 350 mit der Emitterzone 346 hergestellt. Wie in Figur 30 gezeigt, bewirkt eine Emitter-Elektrode 352 einen Oberflächenkontakt über das jeweilige Silicid, und Polysilicium- Schichten 350 und 348 stehen Kontakt mit der Emitter-Halbleiterzone 346. Bei Verwendung der oben angegebenen Regel erfordert ein in Übereinstimmung mit dieser Ausführungsform aufgebauter Graben eines bipolaren Transistors nur etwa 15,62 Quadratmikrometer an Grabenfläche. Überdies setzt diese Transistoranordnung den Basis- und Kollektorwiderstand auf ein Minimum herab, wodurch die Geschwindigkeit der Vorrichtung verbessert wird.
In den Figuren 31 und 32 sind eine Querschnittsansicht bzw. eine Draufsicht der Anordnung eines bipolaren Transistors 352 mit doppeltem Kollektor gezeigt. In einer epitaktischen Wanne 354 sind ein erster stark dotierter, tiefer N+ - Kollektor 356 und ein gegenüberliegender tiefer Kollektor 358 ausgebildet. Eine metallische Kollektor-Elektrode 360 ist in Kontakt mit einer Titansilicid-Schicht 362 ausgebildet, die auf einem darunterliegenden, stark dotierten Polysilicium-Leiter 364 gebildet ist. Der Polysilicium-Leiter 364 steht in Kontakt mit der stark dotierten, tiefen N+ -Kolektorzone 356. Die Kollektor- Leiterschichten 362 und 364 liegen teilweise über den Feldoxidzonen 366 und 368, um dadurch einen großen seitlichen Bereich für eine Maskenausrichtung zu schaffen und darüber die Metallelektrode 360 anzuordnen. Die zweite Kollektorkontaktstruktur 370 ist gleichartig aufgebaut.
Die Basis des bipolaren Transistors 352 enthält eine eigenleitende Basiszone 372, in der eine Emitterzone 374 gebildet ist. Eine sich seitlich ausgehend von der eigenleitenden Zone 372 erstreckende Basiszone 376 erscheint an der Oberfläche der N-Wanne 354. Ein geschlitzter Titannitrid-Leiter 378 ist so ausgebildet, daß er teilweise eine Silicid-Störstellen-Basiszone 376 umgibt. Ein mit dem geschlitzten Abschnitt 378 integraler Titansilicid-Streifen 380 erstreckt sich über das Umgebungs-Feldoxid und stellt einen Kontakt mit der metallischen Basiselektrode 382 her. Die Elektrode 382 enthält den Basisanschluß des bipolaren Transistors 352. Wie bei den anderen, oben beschriebenen Ausführungsformen enthält die Emitterzone 374 des Transistors 352 einen begrabenen Emitterkontakt 384, der mit einem sich seitlich erstreckenden Silicid- Streifen 386 verbunden ist, der teilweise über einem dicken Feldoxid (nicht gezeigt) liegt. Eine metallische Emitter-Elektrode 388 ist in elektrischem Kontakt mit dem seitlichen Streifen 386 ausgebildet, wodurch ein Kontakt mit der Halbleiter-Emitterzone 374 aufrechterhalten wird. Bei Verwendung der oben genannten Entwurfsregeln beansprucht der Graben des bipolaren Transistors gemaß der Erfindung nur etwa 13,75 Quadratmikrometer an Scheibenfläche.
Die Figuren 33, 34 und 35 zeigen eine weitere Ausführungsform eines bipolaren Transistors 390, der entsprechend den Grundsätzen und Grundgedanken der Erfindung aufgebaut ist. Diese Ausführungsform zeichnet sich durch eine kleine eigenleitende Basiszone 392 und damit eine verbesserte Transistorleistung aus. Mit den erwähnten Entwurfsregeln erfordert ein Transistorgraben mit dieser Anordnung nur etwa 17 Quadratmikrometer an Scheibenfläche.
Der in den Figuren 33 und 34 dargestelte Transistor 390 ist eine symmetrische Struktur eines Typs mit einem umwandeten Emitter. Die Wandstruktur der N+ - Emitterzone 394 ist im Querschnitt in Figur 35 gezeigt. Durch eine Struktur mit umwandetem Emitter, wie in den Figuren 33 und 35 gezeigt, tritt der stark dotierte Polysilicium-Emitter 394 in vollen Kontakt mit der eigenleitenden Basiszone 392. Es existiert kein dünnes Siliciumoxid zwischen dem Seitenwandoxid 396, durch das ein Teil des Polyemitters 398 gebildet wird. Vielmehr besitzt der Polyemitter 398 eine Breite, die im wesentlichen gleich der entsprechenden Breite der Emitterzone 394 ist, und er steht mit dieser in vollem Kontakt. Der Emitter 394 kann damit eine große Fläche besitzen, während der Transistor selbst jedoch durch einen kleinen Bereich gekennzeichnet ist.
Der Transistor 390 mit umwandetem Emitter enthält ferner symmetrische tiefe Kollektorzonen 400 und 402. Eine Kollektorkontakt-Schnittstelle zu den tiefen Kollektorzonen 400 und 402 wird durch dotierte Polysilicium- und Titansilicid- Schichten 404 bzw. 406 geschaffen. Eine Metallelektrode 408 ist durch eine Öffnung (nicht gezeigt) einer Passivierungsschicht hindurch in elektrischem Kontakt mit dem Titansilicid 406 gebildet.
Ein Paar von metallischen Basiskontakten 410 und 412 steht in elektrischem Kontakt mit einer jeweiligen Titansilicid-Oberflächenschicht 414 bzw. 416, die über den Störstellen-Basiszonen 418 und 420 liegen.
Wie in Figur 34 gezeigt, werden Vielfachelektroden 408 verwendet, um einen Kontakt geringen Widerstands mit den jeweiligen tiefen Kollektorzonen 400 und 402 sicherzustellen. In Figur 35 ist eine abgelegene Emitter-Elektrode 422 gezeigt, die über einen Titansilicid/Polysilicium-Streifen 424 mit dem Polyemitter 398 verbunden ist.
Figur 36 zeigt einen Typ mit umwandetem Emitter des bipolaren Transistors 430, der anderweitig im Aufbau gleichartig mit dem in den Figuren 31 und 32 gezeigten Transistor 352 mit genestetem Emitter ist. Tatsächlich ist die Querschnittsansicht des Transistors 430 der Figur 36 im wesentlichen identisch mit der in Figur 31 gezeigten. Der Transistor 430 enthält einen Polyemitter 432, der in Kontakt mit einer darüberliegenden Titansilicid-Schicht 434 steht und in Kontakt mit einer darunterliegenden, stark dotierten N+ -Halbleiter-Emitterzone ist. Wie bei dem anderen, oben beschriebenen Transistor mit umwandetem Emitter steht der Polyemitter 432 über seine volle Länge und Breite mit der darunterliegenden Emitterzone in Kontakt. Die eigenleitende Basiszone ist durch das Bezugszeichen 438 gekennzeichnet, und die tiefen Kollektoren sind mit 440 gekennzeichnet. Ein geschlitzter Basiskontakt 442 steht in Kontakt mit den Störstellen-Basiszonen 444.
Nach Figur 36 erstreckt sich der umwandete, mit Silicid versehene Polysilicium-Emitter seitlich in eine Richtung, um mit einer abgelegenen Emitter-Elektrode 446 in Kontakt zu treten. Die geschlitzten Basis-Kontakte 442 enthalten Titannitrid, das über dem Feldoxid an der Stelle 448 liegt. Eine Polysilicium-Anschlußfläche 450 liegt unter dem Titannitrid, während eine Basis- Metallelektrode 452 in Kontakt mit dem Titanstreifen 448 gebildet ist.
Bei einer Verwendung der oben genannten Entwurfsregeln, erfordert der Transistor 430 eine Kanalfläche von nur etwa 8,25 Quadratmikrometer. Der kleine Kanalbereich, der die eigenleitenden und Störstellen-Basiszonen 438 bzw. 444 enthält, ermöglicht es, den Transistor 430 in einem kleineren Scheibenbereich herzustellen.
Die Figuren 37 und 38 zeigen einen NPN-Transistor 454 mit umwandetem Emitter und symmetrisch angeordneten tiefen Kollektoren 456 und 458. Die umwandete Emitterzone 460 ist in der eigenleitenden Basiszone 462 durch die Diffusion von Störstoffen des stark dotierten Polysilicium-Emitters 464 gebildet, wie dies oben im einzelnen beschrieben wurde. Eine Störstellen-Basis 446 ist in Kontakt mit der Seite der eigenieitenden Basis 462 gebildet. Ein Titansilicid 468 bedeckt die Störstellen-Basis 466. Eine Basiselektrode 472 ist in Kontakt mit dem Störstellen-Basis-Silicid 468 gebildet. Das durch das Bezugszeichen 464 bezeichnete Material ist Polysilicium. Ein Emitterkontakt 476 ist elektrisch über das Polysilicium 464 mit dem Emitter 460 verbunden.
Zur Herstellung des Transistors 454 mit umwandetem Emitter der Figuren 37 und 38 wird eine Gesamtgrabenfläche von etwa 8,88 Quadratmikrometer verwendet. Mit einem solch kleinen Bereich werden die parasitären Elemente entscheidend reduziert, so daß der Betrieb des Transistors verbessert wird. Überdies wird die Packungsdichte der Scheibe gefördert.
In den Figuren 39 und 40 ist nun ein weiterer Typ eines erfindungsgemäß aufgebauten NPN-Transistors 478 mit umwandetem Emitter gezeigt. Diese Ausführungsform ist mit der des gerade zuvor beschriebenen Transistors 454 vergleichbar, wobei sie jedoch zusätzlich einen Streifen 480 aus Titannitrid enthält, der sich von einem Störstellen-Basisbereich 482 zu einer entfernt gelegenen Stelle erstreckt, die über dem Feldoxid 484 liegt, das den Transistor 478 umgibt. Die obere Fläche der Störstellen-Basiszone 482 enthält eine Silicid-Schicht 486, die als Schnittstelle zwischen dem Titannitrid-Streifen 480 und der Störstellen-Basiszone 482 wirkt. Der Titannitrid-Streifen 480 ist winkelig, wie dies in Figur 40 gezeigt ist, so daß er allgemein mit dem Emitterkontakt 476 ausgerichtet ist. Eine Basiskontaktelektrode 488 ist in Kontakt mit einer Anschlußfläche 490 aus Polysilicium gebildet.
Werden die oben erwähnten Entwurfsregeln angewandt, so kann der Transistorgraben mit nur etwa 4,5 Quadratmikrometer Scheibenfläche hergestellt werden.
Der NPN-Transistor 492 der Figuren 41 und 42 ist gleichartig mit dem Transistor 390 der Figuren 33 und 34, wobei er jedoch nicht vom Typ mit umwandetem Emitter, sondern vom Typ mit genestetem Emitter ist. Wie in Figur 42 gezeigt, ist der Querschnitt entlang der Linie 33 im wesentlichen identisch mit dem in Figur 33 gezeigten. Die genestete Struktur des Transistors 492 ist in Figur 41 dargestellt. Der Transistor 492 enthält einen Emitter 494, der durch die Diffusion von Störstoffen des N-Typs von einem stark dotierten Polyemitter 496 durch eine Öffnung in einem dünnen Siliciumoxid 498 gebildet ist, das integral mit einer Seitenwandisolierung (nicht gezeigt) gebildet ist. Die Technik zur Herstellung des Transistortyps mit genestetem Emitter ist oben im einzelnen beschrieben. Die Emitterzone 494 ist hinsichtlich der Fläche klein, und sie wird in eine eigenleitende Basiszone 500 des P-Typs diffundiert. Ein bipolarer Transistor mit der in Figur 42 gezeigten Anordnung nimmt eine Grabenfläche von etwa 20 Quadratmikrometer ein.
Der bipolare Transistor 492 der Figur 42 enthält ferner tiefe Kollektorzonen 502, wobei Kollektor-Elektroden 504 so gebildet sind, daß sie damit in Kontakt stehen. Eine Emitter-Elektrode 506 ist durch eine gemusterte Metallschicht gebildet, die in Kontakt mit dem Polysilicium-Emitterstreifen 496 ausgebildet ist. Die Emitter-Elektrode 506 steht über den elektrisch leitenden Polysilicium-Streifen 496 in Kontakt mit der Emitterzone 494. Ein Paar von Basiskontaktelektroden 508 und 510 ist über eine jeweilige Störstellen-Basiszone 512 bzw. 514 mit der eigenleitenden Basiszone 500 verbunden, die allgemein unter der Emitterzone 494 liegt.
Figur 43 ist eine Schnittansicht eines lateralen bipolaren PNP-Transistors, der durch das Bezugszeichen 516 bezeichnet ist. Der Transistor 516 enthält eine P+ -Emitterzone 518, eine N- Basiszone 520 und einen P+ -Kollektor 522. Für Spannungsdurchbruch-Zwecke ist eine leicht dotierte P- -Zone 524 in Kontakt mit der stark dotierten Kollektorzone 522 und zwischen einem solchen Kollektor und der Emitterzone 518 ausgebildet. Die Emitterzone 518 und die Kollektorzone 522 sind in der Oberfläche der Basis-Wanne 520 gebildet, und sie sind mit einer jeweiligen Silicidschicht 526 bzw. 528 versehen. Wird Titan als Leitermaterial verwendet, so enthalten solche Schichten 526 und 528 Titansilicid. Überdies sind Titannitrid-Leiterstreifen 530 und 532, wie gezeigt, in Kontakt mit Silicid-Schichten 526 und 528 gebildet, und sie sind ferner so ausgebildet, daß sie über der jeweiligen Feldoxidzone 534 bzw. 536 liegen.
Zur Herstellung eines Kontakts mit der Transistor-Basiszone 520 ist eine polykristalline Silicium- und Silicid-Struktur 538 vorgesehen. Die Kontaktstruktur 538 ist im Aufbau gleichartig mit der oben beschriebenen Struktur eines begrabenen Emitters. Insbesondere enthält die Basiskontaktstruktur 538 des PNP- Transistors eine Siliciumoxid-Schnittstelle 540 mit Seitenwänden 542, worin ein polykristalliner Streifen 544 und eine obere Titansilicid-Fläche 546 gebildet sind. Obwohl nicht gezeigt, steht das leitende polykristalline Silicium 544 über eine Öffnung in der dünnen Siliciumoxid-Schicht 540 mit der Halbleiter-Basiszone 520 in Kontakt. Der Transistor 516 kann durch die gleichen Verfahrensschritte hergestellt werden, wie sie oben in Verbindung mit den Figuren 1 - 25 beschrieben wurden.
Aus dem Vorstehenden ergibt sich ein integriertes bipolares und CMOS-Herstellungsverfahren. Die Herstellungskosten sind verringert und die Ausbeute der erfindungsgemäß gebildeten Strukturen ist wesentlich erhöht. Dies ist zu einem großen Teil auf die Verringerung der Verfahrensschritte bei der Herstellung der bipolaren und MOS-Transistoren zurückzuführen. Verschiedene Maskenschritte können kombiniert werden, um gleichzeitig bipolare und MOS-Halbleiterzonen und -merkmale zu bilden.
Ein geteiltes Polysilicium-Verfahren ermöglicht es, den Emitter des bipolaren Transistors und eine Gate-Struktur eines MOS-Transistors in den gleichen Verfahrensschritten zu bilden. Sowohl Strukturen mit genestetem Emitter als auch Strukturen mit einem umwandeten Emitter für bipolare Transistoren sind mit diesem Verfahren erhältlich. Die Polysilicium-Abscheidungen, die die Gate- Leiter des MOS-Transistors bilden, und der Emitter des bipolaren Transistors werden einer Implantation mit einem Störstoff unterzogen, der für die MOS- Transistoren hochleitende Gate-Elektroden und für den bipolaren Transistor ein Emitterelement hoher Störstoffkonzentration bildet. Das hochdotierte Polysilicium-Emitterelement wird später in eine eigenleitende Basiszone diffundiert, um die bipolare Emitterzone zu bilden. Eine daraufhin gebildete Polysilicium- Schicht vervollständigt die Emitter- und Gate-Strukturen des bipolaren Transistors bzw. des MOS-Transistors.
Einschränkungen hinsichtlich der Maskenausrichtung wird bei den Herstellungsschritten gemäß der Erfindung abgeholfen, indem Leiterbänder gebildet werden, die sich seitlich von den Transistorzonen zu Stellen erstrecken, die teilweise über dem Feldoxid liegen. Auf diese Weise wird erreicht, daß das vertikale Übereineinanderpassen von Metallisierungskontaktmustern weniger kritisch ist. Uberdies können die Transistormerkmale selbst auf das Submikrometer-Niveau reduziert werden, ohne daß es auch erforderlich wäre, die Kontakte besser mit den kleineren Transistorzonen auszurichten.
Weitere Vorteile im Schaltungsbetrieb werden durch die Bildung der bipolaren und MOS-Transistoren in einer dünnen Epitaxialschicht mit begrabenen N+ - und P-Senken und N- und P- -Zwillingswannen verwirklicht. Mit diesem Typ von Halbleiter-Struktur werden die Betriebseigenschaften des bipolaren Transistors verbessert und die Sicherheit vor einem Aufrasten angrenzender Transistoren erhöht. Bezüglich der Betriebseigenschaften wird der Serienkollektorwiderstand des bipolaren Transistors verringert.
Während zuvor die bevorzugte Ausführungsform der Erfindung offenbart wurde, ist festzustellen, daß im Detail im Ermessen des Fachmannes liegende Abwandlungen möglich sind, ohne daß dadurch der Grundgedanke und der Rahmen der Erfindung, wie sie durch die beiliegenden Ansprüche definiert ist, verlassen wird. Überdies ergibt sich für den Fachmann, daß es nicht erforderlich ist, alle der verschiedenen Vorteile und Merkmale der vorliegenden Offenbarung in einem einzigen integrierten Schaltkreis zu übernehmen, um die hier offenbarten individuellen Vorteile zu verwirklichen.

Claims

1. Verfahren zum Herstellen einer auf dem gleichen Siliciumsubstrat (10) integrierten Struktur mit bipolaren und CMOS-Transistoren, enthaltend die aufeinanderfolgenden Schritte:

Erzeugen erster und zweiter Wannen (60, 62) aus dotiertem Silicium eines ersten Leitungstyps in dem Substrat (10), wodurch Bereiche für die Kollektorzone des bipolaren Transistors bzw. für einen MOS-Transistor eines ersten Kanaltyps festgelegt werden,

Erzeugen einer dritten Wanne (78) aus dotiertem Silicium eines zweiten Leitungstyps in dem Substrat (10), wodurch ein Bereich für einen MOS-Transistor eines zweiten Kanaltyps festgelegt wird,

Erzeugen einer ersten Isolierschicht (111) über den Oberflächen der Wannen mit einer solchen Dicke, daß sie als Gate-Isolator für die MOS-Transistoren dienen kann;

Erzeugen einer ersten Schicht (112) aus undotiertem polykristallinem Silicium über der Isolierschicht (111),

Implantieren eines Dotierungsmaterials eines zweiten Leitungstyps durch die erste Schicht (112) aus polykristallinem Silicium und die erste Isolierschicht (111) in die erste Wanne zur Bildung einer Basiszone (120) für den bipolaren Transistor,

Erzeugen einer Öffnung (123) durch die erste Schicht (112) aus polykristallinem Silicium und die erste Isolierschicht (111) zur Oberfläche der ersten Wanne (60),

Erzeugen einer zweiten Schicht (126) aus polykristallinem Silicium mit einem Dotierungsmaterial des ersten Leitungstyps direkt auf der ersten Schicht (112) aus polykristallinem Silicium und durch die Öffnung (123) auf der Basiszone (120) in der ersten Wanne,

Diffundieren des Dotierungsmaterials aus der zweiten Schicht (126) aus polykristallinem Silicium in die erste Schicht (112) aus polykristallinem Silicium und in die Basiszone (120) in der ersten Wanne (60) zur Bildung einer Emitterzone (188) für den bipolaren Transistor,

Formen des polykristallinen Siliciums (112, 126) über der zweiten und der dritten Wanne zur Bildung der Gate-Anschlüsse (168) der MOS-Transistoren und über der Öffnung (123) zur Bildung eines Emitterkontakts (142) für den bipolaren Transistor.

2. Verfahren nach Anspruch 1, bei welchem das Implantieren des Dotierungsmaterials des zweiten Leitungstyps enthält:

Anbringen einer Maske (114) an der ersten Schicht (112) aus polykristallinem Silicium bei der zweiten und der dritten Wanne,

Implantieren des Dotierungsmateriäls des zweiten Leitungstyps durch den unmaskierten Teil der ersten Schicht (112) aus polykristallinem Silicium in die erste Wanne (114) und

Entfernen der Maske (114) zum Freilegen der gesamten Oberfläche der ersten polykristallinen Schicht (112).

3. Verfahren nach Anspruch 1, bei welchem Verbindungen mit den Elektroden der Transistoren geschaffen werden, indem Metallstreifen erzeugt werden, die mit den Elektroden und mit der ersten Isolierschicht in Kontakt stehen, eine Reaktion der Metallstreifen zur Bildung leitender Silicidkontaktstreifen hervorgerufen wird und ein Kontaktanschluß in Kontakt mit jedem Siliciumkontaktstreifen (192, 194) erzeugt wird.

4. Verfahren nach Anspruch 1, bei welchem Verbindungen mit den Elektroden der Transistoren geschaffen werden, indem auf der ersten Schicht (112) aus polykristallinem Silicium ein Seitenwandoxid (154, 156) erzeugt wird und in der Basis des bipolaren Transistors eine durch das Seitenwandoxid selbst ausgerichtete dotierte Halbleiterzone erzeugt wird.

5. Verfahren nach Anspruch 1, bei welchem das Formen des polykristallinen Siliciums (142) über der Öffnung zur Erzeugung des Emitterkontakts für den bipolaren Transistor das Erzeugen des Emitterkontakts als eine Wandstruktur umfaßt, die durch einen dünnen Isolator (156) im wesentlichen in Überdeckung mit dem Umfang der Öffnung gebildet wird.

6. Verfahren nach Anspruch 4, bei welchem das Schaffen der Verbindungen zu den Elektroden enthält:

Erzeugen einer zweiten Isolierschicht (135) über der zweiten polykristallinen Schicht (126), Erzeugen einer Schicht (236) aus leitendem Material über den polykristallinen Gates (168) der MOS-Transistoren und über dem Emitterkontakt (142) des bipolaren Transistors,

Erzeugen eines Streifens aus der zweiten Isolierschicht und dem leitenden Material über der dotierten Zone in der Basis des bipolaren Transistors und über der wandartigen Isolatorstruktur,

Erzeugen einer tiefen Kollektorzone (110) in der ersten Wanne,

Erzeugen eines Streifens der zweiten Isolierschicht (162) und eines leitenden Materials (140) über dem tiefen Kollektor und über angrenzendem Isoliermaterial,

Erzeugen mehrerer Streifen über der zweiten Isolierschicht und dem leitenden Material über den Drain-Zonen der MOS-Transistoren, wobei jeder Streifen auch über einem Abschnitt des Isoliermaterials angrenzend an die Source- und Drain- Zonen der MOS-Transistoren liegt,

Hervorrufen einer Reaktion der zweiten Isolierschicht mit dem leitenden Material zur Bildung eines Silicids, und

Erzeugen elektrischer Kontakte mit dem Silicid zur Erzeugung elektrischer Verbindungen mit den Basis-Emitter- und Kollektor-Zonen des bipolaren Transistors und mit den Source-, Drain- und Gate-Elementen der MOS-Transistoren.

7. Verfahren nach Anspruch 6, bei welchem dotierte und nicht dotierte Basiszonen der bipolaren Transistoren gleichzeitig durch eine Implantation sowohl durch die erste Isolierschicht (111) und die erste Schicht (112) aus polykristallinem Silicium erzeugt werden.

8. Verfahren nach Anspruch 6, ferner enthaltend das Erzeugen eines Metallsilicidkontakts auf der tiefen Kollektorzone (110), wobei der Silicidkontakt über dem Isoliermaterial erzeugt wird, das der ersten Wanne zugeordnet ist.

9. Verfahren nach Anspruch 6, ferner enthaltend die Erzeugung einer Anformschicht (144) aus Siliciumoxid und das anisotrope Entfernen der Anformschicht in der Weise, daß ein Teil der Anformschicht an den Seitenwänden des polykristallinen Emitters und des Gate-Elements zurückbleibt.

10. Verfahren nach Anspruch 1, enthaltend:

das gleichzeitige Erzeugen einer stark dotierten Halbleiterzone (188) in der Basiszone (120) des bipolaren Transistors sowie in den Halbleiter-Source- und- Drain-Zonen (180, 182) in den den MOS-Transistoren zugeordneten Wannen,

und

das gleichzeitige Erzeugen mehrerer Anschlußleiter in Kontakt mit den Basis-, Emitter- und Kollektorelektroden des bipolaren Transistors sowie den Gate-, Drain- und Source-Elektroden der MOS-Transistoren.

11. Verfahren nach Anspruch 10, ferner enthaltend den Schritt des Erzeugens eines vergrabenen Kontakts zwischen dem Emitterleiter (506) und der Halbleiter-Emitterzone (494).

12. Verfahren nach Anspruch 11, ferner enthaltend das Erzeugen des vergrabenen Kontakts durch Erzeugen einer leitenden Zone (496) aus polykristallinem Silicium zwischen der Emitterzone und dem Emitteranschlußleiter.

13. Verfahren nach Anspruch 10, ferner enthaltend das gleichzeitige Erzeugen einer Seitenwandisolierung (542) auf dem Emitterleiter des bipolaren Transistors und auf den Anschlußleitern des MOS-Transistors zum Erzeugen eines Abstandes zwischen der Halbleiter-Emitterzone in seitlicher Richtung von anderen Halbleiterzonen und zum Erzeugen eines Abstandes zwischen den Source- und Drain-Halbleiterzonen der MOS-Transistoren, zum Erzeugen von Leitungskanälen der gewünschten Länge.

14. Verfahren nach Anspruch 13, ferner enthaltend das Erzeugen einer Seitenwandisolation des bipolaren Transistors zum Erzeugen eines Abstandes zwischen der Emitterzone (578) und einer dotierten Basiszone (520).

15. Verfahren nach Anspruch 1, bei welchem das Schaffen der Verbindungen zu den Transistorelektroden enthält:

Erzeugen der bipolaren und der MOS-Transistoren in der Weise, daß sie zumindest teilweise von isolierendem Material (100) umgeben sind,

Erzeugen einer metallischen Leiterschicht über dem bipolaren Transistor und den MOS-Transistoren über dem isolierenden Material,

Erzeugen einer Reaktion des Metalls zur Bildung eines leitenden Silicids (192),

Mustern des der Reaktion unterzogenen Metalls zur Bildung von Leiterstreifen in Kontakt mit den Basis-, Emitter- und Kollektor-Halbleiterzonen und zur Bildung von Leiterstreifen in Kontakt mit den Source- und Drain-Halbleiterzonen sowie den Gate-Strukturen,

Mustern wenigstens eines Leiterstreifens des bipolaren Transistors und der MOS-Transistoren in der Weise, daß er über dem isolierenden Material liegt, und

Erzeugen von Kontaktelektroden zu jedem gemusterten Streifen.

16. Verfahren nach Anspruch 15, ferner enthaltend das Erzeugen eines vergrabenen Emitterkontakts für den bipolaren Transistor durch Erzeugen von leitendem, dotiertem, polykristallinem Silicium (142) über der Emitter-Halbleiterzone und das Erzeugen des Metallleiters über dem polykristallinen Silicium.