DE3688711T2 - Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung. - Google Patents

Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung.

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem bipolaren Transistor, insbesonders einen Bipolartransistor mit Hochgeschwindigkeitseigenschaften und ein Verfahren zur Herstellung einer derartigen Halbleitervorrichtung.
  • Um die Hochgeschwindigkeitseigenschaften eines bipolaren Transistors zu verbessern, ist es erforderlich flache Emitter- und Basisdiffusionzonen auszubilden. In Anbetracht dessen weist eine konventionelle Halbleitervorrichtung eine Emitterelektrode mit einer Polysiliziumschicht und einem Emitter auf, der in einer Halbleiterzone unter Verwendung der Emitterelektrode als Diffusionsquelle gebildet ist. Eine in dieser Art und Weise ausgebildete Vorrichtung weist die folgende Struktur auf. Eine vergrabene N&spplus;-Typ Zone ist in einem P-Typ Siliziumsubstrat ausgebildet, und ein vertikaler NPN-Transistor ist auf der vergrabenen Zone hergestellt. Der NPN-Transistor besteht aus einer N&supmin;-Typ Epitaxieschicht, umgeben von einer Feldoxidschicht, und ist in der vergrabenen Zone gebildet, einer aktiven P&supmin;-Typ, auf der Epitaxieschicht ausgebildeten Basiszone, einer äußeren Basiszone und einer in der aktiven Basiszone ausgebildeten N&spplus;-Typ Emitterzone, und einer N&spplus;-Typ Kollektorkontaktzone, die in der vergrabenen Zone zur Isolation von den Emitter- und Basiszonen durch eine Isolationszone ausgebildet ist. Die N&spplus;-Typ Emitterzone ist über eine Polysiliziumschicht mit mit einer Aluminiumelektrode verbunden. Eine Aluminium-Basiselektrode ist mit der äußeren Basiszone und der N&spplus;-Typ Kollektorkontaktzone verbunden. Aus Aluminiumschichten bestehende Elektroden sind mit der Kollektorkontaktzone verbunden.
  • In dem vertikalen Transistor der oben beschriebenen Halbleitervorrichtung ist Arsen in einer Polysiliziumschicht, die eine Emitterelektrode bildet, dotiert, und eine flache N&spplus;-Typ Emitterzone ist in der aktiven Basiszone unter Verwendung der Polysiliziumschicht als Diffusionsquelle ausgebildet.
  • In einer I²L-Vorrichtung wird eine bordotierte Polysiliziumschicht als Diffusionsquelle zur Ausbildung einer Kollektorzone für den vertikalen Transistor verwendet. Die Polysiliziumschicht wird auch zum Anschluß von Logikgatterelementen verwendet.
  • Die EP-A-0 09 73 79 zeigt sowohl die Formation dotierter Polysiliziumgatter und Emitterelektroden, als auch eine Emitterzone, die durch Diffusion aus der dotierten Polysilizium-Emitterelektrode gebildet wurde.
  • Die EP-A-0 03 43 4-1 zeigt die Bildung dotierter Zonen in einem Substrat durch Diffusion aus dotierten Kollektor- und Emitterelektroden.
  • Eine konventionelle Halbleitervorrichtung des oben beschriebenen Typs, bei der eine verunreinigungsdotierte Polysiliziumschicht als eine Elektrode benutzt wird und ein Verunreinigungszone als eine Diffusionsquelle in einer Halbleiterzone ausgebildet ist, weist die folgenden Probleme auf:
  • Wenn beispielsweise die Verunreinigungskonzentration des Polysiliziums, das die Emitterelektrode eines vertikalen Transistors bildet, einen vorbestimmten Wert überschreitet, diffundiert die Verunreinigung in anormaler Weise in die Basiszone und es wird schwierig, eine flache Emitterzone zu bilden. Deshalb muß die Verunreinigungskonzentration der Emitterelektrode auf einen vorbestimmten Bereich eingegrenzt werden. Wenn jedoch die Verunreinigungskonzentration eingegrenzt ist, um eine geeignete Emitterdiffusionstiefe zu erhalten, dann wird der Schichtwiderstand der Polysiliziumschicht größer als 100Ω/ und die Hochgeschwindigkeitseigenschaften können beeinträchtigt sein.
  • Im Falle einer I²L-Vorrichtung kann die Verunreinigungskonzentration aus demselben Grunde, wie oben beschrieben, nicht über einen vorbestimmten Wert hinaus erhöht werden. Der Widerstand der Polysiliziumschicht der Verdrahtungswiderstand werden erhöht und beeinträchtigen damit den Hochgeschwindigkeitsbetrieb. Da zusätzlich ein Spannungsabfall zwischen einer Ausgangselektrode des einen Logikgatterelements und einer Eingangselektrode eines anderen Logikgatterelements auftritt, kann ein gewünschter Ausgangspegel nicht erreicht und der Inverterbetrieb nicht ausgeführt werden.
  • Aus der EP-A 0 501 500 ist es bekannt, eine Emitterelektrode und eine Basiselektrode getrennt von der Emitterelektrode durch eine Isolationsschicht zu erzeugen, in der sowohl die Emitter- als auch die Basiselektroden als Diffusionsquellen für die Verunreinigungen zur Bildung der Emitter- und Basiszonen in einem Halbleitersubstrat benutzt werden. Als Emitter- oder Basiselektrode kann eine Schicht aus Molybdän-Silizid dotiert mit Phosphor auf einer Polysiliziumschicht verwendet werden. Bei dieser Anordnung ist es möglich den Raum zwischen den Basis-und Emitterelektroden sowohl klein zu machen als auch Elektroden mit niedrigem Widerstand beizubehalten.
  • Die US-A-3 762 966 beschreibt ein Verfahren zur Diffusion von N-Typ und P-Typ Verunreinigungen aus einer einzigen dotierten Halbleiterschicht in ein Substrat, um genaue dünne P-Typ Basiszonen zu erzeugen, wenn die Diffusionsrate der P- Typ Verunreinigung schneller ist als die für die N-Typ Verunreinigung.
  • Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, bei der der Elektrodenwiderstand auf einen ausreichend kleinen Wert beschränkt ist und bei der die Hochgeschwindigkeitseigenschaften verbessert werden können, sowie ein Verfahren zur Herstellung einer derartigen Halbleitervorrichtung.
  • Entsprechend der vorliegenden Erfindung weist nach Anspruch 1 ein Verfahren zur Herstellung einer bipolaren Halbleitervorrichtung die folgenden Schritte auf: Selektives Ausbilden einer Feldisolationsschicht auf einer Halbleiterschicht eines ersten Leitfähigkeitstyps, um so die Halbleiterschicht in ein Vielzahl erster Halbleiterzonen zu isolieren; wobei mindestens eine der ersten Halbleiterzonen eine Kollektor- oder Emitterzone bildet; Vorbilden einer ersten Basiszone auf der Kollektor- oder Emitterzone durch Dotierung einer Verunreinigung des zweiten Leitfähigkeitstyps in die Kollektor- oder Emitterzone; Ausbilden einer Polyzidschicht, gebildet durch die Laminierung einer Polysiliziumschicht mit einer Metallsilizidschicht, einer laminierten Schicht aus einer Polysiliziumschicht und einer hochschmelzenden Metallschicht und einer Metallsilizidschicht auf der Kollektor- oder Emitterzone, um so in Kontakt mit einem Teil der Kollektor- oder Emitterzone zu stehen, und um ein Ende zu haben, das sich über die Feldisolationsschicht erstreckt; und Dotieren der einen Polyzidschicht, der laminierten Schicht und der Metallsilizidschicht mit Verunreinigungen des ersten und zweiten Leitungstyps und Diffundieren der Verunreinigungen des ersten und zweiten Leitungstyps in die erste Basiszone, um eine zweite Basiszone und eine Emitter- bzw. Kollektorzone darin zu bilden, unter Verwendung der einen Polyzidschicht, der laminierten Schicht und der Metallsilizidschicht als Diffusionsquelle.
  • Diese Erfindung kann vollständiger anhand der folgenden detaillierten Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstanden werden, von denen:
  • Fig. 1A bis 1E Querschnittsansichten von Halbleiterstrukturen sind, die bei den Herstellungsprozessen einer Halbleitervorrichtung erhalten werden;
  • Fig. 2A und 2B eine Draufsicht bzw. eine Querschnittsansicht eines Emitters eines bipolaren Transistors sind;
  • Fig. 3A bis 3E Draufsichten zur Gegenüberstellung der Emitterstrukturen von Halbleitervorrichtungen sind;
  • Fig. 4 eine graphische Darstellung zur Verdeutlichung der Effektivität der Emitterstrukturen ist;
  • Fig. 5 eine Draufsicht einer weiteren Emitterstruktur ist;
  • Fig. 6A und 6B eine Draufsicht und eine Querschnittsansicht von zugehörigen oder zusätzlichen Emittern einer Halbleitervorrichtung sind;
  • Fig. 7A bis 7K Querschnittsansichten weiterer Halbleiterstrukturen sind, die bei den Herstellungsprozessen einer Halbleitervorrichtung erhalten werden;
  • Fig. 8 eine Draufsicht eines Emitters des in Fig. 7K gezeigten bipolaren Transistors ist;
  • Fig. 9 eine Querschnittsansicht eines Emitters der in Fig. 7K gezeigten Halbleitervorrichtung ist;
  • Fig. 10A bis 10C graphische Darstellungen sind, die die Konzentrationsprofile in bipolaren Transistoren zeigen, die durch verschiedene Herstellungsverfahren erzielt werden;
  • Fig. 11 eine Querschnittsansicht eines bipolaren Transistors ist, der durch ein anderes Herstellungsverfahren erzielt wird;
  • Fig. 12A bis 12F Querschnittsansichten von Halbleiterstrukturen sind, die bei den Herstellungsprozessen einer Halbleitervorrichtung nach einem anderen Verfahren erzielt werden;
  • Fig. 13 eine Querschnittsansicht einer Halbleiterstruktur ist, die entlang der Linie 13-13 in Fig. 12F genommen wurde;
  • Fig. 14A und 14B Querschnittsansichten von Halbleiterstrukturen sind, die Halbleiterstrukturen zeigen, die bei bei einem Herstellungsprozeß entsprechend der vorliegenden Erfindung erzielt werden;
  • Fig. 15 eine graphische Darstellung ist, die das Konzentrationsprofil eines in Fig. 14B gezeigten bipolaren Transistors darstellt;
  • Eine Halbleitervorrichtung einschließlich eines vertikalen NPN-Transistors und eines I²L-Elements werden mit Bezug auf die Fig. 1A bis 1E beschrieben werden.
  • Wie in Fig. 1A gezeigt, wird eine N-Typ Verunreinigung wie z. B. Antimon (Sb) in die Oberfläche eines P-Typ Siliziumsubstrats 21 eindiffundiert, um eine vergrabene N&spplus;- Typ Zone 22&sub1; für einen vertikalen NPN-Transistor und eine vergrabene N&spplus;-Typ Zone 22&sub2; für ein I²L-Element zu bilden. Eine N-Typ Epitaxieschicht 23 wird dann auf der gesamten Oberfläche der sich ergebenden Halbleiterstruktur gebildet. Eine P-Typ Verunreinigung, wie z. B. Bor, wird selektiv in die Schicht 23 zur Ausbildung einer P&spplus;-Typ Isolationsschicht 24 in der Schicht 23 zur Isolation des NPN-Transistors und des I²L-Elements eindiffundiert. Eine N-Typ Verunreinigung, wie z. B. Phosphor, wird selektiv in die Schicht 23 zur Ausbildung einer N&spplus;-Typ Diffusionszone 25 (einer ohm'schen Kollektorzone für den NPN-Transistor), die sich bis zur Zone 22&sub1; erstreckt und einer N&spplus;-Typ Diffusionszone oder einer ohm'schen Emitterzone (nicht gezeigt), die sich bis zur Zone 22&sub2; erstreckt, eindiffundiert.
  • In dem in Fig. 1B gezeigten Prozeß ist eine vergrabene Feldoxidschicht 26 in der Schicht 23 durch eine selektive Oxidation ausgebildet, um sich soweit wie die Zonen 22&sub1; und 22&sub2; zu erstrecken. Die Schicht 26 isoliert den bipolaren Transistor von dem I²L-Element. Die Oxidschicht 27&sub1; zur Herstellung des NPN-Transistors als Seitenwand- Basiskontaktstruktur und die Oxidschicht 27&sub2; zur Isolation des Injektionstransistors und des Invertertransistors des I²L-Elements sind in den Zonen 22&sub1; und 22&sub2; ausgebildet. Die Schichten 26, 27&sub1; und 27&sub2; können (wie in dieser Ausführungsform) gleichzeitig oder getrennt gebildet werden. Eine Oxidschicht 28 mit einer Dicke von 50 bis 100 nm (500 bis 1000 A) ist in einer Zone zur Ausbildung des bipolaren Transistors und des I²L-Elements ausgebildet. Bor wird selektiv unter Verwendung der Schicht 28 als Pufferschicht in die Epitaxieschicht ionenimplantiert, um eine aktive P&supmin;-Typ Basiszone 29 für den NPN-Transistor und aktive Basiszonen 30&sub1; und 30&sub2; für das I²L-Element zu bilden. Dann wird eine selektive Ätzung zur Ausbildung der Öffnungsfenster für die Bildung einer Emitterdiffusionszone in der Oxidschicht 28 durchgeführt, die die Oberfläche der aktiven Basiszone 29 des NPN-Transistor überdeckt, und um die die Kollektorzone des I²L-Elements überdeckende Oxidschicht 28 zu entfernen.
  • In dem in Fig. 1C gezeigten Prozeß wird eine undotierte Polysiliziumschicht 32 mit einer Dicke von 50 bis 200 nm (500 bis 2000 Å) auf der gesamten sich ergebenden, in Fig. 1B gezeigten, Halbleiterstruktur durch das CVD-Verfahren abgeschieden. Dann wird Phosphor in die Schicht 32 mit einer Dosis von 2 bis 20·1015 cm&supmin;² durch das Ionenimplantationsverfahren dotiert. Ein hochschmelzendes Metallsilizid wird auf der Schicht 32 bis zur Dicke von 100 bis 300 nm (1000 bis 3000 Å) abgeschieden und ausgeheilt. Die sich ergebende Polysilizidschicht 33 wir durch selektives Ätzen mit einem Muster versehen, um eine Emitterelektrode 34 für den NPN- Transistor und Kollektorelektroden 35&sub1; und 35&sub2; und eine Eingangsverdrahtung 36 für das I²L-Element zu bilden. Zum gleichen Zeitpunkt werden die Maskenmuster 38&sub1; und 38&sub2; zur Bildung der nächsten äußeren Basiszone und der Injektionszone gebildet.
  • In dem in Fig. 1D gezeigten Prozeß wird Bor in die Epitaxieschicht 23 und in die Zonen 29, 30&sub1; und 30&sub2; unter Verwendung der Polyzidmuster 34, 35&sub1;, 35&sub2;, 36, 37&sub1;, 37&sub2;, 38&sub1;, und 38&sub2; und der vergrabenen Oxidschichten 26, 27&sub1; und 27&sub2; als Masken ionenimplantiert. Dann werden die äußere P&spplus;-Typ Basiszone 39 für dem NPN-Transistor und die P&spplus;-Typ Basiszonen 40&sub1; und 40&sub2; und die P&spplus;-Typ Injektionszone 41 für das I²L- Element gebildet.
  • Die Oberfläche der Polysilizidschicht 33 ist vorzugsweise durch einen Isolationsfilm oder einen Lackfilm geschützt, der die Ionenimplantation von Bor verhindert, so daß Borionen nicht direkt auf den Polyzidmustern 34, 35&sub1;, 35&sub2;, 36, 37&sub1;, 37&sub2;, 38&sub1; und 38&sub2; auftreffen.
  • In dem in Fig. 1E gezeigten Prozeß wird Arsen unter Verwendung der Polyzid-Emitterelektrode 34 und der Polyzid- Kollektorelektroden 35&sub1; und 35&sub2; als Diffusionsquelle in die Zonen 29, 30&sub1; und 30&sub2; dotiert. Dann werden die N&spplus;-Typ Emitterzone 42 für den NPN-Transistor und die N&spplus;-Typ Kollektorzonen 43&sub1; und 43&sub2; für das I²L-Element hergestellt. Ein SiO&sub2;-Isolationsfilm wird auf der sich ergebenden Oberfläche durch das CVD-Verfahren gebildet und ein Kontaktloch darin geformt. Ein Aluminiumfilm wird auf dem gesamten Halbleitersubstrat, einschließlich dem Film 44 abgeschieden. Der Aluminiumfilm wird strukturiert, um die Elektroden 45 und 49 zu bilden. Die Elektroden 45, 46 bzw. 47 bilden jeweils die Emitter-, Basis- und Kollektoranschlüsse des NPN-Transistors. Die Elektrode 48 ist ein Injektionsanschluß des I²L-Elements und die Elektrode 49 ist eine Eingangsverdrahtungsleitung.
  • Da im obigen Beispiel in der in Fig. 1E gezeigten Halbleitervorrichtung bipolaren Typs die in dem Polyzidfilm dotierte Verunreinigungskonzentration auf einen optimalen Wert hin gesteuert ist, kann die Diffusion für die Ausbildung der Emitterzone des NPN-Transistors und der Kollektorzone des I²L-Elements normal durchgeführt werden, und ein flacher Übergang kann erzielt werden. Damit erhält man einen bipolaren Transistor mit exzellenten Hochgeschwindigkeitsbetriebseigenschaften. Da weiterhin die hochschmelzende Metallsilizidschicht 33, die einen Polyzidfilm bildet, einen niedrigen Widerstand aufweist, besitzt die durch diesen Film gebildete Elektrodenverdrahtung einen niedrigen Widerstand. Damit hat der Emitter des NPN-Transistors einen sehr kleinen Widerstand von einigen Ohm. Die Hochgeschwindigkeitsbetriebseigenschaften des Invertertransistors in dem I²L-Element sind gegenüber konventionellen Vorrichtungen verbessert, und ein Spannungsabfall über der Verdrahtung ist bei Verwendung einer Polyzidausgangsverdrahtung zwischen den Logikgattern begrenzt. Der Betriebsbereich des Logikgatters ist demzufolge größer als der konventioneller Vorrichtungen.
  • Das Metallsilizid ist vorzugsweise ein Silizid eines hochschmelzenden Metalls, wie z. B. Woframsilizid (WSi), Molybdänsilizid (MoSi) oder Titansilizid (TiSi).
  • Fig. 2A und 2B zeigen eine Halbleitervorrichtung mit einer verbesserten Emitterstruktur, die ein Polycid nutzt. Die vergrabene N&spplus;-Typ Zone 52 ist in dem P-Typ Siliziumsubstrat 51 ausgebildet. Die N-Typ Epitaxieschicht 53 ist auf der Zone 52 ausgebildet. Die vergrabene Oxidschicht (Feldoxidschicht) 54 ist in der Schicht 53 ausgebildet. Die Schicht 53, definiert durch Schicht 54, stellt eine Kollektorzone des vertikalen Transistors dar. Die aktive Basiszone 55 einer Seitenwand-Basiskontaktstruktur ist in der Oberfläche der Kollektorzone 53 ausgebildet, um in Kontakt mit der Feldoxidschicht 54 zu stehen. Zwei getrennte N&spplus;-Typ Emitterzonen 56&sub1; und 56&sub2; sind in der Basiszone 55 ausgebildet. Die Zonen 56&sub1; und 56&sub2; sind von der äußeren P&spplus;- Typ Basiszone 57 umgeben. Die Emitterelektroden 58&sub1; und 58&sub2; sind über den Emitterzonen 56&sub1; und 56&sub2; durch Strukturierung einer laminierten Schicht aus einer Polysiliziumschicht und einer Metallsilizidschicht, einer sogenannten Polyzidschicht, einer laminierten Schicht aus einer Polysiliziumschicht und einer hochschmelzenden Metallsilizidschicht, oder einer Metallsilizidschicht ausgebildet und stehen in ohm'schen Kontakt mit den Emitterzonen 56&sub1; und 56&sub2;. Eine N-Typ Verunreinigung, wie z. B. Arsen, ist in die Schicht dotiert und bildet die Elektroden 58&sub1; und 58&sub2;, und die Zonen 56&sub1; und 56&sub2; sind in der aktiven Basiszone 55 unter Verwendung der Elektroden 58&sub1; und 58&sub2; als Diffusionsquelle ausgebildet. Die Emitterelektroden 58&sub1; und 58&sub2; sind mit der Isolationsschicht 59, wie z. B. einer durch das CVD-Verfahren gebildeten SiO&sub2;- Schicht überdeckt. Eine durch das CVD-Verfahren gebildete SiO&sub2;- oder Si&sub3;Ni&sub4;-Schicht ist als Zwischenschichtisolator 60 auf der Feldoxidschicht 54 ausgebildet. Eine Öffnung zur Verbindung mit einer Transistorzone, d. h., mit einer N-Typ Epitaxiezone 53 und mit einem Teil der Schicht 54, die diese Zone umgibt, ist in dem Zwischenschichtisolator 69 ausgebildet. Eine auf Aluminium basierende Schicht ist auf dem Isolator 60 einschließlich der Öffnung abgeschieden. Die auf Aluminium basierende Schicht ist struktiert, um die Basiselektrode 61 über dem Isolator 60 zu bilden. Die Basiselektrode 61 kreuzt die Emitterelektroden 58&sub1; und 58&sub2; durch die Isolatorschicht 59 und steht an beiden Seiten der Elektroden 58&sub1; und 58&sub2; mit der äußeren Basiszone 57 in ohm'schen Kontakt.
  • In dem in der Draufsicht in Fig. 2A gezeigten vertikalen NPN-Transistor ist der Rand 54a der Feldoxidschicht 54 durch eine dicke durchgezogene Linie dargestellt. Die durch die Schicht 54 umgebene Transistorzone hat eine rechteckige Form. Die durch "Over-Locos" (lokale Oxidation) gebildete Basiselektrode 61 überdeckt die gesamte Oberfläche der Transistorzone und erstreckt sich darüber hinaus. Die durch eine laminierte Schicht aus einer Polysilizium- und einer Metallsilizidschicht, einer sogenannten Polyzidschicht, einer laminierten Schicht aus einer Polysiliziumschicht und einer hochschmelzenden Metallschicht, oder einer Metallsilizidschicht gebildeten Kanten der Emitterelektroden 58&sub1; und 58&sub2; erstrecken sich von unterhalb der Basiszone 61 bis über die Feldoxidschicht 54, und die entsprechenden Enden derselben Elektroden sind mit der Schicht 58 verbunden, die aus einer laminierten Schicht aus einer Polysilizium- und einer Metallsilizidschicht, einer sogenannten Polyzidschicht, einer laminierten Schicht aus einer Polysiliziumschicht und einer hochschmelzenden Metallschicht, oder einer Metallsilizidschicht gebildet ist. Bei dieser Ausführungsform dient die auf der Schicht 60 außerhalb der Elektrode 61 ausgebildete Schicht 58 als Basis. Zwei Emitterelektroden 58&sub1; und 58&sub2; werden durch ein einziges Muster, das sich von dieser Basis aus erstreckt, gebildet, und das Gesamtmuster bildet einen Emitter eines NPN-Transistors. Die Emitterelektrode ist mit einem auf Aluminium basierenden Material verdrahtet. Die Verbindung der Emitterelektrode mit anderen Schaltungselementen ist an der Basis 58 auf der Feldoxidschicht 54 ausgeführt.
  • Obwohl sie in den Fig. 2A und 2B nicht gezeigt sind, sind eine N&spplus;-Typ Kollektorkontaktzone, die sich zur vergrabenen N&spplus;-Typ Zone 52 erstreckt, und eine Kollektorelektrode in ohm'schen Kontakt mit der Kontaktzone ausgebildet.
  • Wie in den obigen Beispiel sind zwei Basiszonen 56&sub1; und 56&sub2; innerhalb der einzelnen Basiszone 55 ausgebildet. Mit dieser Struktur ist die Emitterzone vergrößert und ein Transistor mit einer hohen Stromkapazität erzielt. Um die Größe der Emitterzone in einer konventionellen Vorrichtung zu verdoppeln, muß die Länge der Zone verdoppelt werden. In diesem Beispiel sind jedoch zwei Emitterzonen parallel zueinander justiert. Der Effekt, der mit dieser Emitterstruktur erzielt wird, wird mit Bezug auf die Fig. 3A bis 3E und 4 beschrieben werden. Fig. 3A zeigt ein Muster eines Standardtransistors. Bei diesem Muster wird unter der Annahme, daß die Emitterfläche SE = 1 und die Basisfläche SB = 6 ist, zur Verdopplung der Emitterfläche des Standardtransistors, in konventioneller Art die Länge der Emitterzone, wie in Fig. 3D gezeigt, vergrößert, so daß SE = 2 ist. Da die Gesamtgröße der Transistorzone ebenfalls vergrößert werden muß, wird auch die Basiszone verdoppelt, und die Basisfläche wird zu S'B = 12. Im Gegensatz dazu zeigt die Fig. 3B ein Muster mit SE = 2. Bei diesem Muster wird, obwohl die Transistorzone breiter ist, wie aus Fig. 2B zu sehen ist, die äußere Basiszone 55 zwischen den Emitterzonen 56&sub1; und 56&sub2; gemeinsam für beide Zonen 56&sub1; und 56&sub2; genutzt. Damit muß die Basiszone SB (=9) nicht verdoppelt werden.
  • In dem obigen Beispiel gibt es 2 Emitterzonen. Es können jedoch 3 oder mehr Emitterzonen ausgebildet werden.
  • Fig. 3C zeigt ein Transistormuster mit 3 Emitterzonen, wobei SE = 3 ist. Wie aus einem Vergleich dieser zwei Figuren gesehen werden kann, ist SB in dem Transistor der vorliegenden Erfindung auf 15 beschränkt, während es 18 bei dem konventionellen Transistor beträgt. Damit wird der Begrenzungseffekt von SB bei einem Anwachsen von SE größer, wenn SE anwächst.
  • Fig. 4 zeigt eine graphische Darstellung des Wertes S'B/SE. Der obige Effekt ist leicht aus dieser graphischen Darstellung zu ersehen.
  • Da die Emitterzone, wie oben beschrieben, ohne unnötige Vergrößerung der Basiszone vergrößert werden kann, kann die Verstärkung hfe des Transistors auf ihren ursprünglichen Wert beibehalten werden und zum gleichen Zeitpunkt kann der Transistor mit einem hohen Strom eingesetzt werden.
  • Wie aus einem Vergleich zwischen dem Fig. 3B und 3D zu ersehen ist, weist der NPN-Transistor effektive Hochfrequenzeigenschaften in einem großen Strombereich auf. Bei einem konventionellen Transistor wird bei einer Verdopplung von SE die Länge der Emitterelektrode verdoppelt, der Emitterwiderstand erhöht und die Hochfrequenzeigenschaften in einem großen Strombereich werden beeinträchtigt. Im Gegensatz dazu sind in dem NPN-Transistor der vorliegenden Erfindung zwei Emitterelektroden 58&sub1; und 58&sub2; parallel zueinander geschaltet. Wenn der Widerstand von jeder Elektrode 58&sub1; oder 58&sub2; durch R dargestellt ist, dann ist der kombinierte Widerstand R' der Emitter gleich 1/R'= (1/R + 1/R), was weniger als bei einem konventionellen Transistor ist.
  • Da die Emitterelektrode einer laminierten Schicht, die aus einer Polysiliziumschicht und einer auf der Polysiliziumschicht laminierten Metallsilizidschicht gebildet ist, eine sogenannte Polyzidschicht, eine laminierte Schicht, gebildet aus einer Polysiliziumschicht und einer hochschmelzenden Metallschicht, die auf der Polysiliziumschicht laminiert ist, oder eine Metallsilizidschicht und die Emitterelektrode einer auf Aluminium basierenden Schicht außerhalb der Transistorzone verbunden sind, können sogar dann, wenn die Kontaktzone 58 groß ist, die Transistordimensionen noch klein halten werden. Bei anderen konventionellen Transistoren muß das Kontaktloch der Basiselektrode mit einem genügenden zweidimensionalen Randbereich in Bezug zur Transistorzone ausgebildet werden und erfordert somit eine zusätzliche Fläche.
  • Fig. 5 zeigt ein Muster eines NPN-Transistors. Eine Ende von jedem der zwei Emitterelektroden 58&sub1; und 58&sub2; ist integral aus der strukturierten Schicht 58 wie in Fig. 2A gebildet, und das andere Ende ist ebenfalls integral durch eine strukturierte Schicht 58', die aus einer laminierten Schicht aus einer Polysiliziumschicht und einer Metallsilizidschicht, einer sogenannten Polyzidschicht, einer laminierten Schicht aus einer Polysiliziumschicht und einer hochschmelzenden Metallschicht, oder einer Metallsilizidschicht gebildet ist. Die Emitterelektroden sind in ähnlicher Weise mit der Schicht 58' durch ein auf Aluminium basierendes Verdrahtungsmetall verbunden. In dem in Fig. 5 gezeigten Beispiel fließt ein Emitterstrom zu beiden Emitterelektroden 58&sub1; und 58&sub2;. Demzufolge ist der Emitterwiderstand auf die Hälfte erniedrigt, und der Spannungsabfall an den Emitterelektroden ist reduziert. Als Ergebnis sind die Hochgeschwindigkeitsbetriebseigenschaften und die Vorrichtungszuverlässigkeit verbessert.
  • Fig. 6A und 6B zeigen noch ein anderes Beispiel, in dem drei Emitterzonen 56&sub1;, 56&sub2; und 56&sub3; ausgebildet und drei Emitterelektroden 58&sub1;, 58&sub2; und 58&sub3; für diese Emitterzonen angeordnet sind. Eine durch das "Over-Locos"-Verfahren gebildete Basis umfaßt eine laminierte Elektrode einer bordotierten Polysiliziumschicht 61' und eine auf Aluminium basierende Verdrahtungsschicht 61. Die äußere P&spplus;-Typ Basiszone 57 ist unter Verwendung der Schicht 61' als Diffusionsquelle in der Zone 55 ausgebildet. Mit dieser Struktur kann ein Kurzschließen zwischen der Basis und dem Kollektor aufgrund von Elektrodendurchdringung, daß die Basiselektrode die Basiszone durchdringt, verhindert werden. Wenn in dem in Fig. 2A und 2B gezeigten Beispiel die Basiselektrode 61 direkt mit der äußeren Basiszone 57 verbunden und mit einem auf Aluminium basierenden Metall metallisiert ist, kann das auf Aluminium basierende Metall in die Siliziumschicht einwandern und einen Durchbruch an dem Basis-Kollektorübergang verursachen. Da im Gegensatz dazu in dem in Fig. 6A und 6B gezeigten Beispiel die eine Polysiliziumschicht aufweisende Basiselektrode 61' unterhalb der Basiselektrode ausgebildet ist, die ein auf Aluminium basierendes Verdrahtungsmetall enthält, verhindert die Basiselektrode 61' die Wanderung von Metallionen in die Siliziumschicht und den darauf folgenden Durchbruch an dem Basis-Kollektor-Übergang.
  • Wenn in den obigen Beispielen ein Polyzid, das durch Laminierung eines Metallsilizids auf eine Polysiliziumschicht, erzielt wurde, eine laminierte Schicht aus einem hochschmelzenden Metallfilm und eine Polysiliziumschicht, eine Metallsilizidschicht oder ein hochschmelzender Metallfilm alleine für die Emitterelektroden 58&sub1;, 58&sub2;, 58&sub3;. 58 und 58' verwendet wird, dann kann der Emitterwiderstand weiter reduziert werden. Wenn ein hochschmelzender Metallfilm verwendet wird, werden die Emitterzonen nicht in einer Selbstjustierung unter Verwendung der Emitterelektroden als Diffusionsquelle ausgebildet.
  • Das Material für die Emitterelektroden kann eine Polysiliziumschicht, eine Polyzidschicht ein Film eines hochschmelzenden Metalls wie Wolfram, Titan oder Molybdän, oder eine laminierte Struktur eines solchen auf einer Polysiliziumschicht ausgebildeten hochschmelzenden Metallfilms sein. Die Basiselektrode kann nicht nur eine laminierte Schicht aufweisen, die aus einer Polysiliziumschicht und einer Aluminiumschicht gebildet ist, sondern auch eine laminierte Schicht aus einer Polysiliziumschicht und einer Metallsilizidschicht, eine sogenannte Polyzidschicht, eine laminierte Schicht aus einer Polysiliziumschicht und einer hochschmelzenden Metallschicht, oder eine Metallsilizidschicht und eine Schicht aus Polysilizium oder Polyzid, die mit einer Aluminiumschicht darauf laminiert ist, enthalten.
  • In dem in Fig. 7A gezeigten Prozeß ist eine N-Typ Verunreinigung, wie z. B. Sb, selektiv von der Oberfläche des P-Typ Siliziumsubstrats 71 eindiffundiert, um eine vergrabene N&spplus;-Typ Zone 72&sub1; für einen vertikalen NPN- Transistor und eine vergrabene N&spplus;-Typ Zone 722 für ein I²L- Element zu bilden. Danach wird eine N-Typ Epitaxie- Siliziumschicht 73 auf der gesamten Oberfläche einschließlich der Zonen 72&sub1; und 72&sub2; gebildet. Die Schicht 73 weist eine Verunreinigungskonzentration von 10¹&sup5; bis 10¹&sup6;/cm² und eine Dicke von 1 bis 3 um auf. Auf der Oberfläche der Schicht 73 ist eine thermische Oxidisolationsschicht 74 gebildet. Öffnungsfenster zur Bildung von Isolationszonen sind selektiv in der Isolationsschicht 74 ausgebildet. Eine bordotierte Siliziumoxidschicht 75 (BSG-Schicht) ist auf der gesamten Oberfläche der Isolationsschicht 74, einschließlich der Fenster abgeschieden. Bor ist selektiv unter Verwendung der BSG-Schicht 75 als Diffusionsquelle in die Schicht 73 eindiffundiert, um eine P&spplus;-Typ Isolationszone 76 zur Isolation des NPN-Transistor und des I²L-Element in Schicht 73 zu bilden.
  • Bei diesem Isolationsprozeß kann die Ionenimplantation von Bor und die thermische Diffusion gleichzeitig in Abhängigkeit von der Verunreinigungskonzentration und der Diffusionstiefe der P&spplus;-Typ Isolationszone 76 durchgeführt werden.
  • In dem in Fig. 7B gezeigten Prozeß wird nach der Entfernung der BSG-Schicht 75 (Bor-Silikat-Glas) und der thermischen Oxidisolationsschicht 74, eine andere thermische Oxidisolationsschicht 77 auf der Schicht 73 und eine Fensteröffnung zur Bildung der Kollektorzone 79 für den vertikalen NPN-Transistor in der Schicht 77 gebildet. Eine Phosphorsilikatschicht 78 (PSG-Schicht) wird auf der gesamten Schicht 77 einschließlich der Fenster abgeschieden. Der Phosphor wird selektiv unter Verwendung der PSG-Schicht 78 als Diffusionsquelle in die Epischicht 73 eindiffundiert, um die N&spplus;-Typ Kollektorkontaktzone 79, die sich zur Zone 721 erstreckt, zu bilden. Bei diesem Prozeß wird auch eine N&spplus;-Typ Diffusionszone, die sich zur Zone 77&sub2; erstreckt, d. h., eine Emitterkontaktzone (nicht gezeigt) für das I²L-Element gebildet. In diesem Falle wird Phosphor durch eine Kombination von Ionenimplantation und thermischer Diffusion diffundiert.
  • In dem in Fig. 7D gezeigten Prozeß wird die Epitaxieschicht 73 unter Verwendung der Siliziumnitridschicht 81 als Antioxidationsmaske selektiv geätzt und oxidiert, um eine Feldoxidschicht 82, eine Oxidisolationsschicht 83&sub1; und eine Oxidisolationsschicht 83&sub2; in Schicht 73 zu bilden. Die Schicht 82 ist eine vergrabene Oxidschicht mit einer Dicke von 800 bis 1000 nm (8000 bis 10000 Å) und dient der Isolation der Elemente. Die Schicht 831 verleiht dem NPN- Transistor eine Seitenwandkontaktstruktur. Die Schicht 83&sub2; isoliert den Injektionstransistor und die zwei Ausgangstransistoren des I²L-Elements. Nach der Entfernung der Siliziumnitridschicht 81 (Antioxidationsmaske) und der Oxidschicht 80 werden die Oberflächen der Elementzonen thermisch oxidiert, und es wird eine thermische Oxidschicht 84 mit einer Dicke von 50 bis 100 nm (500 bis 1000 Å) gebildet.
  • Bei dem oben beschriebenen selektiven Oxidationsprozeß müssen sich die vergrabenen Oxidzonen 82, 831 und 832 so weit wie die vergrabenen N&spplus;-Typ Zonen 72&sub1; und 72&sub2; erstrecken, um die Gatter des Hochgeschwindigkeits-I²L-Elements zu isolieren.
  • In dem in Fig. 7E gezeigten Prozeß werden Borionen in eine Zone zur Bildung eines Injektionstransistors für das I²L-Element unter Verwendung der thermischen Oxidschicht 84 als Pufferschicht und einer strukturierten Photolackschicht als Maske injiziert, um die P&spplus;-Typ Emitterzone 85 und die P&spplus;- Typ Kollektorzone 86 in der I²L-Element-Herstellungszone zu bilden, damit sie voneinander isoliert sind. Zur Bildung der Zonen 87, 88&sub1; und 88&sub2; werden Borionen alternativ in die entsprechenden Oberflächenzonen unter Verwendung von getrennten Photolackmasken injiziert. Die thermische Oxidschicht 84, die die voraussichtliche Basiszone 87 des NPN-Transistors überdeckt, und die thermische Oxidschicht 88, die die Oberflächen der voraussichtlichen aktiven Basiszonen 88&sub1; und 88&sub2; des I²L-Elements überdeckt, werden selektiv geätzt.
  • In dem in Fig. 7F gezeigten Prozeß wird eine undotierte Polysiliziumschicht 89 bis zu einer Dicke von 50 bis 200 nm (500 bis 2000 Å) auf der gesamten Oberfläche der in Fig. 7E gezeigten Halbleitervorrichtung abgeschieden. Danach wird Arsen in die Polysiliziumschicht 89 mit eine Dosis von 2 bis 20·10¹&sup5; cm&supmin;² dotiert. Die hochschmelzende Metallsilizidschicht 90 (z. B. MoSi&sub2;) mit einer Dicke von 100 bis 300 nm (1000 bis 3000 Å) wird auf der gesamten Oberfläche der Schicht 89 gebildet. Die SiO&sub2;-Schicht 91 wird auf der gesamten Oberfläche der Schicht 90 durch das CVD-Verfahren gebildet. Die sich ergebende Halbleiterstruktur wird bei etwas über 900ºC ausgeheilt, so daß die Verunreinigungsionen in der Polysiliziumschicht gleichmäßig verteilt werden.
  • Wenn die Ausheilung bei etwas über 900ºC ausgeführt wird, wird das Arsen in dem Polycid nicht in die Epitaxieschicht dotiert.
  • In dem in Fig. 7G gezeigten Prozeß wird eine Stapelstruktur einer Polyzidschicht und einer SiO&sub2;-Schicht durch selektives Ätzen strukturiert, um auf der Stapelstruktur das Emitterelektrodenmuster 93 und das Kollektorelektrodenmuster 92 für den NPN-Transistor und die Kollektorelektrodenmuster 94&sub1; und 94&sub2; für das I²L-Element zu bilden. Nach dieser Strukturierung wird das Eingangsverdrahtungsmuster 95, das Brückenverdrahtungsmuster 96 und das Maskenmuster 97 für die Emitterzone 85 und die Kollektorzone 86 eines lateralen PNP- Injektionstransistors gleichzeitig auf der Stapelstruktur gebildet. ,Danach wird die SiO&sub2;-Schicht 98 mit einer Dicke von 300 bis 500 nm (3000 bis 5000 Å) auf der gesamten Halbleiterstruktur, einschließlich den durch das Plasma-CVD- Verfahren strukturierten Schichten gebildet.
  • In dem in Fig. 7H gezeigten Prozeß wird die SiO&sub2;-Schicht 98 über einen Abstand, der ihrer Dicke entspricht, durch ein anisotropes Ätzen mittels RIE (reaktives Ionen-Ätzen) geätzt, um die gesamte SiO&sub2;-Schicht 98 mit Ausnahme der Anteile an den Seitenwänden der Polyzidmuster 92, 93, 94&sub1;, 94&sub2;, 95, 96 und 97 zu entfernen. Diese Polyzidmuster sind demzufolge durch die SiO&sub2;-Schichten 91 und 98 abgedeckt.
  • Die dünne thermische Oxidschicht 84, die die Oberfläche der Injektionstransistor-Herstellzonen in dem I²L-Element abdeckt, wir durch RIE mit Ausnahme eines durch das Maskenmuster 87 abgedeckten Teils entfernt.
  • In dem in Fig. 71 gezeigten Prozeß wird die undotierte Polysiliziumschicht 99 auf der gesamten Oberfläche der in Fig. 7H gezeigten Halbleiterstruktur abgeschieden. Borionen werden dann in die Polysiliziumschicht 99 injiziert.
  • In dem in Fig. 7J gezeigten Prozeß wird die Schicht 99 durch selektives Ätzen strukturiert, um in der Schicht 99 das Basiselektrodenmuster 100 für den vertikalen NPN-Transistor, die Basiselektrodenmuster 101&sub1; und 101&sub2; für das I²L-Element und das Emitterelektrodenmuster 103 und das Kollektorelektrodenmuster 104 für den Injektions-PNP- Transistor zu bilden. Diese Elektroden kreuzen sich über den Polyzidelektrodenmustern durch die SiO&sub2; Schichten 91 und 98 und erstrecken sich über den durch das "Over-Locos"-Verfahren gebildeten vergrabenen Oxidfilmen.
  • Eine dünne thermisch Oxidschicht, die SiO&sub2;-Schicht 105 und die Siliziumnitridschicht 106 sind als eine Zwischenschichtisolator übereinandergestapelt. Arsen wird dann in eine entsprechende Zone unter Verwendung der Polyzidmuster als Diffusionsquelle in einer Atmosphäre bei 900 bis 1000ºC diffundiert, und zum selben Zeitpunkt wird Bor in eine entsprechende Zone unter Verwendung der Polysiliziummuster als Diffusionsquelle eindiffundiert. Dann werden die N&spplus;-Typ Emitterzone 107 und die äußere P&spplus;-Typ Basiszone 108 für den vertikalen NPN-Transistor und die N&spplus;-Typ Kollektorzonen 109&sub1; und 109&sub2; und die P&spplus;-Typ Basiszonen 110&sub1; und 110&sub2; für das I²L- Element gebildet.
  • In dem in Fig. 7K gezeigten Prozeß wird nach der Bildung der Kontaktlöcher in der Stapelstruktur der Schichten 105 und 106 eine auf Aluminium basierende Metallverdahtungsschicht abgeschieden, und die Metallverdrahtungsmuster 111 bis 114 werden strukturiert. Der Anschluß 111 ist ein Basisanschluß für den vertikalen NPN-Transistor, und Anschluß 112 ist ein Kollektoranschluß davon. Der Anschluß 113 ist ein Injektionsanschluß für das I²L-Element und der Anschluß 114 ist ein gemeinsames Verdrahtungsmuster davon.
  • Das Emitter-Metallverdrahtungsmuster des vertikalen NPN- Transistors ist nicht in Fig. 7K gezeigt. Jedoch erstreckt sich, wie in Fig. 8 gezeigt, das Polyzid-Emitterelektrodenmuster 92 vom Bereich unterhalb des Polysilizium-Basiselektrodenmuster 100 bis zu dem vergrabenen Oxidfilmen, und ein Metallverdrahtungsmuster ist in Kontakt mit der sich ergebenden Kontaktzone ausgebildet.
  • In dem in Fig. 7A bis 7K gezeigten Prozessen werden die äußeren Basiszonen 108, 1101 und 1102 unter Verwendung der Polysilizium-Basiselektrodenmuster 100 und 110&sub1; und 110&sub2;, die durch das "Over-Locos"-Verfahren erzeugt wurden, als Diffusionsmuster in den entsprechenden Halbleiterzonen ausgebildet. Damit kann der Emitter-Basis-Abstand des vertikalen NPN-Transistor und der Abstand des Kollektor zur äußeren Basis des I²L-Elements auf ein Minimum innerhalb des zulässigen Durchbruchsspannungsbereichs reduziert werden. In dem in Fig. 9 gezeigten vertikalen NPN-Transistor werden die N&spplus;-Typ Emitterzone 107 und die äußere P&spplus;-Typ Basiszone 108 durch Selbstjustierung unter Verwendung der Elektrodenmuster 92 und 100 als Diffusionsquelle gebildet. Deshalb ist eine Maskenjustierung zur Bildung der äußeren Basiszonen nicht wie bei konventionellen Halbleitervorrichtungen erforderlich. Der Abstand des Kollektors zur äußeren Basis kann innerhalb des zulässigen Durchbruchsspannungsbereichs entsprechend der Dicke, der auf den Seitenwänden des Muster 92 gebildeten SiO&sub2;-Schicht, und den Diffusionsbedingungen reduziert werden. Als Ergebnis wird der Basiswiderstand reduziert, und die Hochgeschwindigkeitseigenschaften des Transistors werden verbessert.
  • Zusätzlich dazu kann der Durchbruch des Kollektor-Basis- Übergangs aufgrund der Elektrodendurchdringung in der Metallverdrahtung verhindert werden. Da in einer konventionellen Vorrichtung, eine auf einem Aluminiummetall basierende basierende Elektrode in Kontakt mit der äußeren Basiszone ausgebildet ist, kann die Metallwanderung einen Übergangsdurchbruch verursachen. Da jedoch in diesem Beispiel das Polysiliziumelektrodenmuster 100 zwischen dem Basiselektrodenverdrahtungsmuster 111 und der äußeren Basiszone 108 ausgebildet ist, wovon beide aus Polysilizium gebildet sind, kann die Metallwanderung zur Epitaxieschicht verhindert werden.
  • Da die Dimensionen der Emitterzone auf die Auflösungsgrenze beschränkt werden können, werden die Hochgeschwindigkeitseigenschaften der Transistorvorrichtung verbessert. Das kommt daher, daß dann, wenn die Basiselektrode eine Struktur, wie oben beschrieben, aufweist, das Emitterelektrodenmuster 92 aus Polyzid auf einer Feldoxidschicht ausgebildet ist, die eine Kontaktzone mit dem Metallverdrahtungsmuster aufweist, die nicht in Verbindung mit der Übergangskapazität steht.
  • In dem obigen Beispiel kann das Verfahren zur Ausbildung einer aktiven Basiszone wie folgt modifiziert werden:
  • Entsprechend einer Modifikation in dem in Fig. 7F gezeigten Prozeß, werden nach der Ausbildung der Polysiliziumschicht 89 Borionen durch die Schicht 89 in entsprechende Zonen injiziert, um aktive Basiszonen 87, 88&sub1; und 88&sub2; zu bilden. Mit diesem Verfahren kann leicht ein dünner Diffusionsfilm durch Justierung der Dicke der Polysiliziumschicht 89 gebildet werden, und die Schicht 89 dient als Pufferschicht zur Verringerung der Beschädigung bei der Ionenimplantation. Demzufolge kann die Diffusionstiefe der aktiven Basiszonen 87, 88&sub1; und 88&sub2; bezüglich Flachheit mit hoher Präzision gesteuert werden.
  • Entsprechend einer zweiten Modifikation wird nicht nur Arsen sondern auch Bor in eine Polyzidschicht dotiert, die als Diffusionsquelle zur Ausbildung der N&spplus;-Typ Emitterzone 107 für den NPN-Transistor und der N&spplus;-Typ Kollektorzonen 109&sub1; und 109&sub2; des I²L-Elements eingesetzt wird. Folglich wird bei Bildung des Emitters des vertikalen NPN-Transistors und der Kollektorzonen für das I²L-Element, Bor zur Bildung der aktivem Basiszonen eindiffundiert. Obwohl bei diesem Verfahren nur die aktive Basiszone ausgeführt werden kann, kann dieses Verfahren mit einem Verfahren zur Bildung einer aktiven Basiszone, wie in dem Beispiel oben beschrieben, kombiniert werden. In diesem Falle unterscheidet sich das Diffusionsprofil des Transistors vom dem des obigen Beispiels.
  • Fig. 10 A zeigt das Verunreinigungskonzentrationsprofil, wenn eine aktive Basiszone im voraus gebildet wird und nur Arsen aus dem Polyzidmuster in die Basiszone diffundiert wird. Fig. 10B zeigt das Verunreinigungskonzentrationsprofil, wenn eine aktive Basiszone im voraus gebildet wird und, Arsen und Bor aus einem Polyzidmuster in die Basiszone diffundiert werden. Fig. 10C zeigt das Verunreinigungskonzentrationsprofil, wenn eine aktive Basiszone nicht im voraus gebildet wird und wenn Arsen und Bor in eine, eine aktive Basiszone herstellende Basiszone aus einem Polyzidmuster diffundiert wird.
  • Das Verfahren nach dem Profil in Fig. 10A bietet eine gute Steuerbarkeit des Diffusionsprofils. Dieses Verfahren erlaubt jedoch nicht die Bildung eines sehr flachen Basisübergangs, z. B. einer aktiven Basiszone von 0,2 um oder weniger.
  • Bei dem Verfahren nach dem Profil von Fig. 10B ist die Steuerung des Diffusionsprofils, d. h. die Steuerung der in die Polysiliziumschicht injizierten Dosis schwierig. Es kann jedoch eine sehr flache Basiszone gebildet werden, um Hochgeschwindigkeitseigenschaften zu erzielen.
  • Mit dem Verfahren nach dem Profil in Fig. 10C wird unter Beibehaltung des Verunreinigungsprofils in einem idealen Zustand aus einer zuvor gebildeten Basiszone heraus, Bor aus einer Polyzidschicht heraus in die Basiszone eindiffundiert. Demzufolge ist das Profil der doppelten Diffusion nahe der Oberfläche der Basiszone stabil. Wenn die Diffusion von Arsen gesteuert wird, kann die Durchdringung der Emitterdiffusion durch die Basisdiffusionszone gesteuert werden. Welches der drei Verfahren demzufolge zur Bildung der aktiven Zone heranzuziehen ist, wird entsprechend den erforderlichen Eigenschaften der herzustellenden Halbleitervorrichtung gewählt.
  • Als eine Modifikation des in den Fig. 7A bis 7K gezeigten Beispiels können die Prozesse bis zur Elementisolation (Fig.
  • 7A bis 7D) durch das folgende Verfahren ersetzt werden. Insbesonders wird anstelle der Ausbildung der vergrabenen N&spplus;- Typ Zonen 72&sub1; und 72&sub2; in einer Oberflächenzone des Substrats, eine vergrabene N&spplus;-Typ Zone 72' in der gesamten Oberfläche eines Substrats (Fig. 11) gebildet. Als nächstes wird die N- Typ Epitaxie-Siliziumschicht 73 auf der Oberfläche des Substrats gebildet. Danach wird ein Graben zur Isolation der Herstellungszone des vertikalen Transistors und der Herstellungszone des I²L-Elements in dem Substrat gebildet, um tiefer als die Zone 72' zu liegen. Die Zone 72' wird damit in die Herstellungszone der vertikalen NPN-Transistor und die Herstellungszone des I²L-Elements hineinisoliert. Danach wird Bor vom Boden des Grabens aus in das Substrat dotiert, um eine P&spplus;-Typ Diffusionsisolationsschicht 76 zu bilden. Danach wird eine dünne thermische Oxidschicht auf den Wandoberflächen des Grabens gebildet und die Polysiliziumschicht 82' darin vergraben. Die Feldoxidschicht 82 und die Oxidisolationsschichten 83 und 83' werden in dem Substrat durch selektive Diffusion wie in den früheren Beispielen gebildet.
  • Ein Verfahren zur Herstellung einer bipolaren Halbleiterstruktur nach einem anderen Beispiel wird mit Bezug auf die Fig. 12A bis 12F beschrieben werden.
  • In dem Prozeß zum Erhalt einer in Fig. 12A gezeigten Halbleiterstruktur, wird eine N-Typ Verunreinigung (z. B. Sb) selektiv von seiner Oberfläche aus in das P-Typ Siliziumsubstrat 121 eindiffundiert, um eine vergrabene N&spplus;- Typ Zone 122&sub1; für den vertikalen NPN-Transistor und die vergrabene N&spplus;-Typ Zone 1222 für das I²L-Element zu bilden. Danach läßt man die N-Typ Epitaxieschicht auf der gesamten Oberfläche des Substrats einschließlich der vergrabenen Zonen 122&sub1; und 122&sub2; aufwachsen. Eine P-Typ Verunreinigung, wie z. B. Bor, wird selektiv in die Schicht 123 eindiffundiert, um so P&spplus;-Typ Isolationsschichten 124 für die Isolation des NPN- Transistors und des I²L-Elements zu bilden. Eine N-Typ Verunreinigung, wie z. B. Phosphor, wird selektiv in die Schicht 123 eindiffundiert, um so eine N&spplus;-Typ Diffusionszone, die an die Zone 122&sub1; heranreicht, zu bilden, d. h. die Kollektorkontaktzone 125 des NPN-Transistors, und um eine N&spplus;- Typ Diffusionszone zu bilden, die an die Zone 122&sub2; heranreicht, d. h. eine gemeinsame Emitterkontaktzone des I²L-Elements.
  • In dem Prozeß zur Erzielung der in Fig. 12B gezeigten Halbleiterstruktur, werden Feldoxidschichten 126, die an die Zonen 122&sub1; und 122&sub2; heranreichen, in der Epitaxieschicht 123 durch selektive Diffusion erzeugt. Die Feldoxidschichten 126 isolieren die Schaltungselemente wie die NPN-Transistoren und die I²L-Elemente.
  • Die Oxidisolationsschicht 127&sub1; zur Erzeugung eines NPN- Transistors mit Seitenwandbasis-Kontaktstruktur und die Oxidisolationsschicht 127&sub2; zur Isolation der zwei Invertertransistoren des I²L-Elements werden in der Schicht 123 ausgebildet. Die Isolationsschichten 126, 127&sub1; und 127&sub2; können gleichzeitig, wie dargestellt, oder getrennt gebildet werden.
  • Die dünne thermische Oxidschicht 128 mit einer Dicke von 50 bis 100 nm (500 bis 1000 Å) ist auf der Oberfläche der Schicht 123 ausgebildet. Die Schicht 128 wird selektiv geätzt, um so die Fenster 129 für die Emitterdiffusion und zur Entfernung des Oxidschichtanteils in der die Kollektorzone bildenden Fläche des I²L-Elements zu bilden.
  • Um eine vertikale NPN-Transistor mit Seitenwand-Kontaktstruktur zu bilden, wird das Emitterdiffusionsfenster so ausgebildet, daß es die Feldoxidschicht 126 erreicht. Um einen Invertertransistors mit einer Seitenwandbasis- Kontaktstruktur in dem I²L-Element zu bilden, werden die Kollektordiffusionsfenster, die sich zu den Oxidschichten 126 und 127&sub2; hin erstrecken, gebildet.
  • In dem Prozeß zur Erzielung der in Fig. 12C gezeigten Halbleiterstruktur wird durch das CVD-Verfahren eine undotierte Polysiliziumschicht 130 mit einer Dicke von 50 bis 200 nm (500 bis 2000 Å) auf der gesamten Fläche der, in Fig. 12B gezeigten, sich ergebenden Struktur abgeschieden. Dann wird Arsen als Verunreinigung mittels Ionenimplantation in die Schicht 130 dotiert. Die Verunreinigung kann Phosphor oder Phosphor und Arsen sein.
  • Die hochschmelzende Metallsilizidschicht 131 mit einer Dicke von 100 bis 300 nm (1000 bis 3000 Å) wird auf der gesamten Fläche Schicht 130 abgeschieden. Bor wird als Verunreinigung mittels Ionenimplantation in die Schicht 131 dotiert. In diesem Falle wird die Ionenimplantation für die Herstellungszone des vertikalen NPN-Transistors und die Herstellungszone für das I²L-Element getrennt durchgeführt, um die gewünschten Dosen für die entsprechenden Flächen zu erzeugen. Falls erforderlich wird die SiO&sub2;-Schicht 200 mit einer Dicke von 200 nm (2000 Å) auf der gesamten Oberfläche der dotierten Silizidschicht 131 gebildet. Um ein gleichmäßiges Verunreinigungsprofil zu erzielen, wird die SiO&sub2;-Schicht 200 bei 800 bis 900ºC ausgeheilt. Eine laminierte Schicht aus der SiO&sub2;-Schicht 200 und der Polyzidschicht wird durch selektives Ätzen strukturiert. Damit werden das Emitterelektrodenmuster 132 für den NPN-Transistor und die Kollektorelektrodenmuster 133&sub1; und 133&sub2; und das Eingangsverdrahtungsmuster 134 für das I²L-Element in dem Substrat, wie in Fig. 12D gezeigt, gebildet. Die Brückenverdrahtungsmuster 135&sub1; und 135&sub2; und das Maskenmuster 136&sub1; zur Bildung einer Injektionszone werden dann gebildet.
  • In Fig. 12D werden in der Invertertransistor-Herstellungszone des I²L-Elements die Kollektorelektrodenmuster 133&sub1; und 133&sub2; nicht so ausgebildet, daß sie sich auf die vergrabenen Oxidfilme hin erstrecken. Bei dieser Anordnung besteht der Kollektorelektrodenkontakt mit den Metallverdrahtungsschichten an zwei Kollektorelektrodenseiten und der Basiswiderstand ist reduziert. Jedoch erstrecken sich in einer Richtung, senkrecht zum Schnitt der Zeichnung, die Kollektorelektrodenmuster 133&sub1; und 133&sub2; über die vergrabenen Oxidfilme, um eine Seitenwandemitter-Kontaktstruktur, wie in dem Falle einer Herstellungszone eines vertikalen NPN- Transistors, zu erzielen.
  • In dem Prozeß zur Erzielung der in Fig. 12E gezeigten Halbleiterstruktur werden unter Verwendung der Polyzidmuster 132, 133&sub1;, 133&sub2;, 134, 135&sub1;, 135&sub2;, und 136 und der vergrabenen Oxidfilme 126, 127&sub1; und 127&sub2; als Maske, Borionen in die Epitaxieschicht injiziert. Danach werden die äußere P&spplus;-Typ Basiszone 137 für den NPN-Transistor und die äußeren P&spplus;-Typ Basiszonen 138&sub1; und 138&sub2; und die P&spplus;-Typ Injektionszone 139 für das I²L-Element in der Epitaxieschicht gebildet.
  • In dem Prozeß zur Erzielung der in Fig. 12F gezeigten Halbleiterstruktur werden unter Verwendung der Polyzidemitterelektrode 132 und der Kollektorelektroden 133&sub1; und 133&sub2; als Diffusionsquelle Bor und Arsen thermisch in die entsprechenden Zonen eindiffundiert. Nach diesem Diffusionsprozeß werden die aktive Basiszone 140 für den NPN-Transistor und die aktiven Basiszonen 141&sub1; und 141&sub2; für das I²L-Element in den Epitaxiezonen gebildet, und die N&spplus;-Typ Emitterzone 142 für den NPN-Transistor und die N&spplus;-Typ Kollektorzonen 143&sub1; und 143&sub2; für das I²L-Element werden in den entsprechenden Zonen 140, 141&sub1; und 141&sub2; gebildet.
  • Die SiO&sub2;-Schicht 200 wird entfernt, und eine andere SiO&sub2;- Schicht 144 wird als ein Zwischenschichtisolator auf der Oberfläche der Halbleiterstruktur gebildet. In dem Isolator 144 werden selektiv Kontaktlöcher gebildet. Dann wird eine auf Aluminium basierende Schicht auf der gesamten Oberfläche des Isolators gebildet und strukturiert, um die Elektrodenverdrahtungsmuster 145 bis 149 zu bilden. Die Verdrahtungsmuster 145, 146 und 147 sind jeweils die Emitter- , Basis- und Kollektoranschlüsse des NPN-Transistors. Das Verdrahtungsmuster 148 ist ein Injektionsabschluß des I²L-Elements und das Verdrahtungsmuster 149 ist ein gemeinsames Eingangsverdrahtungsmuster davon.
  • Fig. 13 zeigt einen Schnitt der in Fig. 12F gezeigten Struktur entlang einer darin befindlichen Linie 13-13: zwei benachbarte I²L-Elemente.
  • In dem obigen Beispiel kann für jeden der vertikalen NPN- Transistoren und jedes der I²L-Elemente eine Isoplanar-II- Struktur mit einem normalen doppelten Diffusionsprofil nahe den vergrabenen Oxidfilmen erzielt werden. Wenn in dem, im Fig. 12B gezeigten Prozeß, das Diffusionsfenster sogar dann gebildet wird, wenn die Kanten der Feldoxidschicht und der Oxidisolationsschichten zurückgeätzt sind, dann beeinflußt dieses die Vorrichtungseigenschaften nicht nachteilig.
  • Beispielsweise werden in dem vertikalen NPN-Transistor sowohl die aktive P&supmin;-Typ Basiszone 140 als auch die N&spplus;-Typ Emitterzone 142 durch Diffusion einer Verunreinigung aus dem Emitterelektrodenmuster 131 gebildet. Damit ist das Diffusionsprofil nahe der Endflanke der Feldoxidschicht 126 das gleiche wie in dem verbleibenden Teil. Aus diesem Grund werden keine lokalen Schwankungen in der Verstärkung oder im Kurzschluß der Emitter-Kollektorstrecke verursacht.
  • Da der Invertertransistor des I²L-Elements ebenfalls ein Isoplanarstruktur aufweist, erzeugt sie den gleichen Effekt, wie die des vertikalen NPN-Transistors. Zusätzlich kann in dem I²L-Element das als Diffusionsquelle verwendete Polyzidmuster als Verdrahtung benutzt werden, wodurch ein flexibles Design ermöglicht und die Arbeitsgeschwindigkeit des Invertertransistors des I²L-Elements verbessert wird.
  • Ein Verfahren zur Herstellung eines Halbleiters entsprechend einer Ausführungsform der vorliegenden Erfindung wird mit Bezug auf die Fig. 14A und 14B beschrieben werden.
  • Man hat eine Halbleiterstruktur, wie sie in Fig. 12A gezeigt ist, erhalten. Danach wird die Struktur selektiv oxidiert, um die Feldoxidschicht 126 und die Oxidisolationsschichten 127&sub1; und 127&sub2; wie in Fig. 14A gezeigt zu bilden. Die thermische Oxidschicht 128 wird ebenfalls in den Elementherstellungszonen gebildet.
  • Borionen werden unter Verwendung der Feldoxidschicht 126 und der Oxidisolationsschichten 1271 und 1272 als Maske in die Epitaxieschicht injiziert. Damit werden die aktive Basiszone 140' für den vertikalen NPN-Transistor und die aktiven Basiszonen 141'&sub1; und 141'&sub2; für das I²L-Element in der Epitaxieschicht gebildet. Dann wird eine selektive Ätzung ausgeführt, um das Emitterdiffusionsfenster in der thermischen Oxidschicht 128, die die aktive Basiszone des NPN-Transistors überdeckt, und um die thermische Oxidschicht auf der Zone des I²L-Elements zu entfernen, die den Kollektor bildet. Danach wird die Herstellung entsprechend den Prozessen von Fig. 12C bis 12E ausgeführt, und eine Halbleiterstruktur wie in Fig. 14A gezeigt, wird erzielt.
  • Da in dem oben beschriebenen Herstellungsverfahren die aktiven Basiszonen 141'&sub1; und 141'&sub2; im voraus in der Epitaxieschicht durch Ionenimplantation gebildet werden, ist das Diffusionsprofil der ionenimplantierten Zonen unterschiedlich zu dem von Fig. 12F. Wie in Fig. 15 gezeigt, wird das Diffusionsprofil des vertikalen NPN-Transistors, in den Bor dotiert ist zu P&sub0;, während das des Transistor, bei dem die Bordiffusion von der Emitterelektrode eines Polyzids aus durchgeführt wurde, zu P&sub1; wird. Damit weist der vertikale Transistor der in Fig. 14B gezeigten Halbleitervorrichtung zwei Profile P&sub0; und P&sub1; auf. Mit solchen Profilen kann eine geeignete Basisbreite nahe der Feldoxidschicht gewährleistet werden, da das Profil P&sub0; durch das Profil P&sub1; korrigiert wird. Eine gleichförmige Verstärkung kann demzufolge damit erzielt und ein Kurzschluß zwischen dem Emitter und der Basis verhindert werden.

Claims (4)

1. Verfahren zur Herstellung einer bipolaren Halbleitervorrichtung mit den Schritten:
selektives Ausbilden einer Feldisolationsschicht auf einer Halbleiterschicht eines ersten Leitungstyps, um so die Halbleiterschicht in eine Vielzahl erster Halbleiterzonen zu isolieren;
wobei mindestens eine der ersten Halbleiterzonen eine Kollektor- bzw. Emitterzone bildet;
Vorbilden einer ersten Basiszone auf der Kollektor- oder Emitterzone, durch Dotieren einer Verunreinigung des zweiten Leitungstyps in die Kollektor- oder Emitterzone;
Bilden einer Polyzidschicht, die durch Laminierung einer Polysiliziumschicht mit einer Metallsilizidschicht gebildet wird, einer laminierten Schicht aus einer Polysiliziumschicht und einer hochschmelzenden Metallschicht und einer Metallsilizidschicht auf der Kollektor- oder Emitterzone, um so mit einem Teil der Kollektor- oder Emitterzone in Kontakt zu stehen und um ein Ende zu haben, das sich über die Feldisolationsschicht erstreckt; und
Dotieren der einen Polyzidschicht, der laminierten Schicht und der Metallsilizidschicht mit Verunreinigungen des ersten und zweiten Leitungstyps und Diffundieren der Verunreinigungen des ersten und zweiten Leitungstyps in die erste Basiszone, um eine zweite Basiszone und jeweils eine Emitter- oder Kollektorzone darin unter Verwendung der einen Polyzidschicht, der laminierten Schicht und der Metallsilizidschicht als Diffusionsquelle, zu bilden.
2. Verfahren nach Anspruch 1, das weiterhin die Schritte einschließt Ausbilden einer Isolationsschicht, die eine obere Oberfläche und eine Seitenoberfläche der einen Polyzidschicht, der laminierten Schicht und der Metallsilizidschicht überdeckt, und Ausbilden einer Basiselektrodenschicht, die eine Verunreinigung des zweiten Leitungstyps enthält, unter Kreuzen der einen Polyzidschicht, der laminierten Schicht und der Metallsilizidschicht durch die Isolationsschicht und Kontaktieren der ersten Basiszone an der Seitenoberfläche der Isolationsschicht.
3. Verfahren nach Anspruch 2, das weiterhin den Schritt des Diffundierens der Verunreinigung des zweiten Leitungstyps in der Basiselektrodenschicht in die erste Basiszone einschließt, um eine äußere Basiszone mit hoher Konzentration in der ersten Basiszone, unter Verwendung der Basiselektrodenschicht als Diffusionsquelle, zu bilden.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Emitter und der Kollektor die Emitter- und Kollektorzonen eines Invertertransistors eines integrierten Injektionslogikelements darstellen.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2194676B (en) * 1986-07-30 1991-03-20 Mitsubishi Electric Corp A semiconductor integrated circuit device and a method of producing same
DE68928787T2 (de) * 1988-04-11 1998-12-24 Synergy Semiconductor Corp., Santa Clara, Calif. Verfahren zur Herstellung eines Bipolartransistors
US6004855A (en) * 1988-04-11 1999-12-21 Synergy Semiconductor Corporation Process for producing a high performance bipolar structure
KR930004720B1 (ko) * 1988-11-04 1993-06-03 마쯔시따 덴끼 산교 가부시끼가이샤 반도체장치 및 그 제조방법
US5288651A (en) * 1989-11-09 1994-02-22 Kabushiki Kaisha Toshiba Method of making semiconductor integrated circuit device including bipolar transistors, MOS FETs and CCD
JPH03152939A (ja) * 1989-11-09 1991-06-28 Toshiba Corp 半導体集積回路装置
DE69232348T2 (de) * 1991-09-24 2002-08-14 Matsushita Electric Ind Co Ltd Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung
JP3263299B2 (ja) * 1995-12-04 2002-03-04 株式会社東芝 半導体装置およびその製造方法
JP3309959B2 (ja) * 1998-04-16 2002-07-29 日本電気株式会社 半導体装置
EP1344245B1 (de) * 2000-12-21 2007-03-14 Micronas GmbH Verfahren zum herstellen eines eine mikrostruktur aufweisenden festkörpers
JP2003197908A (ja) * 2001-09-12 2003-07-11 Seiko Instruments Inc 半導体素子及びその製造方法
JP2008288386A (ja) * 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3375418A (en) * 1964-09-15 1968-03-26 Sprague Electric Co S-m-s device with partial semiconducting layers
JPS5139075B1 (de) * 1966-09-22 1976-10-26
US3762966A (en) * 1968-09-18 1973-10-02 Gen Electric Method of fabricating high emitter efficiency semiconductor device with low base resistance by selective diffusion of base impurities
US3667008A (en) * 1970-10-29 1972-05-30 Rca Corp Semiconductor device employing two-metal contact and polycrystalline isolation means
US3742319A (en) * 1971-03-08 1973-06-26 Communications Transistor Corp R f power transistor
US4106051A (en) * 1972-11-08 1978-08-08 Ferranti Limited Semiconductor devices
JPS51127682A (en) * 1975-04-30 1976-11-06 Fujitsu Ltd Manufacturing process of semiconductor device
US4161742A (en) * 1975-08-02 1979-07-17 Ferranti Limited Semiconductor devices with matched resistor portions
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
JPS55153369A (en) * 1979-05-18 1980-11-29 Nec Corp Manufacturing method of semiconductor device
JPS56115560A (en) * 1980-02-18 1981-09-10 Toshiba Corp Manufacture of semiconductor device
US4259680A (en) * 1980-04-17 1981-03-31 Bell Telephone Laboratories, Incorporated High speed lateral bipolar transistor
US4400865A (en) * 1980-07-08 1983-08-30 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
US4512075A (en) * 1980-08-04 1985-04-23 Fairchild Camera & Instrument Corporation Method of making an integrated injection logic cell having self-aligned collector and base reduced resistance utilizing selective diffusion from polycrystalline regions
US4339869A (en) * 1980-09-15 1982-07-20 General Electric Company Method of making low resistance contacts in semiconductor devices by ion induced silicides
IE52791B1 (en) * 1980-11-05 1988-03-02 Fujitsu Ltd Semiconductor devices
US4433470A (en) * 1981-05-19 1984-02-28 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device utilizing selective etching and diffusion
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
JPS58122777A (ja) * 1982-01-14 1983-07-21 Toshiba Corp 半導体装置
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法
DE3334774A1 (de) * 1983-09-26 1985-04-11 Siemens AG, 1000 Berlin und 8000 München Integrierbarer npn-transistor
JPS60164356A (ja) * 1984-02-06 1985-08-27 Hitachi Ltd 半導体装置

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Publication number Publication date
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EP0193934B1 (de) 1993-07-21
DE3688711D1 (de) 1993-08-26
US5144408A (en) 1992-09-01
EP0193934A3 (en) 1988-01-07

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